TWI633550B - 半導體裝置 - Google Patents

Abstract

一種半導體裝置包含記憶體串，每一個記憶體串包含一汲極選擇電晶體、記憶胞以及一源極選擇電晶體，所述汲極選擇電晶體、記憶胞以及源極選擇電晶體是連接在一位元線以及一共同的源極線之間並且適合用於分別根據施加至一汲極選擇線、字線以及一源極選擇線的電壓來操作；以及一操作電路，其適合用於在所述記憶體串上執行一預編程操作、一抹除操作以及一後編程操作。所述操作電路是依序地對於內含於所述記憶體串中的汲極選擇電晶體執行抹除操作。

Description

半導體裝置

本發明的各種實施例是有關於一種半導體裝置，並且更明確地是有關於一種包含一記憶體串的半導體裝置。

相關申請案的交互參照

本申請案主張2014年10月1日申請的韓國專利申請案號10-2014-0132630的優先權，所述韓國專利申請案的整個揭露內容是在此以其整體被納入作為參考。

一具有三維的結構的記憶體串包含垂直堆疊在一基板上的記憶胞以及選擇電晶體。不同於二維的結構，一具有三維的結構的選擇電晶體可以利用和一記憶胞相同的結構來加以形成。換言之，所述選擇電晶體可能包含一電荷儲存層。為此理由，一抹除操作、一編程(program)操作以及一驗證操作可能會加以執行，以調整所述選擇電晶體的臨界電壓。由於所述三維的結構的特點，當對於所述選擇電晶體執行一驗證操作時，一項錯誤可能會發生。

本發明的各種實施例是針對於一種能夠改善操作特性及可靠度的半導體裝置。

根據本發明的一實施例，一種半導體裝置包含記憶體串，每一個記憶體串包含一汲極選擇電晶體、記憶胞以及一源極選擇電晶體，所述汲極選擇電晶體、記憶胞以及源極選擇電晶體是連接在一位元線以及一共同的源極線之間並且適合用於分別根據施加至一汲極選擇線、字線以及一源極選擇線的電壓來操作；以及一操作電路，其適合用於在所述記憶體串上執行一預編程操作、一抹除操作以及一後編程操作。所述操作電路依序地對於內含於所述記憶體串中的汲極選擇電晶體執行抹除操作。

根據本發明的一實施例，一種半導體裝置包含記憶體串，每一個記憶體串包含一汲極選擇電晶體、記憶胞以及一源極選擇電晶體，所述汲極選擇電晶體、記憶胞以及源極選擇電晶體是連接在一位元線以及一共同的源極線之間並且適合用於分別根據施加至一汲極選擇線、字線以及一源極選擇線的電壓來操作；以及一操作電路，其適合用於在所述記憶體串上執行一預編程操作、一抹除操作以及一後編程操作。當對於內含於所述記憶體串中的所述記憶胞執行抹除操作時，所述操作電路同時對於內含在所述記憶體串中的一第一記憶體串中的所述汲極選擇電晶體執行一抹除操作。

10‧‧‧記憶體陣列

10MB‧‧‧記憶體區塊

10MB0-10MB4‧‧‧記憶體區塊

20‧‧‧控制電路(操作電路)

30‧‧‧電壓供應電路(操作電路)

40‧‧‧讀取/寫入電路(操作電路)

100‧‧‧半導體基板

900‧‧‧記憶體系統

910‧‧‧記憶體控制器

911‧‧‧靜態隨機存取記憶體(SRAM)

912‧‧‧中央處理單元(CPU)

913‧‧‧主機介面(I/F)

914‧‧‧錯誤校正碼(ECC)

915‧‧‧記憶體介面(I/F)

920‧‧‧非易失性記憶體(NVM)裝置

1000 one NAND‧‧‧快閃記憶體

1010‧‧‧主機介面(I/F)

1020‧‧‧緩衝器RAM

1030‧‧‧控制器

1040‧‧‧暫存器

1050 NAND‧‧‧快閃胞陣列

1100‧‧‧計算系統

1110‧‧‧記憶體系統

1111‧‧‧記憶體控制器

1112‧‧‧快閃記憶體

1120‧‧‧微處理器

1130‧‧‧RAM

1140‧‧‧使用者介面

1150‧‧‧數據機

1160‧‧‧系統匯流排

BL‧‧‧位元線

BL0-BLk‧‧‧位元線

C0-Cn、C00-C0n、C10-C1n‧‧‧記憶胞

DSL、DSL0-DSLi‧‧‧汲極選擇線

DST、DST0、DST1‧‧‧汲極選擇電晶體

PC‧‧‧管道通道層

PG‧‧‧管道閘極

PT‧‧‧管道電晶體

PW P‧‧‧型井

S510-S550‧‧‧步驟

S810-S840‧‧‧步驟

SL‧‧‧共同的源極線

SP、SP1、SP2‧‧‧垂直的通道層

SSL、SSL0-SSLj‧‧‧源極選擇線

SST、SST0、SST1‧‧‧源極選擇電晶體

ST、ST0、ST1‧‧‧記憶體串

SUB‧‧‧半導體基板

T1‧‧‧第一區段

T2‧‧‧第二區段

Vboot1、Vboot2‧‧‧電位

Verase‧‧‧抹除電壓

Vpgm‧‧‧預編程脈衝

Vpre‧‧‧正電壓

Vverify‧‧‧驗證電壓

WL0-WLn‧‧‧字線

藉由參考所附的圖式來詳細地描述其範例實施例，本發明的上述以及其它的特點及優點對於所述技術中具有通常技能者而言將會變得更明顯，其中：圖1是描繪根據本發明的一實施例的一種半導體裝置的方塊圖；圖2A至2C是描繪根據本發明的一實施例的一記憶體陣列的一結構的 圖；圖3A至3C是描繪根據本發明的一實施例的一記憶體陣列的一結構的圖；圖4是描繪根據本發明的一實施例的一種操作一半導體裝置的方法的電路圖；圖5是描繪根據本發明的一實施例的一種操作一半導體裝置的方法的流程圖；圖6A至6C是描繪在根據本發明的一實施例的一種半導體裝置上的一編程操作的波形圖；圖7是描繪在根據本發明的一實施例的一種半導體裝置上的一抹除操作的波形圖；圖8是描繪根據本發明的一實施例的一種操作一半導體裝置的方法的流程圖；圖9是簡略地描繪根據本發明的一實施例的一種記憶體系統的方塊圖；圖10是簡略地描繪執行根據前述的各種實施例的編程操作的一種融合式(fusion)記憶體裝置或是融合式記憶體系統的方塊圖；以及圖11是簡略地描繪根據本發明的一實施例的一種包含一快閃記憶體的計算系統的方塊圖。

在下文，本發明的較佳範例實施例將會參考所附的圖式來加以描述。然而，本發明並不限於此後所揭露的範例實施例，並且可以用各種形式來實施，因而本發明的範疇並不限於以下詳細敘述的範例實施例。 而是，所述範例實施例是被提供以使得本發明的揭露內容完整，並且將本發明的範疇完全告知給熟習此項技術者，因而本發明的範疇將會藉由本說明書的申請專利範圍來加以理解。

亦應注意到的是，在此說明書中，"連接/耦接"是指一構件不僅直接耦接另一構件，而且亦指透過一中間的構件來間接耦接另一構件。此外，只要是未明確在句子中被提及的話，一單數形都可包含複數形。應該容易瞭解到的是，"上"以及"之上"在本揭露內容中的意義應該用最廣的方式解譯，使得"上"不僅表示"正上方"，而且亦表示在某物"上"而且有一或多個中間的特點或層介於之間，並且"之上"不僅表示就在頂端上，而且亦表示在某物的頂端上而且有一或多個中間的特點或層介於之間。當一第一層被稱為在一第二層"上"或是在一基板"上"，其不僅是指其中所述第一層被形成在所述第二層或基板的正上方，而且亦指其中一第三層存在於所述第一層與所述第二層或基板之間。

圖1是描繪根據本發明的一實施例的一種半導體裝置的方塊圖。

參照圖1，所述半導體裝置可包含一記憶體陣列10以及操作電路20、30及40。所述記憶體陣列10包含複數個記憶體區塊(未顯示)。所述記憶體區塊的每一個都包含複數個記憶體串(未顯示)。所述記憶體串的每一個都包含複數個記憶胞(未顯示)。在快閃記憶體的情形中，一記憶體區塊可包含一快閃記憶胞。例如，所述記憶體區塊可包含快閃記憶胞，其分別包含一多晶矽浮動閘極或是氮化物電荷儲存層。

尤其，所述記憶體區塊可包含記憶體串，所述記憶體串的每 一個連接至個別的位元線(未顯示)並且並聯連接至一共同的源極線(未顯示)。所述記憶體串可藉由一種二維的結構或是一種三維的結構而被形成在一半導體基板上。包含一具有三維的結構的記憶體串的一記憶體區塊將會詳細地加以描述。

此外，所述操作電路可包含一控制電路20、一電壓供應電路30以及一讀取/寫入電路40。

圖2A至2C是描繪根據本發明的一實施例的一記憶體陣列的一結構的圖。

參照圖2A及2B，一共同的源極線SL是被形成在一半導體基板100上，而一P型井PW是被形成在所述半導體基板100中。一垂直的通道層SP是被形成在所述共同的源極線SL上。所述垂直的通道層SP的一上方部分是連接至一位元線BL。所述垂直的通道層SP可包含多晶矽。複數個導電層SSL、WL0至WLn以及DSL可以在所述垂直的通道層SP的不同高度處加以形成，以圍繞所述垂直的通道層SP。一種包含一電荷儲存層的多層的層(未顯示)可被形成在所述垂直的通道層SP的一表面上，並且所述多層的層可以是位在所述垂直的通道層SP與所述導電層SSL、WL0至WLn及DSL之間。

一最下面的導電層是一源極選擇線SSL，並且一最上面的導電層是一汲極選擇線DSL。介於所述選擇線SSL及DSL之間的導電層是字線WL0至WLn。換言之，所述導電層SSL、WL0至WLn以及DSL是在所述半導體基板上被形成為多層，並且穿過所述導電層SSL、WL0至WLn以及DSL的垂直的通道層SP是垂直地連接在一被形成在所述半導體基板上的 源極線SL以及所述位元線BL之間。

一汲極選擇電晶體DST是被形成在一其中最上面的導電層DSL圍繞所述垂直的通道層SP的部分，並且一源極選擇電晶體SST是被形成在一其中最下面的導電層SSL圍繞所述垂直的通道層SP的部分。記憶胞C0至Cn是被形成在其中中間的導電層WL0至WLn圍繞所述垂直的通道層SP的部分。

藉由以上的結構，一記憶體串包含在所述共同的源極線SL以及位元線BL之間垂直地連接至所述基板的源極選擇電晶體SST、記憶胞C0至Cn以及汲極選擇電晶體DST。所述源極選擇電晶體SST是根據施加至所述源極選擇線SSL的電壓來電連接所述記憶胞C0至Cn與共同的源極線SL。所述汲極選擇電晶體DST是根據施加至所述汲極選擇線DSL的電壓來電連接所述記憶胞C0至Cn與位元線BL。

參照圖2C，複數個記憶體區塊10MB0至10MB4(為了說明的方便起見，只有五個被展示)可以在所述位元線的方向上被配置在所述基板(未顯示)上。所述記憶體區塊10MB0至10MB4的每一個都包含連接在位元線BL0至BLk以及所述共同的源極線SL之間的記憶體串。所述記憶體區塊10MB0至10MB4共用所述位元線BL0至BLk，並且在所述記憶體區塊10MB0至10MB4的每一個中的共同的源極線SL可以彼此連接、或者可以是分開的。所述位元線BL0至BLk是延伸在平行於所述記憶體區塊10MB0至10MB4被配置所在的方向之方向上。

在所述記憶體區塊10MB0至10MB4的每一個中，複數個記憶體串可以連接至所述位元線BL0至BLk的每一個。所述記憶體串的每一 個是包含連接至所述共同的源極線SL的源極選擇電晶體SST、連接至所述位元線BL0的汲極選擇電晶體DST、以及垂直地串聯連接在所述選擇電晶體SST及DST之間的記憶胞C0至Cn。

在所述記憶體區塊(例如，10MB0)中，分別內含在所述個別的記憶體串中的記憶胞C0至Cn是共用所述字線WL0至WLn。換言之，對應於在個別的記憶體串中的記憶胞C0至Cn的字線WL0至WLn是彼此連接的。換言之，在所述記憶體區塊(例如，10MB0)中，被形成在同一層中的水平相鄰的記憶胞的字線是彼此連接的。

在所述記憶體區塊(例如，10MB0)中，分別連接至所述個別的位元線BL0至BLk的記憶體串的汲極選擇電晶體DST是共用一汲極選擇線(例如，DSL0)。換言之，分別連接至所述個別的位元線BL0至BLk的記憶體串的汲極選擇電晶體DST的汲極選擇線(例如，DSL0)是彼此連接的。在另一方面，在所述記憶體區塊(例如，10MB0)中連接至同一位元線(例如，BL0)的記憶體串的汲極選擇電晶體DST可以具有不同的汲極選擇線DSL0至DSLi。換言之，連接至相同的位元線(例如，BL0)的記憶體串的汲極選擇電晶體DST的汲極選擇線DSL0至DSLi可以是彼此分開的。於是，連接至相同位元線BL0的汲極選擇電晶體DST可以利用不同的操作電壓來獨立地操作。這些汲極選擇線DSL0至DSLi可以延伸在一交叉所述位元線BL0至BLk的方向上。

在另一方面，在所述記憶體串的每一個中，只有單一汲極選擇電晶體可以連接至一位元線。當連接單一汲極選擇電晶體時，所述汲極選擇線可被形成為比一字線厚。此外，複數個汲極選擇電晶體可以串聯連 接。在此例中，複數個汲極選擇線可加以堆疊，並且所述堆疊的汲極選擇線可以是彼此電連接的。換言之，垂直地串聯連接的汲極選擇電晶體的閘極可以是彼此連接的。

在所述記憶體區塊(例如，10MB0)中，分別連接至個別的位元線BL0至BLk的記憶體串的源極選擇電晶體SST是共用一源極選擇線(例如，SSL0)。換言之，分別連接至個別的位元線BL0至BLk的記憶體串的源極選擇電晶體SST的源極選擇線(例如，SSL0)是彼此連接的。然而，在所述記憶體區塊(例如，10MB0)中連接至同一位元線(例如，BL0)的記憶體串的源極選擇電晶體SST可以具有不同的源極選擇線SSL0至SSLj。換言之，連接至相同位元線(例如，BL0)的記憶體串的源極選擇電晶體SST的源極選擇線SSL0至SSLj可以是彼此分開的。於是，連接至相同位元線BL0的源極選擇電晶體SST可以利用不同的操作電壓來獨立地操作。這些源極選擇線SSL0至SSLj可以延伸在一交叉所述位元線BL0至BLk的方向上。

相對地，根據一設計變化，在所述記憶體區塊10MB0中的所有源極選擇線SSL0至SSLj可以是彼此連接的。此外，施加至所述記憶體區塊的操作電壓可以根據在所述記憶體區塊10MB0中的源極選擇線SSL0至SSLj在一讀取操作、一編程操作以及一抹除操作時的連接狀態來變化。

在另一方面，所述記憶體區塊(例如，10MB0)的源極選擇線SSL0至SSLj、字線WL0至WLn、汲極選擇線DSL0至DSLi、以及共同的源極線SL是和一記憶體區塊(例如，10MB1)的源極選擇線(未顯示)、字線(未顯示)、汲極選擇線(未顯示)、以及共同的源極線(未顯示)分開的。

圖3A至3C是描繪根據本發明的一實施例的一記憶體陣列 的一結構的圖。

參照圖3A及3B，一包含一凹處部分的管道閘極PG是被形成在一半導體基板SUB上，並且一管道通道層PC是被形成在所述管道閘極PG的凹處部分中。複數個垂直的通道層SP1及SP2是被形成在所述管道通道層PC上。所述垂直的通道層對的第一垂直的通道層SP1的一上方部分是連接至一共同的源極線SL，並且所述第二垂直的通道層SP2的一上方部分是連接至一位元線BL。所述垂直的通道層SP1及SP2可以是由多晶矽所形成的。

複數個導電層DSL以及WL15至WL8是被形成在所述第二垂直的通道層SP2的不同高度處，以圍繞所述第二垂直的通道層SP2。此外，複數個導電層SSL以及WL0至WL7是被形成在所述第一垂直的通道層SP1的不同高度處，以圍繞所述第一垂直的通道層SP1。一種包含一電荷儲存層的多層的層(未顯示)是被形成在所述垂直的通道層SP1及SP2的表面上以及在所述管道通道層PC的一表面上，並且所述多層的層亦位在所述垂直的通道層SP1及SP2與所述導電層DSL、WL15至WL8、SSL及WL0至WL7之間、以及在所述管道通道層PC與管道閘極PG之間。

一圍繞所述第二垂直的通道層SP2的最上面的導電層可以是一汲極選擇線DSL，並且在所述汲極選擇線DSL之下的導電層可以是字線WL15至WL8。一圍繞所述第一垂直的通道層SP1的最上面的導電層可以是一源極選擇線SSL，並且在所述源極選擇線SSL之下的導電層可以是字線WL0至WL7。

換言之，第一導電層SSL及WL0至WL7以及第二導電層 DSL及WL15至WL8是分別堆疊在所述半導體基板的不同區域中。穿過所述第一導電層SSL以及WL0至WL7的垂直的通道層SP1是垂直連接在所述源極線SL以及管道通道層PC之間。穿過所述第二導電層DSL以及WL15至WL8的第二垂直的通道層SP2是垂直連接在所述位元線BL以及管道通道層PC之間。

一汲極選擇電晶體DST是被形成在一其中所述汲極選擇線DSL圍繞第二垂直的通道層SP2的部分，並且記憶胞C15至C8是分別被形成在其中所述字線WL15至WL8圍繞第二垂直的通道層SP2的部分。一源極選擇電晶體SST是被形成在一其中所述源極選擇線SSL圍繞第一垂直的通道層SP1的部分，並且記憶胞C0至C7是分別被形成在其中所述字線WL0至WL7圍繞第一垂直的通道層SP1的部分。

藉由以上的結構，一記憶體串ST可包含在所述位元線BL與管道通道層PC之間垂直地連接至所述基板的汲極選擇電晶體DST以及記憶胞C15至C8、以及在所述共同的源極線SL與管道通道層PC之間垂直地和所述基板連接的源極選擇電晶體SST以及記憶胞C0至C7。

儘管一其中16個主要字線WL0至WL15被形成的例子已經在以上敘述，但是主要字線的數量可以變化。此外，虛設(dummy)字線(未顯示)分別可被形成在所述汲極選擇線DSL與字線WL15之間以及在所述源極選擇線SSL與字線WL0之間。換言之，虛設記憶胞分別可以進一步連接在所述汲極選擇線DSL與記憶胞C15之間、以及在所述源極選擇電晶體SST與記憶胞C0之間。

參照圖3C，一記憶體區塊10MB是包含連接至位元線的複 數個記憶體串ST。如同在圖3A中所述，所述記憶體串ST的每一個包含在所述管道通道PC存在之處具有一U形結構的一垂直地連接在所述共同的源極線SL與一被形成在所述基板上的管道電晶體PT之間的第一垂直的記憶體串SST以及C0至C7、以及一垂直地連接在所述位元線BL與被形成在所述基板上的管道電晶體PT之間的第二垂直的記憶體串DST以及C15至C8。所述第一垂直的記憶體串SST以及C0至C7包含一源極選擇電晶體SST以及記憶胞C0至C7。所述源極選擇電晶體SST是藉由施加至一源極選擇線SSL1的電壓來加以控制，並且所述記憶胞C0至C7是藉由施加至堆疊的字線WL0至WL7的電壓來加以控制。所述第二垂直的記憶體串DST以及C15至C8包含一汲極選擇電晶體DST以及記憶胞C8至C15。所述汲極選擇電晶體DST是藉由施加至一汲極選擇線DSL1的電壓來加以控制，並且所述記憶胞C8至C15是藉由施加至字線WL8至WL15的電壓來加以控制。

如上所述，只有單一汲極選擇電晶體可以連接至所述位元線，然而共用閘極的複數個汲極選擇電晶體也可以連接。此外，只有單一源極選擇電晶體可以連接至所述共同的源極線，然而，共用閘極的複數個源極選擇電晶體也可以連接。

當一記憶體區塊10MB被選擇時，連接在位於一具有其中形成一管道通道的一U形結構的記憶體串內的中間的一對記憶胞C7與C8之間的管道電晶體PT執行一操作，以電連接內含在所選的記憶體區塊10MB中的第一垂直的記憶體串SST以及C0至C7的通道層以及所述第二垂直的記憶體串DST以及C15至C8的通道層。

在另一方面，儘管在一具有二維的結構的記憶體區塊中，單 一記憶體串是連接至每個位元線，並且一記憶體區塊的汲極選擇電晶體是同時被單一汲極選擇線所控制的，但是在具有所述三維的結構的記憶體區塊10MB中，複數個記憶體串ST是共同連接至每個位元線BL。在相同的記憶體區塊10MB中，共同連接至單一位元線BL並且被相同的字線控制的記憶體串ST的數量可以根據設計而變化。

由於複數個記憶體串是並聯連接至單一位元線BL，因此汲極選擇電晶體DST是獨立受到施加至汲極選擇線DSL1至DSL4的選擇電壓所控制的，以選擇性地連接所述單一位元線BL與所述記憶體串ST。

在所述記憶體區塊10MB中垂直地連接的第一垂直的記憶體串SST以及C0至C7的記憶胞C0至C7、以及第二垂直的串DST以及C15至C8的記憶胞C8至C15是分別受到施加至所述堆疊的字線WL0至WL15的操作電壓所控制的。這些字線WL0至WL15是以記憶體區塊單元劃分的。

選擇線DSL0至DLS4及SSL0至SSL4以及字線WL0至WL15是所述記憶體區塊10MB的局部的線。尤其，源極選擇線SSL0至SSL4以及字線WL0至WL7可以是第一垂直的記憶體串的局部的線，並且汲極選擇線DSL0至DSL4以及字線WL15至WL7可以是第二垂直的記憶體串的局部的線。在另一方面，在所述記憶體區塊10MB中的管道電晶體PT的閘極PG可以共同地加以連接。

再次參照圖1及3B，所述操作電路20、30及40可以對於連接至所選的字線(例如，WL0)的記憶胞(例如，C0)執行一編程迴圈、一抹除迴圈以及讀取操作。所述編程迴圈包含一編程操作以及一驗證操作，並 且所述抹除迴圈包含一抹除操作以及一驗證操作。尤其，所述操作電路20、30及40可以執行一用於增高記憶胞的臨界電壓的編程操作(或是一預編程操作)，所述臨界電壓是在所述抹除迴圈之前加以分布。此外，所述操作電路20、30及40可以執行用於調整一抹除位準的一編程操作(或是一後編程(post-program)操作)，其中記憶胞的臨界電壓是在所述抹除迴圈之後加以分布。

為了執行所述編程迴圈、抹除迴圈以及讀取操作，所述操作電路20、30及40可以選擇性地輸出操作電壓至一所選的記憶體區塊的局部的線SSL、WL0至WL15、PG及DSL以及共同的源極線SL，並且控制位元線BL的預充電/放電、或是感測所述位元線BL的電流流動(或是電壓變化)。

在一NAND快閃記憶體的情形中，所述操作電路包含控制電路20、電壓供應電路30以及讀取/寫入電路40。

所述控制電路20是產生在所要的位準的操作電壓以執行一編程迴圈、一抹除迴圈以及一讀取操作，並且控制所述電壓供應電路30以使得所述操作電壓可以響應於從一外部的裝置輸入的一命令信號，而被施加至一所選的記憶體區塊的局部的線SSL、WL0至WL15、PG及DSL以及一共同的源極線SL。再者，所述控制電路20是根據待被儲存在記憶胞中的資料以控制位元線BL的預充電/放電以便於執行所述編程迴圈、抹除迴圈以及讀取操作、或是控制所述讀取/寫入電路40以使得位元線BL的電流流動(或是電壓變化)可以在一讀取操作或是一驗證操作中加以感測。

所述電壓供應電路30是在控制電路20的控制下，在記憶胞上產生在所述編程迴圈、抹除迴圈以及讀取操作中所需的操作電壓。在此， 所述操作電壓可包含編程電壓、讀取電壓、抹除電壓、通過電壓、選擇電壓、共同的源極電壓、以及管道閘極電壓、等等。再者，所述電壓供應電路30是響應於控制電路20的一低位址信號(未顯示)，以輸出操作電壓至一所選的記憶體區塊的局部的線SSL、WL0至WL15、PG及DSL以及一共同的源極線SL。

所述讀取/寫入電路40可包含分別透過位元線BL來連接至所述記憶體陣列10的複數個頁緩衝器(未顯示)。尤其，所述頁緩衝器分別可以連接至所述位元線BL。換言之，單一頁緩衝器可以連接至單一位元線。在一編程操作中，所述頁緩衝器是根據控制電路20的一控制信號以及待被儲存在記憶胞中的資料以選擇性地預充電所述位元線BL。在一編程驗證操作或是一讀取操作中，所述讀取/寫入電路40是根據控制電路20的控制，以在預充電所述位元線BL之後感測所述位元線BL的電壓變化或是電流，並且閂鎖從一記憶胞讀取的資料。

在以下，一種操作一包含上述的元件的半導體裝置的方法將會加以描述。圖4是描繪根據本發明的一實施例的一種操作一半導體裝置的方法的電路圖。圖5是描繪根據本發明的一實施例的一種操作一半導體裝置的方法的流程圖。圖6A至6C是描繪在根據本發明的一實施例的一種半導體裝置上的一編程操作的波形圖。圖7是描繪在根據本發明的一實施例的一種半導體裝置上的一抹除操作的波形圖。

參照圖4及5，一抹除操作是在內含於記憶體串ST0及ST1(為了說明的方便起見，只有兩個連接至同一位元線的記憶體串被展示)中的汲極選擇電晶體DST0及DST1上被執行。所述記憶體串ST0及ST1是 內含在相同的記憶體區塊中。在一種二維的結構中，不同於記憶胞C00至C0n以及C10至C1n，選擇電晶體DST0、DST1、SST0及SST1是藉由一種不包含浮動閘極或電荷儲存層的習知的電晶體結構來加以形成。然而，根據一種三維的結構的製程，所述選擇電晶體DST0、DST1、SST0及SST1可以藉由和所述記憶胞C00至C0n以及C10至C1n相同的結構而被形成。在此例中，所述選擇電晶體DST0、DST1、SST0及SST1亦可包含電荷儲存層，因而一抹除操作或是一編程操作必須加以執行以調整所述汲極選擇電晶體DST0及DST1的臨界電壓。對於一汲極選擇電晶體的一抹除操作可以是和對於記憶胞C00至C0n以及C10至C1n的抹除操作同時執行。一更特定的說明是如下所述的。

在步驟S510中，一操作電路可以在對於所述汲極選擇電晶體DST0及DST1的抹除操作之前，對於所述汲極選擇電晶體DST0及DST1先執行預編程操作。所述預編程操作可以同時在所述汲極選擇電晶體DST0及DST1上加以執行。所述預編程操作可加以執行，以增高具有被降低的臨界電壓的汲極選擇電晶體的一臨界電壓，並且最小化在所述汲極選擇電晶體DST0及DST1的臨界電壓之間的差異。

為了對於內含在記憶體串ST0及ST1中的汲極選擇電晶體DST0及DST1執行所述預編程操作，所述操作電路可以持續地施加逐漸地增高的預編程脈衝(圖6A中的Vpgm)至汲極選擇線DSL0及DSL1一預設的次數。儘管在一習知的編程操作中，一驗證操作是在一編程脈衝被施加之後加以執行，但是所述驗證操作可以在對於所述汲極選擇電晶體的預編程操作中被省略。

當所述預編程操作被執行時，相對低的臨界電壓會增高的比高的臨界電壓多。因此，在所述汲極選擇電晶體DST0及DST1的臨界電壓之間的差異可被降低。

然而，此種對於所述汲極選擇電晶體DST0及DST1的預編程操作可被省略。

接著，抹除操作是在所述汲極選擇電晶體DST0及DST1上加以執行。所述操作電路分別對於內含在記憶體串ST0及ST1中的汲極選擇電晶體DST0及DST1依序地執行抹除操作。

在步驟S520中，所述操作電路對於內含在所述第一記憶體串ST0中的汲極選擇電晶體DST0執行一抹除操作。當所述抹除操作在汲極選擇電晶體DST0上執行時，抹除操作可以同時在內含於所述記憶體區塊中的記憶胞C00至C0n以及C10至C1n上加以執行。換言之，所述操作電路可以在對於內含在所述記憶體串ST0及ST1中的記憶胞C00至C0n以及C10至C1n執行抹除操作時，在內含於所述第一記憶體串ST0中的汲極選擇電晶體DST0上執行所述抹除操作。

所述操作電路施加用於抹除操作的電壓至一共同的源極線SL。首先，如同在圖7中所繪，所述操作電路是在一第一區段T1施加一正電壓Vpre至所述共同的源極線SL，以產生一閘極引發汲極洩漏(GIDL)電流。在此例中，所述操作電路可以將其它線DSL0、DSL1、WL0至WLn、SSL0及SSL1設定為一浮接的狀態。在所述浮接的狀態的其它線DSL0、DSL1、WL0至WLn、SSL0及SSL1的電位Vboot1是藉由一耦合現象，根據所述共同的源極線SL的電壓變化而一起增高。

在一第二區段T2中，所述操作電路將共同的源極線SL的正電壓Vpre增高至一抹除電壓Verase的位準。於是，在所述浮接的狀態中的線DSL0、DSL1、WL0至WLn、SSL0以及SSL1的電位Vboot2是藉由所述耦合現象而一起增高。

接著，一接地電壓(例如，0V)是被施加至所述汲極選擇線DLS0以及字線WL0至WLn。因此，所述汲極選擇電晶體DST0的一臨界電壓是被一介於所述汲極選擇線DLS0以及共同的源極線SL之間的高的電壓差降低。以相同的方式，所述記憶胞C00至C0n以及C10至C1n的臨界電壓被一介於所述字線WL0至WLn以及共同的源極線SL之間的高的電壓差降低。

然而，所述汲極選擇電晶體DST1的一臨界電壓並未被降低，因為一介於所述共同的源極線SL以及維持所述浮接的狀態的汲極選擇線DLS1之間的電壓差是小的。

接著，對於所述記憶胞C00至C0n以及C10至C1n的驗證操作(亦即，抹除驗證操作)可加以執行。在此例中，一對於所述汲極選擇電晶體DST0的驗證操作(亦即，一抹除驗證操作)亦可加以執行。

在S530中，在一抹除操作在內含於後續的記憶體串(亦即，一第二記憶體串)ST1中的汲極選擇電晶體DST1上被執行之前，所述操作電路執行一後編程操作以增高其中已經執行所述抹除操作的汲極選擇電晶體DST0的臨界電壓至一目標位準。所述操作電路可以在執行所述後編程操作之後執行一驗證操作(亦即，後編程驗證操作)。尤其，如同在圖6B中所繪，所述操作電路可以在施加逐漸地增高的編程脈衝Vpgm至所述汲極選擇線 DSL0一預設的次數之後，施加用於所述驗證操作的電壓Vverify。此外，如同在圖6C中所繪，所述操作電路可以從開始就反覆地執行所述後編程操作以及驗證操作，直到所述汲極選擇電晶體DST0的臨界電壓到達一目標位準為止。

在所述驗證操作中，所述操作電路是在預充電位元線BL並且施加所述驗證電壓Vverify至汲極選擇線DSL0之後，感測一位元線BL的一電壓變化。在此例中，當所述汲極選擇電晶體DST1是在一抹除狀態時，所述位元線BL的電壓是透過汲極選擇電晶體DST1以及記憶胞C10至C1n而被放電至共同的源極線SL，儘管所述汲極選擇電晶體DST0的臨界電壓到達所述目標位準而藉此被關斷。因此，所述位元線BL的電壓可能會異常地被降低，而不論所述汲極選擇電晶體DST0的臨界電壓為何。為此理由，所述操作電路可能會根據位元線BL的降低的電壓來判斷為汲極選擇電晶體DST0的臨界電壓低於所述目標位準，並且可能額外對於所述汲極選擇電晶體DST0執行所述後編程操作。因此，所述汲極選擇電晶體DST0的臨界電壓可能會被過度地增大，因而所述汲極選擇電晶體DST0及DST1的整體臨界電壓分布可能會變寬。

然而，由於所述汲極選擇電晶體DST1在步驟S520中並非是在一抹除狀態，而是只在一預編程的狀態，因此所述位元線BL並未透過汲極選擇電晶體DST1以及記憶胞C10至C1n而異常地被放電至所述共同的源極線SL。因此，所述操作電路可以精確地感測所述汲極選擇電晶體DST0的臨界電壓，並且可以使得所述汲極選擇電晶體DST0及DST1的臨界電壓分布變窄。

在步驟S540中，一抹除操作是在內含於後續的記憶體串ST1中的汲極選擇電晶體DST1上加以執行。所述抹除操作可以用和在步驟S520中所描繪的對於所述汲極選擇電晶體DST0的抹除操作相同的方式，在所述汲極選擇電晶體DST1上加以執行。然而，所述記憶胞C00至C0n以及C10至C1n在汲極選擇電晶體DST1的抹除操作中並非是處於抹除狀態。

在步驟S550中，一後編程操作以及一驗證操作是在所述汲極選擇電晶體DST1上加以執行。所述後編程操作以及驗證操作可以用和在步驟S530中所描繪的對於所述汲極選擇電晶體DST0的後編程操作以及驗證操作相同的方式，在所述汲極選擇電晶體DST1上加以執行。由於對於所述汲極選擇電晶體DST0的後編程操作已經完成，因此所述位元線BL在對於汲極選擇電晶體DST1的驗證操作中，並未透過所述汲極選擇電晶體DST0以及記憶胞C00至C0n而異常地被放電至所述共同的源極線SL。因此，所述操作電路可以精確地感測所述汲極選擇電晶體DST1的臨界電壓，並且可以使得所述汲極選擇電晶體DST0及DST1的臨界電壓分布變窄。

如同在以上所提及，抹除操作可以在內含於所述記憶體串ST0及ST1中的汲極選擇電晶體DST0及DST1上依序地執行，藉此防止所述汲極選擇電晶體DST0及DST1的臨界電壓分布變寬。

圖8是描繪根據本發明的一實施例的一種操作一半導體裝置的方法的流程圖。

參照圖4及8，在步驟S810中，所述操作電路可以在對於記憶胞C00至C0n以及C10至C1n執行抹除操作之前，先對於所述汲極選擇電晶體DST0及DST1執行預編程操作。所述預編程操作可以用和在圖5 的步驟S510中所描繪的預編程操作相同的方式，在所述汲極選擇電晶體DST0及DST1上加以執行。然而，儘管一驗證操作未曾在步驟S510中被執行，但是所述汲極選擇電晶體DST0及DST1的預編程操作以及驗證操作(亦即，預編程驗證操作)是在步驟S810中利用如同在圖6B或6C中所繪的編程電壓Vpgm以及編程驗證電壓Vverify來加以執行。

在執行所述驗證操作中，所述汲極選擇電晶體DST0及DST1的臨界電壓可以精確地受到控制，以增高較低的臨界電壓至一目標位準。

在S820中，所述操作電路是在內含於所述第一記憶體串ST0中的汲極選擇電晶體DST0上執行一抹除操作。當所述抹除操作在汲極選擇電晶體DST0上被執行時，抹除操作亦在內含於所述記憶體區塊中的記憶胞C00至C0n以及C10至C1n上加以執行。換言之，當抹除操作在內含於所述記憶體串ST0及ST1中的記憶胞C00至C0n以及C10至C1n上被執行時，所述操作電路是對於內含在所述第一記憶體串ST0中的汲極選擇電晶體DST0執行所述抹除操作。這些抹除操作可以用和在圖5的步驟S520中所描繪的抹除操作相同的方式來加以執行。

在步驟S830中，所述操作電路執行一後編程操作以及一驗證操作，以增高於其中已經執行所述抹除操作的汲極選擇電晶體DST0的一臨界電壓至一目標位準。所述後編程操作以及驗證操作可以用和在圖5的步驟S530中所描繪的後編程操作以及驗證操作相同的方式，在所述汲極選擇電晶體DST0上加以執行。

如同在步驟S530中所描繪的，由於所述後編程操作以及驗證操作是在一其中汲極選擇電晶體DST1並非在抹除狀態、而僅為預編程的 狀況下，在所述汲極選擇電晶體DST0上加以執行，因此所述位元線BL並未透過所述汲極選擇電晶體DST1以及記憶胞C10至C1n而異常地被放電至所述共同的源極線SL。因此，所述操作電路可以避免所述汲極選擇電晶體DST0的臨界電壓過度地增高。

在步驟S840中，所述操作電路省略對於汲極選擇電晶體DST1的一抹除操作，並且執行一後編程操作以及一驗證操作。儘管省略所述抹除操作，汲極選擇電晶體DST1的後編程操作以及驗證操作可以用和在圖5的步驟S550中所描繪的後編程操作以及驗證操作相同的方式來加以執行。後編程操作以及驗證操作可以依序地被執行在除了所述第一汲極選擇電晶體DST0以外的其餘的汲極選擇電晶體上。此外，由於抹除操作並未在其餘的汲極選擇電晶體上被執行，因此所述後編程操作以及驗證操作可以同時在所述其餘的汲極選擇電晶體上加以執行。

由於對於所述汲極選擇電晶體DST0的後編程操作已經完成，因而所述位元線BL在對於汲極選擇電晶體DST1的驗證操作中，並不會透過所述汲極選擇電晶體DST0以及記憶胞C00至C0n而異常地被放電至所述共同的源極線SL。因此，所述操作電路可以精確地感測所述汲極選擇電晶體DST1的臨界電壓，並且可以使得所述汲極選擇電晶體DST0及DST1的臨界電壓分布變窄。

圖9是描繪根據本發明的一實施例的一種記憶體系統900的方塊圖。

參照圖9，所述記憶體系統900可包含一非易失性記憶體(NVM)裝置920以及一記憶體控制器910。所述NVM裝置920可被配置為 包含在圖1中所描繪的操作電路以及在上述圖2A或3A中的記憶體串的半導體裝置。

換言之，所述記憶體控制器910可以控制所述NVM裝置920。所述NVM裝置920以及記憶體控制器910的一組合可被提供為一記憶卡或是一例如為固態硬碟(SSD)的半導體硬碟裝置。所述記憶體控制器910可包含一靜態隨機存取記憶體(SRAM)911、一中央處理單元(CPU)912、一主機介面(I/F)913、一錯誤校正碼(ECC)914、以及一記憶體介面(I/F)915。

所述SRAM 911是被使用作為所述CPU 912的操作記憶體。所述主機介面913提供一連接至所述記憶體系統900的主機的一資料交換協定。所述ECC 914偵測並且校正內含在從所述NVM裝置920讀取的資料中的一錯誤。所述記憶體介面915和NVM裝置920介接。所述CPU 912執行用於記憶體控制器910的資料交換的整體控制操作。

儘管未描繪在圖式中，所述記憶體系統900可以進一步設置有一唯讀記憶體(ROM)(未顯示)，其儲存用於與所述主機等等介接的碼資料。所述NVM裝置920可以進一步由複數個快閃記憶體晶片所構成的一種多晶片的封裝來加以提供。所述記憶體系統900可被設置有一種高可靠度的儲存媒體，其具有一低的產生錯誤的機率。尤其，本發明的實施例的快閃記憶體可被設置在一種例如是半導體硬碟裝置(例如，SSD)的記憶體系統中。在此例中，所述記憶體控制器910可以經由例如是USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI以及IDE、等等的各種協定中的一種，來和一外部的裝置(例如，主機)通訊。

圖10是描繪執行根據前述的各種實施例的編程操作的一種 融合式記憶體裝置或是融合式記憶體系統的方塊圖。例如，所述半導體裝置的上述的技術特點可被應用至一種one NAND快閃記憶體1000，以作為一種融合式記憶體裝置。

所述one NAND快閃記憶體1000可包含一主機介面(I/F)1010，其用於和一利用另一種協定的裝置的各種資料交換；一緩衝器RAM 1020，其內嵌用於驅動一記憶體裝置、或是臨時儲存資料的碼；一控制器1030，其響應於從一外部的裝置所提供的控制信號及命令來控制讀取、編程操作以及所有的狀況；一暫存器1040，其儲存例如是命令、位址以及界定在所述記憶體裝置內的系統操作環境的組態設定的資料；以及一NAND快閃胞陣列1050，其是由如同在圖1中所繪的NVM胞以及包含電壓供應電路及讀取/寫入電路的操作電路所構成。一包含在圖2C或3C中所描繪的記憶體區塊的記憶體陣列可被應用作為所述NAND快閃胞陣列1050的一記憶體陣列。

根據本發明的一種包含一快閃記憶體1112的計算系統1100是簡略地被描繪在圖11中。

所述計算系統1100可包含一電連接至一系統匯流排1160的微處理器(例如，一CPU)1120、一RAM 1130、一使用者介面1140、一例如是基頻晶片組的數據機1150、以及一記憶體系統1110。所述記憶體系統1110可包含一記憶體控制器1111以及一快閃記憶體1112。若所述計算系統1100是一種行動裝置，則可以進一步設置一用於供應所述計算系統1100的操作電壓的電池(未顯示)。儘管未描繪在圖式中，一應用晶片組、一相機影像處理器、一行動DRAM、等等可以進一步設置根據本發明的實施例的計算系 統1100。所述記憶體系統1110例如可以是由一利用在以上所描繪的半導體裝置以儲存資料的SSD所組成。或者是，所述記憶體系統1110可被設置有一種融合式快閃記憶體(例如，一種one NAND快閃記憶體)。

根據本發明的實施例，所述半導體裝置可以改善操作特性以及可靠度。

本發明是參考以上的範例實施例來加以解說。對於熟習此項技術者而言將會明顯的是，可以對於本發明上述的範例實施例做出各種的修改，而不脫離本發明的精神或範疇。本發明的範疇將會僅藉由所附的申請專利範圍來加以界定，並且所打算的是本發明涵蓋假設其落入所述申請專利範圍及其等同物的範疇內的所有此種修改。

Claims (20)

1. 一種半導體裝置，其包括：記憶體串，每一個記憶體串包含一汲極選擇電晶體、記憶胞以及一源極選擇電晶體，所述汲極選擇電晶體、記憶胞以及源極選擇電晶體連接在一位元線以及一共同的源極線之間並且適合用於分別根據施加至一汲極選擇線、字線以及一源極選擇線的電壓來操作；以及一操作電路，其適合用於在所述記憶體串上執行一預編程操作、一抹除操作以及一後編程操作，其中所述操作電路依序地對於內含在所述記憶體串中的所述汲極選擇電晶體執行抹除操作。
2. 如申請專利範圍第1項的半導體裝置，其中所述操作電路是在對於所述汲極選擇電晶體的所述抹除操作被執行之前，對於內含在所述記憶體串中的所述汲極選擇電晶體執行一預編程操作。
3. 如申請專利範圍第2項的半導體裝置，其中所述操作電路是以預設的次數來持續地施加具有逐漸地增高的電壓位準的預編程脈衝至所述汲極選擇線，以對於所述汲極選擇電晶體執行所述預編程。
4. 如申請專利範圍第1項的半導體裝置，其中所述操作電路是在對於內含在所述記憶體串中的所述記憶胞執行所述抹除操作時，對於內含在一從所述記憶體串中首先選出的記憶體串中的一汲極選擇電晶體執行一抹除操作。
5. 如申請專利範圍第1項的半導體裝置，其中所述操作電路是在對於內含在一所選的記憶體串中的一汲極選擇電晶體執行一抹除操作之後，並且在對於內含在一後續的記憶體串中的一汲極選擇電晶體執行一抹除操作之前，對於內含在所述記憶體串中的所選的記憶體串中的所述汲極選擇電晶體執行一抹除驗證操作。
6. 如申請專利範圍第1項的半導體裝置，其中所述操作電路是在對於內含在一所選的記憶體串中的一汲極選擇電晶體執行一抹除操作之後，並且在對於內含在一後續的記憶體串中的一汲極選擇電晶體執行一抹除操作之前，對於內含在所選的記憶體串中的所述汲極選擇電晶體執行一後編程操作。
7. 如申請專利範圍第6項的半導體裝置，其中每當所述後編程操作被執行，同時增高施加至所述汲極選擇電晶體的編程電壓時，所述操作電路是執行一驗證操作。
8. 如申請專利範圍第6項的半導體裝置，其中在同時增高施加至所述汲極選擇電晶體的編程電壓下執行所述後編程操作一預設的次數之後，所述操作電路交替地執行所述後編程操作以及一後編程驗證操作。
9. 如申請專利範圍第1項的半導體裝置，其中所述操作電路是在對於內含在所述記憶體串中的所述記憶胞執行一抹除操作時，對於內含在所述記憶體串中的一第一記憶體串中的一汲極選擇電晶體執行一抹除操作。
10. 如申請專利範圍第9項的半導體裝置， 其中所述操作電路是在對於內含在所述第一記憶體串中的所述汲極選擇電晶體執行所述抹除操作之後，對於內含在所述第一記憶體串中的所述汲極選擇電晶體執行一後編程操作以及一後編程驗證操作。
11. 如申請專利範圍第10項的半導體裝置，其中所述操作電路是在對於內含在所述第一記憶體串中的所述汲極選擇電晶體完成所述後編程操作以及所述後編程驗證操作之後，對於內含在所述記憶體串中的一後續的記憶體串中的一汲極選擇電晶體執行一後編程操作以及一後編程驗證操作。
12. 如申請專利範圍第10項的半導體裝置，其中所述操作電路是在對於內含在所述第一記憶體串中的所述汲極選擇電晶體完成所述後編程操作以及所述驗證操作之後，對於內含在其餘的記憶體串中的汲極選擇電晶體同時執行一後編程操作以及一後編程驗證操作。
13. 一種半導體裝置，其包括：記憶體串，每一個記憶體串包含一汲極選擇電晶體、記憶胞以及一源極選擇電晶體，所述汲極選擇電晶體、記憶胞以及源極選擇電晶體是連接在一位元線以及一共同的源極線之間並且適合用於分別根據施加至一汲極選擇線、字線以及一源極選擇線的電壓來操作；以及一操作電路，其適合用於在所述記憶體串上執行一預編程操作、一抹除操作以及一後編程操作，其中所述操作電路是在一抹除操作被執行在內含於所述記憶體串中的所述記憶胞上時，對於內含在所述記憶體串中的一第一記憶體串中的所述 汲極選擇電晶體執行一抹除操作。
14. 如申請專利範圍第13項的半導體裝置，其中所述操作電路是在對於內含在所述第一記憶體串中的所述汲極選擇電晶體的所述抹除操作被執行之前，對於內含在所述記憶體串中的汲極選擇電晶體執行一預編程操作。
15. 如申請專利範圍第14項的半導體裝置，其中所述操作電路是持續地施加具有逐漸地增高的電壓位準的預編程脈衝至所述汲極選擇線一預設的次數，以對於所述汲極選擇電晶體執行所述預編程操作。
16. 如申請專利範圍第15項的半導體裝置，其中所述操作電路是在施加所述個別的預編程脈衝之後，對於所述汲極選擇電晶體執行一預編程驗證操作。
17. 如申請專利範圍第13項的半導體裝置，其中所述操作電路是在對於內含在所述第一記憶體串中的所述汲極選擇電晶體執行所述抹除操作之後，執行一抹除驗證操作。
18. 如申請專利範圍第15項的半導體裝置，其中所述操作電路是在對於內含在所述第一記憶體串中的所述汲極選擇電晶體執行所述抹除操作之後，對於內含在所述第一記憶體串中的所述汲極選擇電晶體執行一後編程操作。
19. 如申請專利範圍第18項的半導體裝置，其中所述操作電路是在對於內含在所述第一記憶體串中的所述汲極選擇電晶體執行所述後編程操作之後，執行一後編程驗證操作。
20. 如申請專利範圍第18項的半導體裝置，其中所述操作電路是在對於內含在所述第一記憶體串中的所述汲極選擇電晶體執行所述後編程操作之後，對於內含在其餘的記憶體串中的汲極選擇電晶體執行一後編程操作。