TW201619966A - 半導體裝置 - Google Patents

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TW201619966A
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李熙烈
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愛思開海力士有限公司
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Abstract

一種半導體裝置被提出。所述半導體裝置可包含含有記憶胞的一記憶體區塊，所述記憶胞是連接至一字線。所述半導體裝置可包含一操作電路，其被配置以施加一預編程脈波至所述字線，並且執行包含一主要編程操作以及一編程驗證操作的一主要編程迴圈，以將資料儲存在連接至所述字線的所述記憶胞中。所述預編程脈波可以具有比在所述主要編程操作首次被執行時被施加至所述字線的一第一主要編程脈波高的一電壓位準。

Description

半導體裝置
各種的實施例是大致有關於一種半導體裝置，並且更具體而言是有關於一種包含一記憶胞的半導體裝置。
相關申請案的交互參照
本申請案是主張2014年11月24日向韓國智慧財產局申請的韓國專利申請案號10-2014-0164579的優先權，所述韓國專利申請案的整個揭露內容是被納入在此作為參考。
為了儲存資料在一種包含快閃記憶胞的半導體裝置中，一編程操作是藉由所述半導體裝置來加以執行。在所述編程操作中，記憶胞的一臨界電壓是相關於一待被施加至所述記憶胞的編程電壓的時間而增高。記憶胞的編程操作時間以及臨界電壓分布是根據有關於施加所述編程電壓的方法來加以決定。記憶胞的編程操作時間以及臨界電壓分布是由所述臨界電壓分布何時變寬來加以決定。因此，所述半導體裝置的操作時間以及操作特性可能會劣化。
在一實施例中，一種半導體裝置可包含含有記憶胞的一記憶體區塊，所述記憶胞連接至一字線。所述半導體裝置可包含一操作電路， 其被配置以施加一預編程(preprogram)脈波至所述字線，並且執行一包含一主要編程操作以及一編程驗證操作的主要編程迴圈，以將資料儲存在連接至所述字線的所述記憶胞中。所述預編程脈波可以具有比在所述主要編程操作首次被執行時被施加至所述字線的一第一主要編程脈波高的一電壓位準。
在一實施例中，一種半導體裝置可包含含有記憶胞的一記憶 體區塊，所述記憶胞連接至一字線。所述半導體裝置可包含一操作電路，其被配置以執行一預編程操作以及一預編程驗證操作，並且執行包含一主要編程操作以及一編程驗證操作的一主要編程迴圈，以將資料儲存在連接至所述字線的所述記憶胞中。所述預編程操作的所述預編程脈波可以具有比被施加至所述字線的所述主要編程迴圈的一第一主要編程脈波高的一電壓位準。
110‧‧‧記憶體陣列
110MB‧‧‧記憶體區塊
120‧‧‧控制電路(操作電路)
130‧‧‧電壓供應電路(操作電路)
131‧‧‧電壓產生電路
133‧‧‧列解碼器
140‧‧‧讀取/寫入電路群組(操作電路)
150‧‧‧行選擇電路(操作電路)
160‧‧‧輸入/輸出電路(操作電路)
170‧‧‧通過/失敗檢查電路(操作電路)
600‧‧‧記憶體系統
610‧‧‧記憶體控制器
611‧‧‧SRAM
612‧‧‧中央處理單元(CPU)
613‧‧‧主機介面
614‧‧‧錯誤校正區塊(ECC)
615‧‧‧記憶體介面
620‧‧‧非揮發性記憶體(NVM)裝置
700‧‧‧OneNAND快閃記憶體裝置
710‧‧‧主機介面
720‧‧‧緩衝器RAM
730‧‧‧控制器
740‧‧‧暫存器
750‧‧‧NAND快閃胞陣列
800‧‧‧計算系統
810‧‧‧記憶體系統
812‧‧‧快閃記憶體裝置
820‧‧‧CPU
830‧‧‧RAM
840‧‧‧使用者介面
850‧‧‧使用者介面
860‧‧‧系統匯流排
ADD‧‧‧位址信號
BL、BLe、BLo‧‧‧位元線
C0~Cn‧‧‧主要胞電晶體(記憶胞)
C00~Cn0‧‧‧記憶胞
CADD‧‧‧行位址信號
CMD‧‧‧命令信號
CMDpb‧‧‧PB控制信號
CMDv‧‧‧電壓控制信號
DATA‧‧‧資料
CHECKs‧‧‧檢查結果信號
DSL、DSL1~DSL4‧‧‧汲極選擇線
DST‧‧‧汲極選擇電晶體
FF[0：k]‧‧‧檢查信號
Host‧‧‧主機
PC‧‧‧管道通道層
PB‧‧‧頁緩衝器(讀取/寫入電路)
PG‧‧‧管道閘極
PT‧‧‧管道電晶體
RADD‧‧‧列位址信號
SGD‧‧‧第二選擇線
SGS‧‧‧第一選擇線
SL‧‧‧共同的源極線
SP1‧‧‧第一垂直的通道層
SP2‧‧‧第二垂直的通道層
SSL、SSL1‧‧‧源極選擇線
SST‧‧‧源極選擇電晶體
ST‧‧‧記憶體串
SUB‧‧‧半導體基板
Tmain‧‧‧第二間隔
Tpre‧‧‧第一間隔
Vdsl‧‧‧汲極選擇電壓
Verase‧‧‧抹除電壓
Vpass‧‧‧通過電壓
Vpg‧‧‧管道閘極電壓
Vpgm‧‧‧編程電壓
Vprepgm、Vprepgm1~Vprepgm3‧‧‧預編程脈波
Vpv1~Vpv3‧‧‧驗證電壓
Vread‧‧‧讀取電壓
Vsl‧‧‧源極電壓
Vssl‧‧‧源極選擇電壓
Vstep‧‧‧步階電壓
Vverify‧‧‧驗證電壓
WL0~WLn‧‧‧字線
圖1是描繪根據一實施例的一種半導體裝置的一個例子的一表示的方塊圖。
圖2A及2B是描繪根據一實施例的一記憶體陣列的一個例子的一表示的圖。
圖3A至3E是描繪根據一實施例的一記憶體陣列的一個例子的一表示的圖。
圖4A至4F是描繪根據一實施例的一種操作一半導體裝置的方法的一個例子的一表示的波形。
圖5A至5F是描繪根據一實施例的一種操作一半導體裝置的方法的一個例子的一表示的波形。
圖6是描繪根據一實施例的一種記憶體系統的一個例子的一表示的方塊圖。
圖7是描繪被配置以執行根據上述實施例的一編程操作的一種融合式(fusion)記憶體裝置或是一種融合式記憶體系統的一個例子的一表示的方塊圖。
圖8是描繪根據一實施例的一種包含一快閃記憶體裝置的計算系統的一個例子的一表示的方塊圖。
在以下，實施例的各種例子現在將會參考所附的圖式來加以描述，以闡明本申請案的特點、特徵及優點。然而，所述實施例可以用許多不同的形式來加以體現，因而不應該被解釋為受限於在此所闡述的實施例。而是，這些實施例是被提出以使得此揭露內容將會是徹底且完整的，而且將會完整地傳達概念給所述技術中具有通常技能者。
各種的實施例可以是針對於一種能夠改善操作時間及操作特性的半導體裝置。
圖1是描繪根據一實施例的一種半導體裝置的一個例子的一表示的方塊圖。
參照圖1，所述半導體裝置可包含一記憶體陣列110以及操作電路120至170。所述記憶體陣列110包含複數個記憶體區塊(110MB)。所述記憶體區塊的每一個包含複數個記憶體串。所述記憶體串的每一個包 含複數個記憶胞。在一種快閃記憶體裝置中，一記憶體區塊可包含快閃記憶胞。
所述記憶體區塊可包含分別連接至位元線並且平行地連接 至一共同的源極線的記憶體串。所述記憶體串可以在一半導體基板上，以一種二維的結構或是一種三維的結構來加以形成。所述記憶體區塊的一種結構將會在以下加以解說。
圖2A及2B是描繪根據一實施例的一記憶體陣列的一個例 子的一表示的圖。
參照圖2A，所述記憶體區塊的每一個可包含複數個連接在 位元線BLe及BLo以及共同的源極線SL之間的記憶體串ST。所述記憶體串ST分別連接至對應的位元線BLe及BLo。所述記憶體串ST是共同連接至所述共同的源極線SL。所述記憶體串ST的每一個包含一源極選擇電晶體SST。所述源極選擇電晶體SST的源極是連接至所述共同的源極線SL。 所述記憶體串ST的每一個包含一胞串，其包含複數個串聯連接的記憶胞C00至Cn0以及一汲極選擇電晶體DST。所述汲極選擇電晶體DST的汲極是連接至所述位元線BLe或BLo。內含在所述胞串中的記憶胞C00至Cn0是串聯連接在所述選擇電晶體SST及DST之間。所述源極選擇電晶體SST的一閘極是連接至一源極選擇線SSL，所述記憶胞C00至Cn0的閘極是分別連接至字線WL0至WLn，並且所述汲極選擇電晶體DST的一閘極是連接至一汲極選擇線DSL。
所述汲極選擇電晶體DST是控制在所述胞串與所述位元線 之間的連接或斷開。所述源極選擇電晶體SST是控制在所述胞串與所述共 同的源極線SL之間的連接或斷開。
在一種NAND快閃記憶體裝置中，內含在一記憶胞區塊中 的記憶胞可以根據一實體頁的基礎、或是一邏輯頁的基礎來加以分類。例如，連接至一字線(例如，WL0)的記憶胞C00至C0k可以內含在一實體頁PAGE中。例如，連接至一字線(例如，WL0)的偶數記憶胞(例如，C00、C02、C04及C0k-1)可以內含在一偶數頁中，並且連接至所述一字線的奇數記憶胞(例如，C01、C03、C05及C0k)可以內含在一奇數頁中。這些頁(或是所述偶數頁及奇數頁)可以是一編程操作或是一讀取操作的基本單位。
參照圖2B，當一用於將資料儲存在所選的字線(例如，WL0) 的記憶胞C00至C0k中的編程迴圈完成時，所述記憶胞C00至C0k的臨界電壓是根據所儲存的資料而被分散至抹除位準PV0以及編程位準PV1至PV3。
圖3A至3E是描繪根據一實施例的一記憶體陣列的一個例 子的一表示的圖。
參照圖3A及3B，一共同的源極線SL是被形成在一半導體 基板SUB上，而一P型井PW是被形成在所述半導體基板SUB上。一垂直的通道層SP是被形成在所述共同的源極線SL上。所述垂直的通道層SP的一上方部分是連接至一位元線BL。所述垂直的通道層SP可以是由多晶矽所形成的。複數個導電層SGS、WL0至WLn及SGD是在所述垂直的通道層SP的不同高度處加以形成，以圍繞所述垂直的通道層SP。一種包含一電荷捕陷(trap)層的多層的層(未繪出)是被形成在所述垂直的通道層SP的一表面上，並且一種多層的層亦被插置在所述垂直的通道層SP與所述導電層 SGS、WL0至WLn及SGD之間。
最下面的導電層是作用為一源極選擇線(或是一第一選擇 線)SGS，並且最上面的導電層是作用為一汲極選擇線(或是一第二選擇線)SGD。在所述選擇線SGS及SGD之間的導電層是作為字線WL0至WLn。 所述導電層SGS、WL0至WLn及SGD是在所述半導體基板上被形成為多個層，並且穿過所述導電層SGS、WL0至WLn及SGD的垂直的通道層SP是垂直地連接在所述位元線BL與被形成在所述半導體基板上的共同的源極線SL之間。
一汲極選擇電晶體(或是第二選擇電晶體)SDT是被形成在一 其中所述最上面的導電層SGD圍繞垂直的通道層SP的部分之處。一源極選擇電晶體(或是第一選擇電晶體)SST是被形成在一其中所述最下面的導電層SGS圍繞垂直的通道層SP的部分之處。記憶胞C0至Cn是被形成在其中所述中間的導電層WL0至WLn圍繞垂直的通道層SP的部分之處。
根據上述的結構，所述記憶體串可包含源極選擇電晶體 SST、記憶胞C0至Cn與汲極選擇電晶體SDT，其是在所述共同的源極線SL與位元線BL之間垂直或實質垂直地連接至所述基板。所述源極選擇電晶體SST是根據一被施加至第一選擇線SGS的第一選擇信號來將所述記憶胞C0至Cn電連接至共同的源極線SL。所述汲極選擇電晶體SDT是根據一被施加至第二選擇線SGD的第二選擇信號來將所述記憶胞C0至Cn電連接至位元線BL。
參照圖3C及3D，一管道(pipe)閘極PG是被形成在一半導體 基板SUB上，所述管道閘極PG包含一凹陷部分。一管道通道層PC是被形 成在所述管道閘極PG的凹陷部分中。複數個垂直的通道層SP1及SP2是被形成在所述管道通道層PC上。在所述成對的垂直的通道層SP1及SP2中的第一垂直的通道層SP1的一上方部分是連接至一共同的源極線SL。所述第二垂直的通道層SP2的一上方部分是連接至一位元線BL。所述垂直的通道層SP1及SP2可以是由多晶矽所形成的。
複數個導電層DSL以及WLn至WLk+1是在所述第二垂直 的通道層SP2的不同高度處被形成，以圍繞所述第二垂直的通道層SP2。複數個導電層SSL以及WL0至WLk是在所述第一垂直的通道層SP1的不同高度處被形成，以圍繞所述第一垂直的通道層SP1。一種包含一電荷捕陷層的多層的層(未繪出)是被形成在所述垂直的通道層SP1及SP2的表面以及所述管道通道層PC的一表面上。一種多層的層(未繪出)亦被插置在所述垂直的通道層SP1及SP2與所述導電層DSL、WLn至WLk+1、SSL、WL0至WLk之間、以及在所述管道通道層PC與所述管道閘極PG之間。
圍繞所述第二垂直的通道層SP2的最上面的導電層可以作 為一汲極選擇線DSL。在所述汲極選擇線DSL之下的導電層可以作為字線WLn至WLk+1。圍繞所述第一垂直的通道層SP1的最上面的導電層可以作為一源極選擇線SSL。在所述源極選擇線SSL之下的導電層可以作為字線WL0至WLk。被使用作為所述字線的導電層中的某些個可以作為虛設(dummy)字線(未繪出)。
第一導電層SSL以及WL0至WLk以及第二導電層DSL以 及WLn至WLk+1是分別被堆疊在所述半導體基板的不同區域上。穿過所述第一導電層SSL以及WL0至WLk的第一垂直的通道層SP1是垂直地連接 在所述共同的源極線SL與管道通道層PC之間。穿過所述第二導電層DSL以及WLn至WLk+1的第二垂直的通道層SP2是垂直地連接在所述位元線BL與管道通道層PC之間。
一汲極選擇電晶體DST是被形成在一其中所述汲極選擇線 DSL圍繞第二垂直的通道層SP2的部分之處。主要胞電晶體Cn至Ck+1是分別被形成在其中所述字線WLn至WLk+1圍繞第二垂直的通道層SP2的部分之處。一源極選擇電晶體SST是被形成在一其中所述源極選擇線SSL圍繞第一垂直的通道層SP1的部分之處。所述主要胞電晶體C0至Ck是分別被形成在其中所述字線WL0至WLk圍繞第一垂直的通道層SP1的部分之處。
根據上述的結構，所述記憶體串可包含在所述位元線BL與 管道通道層PC之間垂直或實質垂直地連接至所述基板SUB的汲極選擇電晶體DST以及主要胞電晶體Cn至Ck+1；以及在所述共同的源極線SL與管道通道層PC之間垂直或實質垂直地連接至所述基板SUB的源極選擇電晶體SST以及主要胞電晶體C0至Ck。在上述的結構中，一虛設胞電晶體(未繪出)可以進一步連接在所述選擇電晶體DST(或SST)與主要胞電晶體Cn(或C0)之間，並且一虛設胞電晶體(未繪出)可以進一步連接在所述主要胞電晶體Ck+1(或Ck)與一管道電晶體PT之間。
連接在所述共同的源極線SL與管道電晶體PT之間的源極 選擇電晶體SST以及主要胞電晶體C0至Ck可以內含在第一垂直的記憶體串中。連接在所述位元線BL與管道電晶體PT之間的汲極選擇電晶體DST以及主要胞電晶體Cn至Ck+1可以內含在第二垂直的記憶體串中。
參照圖3E，所述記憶體區塊110MB包含複數個連接至位元 線的記憶體串ST。在一種P-BiCS結構中，所述記憶體串ST的每一個包含垂直地連接在所述共同的源極線SL與一基板的管道電晶體PT之間的一第一垂直的記憶體串SST及C0至C7；以及垂直地連接在所述位元線BL與所述基板的管道電晶體PT之間的一第二垂直的記憶體串C8至C15及DST。 所述第一垂直的記憶體串SST及C0至C7是包含一源極選擇電晶體SST以及記憶胞C0至C7。所述源極選擇電晶體SST是藉由一被施加至源極選擇線SSL1的電壓來加以控制。所述記憶胞C0至C7是藉由被施加至堆疊的字線WL0至WL7的電壓來加以控制。所述第二垂直的記憶體串C8至C15及DST是包含一汲極選擇電晶體DST以及記憶胞C8至C15。所述汲極選擇電晶體DST是藉由一被施加至汲極選擇線DSL1的電壓來加以控制。所述記憶胞C8至C15是藉由被施加至堆疊的字線WL8至WL15的電壓來加以控制。
當所述記憶體區塊110MB被選擇時，連接在被設置於所述 P-BiCS結構中的記憶體串的一中心處的一對記憶胞C7及C8之間的管道電晶體PT是執行一操作，以將內含在所選的記憶體區塊110MB中的第一垂直的記憶體串SST及C0至C7的通道層電連接至所述第二垂直的記憶體串C8至C15及DST的通道層。
在一具有二維的結構的記憶體區塊中，一記憶體串是連接至 每一個位元線，並且所述記憶體區塊的汲極選擇電晶體是同時藉由一汲極選擇線來加以控制；然而，在具有三維的結構的記憶體區塊110MB中，複數個所述記憶體串ST是共同連接至每一個位元線BL。在同一個記憶體區 塊110MB中，共同連接至一位元線BL並且藉由相同的字線來控制的記憶體串ST的數目可以根據設計來加以改變。
由於所述複數個記憶體串平行地連接至一位元線BL，因此 所述汲極選擇電晶體DST是藉由被施加至所述汲極選擇線DSL1至DSL4的選擇電壓來獨立地加以控制，以選擇性地連接一位元線BL至所述記憶體串ST。
垂直地連接在所述記憶體區塊110MB中的第一垂直的記憶 體串SST及C0至C7的記憶胞C0至C7以及第二垂直的記憶體串C8至C15及DST的記憶胞C8至C15是分別藉由被施加至所述堆疊的字線WL0至WL7以及堆疊的字線WL8至WL15的操作電壓來加以控制。以上的字線WL0至WL15是以一記憶體區塊單位來加以分類。
所述選擇線DSL及SSL以及字線WL0至WL15是作為所述 記憶體區塊110MB的區域的線。例如，所述源極選擇線SSL以及字線WL0至WL7可以作為所述第一垂直的記憶體串的區域的線，並且所述汲極選擇線DSL以及字線WL8至WL15可以作為所述第二垂直的記憶體串的區域的線。所述管道電晶體PT的閘極PG可以在所述記憶體區塊110MB中被共同地加以連接。
再次參照圖1及2A，所述操作電路120至170可被配置以 在連接至所選的字線(例如，WL0)的記憶胞(例如，C00至C0k)上執行一編程迴圈、一抹除迴圈、以及一讀取操作。所述編程迴圈可包含一編程操作以及一驗證操作，並且所述抹除迴圈可包含一抹除操作以及一驗證操作。
所述操作電路120至170可以利用一種增量步階脈波編程 (ISPP)方法來執行所述編程迴圈。所述操作電路120至170可以反覆地執行所述編程操作以及驗證操作，直到連接至所選的字線(例如，WL0)的記憶胞C00至C0k的所有臨界電壓都到達一目標位準為止。所述操作電路120至170可以反覆地執行所述用於儲存資料的編程操作以及所述用於檢查所述資料儲存的驗證操作，直到外部輸入的資料被判斷為已經被儲存在所選的字線(例如，WL0)的記憶胞C00至C0k中為止。
每當所述編程操作反覆地被執行時，所述操作電路120至 170可以增高一被施加至所選的字線的編程電壓Vpgm一經決定的步階電壓。當所述操作電路120至170執行編程操作時，所述操作電路120至170可以施加從一用在先前的編程操作的編程電壓而被增高所述步階電壓的編程電壓Vpgm至所選的字線(例如，WL0)。
所述操作電路120至170可被配置以利用複數個彼此不同的 編程驗證電壓來執行所述編程驗證操作。例如，當2個位元的資料被儲存在每個單元胞時，所述編程驗證操作可以利用三個驗證電壓來加以執行。 當3個位元的資料被儲存在每個單元胞時，所述編程驗證操作可以利用七個驗證電壓來加以執行。
所述抹除迴圈可以用和所述編程迴圈實質相同的方式來加 以執行。每當所述抹除操作反覆地被執行時，所述操作電路120至170可以增高一被施加至基體(基板或井區域)的抹除電壓Verase一經決定的步階電壓。
為了執行所述編程迴圈、抹除迴圈以及讀取操作，所述操作 電路120至170可被配置以選擇性地輸出操作電壓Verase、Vverify、Vpass、 Vpgm、Vread、Vpass、Vdsl、Vssl、Vsl及Vpg至所選的記憶體區塊的區域的線SSL、WL0至WLn及DSL以及共同的源極線SL，並且控制所述位元線BLe及BLo的預充電/放電、或是偵測所述位元線BLe及BLo的一電流流動。例如，所述抹除電壓Verase是在抹除操作中被施加至其中形成所述記憶胞的基板或基體(未繪出)。例如，所述編程電壓Vpgm是在編程操作中被施加至所選的字線，所述讀取電壓Vread是在讀取操作中被施加至所選的字線，並且所述驗證電壓Vverify是在驗證操作中被施加至所選的字線。所述通過電壓Vpass是在編程操作、讀取操作、或是驗證操作中，從所選的字線被施加至未被選擇的字線。所述汲極選擇電壓Vdsl是被施加至汲極選擇線DSL，所述源極選擇電壓Vssl是被施加至源極選擇線SSL，並且所述源極電壓Vsl是被施加至共同的源極線SL。當記憶體區塊是以在圖3C中所揭露的結構來加以形成時，所述管道閘極電壓Vpg是被施加至管道閘極PG。
在一種NAND快閃記憶體裝置中，所述操作電路可包含一 控制電路120、一電壓供應電路130、一讀取/寫入電路140、一行選擇電路150、一輸入/輸出電路160、以及一通過/失敗檢查電路170。以上的電路的每一個將會在以下加以解說。
所述控制電路120是響應於一從外部透過所述輸入/輸出電 路160輸入的命令信號CMD來輸出一電壓控制信號CMDv以控制所述電壓供應電路130，使得電壓供應電路130產生執行所述編程迴圈、抹除迴圈以及讀取操作的操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl、Vsl及Vpg的所要的位準。所述控制電路120是輸出控制信號CMDpb以控制內含在所述讀取/寫入電路群組140中的讀取/寫入電路(或是頁緩衝 器)PB，以執行所述編程迴圈、抹除迴圈以及讀取操作。所述控制電路120是響應於一被輸入至所述控制電路120的位址信號ADD來輸出一行位址信號CADD以及一列位址信號RADD。
所述電壓供應電路130是響應於所述控制電路120的電壓控 制信號CMDv以產生用於在所述記憶胞上的編程迴圈、抹除迴圈以及讀取操作所需的操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl、Vsl及Vpg。所述電壓供應電路130是響應於所述控制電路120的列位址信號RADD以輸出所述操作電壓至所選的記憶體區塊中的區域的線SSL、WL0至WLn及DSL以及共同的源極線SL。
所述電壓供應電路130可包含一電壓產生電路131以及一列 解碼器133。所述電壓產生電路131是響應於所述控制電路120的電壓控制信號CMDv以產生所述操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl、Vsl及Vpg，並且所述列解碼器133是響應於所述控制電路120的列位址信號RADD以傳輸所述操作電壓至所述記憶體區塊110MB中的所選的記憶體區塊內的區域的線SSL、WL0至WLn及DSL以及共同的源極線SL。將會在以下加以解說的驗證電壓Vpv1至Vpv3可以內含在從所述電壓供應電路130輸出的驗證電壓Vverify中。
所述讀取/寫入電路群組140可包含複數個讀取/寫入電路(例 如，頁緩衝器)PB，其分別透過所述位元線BLe及BLo來連接至所述記憶體陣列110。例如，所述讀取/寫入電路PB可以分別連接至所述位元線BLe及BLo。一讀取/寫入電路PB可以連接至一位元線。所述讀取/寫入電路PB可以分別連接至一對位元線BLe及BLo。
在所述編程操作中，所述讀取/寫入電路PB可以根據所述控 制電路120的PB控制信號CMDpb以及待被儲存在所述記憶胞中的資料DATA，以選擇性地預充電所述位元線BLe及BLo。例如，在所述編程操作中，所述讀取/寫入電路PB可以選擇性地施加一編程禁止電壓(例如，一電源電壓)以及一編程容許電壓(例如，一接地電壓)至所述位元線BLe及BLo。 儘管所述編程電壓被施加至所述記憶胞，連接至被預充電的位元線(亦即，被施加編程禁止電壓的位元線)的記憶胞的臨界電壓是維持幾乎不變的。連接至被放電的位元線(亦即，被施加編程容許電壓的位元線)的記憶胞的臨界電壓可以藉由所述編程電壓而被增高。
在所述驗證操作或讀取操作中，根據所述控制電路120的 PB控制信號CMDpb，所述讀取/寫入電路PB可以預充電所述位元線BLe及BLo，並且接著偵測一電壓變化或是一電流，以閂鎖從所述記憶胞讀取的資料。
根據在所述驗證操作中從記憶胞讀取的資料(或是在所述驗 證操作中被檢查的記憶胞的臨界電壓)，所述讀取/寫入電路PB可以輸出通過/失敗信號(其能夠判斷所述記憶胞的一編程通過/失敗或是一抹除通過/失敗)至所述通過/失敗檢查電路170。為了這些操作，所述讀取/寫入電路PB可包含用於暫時儲存待被儲存在所述記憶胞中的資料以及用於儲存所述記憶胞的驗證結果的複數個閂鎖電路。
所述行選擇電路150是響應於從所述控制電路120輸出的行 位址信號CADD以選擇內含在所述讀取/寫入電路群組140中的讀取/寫入電路PB。所述行選擇電路150是響應於所述行位址信號CADD以依序地傳輸 待被儲存在所述記憶胞中的資料至所述讀取/寫入電路PB。所述行選擇電路150是響應於所述行位址信號CADD以依序地選擇所述讀取/寫入電路PB，使得被閂鎖在所述讀取/寫入電路PB中的記憶胞的資料可以藉由所述讀取操作而被輸出至外部。
所述輸入/輸出電路160是將從外部輸入的命令信號CMD以 及位址信號ADD傳輸至所述控制電路120。所述輸入/輸出電路160是在編程操作中傳輸從外部輸入的資料DATA至所述行選擇電路150、或是在所述讀取操作中將從所述記憶胞讀取的資料輸出至外部。
所述通過/失敗檢查電路170可被配置以執行所述驗證操作 以判斷編程通過/失敗，並且接著根據從所述讀取/寫入電路PB輸出的檢查信號FF[0：k]來偵測電流的變化量。所述通過/失敗檢查電路170是根據所述檢查信號FF[0：k]來輸出一檢查結果信號CHECKs至所述控制電路120。
所述控制電路120可以響應於所述檢查結果信號CHECKs 來決定是否再次執行所述編程操作或抹除操作。
上述的操作電路120至170可被配置以施加一預編程脈波至 所選的字線，並且接著執行一包含所述主要編程操作以及編程驗證操作的主要編程迴圈，以將資料儲存在所述記憶胞中。例如，所述預編程脈波可以是高於在所述編程迴圈的所述主要編程操作首次被執行時被施加至所選的字線的一第一主要編程脈波。所述操作電路120至170可以在開始所述主要編程迴圈之前，先施加至少兩個或多個預編程脈波至所選的字線。所述操作電路120至170可以用一步階狀單一脈波來施加所述預編程脈波至所選的字線。當偵測到其臨界電壓是大於複數個編程驗證電壓中的最低的編程 驗證電壓的記憶胞時，所述預編程脈波可以是高於被施加至所選的字線的主要編程脈波。
在下文中，操作包含上述元件的半導體裝置的方法將會加以 解說。
圖4A至4F是描繪根據一實施例的一種操作一半導體裝置 的方法的一個例子的一表示的波形。
參照圖1、2A及4A，和所述編程操作相關的命令信號CMD 以及位址信號ADD是透過所述輸入/輸出電路160而被施加至所述控制電路120，並且待被儲存在所選的字線(例如，WL0)的記憶胞C00至C0k中的資料DATA是透過所述輸入/輸出電路160以及行選擇電路150而被閂鎖住在所述讀取/寫入電路140中。
在所述操作電路120至170執行所述主要編程迴圈以用於將 資料DATA儲存在記憶胞C00至C0k中之前，在一第一間隔Tpre中，操作電路120至170可以施加所述預編程脈波Vprepgm至所選的字線。
所述預編程脈波Vprepgm可以是高於當所述主要編程操作 首次被執行時被施加至所選的字線(例如，WL0)的第一主要編程脈波Vpgm。當偵測到其臨界電壓是大於複數個編程驗證電壓中的最低的編程驗證電壓的記憶胞時，所述預編程脈波可以是高於被施加至所選的字線的主要編程脈波。
當所述預編程脈波Vprepgm被施加至所選的字線(例如， WL0)時，根據待被儲存的資料，所述操作電路120至170可以施加所述編程禁止電壓至需要維持一抹除狀態的記憶胞的位元線，並且施加所述編程 容許電壓至其臨界電壓需要被增高至編程位準的記憶胞的位元線。
在所述預編程脈波Vprepgm被施加至所選的字線(例如， WL0)之後，在一第二間隔Tmain中，所述操作電路120至170是執行所述主要編程迴圈。首先，針對於所述編程操作，所述讀取/寫入電路140是根據待被儲存在所述記憶胞C00至C0k中的資料以選擇性地預充電所述位元線BLe及BLo。所述電壓供應電路130是施加所述主要編程脈波Vpgm至記憶體區塊110MB的所選的字線(例如，WL0)，並且施加所述通過電壓Vpass至未被選擇的字線。在首次被執行的主要編程操作中被施加至所選的字線(例如，WL0)的主要編程脈波Vpgm是以一低於所述預編程脈波Vprepgm的位準來予以施加。
為了所述編程驗證操作，所述編程驗證電壓Vpv1、Vpv2及 Vpv3可以依序地施加至所選的字線(例如，WL0)。當偵測到其臨界電壓是低於目標位準的記憶胞(亦即，資料未被儲存於其中的記憶胞)時，所述操作電路120至170是將所述主要編程脈波Vpgm增高所述步階電壓Vstep，並且接著反覆地執行所述主要編程迴圈。所述操作電路120至170反覆地執行所述主要編程迴圈，直到操作電路120至170判斷所述資料是依所要地被儲存在記憶胞C00至C0k中為止。
根據以上所解說的操作，在所述預編程脈波Vprepgm被施 加至第一所選的字線(例如，WL0)之後，所述主要編程迴圈是在無所述驗證操作下加以執行。由於此原因，當用於將資料儲存在所述記憶胞C00至C0k中的操作開始時，所述預編程脈波Vprepgm以及主要編程脈波Vpgm是依序地被施加。接著，由於只有所述主要編程迴圈被執行，因此所述預編程 脈波Vprepgm並不再被施加，而且只有所述主要編程脈波Vpgm被施加。 換言之，在所述編程驗證操作被執行之後，所述預編程脈波Vprepgm並不被施加，而且所述主要編程脈波Vpgm是被施加至所選的字線(例如，WL0)，以便於執行所述主要編程操作。
參照圖1、2A及4B，在所述第一間隔Tpre中，操作電路120 至170可以施加至少兩個或多個預編程脈波Vprepgm1至Vprepgm3至所選的字線(例如，WL0)。所述操作電路120至170可以施加在相同位準的預編程脈波Vprepgm1至Vprepgm3至所選的字線。接著，在所述第二間隔Tmain中，所述主要編程迴圈可以根據上述的方法來加以執行。
參照圖1、2A及4C，在所述第一間隔Tpre中，操作電路120 至170可以施加至少兩個或多個在不同位準的預編程脈波Vprepgm1至Vprepgm3至所選的字線(例如，WL0)。例如，所述操作電路120至170可以施加漸增的位準的預編程脈波Vprepgm1至Vprepgm3至所選的字線。接著，在所述第二間隔Tmain中，所述主要編程迴圈可以根據上述的方法來加以執行。
參照圖1、2A及4D，在所述第一間隔Tpre中，操作電路120 至170可以施加至少兩個或多個在不同位準的預編程脈波Vprepgm1至Vprepgm3至所選的字線(例如，WL0)。例如，所述操作電路120至170可以施加漸減的位準的預編程脈波Vprepgm1至Vprepgm3至所選的字線。接著，在所述第二間隔Tmain中，所述主要編程迴圈可以根據上述的方法來加以執行。
參照圖1、2A及4E，在所述第一間隔Tpre中，操作電路120 至170可以施加具有單一脈波的預編程脈波Vprepgm至所選的字線(例如，WL0)，其位準是以一步階狀來變化。例如，所述操作電路120至170可以是以具有一增高的步階狀的單一脈波來施加所述預編程脈波Vprepgm至所選的字線(例如，WL0)。接著，在所述第二間隔Tmain中，所述主要編程迴圈可以根據上述的方法來加以執行。
參照圖1、2A及4F，在所述第一間隔Tpre中，操作電路120 至170可以是以具有一減低的步階狀的單一脈波來施加所述預編程脈波Vprepgm至所選的字線(例如，WL0)。接著，在所述第二間隔Tmain中，所述主要編程迴圈可以根據上述的方法來加以執行。
圖5A至5F是描繪根據一實施例的一種操作一半導體裝置 的方法的一個例子的一表示的波形。
參照圖5A至5F，在所述第一間隔Tpre中，操作電路120 至170是用和在圖4A至4F中所描繪的預編程脈波Vprepgm或是預編程脈波Vprepgm1至Vprepgm3相同的方式，來施加所述預編程脈波Vprepgm或是預編程脈波Vprepgm1至Vprepgm3。所述操作電路120至170是利用不同的驗證電壓Vpv1至Vpv3來執行所述驗證操作。換言之，在所述第一間隔Tpre中，操作電路120至170執行一預編程迴圈。
接著，在所述第二間隔Tmain中，所述操作電路120至170 是根據上述的方法來執行所述主要編程迴圈。當所述操作電路120至170執行所述主要編程迴圈時，所述編程禁止電壓是被施加至其臨界電壓已經藉由所述預編程迴圈而被增高到高於目標位準的記憶胞的位元線。換言之，在所述主要編程迴圈中，其臨界電壓已經藉由所述預編程迴圈而被增 高到高於目標位準的記憶胞不再被編程。
藉由根據上述的方法來執行用於將資料儲存在所述記憶胞中的編程迴圈，操作時間以及操作特性可加以改善。
圖6是描繪根據一實施例的一種記憶體系統的一個例子的一表示的方塊圖。
參照圖6，根據一實施例的一種記憶體系統600可包含一非揮發性記憶體(NVM)裝置620以及一記憶體控制器610。
所述NVM裝置620可以對應於在圖1中所描繪的半導體裝置，並且所述記憶體陣列以及操作電路可以如同相關圖1所解說地連接至所述半導體裝置。所述記憶體控制器610可被配置以控制所述NVM裝置620。所述NVM裝置620可以和所述記憶體控制器610結合，並且被使用於一記憶卡或是一例如為固態硬碟(SSD)的半導體碟片裝置。一SRAM 611是被使用作為一中央處理單元(CPU)612的一操作記憶體。一主機介面613是包含一連接至所述記憶體系統600的主機Host的一種資料交換協定。一錯誤校正區塊(ECC)614是偵測並且校正在從所述NVM裝置620的一胞區域讀取的資料中的一錯誤。一記憶體介面615是和所述NVM裝置620介接。所述CPU 612是執行用於所述記憶體控制器610的資料交換的整體控制操作。
儘管未描繪在圖6中，熟習此項技術者將會理解到，根據所述實施例的記憶體系統600可以進一步包含一ROM(未繪出)，其被配置以儲存用於和所述主機Host介接的碼資料及/或類似者。所述NVM裝置620可被設置為一種具有複數個快閃記憶體晶片的多晶片的封裝。根據所述各 種實施例的記憶體系統600可被設置為一種具有改善的操作特性的高度可靠的儲存媒體。尤其，根據所述實施例的快閃記憶體裝置可以內含在一例如是半導體碟片裝置(SSD)的記憶體系統中。在這些例子中，所述記憶體控制器610可被配置以透過例如是一USB、一MMC、一PCI-E、一SATA、一PATA、一SCSI、一ESDI、一IDE、等等的各種介面協定中的至少一種來和外部(例如，所述主機Host)通訊。
圖7是描繪被配置以執行根據上述實施例的一編程操作的 一種融合式記憶體裝置或是一種融合式記憶體系統的一個例子的一表示的方塊圖。例如，所述實施例的技術特徵可被應用至一種OneNAND快閃記憶體裝置700，以作為一融合式記憶體裝置。
所述OneNAND快閃記憶體裝置700可包含一主機介面 710，其被配置以利用不同的協定來和裝置交換整體資訊；一緩衝器RAM720，其包含一被配置以驅動所述記憶體裝置或暫時儲存資料的碼；以及一控制器730，其被配置以控制一讀取操作。所述OneNAND快閃記憶體裝置700可包含一編程操作以及響應於從外部提供的一控制信號以及一命令的所有狀態；一暫存器740，其被配置以儲存例如是所述命令、以及一位址的資料；以及一組態設定，其用於界定在所述記憶體裝置及/或類似者內的一系統操作環境。所述OneNAND快閃記憶體裝置700可包含一NAND快閃胞陣列750，其包含一具有一非揮發性記憶胞的操作電路以及一頁緩衝器。 所述OneNAND快閃記憶體裝置700是響應於來自所述主機Host的一寫入請求來以一般的方法編程資料。
圖8是描繪根據一實施例的一種包含一快閃記憶體裝置812 的計算系統的一個例子的一表示的方塊圖。
根據所述實施例的計算系統800可包含一CPU 820、一RAM 830、一使用者介面840、一例如是基頻晶片組的數據機850、以及一記憶體系統810。所述CPU 820、RAM 830、使用者介面840、數據機850、以及記憶體系統810全都可以電連接至一系統匯流排860。當所述計算系統800是一種行動裝置時，一被配置以供應一操作電壓至所述計算系統800的電池(未繪出)可以額外加以設置。儘管未描繪在圖8中，熟習此項技術者將會理解到，在根據所述實施例的計算系統800中，一應用晶片組、一相機影像處理器(CIS)、一行動DRAM、及/或類似者可以進一步加以設置。例如，所述記憶體系統810可以內含在一利用圖1中所述的非揮發性記憶體裝置的固態硬碟/碟片(SSD)中以便於儲存資料、或是所述記憶體系統810可被設置到一融合式快閃記憶體(例如，所述OneNAND快閃記憶體)。
儘管本申請案已經參考以上的實施例加以敘述，但是對於熟習此項技術者而言將會明顯的是，可以對於上述實施例的例子做成各種修改，而不脫離本申請案的精神或範疇。
Tmain‧‧‧第二間隔
Tpre‧‧‧第一間隔
Vpgm‧‧‧編程電壓
Vprepgm‧‧‧預編程脈波
Vpv1~Vpv3‧‧‧驗證電壓
Vstep‧‧‧步階電壓

Claims (20)

  1. 一種半導體裝置，其包括：包含記憶胞的一記憶體區塊，所述記憶胞連接至一字線；以及一操作電路，其被配置以施加一預編程脈波至所述字線，並且執行包含一主要編程操作以及一編程驗證操作的一主要編程迴圈，以將資料儲存在連接至所述字線的所述記憶胞中，其中所述預編程脈波具有比在所述主要編程操作首次被執行時被施加至所述字線的一第一主要編程脈波高的一電壓位準。
  2. 如申請專利範圍第1項的半導體裝置，其中在所述編程驗證操作被執行之後，一主要編程脈波是被施加至所述字線以執行所述主要編程操作。
  3. 如申請專利範圍第1項的半導體裝置，其中當偵測到一記憶胞具有高於複數個編程驗證電壓中的一最低的編程驗證電壓的一臨界電壓時，所述預編程脈波具有比一被施加至所述字線的主要編程脈波高的一電壓位準。
  4. 如申請專利範圍第3項的半導體裝置，其中當偵測到所述記憶胞具有一低於一目標位準的臨界電壓時，所述操作電路是將所述主要編程脈波增高一步階電壓。
  5. 如申請專利範圍第1項的半導體裝置，其中所述操作電路是被配置以在執行所述主要編程迴圈之前，施加至少兩個或多個預編程脈波至所述字線。
  6. 如申請專利範圍第5項的半導體裝置，其中所述操作電路是被配置以施加在實質相同電壓位準的所述預編程脈波至所述字線。
  7. 如申請專利範圍第5項的半導體裝置，其中所述操作電路是被配置以 施加在增高的電壓位準的所述預編程脈波至所述字線。
  8. 如申請專利範圍第5項的半導體裝置，其中所述操作電路是被配置以施加在減低的電壓位準的所述預編程脈波至所述字線。
  9. 如申請專利範圍第1項的半導體裝置，其中所述操作電路是被配置以包含一增高的步階狀的單一脈波來施加所述預編程脈波。
  10. 如申請專利範圍第1項的半導體裝置，其中所述操作電路是被配置以包含一減低的步階狀的單一脈波來施加所述預編程脈波。
  11. 一種半導體裝置，其包括：包含記憶胞的一記憶體區塊，所述記憶胞連接至一字線；以及一操作電路，其被配置以執行一預編程操作以及一預編程驗證操作，並且執行包含一主要編程操作以及一編程驗證操作的一主要編程迴圈，以將資料儲存在連接至所述字線的所述記憶胞中，其中所述預編程操作的所述預編程脈波具有比被施加至所述字線的所述主要編程迴圈的一第一主要編程脈波高的一電壓位準。
  12. 如申請專利範圍第11項的半導體裝置，其中所述主要編程迴圈是在所述預編程驗證操作被執行之後反覆地加以執行。
  13. 如申請專利範圍第11項的半導體裝置，其中當偵測到一記憶胞具有高於複數個編程驗證電壓中的一最低的編程驗證電壓的一臨界電壓時，所述預編程脈波具有比一被施加至所述字線的主要編程脈波高的一電壓位準。
  14. 如申請專利範圍第13項的半導體裝置，其中當偵測到所述記憶胞具有低於一目標位準的一臨界電壓時，所述操作電路是將所述主要編程脈波 增高一步階電壓。
  15. 如申請專利範圍第11項的半導體裝置，其中所述操作電路是被配置以施加至少兩個或多個預編程脈波至所述字線，以執行所述預編程操作。
  16. 如申請專利範圍第15項的半導體裝置，其中所述操作電路是被配置以施加在實質相同位準的所述預編程脈波至所述字線。
  17. 如申請專利範圍第15項的半導體裝置，其中所述操作電路是被配置以施加在增高的電壓位準的所述預編程脈波至所述字線。
  18. 如申請專利範圍第15項的半導體裝置，其中所述操作電路是被配置以施加在減低的電壓位準的所述預編程脈波至所述字線。
  19. 如申請專利範圍第11項的半導體裝置，其中所述操作電路是被配置以包含一增高的步階狀的單一脈波來施加所述預編程脈波，以執行所述預編程操作。
  20. 如申請專利範圍第11項的半導體裝置，其中所述操作電路是被配置以包含一減低的步階狀的單一脈波來施加所述預編程脈波，以執行所述預編程操作。
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