KR20130072519A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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KR20130072519A
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Abstract

본 기술은 워드라인들에 연결된 이븐 메모리 셀들 및 오드 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 이븐 메모리 셀들 또는 상기 오드 메모리 셀들의 테스트 프로그램 동작, 프리 프로그램 동작 및 메인 프로그램 동작을 수행하도록 구성된 회로그룹; 및 상기 오드 메모리 셀들의 프로그램 동작에 의한 상기 이븐 메모리 셀들의 문턱전압 변화량에 따라 프리 목표전압을 설정하기 위해 상기 테스트 프로그램 동작을 제어하고, 상기 이븐 메모리 셀들의 문턱전압들이 상기 프리 목표전압보다 높아지도록 상기 프리 프로그램 동작을 제어하고, 상기 오드 메모리 셀들의 문턱전압들을 목표전압보다 높게 상승시킨 후 상기 이븐 메모리 셀들의 문턱전압들을 상기 목표전압보다 높게 상승시키기 위하여 상기 메인 프로그램 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치 및 이의 동작 방법을 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 데이터가 저장되는 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 다수의 메모리 셀 블록들을 포함한다. 각각의 메모리 셀 블록은 다수의 셀 스트링들로 이루어지며, 각각의 메모리 셀 스트링은 다수의 메모리 셀들을 포함한다.
반도체 메모리 장치의 프로그램 동작은 다수의 메모리 셀 블록들 중에서 하나의 메모리 셀 블록을 선택하고, 선택된 메모리 셀 블록의 페이지 단위로 수행할 수 있다. 다음의 도면을 참조하여 구체적으로 설명하도록 한다.
도 1은 종래 기술에 따른 프로그램 방법을 설명하기 위한 메모리 셀 블록의 회로도이다.
도 1을 참조하면, 메모리 셀 블록은 다수의 셀 스트링들(STe 및 STo)을 포함하며, 셀 스트링들은 배치 순서에 따른 이븐 스트링(STe) 또는 오드 스트링(STo)이라 칭할 수 있다. 이븐 스트링들(STe)에는 이븐 비트라인들(BLe)이 접속되며, 오드 스트링들(STo)에는 오드 비트라인들(BLo)이 접속된다.
반도체 메모리 장치의 집적도가 증가할수록, 이븐 및 오드 셀 스트링들(STe 및 STo) 간의 간격이 좁아지면서 서로 인접한 메모리 셀들 간의 간격도 점차 좁아지고, 이로 인해, 서로 인접한 메모리 셀들 간의 간섭이 증가하게 되었다.
이를 해결하기 위하여, 이븐 스트링들(STe)의 프로그램 동작을 먼저 수행한 후에 오드 스트링들(STe)의 프로그램 동작을 수행하는 프로그램 방법에 있어서, 오드 스트링들(STo)에 포함된 오드 셀들(Fo)의 프로그램 동작시 발생하는 간섭을 고려하여, 이븐 스트링들(STe)에 포함된 이븐 셀들(STe)의 문턱전압을 목표전압보다 낮게 프로그램한다. 이어서, 오드 셀들(Fo)의 문턱전압이 목표전압에 도달하도록 프로그램한 후, 다시 이븐 스트링들(STe)의 이븐 셀들(Fe)의 문턱전압이 목표전압에 도달하도록 프로그램한다. 이러한 방식의 프로그램 동작을 프리 프로그램(pre program) 이라 한다. 하지만, 프리 프로그램을 적용하더라도 인접한 셀들과 메모리 소자의 구조적 특성으로 인해 간섭은 여전히 발생하고 있다. 구체적으로 설명하면 다음과 같다.
도 2는 종래 기술에 따른 프로그램 방법의 문제점을 설명하기 위한 그래프이다.
도 2를 참조하면, 하나의 메모리 셀을 다수의 프로그램 상태로 프로그램하는 멀티 레벨 셀(multi level cell; MLC)에 있어서, 선택된 페이지의 이븐 셀들(도 1의 Fe)을 제1 상태(MPV1)로 프로그램하는 방법을 예를 들어 설명하도록 한다.
이븐 셀들(Fe)의 문턱전압이 제1 상태(MPV1)의 목표전압보다 낮은 프리 목표전압(Vpre)에 도달하도록 프리 프로그램 동작을 실시한다. 이븐 셀들(Fe)의 문턱전압이 프리 목표전압(Vpre)에 모두 도달했으면(21), 오드 셀들(도 1의 Fo)의 문턱전압이 목표전압에 도달하도록 오드 셀들(Fo)을 프로그램한다. 오드 셀들(Fo)의 프로그램 동작시, 프리 프로그램된 이븐 셀들(Fe)의 문턱전압이 간섭을 받아 상승할 수 있다(22). 이어서, 프리 프로그램된 이븐 셀들(Fe)의 문턱전압(22)을 최종적으로 프로그램하기 이전에, 프리 프로그램된 이븐 셀들(Fe)의 데이터를 독출하여 해당 메모리 셀들을 어느 상태로 프로그램해야 하는지를 판단한다. 즉, 프리 프로그램된 이븐 셀들(Fe)의 문턱전압이 리드 기준전압(Vtr)보다 낮으면 최종 수행할 메인 프로그램(main program) 동작시 이븐 셀들(Fe)을 제1 상태(MPV1)가 되도록 프로그램하며, 리드 기준전압(Vtr)보다 높으면 제1 상태(MPV1)보다 높은 제2 상태(MPV2)가 되도록 프로그램한다.
만약, 제1 상태(MPV1)로 프로그램할 이븐 셀들(Fe)의 일부가 간섭으로 인해 문턱전압이 너무 많이 상승하여 리드 기준전압(Vtr)보다 높아지면(23), 메인 프로그램 동작시, 해당 메모리 세들은 제1 상태(MPV1)가 아닌 제2 상태(MPV2)로 프로그램된다(24). 따라서, 프로그램 종료 후, 리드 전압(Vread)을 기준으로 해당 셀들의 데이터를 독출하면, 제2 상태(MPV2)로 독출되므로, 프로그램 동작의 신뢰도가 저하될 수 있는 문제가 있다. 이러한 문제는 인접 셀의 프로그램 동작으로 인한 간섭에 의해 주로 발생한다.
한편, 인접 셀들에 의한 간섭은 메모리 소자의 구조에 따라 간섭량이 달라질 수 있는데, 동일한 간섭을 기준으로 하여 설정된 리드 기준전압을 모든 반도체 장치에 적용하면, 상술한 바와 같이 프리 프로그램 동작 수행 후 메인 프로그램 동작을 수행하더라도 신뢰도가 저하될 수 있다. 다음의 도면을 참조하여 구체적으로 설명하도록 한다.
도 3은 종래 기술에 따른 문제점을 설명하기 위한 메모리 소자의 단면도이다.
도 3을 참조하면, 서로 다른 셀 스트링들에 포함된 메모리 셀들의 단면은 다음과 같다. 반도체 기판(31)의 활성영역 상에는 터널 절연막(32) 및 플로팅 게이트(33)가 적층되고, 소자분리영역 내에는 소자 분리막(34)이 형성된다. 예를 들면, 소자 분리막(34)의 상부는 터널 절연막(32)과 플로팅 게이트(33)의 사이에 위치하도록 한다. 플로팅 게이트(33)와 소자 분리막(34)의 표면을 따라 유전체막(35)이 형성되고, 유전체막(35)의 상부에 워드라인용 콘트롤 게이트(36)가 형성된다. 여기서, 각각의 활성영역은 셀 스트링이 형성되는 영역이 된다.
특히, 소자 분리막(34)의 상부와 콘트롤 게이트(36)의 하부 간의 유효높이(EFH)는 인접 셀들 간의 간섭에 많은 영향을 준다. 예를 들면, 유효높이(EFH)로 인해 플로팅 게이트(33)들 사이의 캐패시턴스가 달라질 수 있으며, 프로그램 동작 시 비선택된 셀 스트링들 및 선택된 셀 스트링들의 채널영역과 콘트롤 게이트(36)에 인가된 프로그램 전압으로 인해 콘트롤 게이트(36)에 디플리션 구간이 발생하기도 한다.
이로 인해, 동일한 프로그램 전압, 프로그램 금지전압 및 프로그램 허용전압을 이용한 프로그램 동작을 수행하더라도 반도체 메모리 장치에 따라 간섭량이 다를 수 있으므로, 프로그램 동작의 신뢰도가 저하될 수 있다.
본 발명의 실시 예는 반도체 메모리 장치에 따라 프리 프로그램 동작의 리드 기준전압을 각각 설정함으로써 프로그램 동작의 신뢰도를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 워드라인들에 연결된 이븐 메모리 셀들 및 오드 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 이븐 메모리 셀들 또는 상기 오드 메모리 셀들의 테스트 프로그램 동작, 프리 프로그램 동작 및 메인 프로그램 동작을 수행하도록 구성된 회로그룹; 및 상기 오드 메모리 셀들의 프로그램 동작에 의한 상기 이븐 메모리 셀들의 문턱전압 변화량에 따라 프리 목표전압을 설정하기 위해 상기 테스트 프로그램 동작을 제어하고, 상기 이븐 메모리 셀들의 문턱전압들이 상기 프리 목표전압보다 높아지도록 상기 프리 프로그램 동작을 제어하고, 상기 오드 메모리 셀들의 문턱전압들을 목표전압보다 높게 상승시킨 후 상기 이븐 메모리 셀들의 문턱전압들을 상기 목표전압보다 높게 상승시키기 위하여 상기 메인 프로그램 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 워드라인에 연결된 이븐 메모리 셀들의 제1 테스트 프로그램 동작을 수행하는 단계; 상기 선택된 워드라인에 연결된 오드 메모리 셀들의 제2 테스트 프로그램 동작을 수행하는 단계; 상기 제2 테스트 프로그램 동작을 수행하기 전과 후의 상기 이븐 메모리 셀들의 문턱전압들 차이를 연산하여 프리 목표전압을 설정하는 단계; 상기 이븐 메모리 셀들의 문턱전압이 상기 프리 목표전압보다 높아지도록 상기 이븐 메모리 셀들의 프리 프로그램 동작을 수행하는 단계; 및 상기 오드 메모리 셀들의 메인 프로그램 동작을 수행한 후, 상기 이븐 메모리 셀들의 메인 프로그램 동작을 실시하는 단계를 포함한다.
본 기술은 반도체 메모리 장치들 각각에 맞는 기준전압을 설정함으로써, 프로그램 동작의 신뢰도를 개선할 수 있다.
도 1은 종래 기술에 따른 프로그램 방법을 설명하기 위한 메모리 셀 블록의 회로도이다.
도 2는 종래 기술에 따른 프로그램 방법의 문제점을 설명하기 위한 그래프이다.
도 3은 종래 기술에 따른 문제점을 설명하기 위한 메모리 소자의 단면도이다.
도 4는 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 5는 도 4의 메모리 셀 블록을 구체적으로 설명하기 위한 회로도이다.
도 6은 본 발명에 따른 프리 프로그램 동작의 기준전압 설정 방법을 설명하기 위한 순서도이다.
도 7은 도 6의 기준전압 설정 방법을 설명하기 위한 그래프이다.
도 8은 본 발명의 일 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 9는 본 발명의 다른 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4를 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작, 리드 또는 소거 동작을 수행하도록 구성된 회로그룹(130, 140, 150, 160, 170, 180) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압들을 설정하기 위해 회로그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.
NAND 플래시 메모리 장치의 경우, 상기 회로그룹은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 판단회로(180)를 포함한다.
메모리 셀 어레이(110)는 데이터가 저장되는 다수의 메모리 셀 블록들(BLK1 내지 BLKi) 및 동작에 필요한 각종 설정 값들이 저장되는 캠 블록(CAM BLK)을 포함한다. 특히, 캠 블록(CAM BLK)은 반도체 메모리 장치(또는, 메모리 칩)에서, 서로 인접한 메모리 셀들 간의 간섭에 대한 데이터를 저장한다. 간섭에 대한 데이터는 임의로 선택된 메모리 셀 블록에서 선택된 임의의 워드라인에 연결된 메모리 셀들의 테스트 결과를 토대로 생성된다. 간섭에 대한 데이터를 생성하는 구체적인 방법은 '도 6'에서 후술하도록 한다.
각각의 메모리 셀 블록들(BLK1 내지 BLKi) 및 캠 블록(CAM BLK)은 서로 동일하게 구성되는데, 캠 블록(CAM BLK)은 필요에 따라 하나 또는 다수의 블록들을 포함할 수 있다.
제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하며, 동작의 종류에 따라 페이지 버퍼 그룹(160)에 포함된 페이지 버퍼들을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 그리고, 제어회로(120)는 프로그램 또는 소거 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 패스/페일 신호(PFS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표 전압까지 상승했거나 하강했는지를 확인하고, 확인 결과에 따라 프로그램 또는 소거 동작의 재실시, 완료 또는 페일(fail) 여부를 결정한다.
특히, 제어회로(120)는 선택된 워드라인에 연결된 메모리 셀들의 프로그램 동작 시, 목표전압을 이용한 메인 프로그램 동작을 수행하기 전에, 서로 인접한 셀들 간의 간섭에 대한 데이터에 따라 결정된 프리 목표전압을 이용한 프리 프로그램 동작을 수행하도록 회로그룹(130, 140, 150, 160, 170, 180)을 제어한다.
전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 프로그램 전압(Vpgm), 패스 전압(Vpass) 또는 리드전압(Vread)을 글로벌 라인들로 출력한다. 특히, 전압 생성 회로(130)는 프로그램 동작의 검증동작 시 제어회로(120)의 제어에 따라, 다양한 검증전압들을 생성한다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들을 선택된 메모리 셀 블록의 라인들(DSL, SSL, WL[n:0])로 전달한다.
페이지 버퍼 그룹(150)은 제어회로(120)로부터 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 동작하는 다수의 페이지 버퍼들을 포함한다. 각각의 페이지 버퍼들은 다수의 래치들을 포함하며, 프로그램 동작시 각 래치에 저장된 프로그램 데이터에 따라 선택된 비트라인들 및 비선택된 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압을 인가한다. 예를 들면, 프로그램 허용전압은 접지전압(0V)이고, 프로그램 금지전압은 전원전압(Vcc)으로 설정할 수 있다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(160)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다. 또한, 페이지 버퍼 그룹(150)에서 출력된 데이터를 컬럼 라인(CL)을 통해 전달받고, 이를 패스/페일 판단회로(180)에 전달하기도 한다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 프로그램 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 프로그램 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 전달된 프로그램 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 프로그램 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시, 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(180)는 상술한 바와 같이 프로그램 동작 중 메모리 셀들의 어드레스 정보(CS)를 제어회로(120)에 전달하는 기능 외에도, 프로그램 동작의 검증 결과에 따른 패스/페일 신호(PFS)를 제어회로(120)에 전달하기도 한다.
도 5는 도 4의 메모리 셀 블록을 구체적으로 설명하기 위한 회로도이다.
도 5를 참조하면, 메모리 셀 블록은 비트라인들(BLe 및 BLo)과 공통 소오스 라인(CSL) 사이에 연결된 다수의 셀 스트링들(STe 및 STo)을 포함한다. 셀 스트링들(STe 및 STo)은 배치된 순서에 따라 이븐 스트링(STe) 또는 오드 스트링(STo)으로 구분된다. 이븐 및 오드 스트링들(STe 및 STo) 각각은 서로 동일하게 구성된다. 이븐 스트링(STe)을 구체적으로 설명하면 다음과 같다.
이븐 스트링(STe)은 서로 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀들(F0 내지 Fn) 및 소오스 셀렉트 트랜지스터(SST)를 포함한다. 서로 다른 셀 스트링들(STe 및 STo)에 포함된 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 다수의 워드라인들(WL0 내지 WLn)에 연결되며, 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 연결된다. 소오스 셀렉트 트랜지스터들(SST)은 공통 소오스 라인(CSL)에 연결되고, 드레인 셀렉트 트랜지스터(DST)는 비트라인(BLe 또는 BLo)에 연결된다. 또한, 각각의 워드라인에는 다수의 메모리 셀들이 연결되는데, 동일한 워드라인에 연결된 메모리 셀들의 그룹을 페이지(page)라 한다.
프로그램 동작은 페이지 단위로 수행되는데, 서로 인접한 메모리 셀들 간의 간섭으로 인한 문턱전압 변화를 보상하기 위하여, 목표전압보다 낮은 프리 목표전압에 따라 프리 프로그램(pre program) 동작을 먼저 수행한 후, 목표전압에 따라 메인 프로그램(main program) 동작을 수행한다. 예를 들면, 이븐 메모리 셀들의 프리 프로그램 동작을 수행한 후, 오드 메모리 셀들의 프로그램 동작을 완료하며, 이븐 메모리 셀들의 문턱전압이 오드 메모리 셀들의 프로그램 동작에 의해 변동될 수 있다. 이에, 오드 메모리 셀들의 프로그램 동작이 완료된 후에는, 이븐 메모리 셀들의 메인 프로그램 동작을 실시하여 이븐 메모리 셀들의 프로그램 동작을 완료한다.
특히, 프리 프로그램 동작은 최종 목표전압보다 낮은 프리 목표전압에 따라 실시하는데, 프리 목표전압은 반도체 메모리 장치 각각의 간섭을 고려하여 설정한다. 프리 목표전압을 설정하는 방법은 다음과 같다.
도 6은 본 발명에 따른 프리 프로그램 동작의 기준전압 설정 방법을 설명하기 위한 순서도이고, 도 7은 도 6의 기준전압 설정 방법을 설명하기 위한 그래프이다.
도 6 및 도 7을 참조하면, 각각의 반도체 메모리 장치에 따라 다음과 같은 방법으로 프리 목표전압을 설정한다.
제1 프리 목표전압(Vpre1) 설정 단계(S601)
임시의 제1 프리 목표전압(Vpre1)을 설정한다. 제1 프리 목표전압(Vpre1)은 메모리 셀들의 목표전압보다 낮게 설정하는데, 인접 셀들의 프로그램 동작으로 인한 간섭 량을 약 150mV 내지 250mV로 가정하여 설정한다. 하나의 메모리 셀을 하나의 프로그램 상태로 프로그램하는 싱글 레벨 셀(single level cell; SCL)에서는 목표전압이 하나 값으로 고정되어 있으므로, 제1 프리 목표전압(Vrep1) 또한 하나의 값으로 설정된다. 또한, 하나의 메모리 셀을 다수의 프로그램 상태로 프로그램하는 멀티 레벨 셀(melti level cell; MLC)에서는 목표전압이 각 프로그램 상태에 따라 다수 개 설정되어 있으므로, 제1 프리 목표전압(Vpre1) 또한 각각의 목표전압에 따라 다수 개로 설정한다. 멀티 레벨 셀에서도 각각의 제1 프리 목표전압(Vpre1)들은 각각의 목표전압들보다 낮게 설정한다.
제1 메모리 셀들의 프로그램 단계( S602 )
반도체 메모리 장치의 메모리 셀 어레이에는 다수의 메모리 셀 블록들이 포함되어 있으므로, 이 중 어느 하나의 메모리 셀 블록을 선택한다. 선택된 메모리 셀 블록의 어느 하나의 워드라인에 연결된 메모리 셀들 중 제1 메모리 셀들에 대한 테스트 프로그램 동작을 실시한다. 예를 들면, 하나의 워드라인에 연결된 메모리 셀들은 배치 순서에 따라 이븐 메모리 셀들과 오드 메모리 셀들로 구분될 수 있는데, 이 중 오드 메모리 셀들보다 이븐 메모리 셀들을 먼저 프로그램하는 경우, 이븐 메모리 셀들을 제1 메모리 셀들이라 칭한다.
특히, 이븐 메모리 셀들의 테스트 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 수행할 수도 있으나, 문턱전압을 목표전압까지 상승시키야 하는 프로그램 동작이 아니므로, 동작시간을 단축시키기 위하여 검증동작을 생략할 수 있다. 예를 들면, 선택된 워드라인에 점진적으로 상승하는 프로그램 전압을 5회 내지 10회 순차적으로 인가하여 이븐 메모리 셀들의 테스트 프로그램 동작을 실시할 수 있다. 예를 들면, 테스트 프로그램 동작은 선택된 워드라인에 0.3V씩 상승하는 프로그램 전압을 5회 인가하여 실시할 수 있다. 구체적으로, 제1 메모리 셀들에 연결된 제1 비트라인들에는 프로그램 허용전압(예컨대, 0V)을 인가하고, 제1 메모리 셀들을 제외한 나머지 제2 메모리 셀들에 연결된 제2 비트라인들에는 프로그램 금지전압(예컨대, 전원전압)을 인가하고, 선택된 워드라인에 프로그램 전압을 인가하여 제1 메모리 셀들의 프로그램 동작을 실시할 수 있다.
제1 문턱전압 저장 단계( S603 )
제1 메모리 셀들의 테스트 프로그램 동작에 의해 상승한 제1 메모리 셀들의 문턱전압(도 7의 701) 중 가장 높은 문턱전압을 측정한다. 측정된 문턱전압을 제1 문턱전압(Va)이라 칭한다. 이어서, 제1 문턱전압(Va)에 대응되는 데이터를 저장한다.
제2 메모리 셀들의 프로그램 단계(S604)
선택된 워드라인에 연결된 메모리 셀들 중, 제1 메모리 셀들을 제외한 나머지 제2 메모리 셀들에 대한 프로그램 동작을 실시한다. 제2 메모리 셀들의 프로그램 동작은 제1 메모리 셀들의 프로그램 동작과 동일한 방법으로 실시할 수 있다. 예를 들면, 제2 메모리 셀들에 연결된 제2 비트라인들에는 프로그램 허용전압을 인가하고, 제1 메모리 셀들에 연결된 제1 비트라인들에는 프로그램 금지전압을 인가하고, 선택된 워드라인에는 0.3V씩 점진적으로 상승하는 프로그램 전압을 5회 인가하여 실시할 수 있다.
제2 문턱전압 저장 단계( S605 )
제2 메모리 셀들을 프로그램하는 동안(S604), 이미 프로그램된 제1 메모리 셀들은 제2 메모리 셀들의 프로그램 동작으로 인한 간섭을 받을 수 있고, 이로 인해 제1 메모리 셀들의 문턱전압이 상승할 수 있다(도 7의 702). 이에, 제1 메모리 셀들 중 가장 높은 문턱전압을 다시 측정한다. 측정된 문턱전압을 제2 문턱전압(Vb)이라 칭한다. 이어서, 제2 문턱전압(Vb)에 대응되는 데이터를 저장한다.
문턱전압 차이 계산 단계( S606 )
'S603' 단계와 'S605' 단계에서 각각 측정된 제1 문턱전압(Va)과 제2 문턱전압(Vb) 간의 차이를 구한다. 예를 들면, 간섭으로 인해 이전에 프로그램된 메모리 셀들의 문턱전압이 상승할 수 있으므로, 제2 문턱전압(Vb)에서 제1 문턱전압(Va)을 뺀 값을 구한다. 제2 문턱전압(Vb)과 제1 문턱전압(Va) 간의 차이는 'S603' 단계와 'S605' 단계에서 저장된 각각의 데이터를 연산하여 구할 수 있다. 이어서, 구해진 간섭 량(Vc)이 어느 정도인지를 판단하기 위하여, 설정된 다수의 전압 범위들 중 어느 범위에 상기 간섭 량이 포함되는지를 판단한다. 미리 설정된 간섭 량(Vc)의 범위의 수가 많을수록 프로그램 동작을 더욱 정밀하게 제어할 수 있다. 예를 들면, 간섭 량(Vc)이 제1 전압 범위에 포함되는지, 제1 전압 범위보다 높은 제2 전압 범위에 포함되는지, 또는 제2 전압 범위보다 높은 제3 전압 범위에 포함되는지를 판단한다. 여기서, 제1 전압 범위는 반도체 메모리 장치의 평균 간섭 범위보다 낮은 범위에 해당되며, 제2 전압 범위는 반도체 메모리 장치의 평균 간섭 범위에 해당되며, 제3 전압 범위는 반도체 메모리 장치의 평균 간섭 범위보다 높은 범위에 해당된다. 예를 들어, 간섭 량(Vc)이 150mV 이하인 구간을 제1 전압 범위로 설정하고, 150mV 내지 250mV 구간을 제2 전압 범위로 설정하며, 250mV 이상의 구간을 제3 전압 범위로 설정할 수 있다.
제2 프리 목표전압( Vpre2 ) 설정 단계( S607 , S608 , S609 )
'S606' 단계에서 구한 제1 및 제2 문턱전압들(Va 및 Vb) 간의 차이가 제1 전압 범위에 포함되면, 제1 프리 목표전압(Vpre1)을 일정 레벨(α)만큼 상승시키고, 상승된 레벨을 제2 프리 목표전압(Vpre2)으로 설정한다(S607 단계). 여기서, 제1 전압 범위는 반도체 메모리 장치들의 평균 간섭 범위보다 낮은 범위에 해당되며, 일정 레벨(α)은 제1 및 제2 문턱전압들(Va 및 Vb) 간의 차이가 될 수 있다. 예를 들면, 제1 프리 목표전압(Vpre1)보다 80mV 상승된 레벨을 제2 프리 목표전압(Vpre2)으로 설정한다. 도 7을 참조하면, 간섭 량(Vc)이 제1 프리 목표전압(Vpre1)이 설정된 범위보다 낮은 범위에 포함되면, 테스트 프로그램된 이븐 메모리 셀들의 문턱전압의 상승량이 적으므로 제2 프리 목표전압(Vpre2)을 상승시킨다(S607).
'S606' 단계에서 구한 제1 및 제2 문턱전압들(Va 및 Vb) 간의 차이가 제2 전압 범위에 포함되면, 제1 프리 목표전압(Vpre1)과 동일한 전압을 제2 프리 목표전압(Vpre2)으로 설정한다(S608 단계). 여기서, 제2 전압 범위는 반도체 메모리 장치들의 평균 간섭 범위에 해당된다. 도 7을 참조하면, 간섭 량(Vc)이 제1 프리 목표전압(Vpre1)이 설정된 범위에 포함되면, 테스트 프로그램된 이븐 메모리 셀들의 문턱전압의 상승량이 제1 프리 목표전압(Vpre1)의 설정 범위와 유사하므로, 제1 프리 목표전압(Vpre1)과 동일한 레벨로 제2 프리 목표전압(Vpre2)을 설정한다(S608).
'S606' 단계에서 구한 제1 및 제2 문턱전압들(Va 및 Vb) 간의 차이가 제2 전압 범위보다 높은 제3 전압 범위에 포함되면, 제1 프리 목표전압(Vpre1)을 일정 레벨(α)만큼 낮추고, 낮아진 레벨을 제2 프리 목표전압(Vpre2)으로 설정한다(S609 단계). 여기서, 제3 전압 범위는 반도체 메모리 장치들의 평균 간섭 범위보다 높은 범위에 해당되며, 일정 레벨(α)은 제1 및 제2 문턱전압들(Va 및 Vb) 간의 차이가 될 수 있다. 예를 들면, 제1 프리 목표전압(Vpre1)보다 80mV 낮아진 레벨을 제2 프리 목표전압(Vpre2)으로 설정한다. 도 7을 참조하면, 간섭 량(Vc)이 제1 프리 목표전압(Vpre1)이 설정된 범위보다 높으면, 테스트 프로그램된 이븐 메모리 셀들의 문턱전압의 상승량이 크므로 제2 프리 목표전압(Vpre2)을 낮춘다(S607).
상술한 바와 같이, 특정 간섭 량을 기준으로 제1 프리 목표전압(Vpre1)을 모든 반도체 메모리 장치에 미리 설정해두고, 해당 반도체 메모리 장치의 임의의 페이지에 대한 테스트 프로그램 동작을 실시한 후, 변동된 문턱전압에 따라 각각의 반도체 메모리 장치의 프리 목표전압(Vpre2)을 설정한다.
제2 문턱전압 저장 단계( S610 )
'S607', 'S608' 또는 'S609' 단계에서 설정된 제2 프리 목표전압(Vpre2)에 대응되는 데이터를 저장한다.
이후에, 메인 프로그램 동작을 실시할 때, 저장된 제2 프리 목표전압(Vpre2)을 사용한 프리 프로그램 동작 및 메인 프로그램 동작을 실시한다.
도 8은 본 발명의 일 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 8을 참조하여, 이븐 메모리 셀들을 먼저 프로그램한 후에 오드 메모리 셀들을 프로그램하는 방법을 설명하도록 한다.
선택된 메모리 셀 블록의 전체 소거 동작을 실시한 후, 이븐 메모리 셀들의 프리 프로그램 동작을 실시한다. 프리 프로그램 동작을 실시하는 이유는, 오드 메모리 셀들의 프로그램 동작 시, 이븐 메모리 셀들이 간섭을 받아 문턱전압이 변동될 수 있으므로, 최종목표전압보다 낮은 프리 목표전압에 문턱전이 도달하도록 하는 프로그램 동작이다. 구체적으로, 이븐 메모리 셀들의 프리 프로그램 동작은, 이븐 메모리 셀들의 문턱전압이 제2 프리 목표전압(Vpre2)보다 높아질 때까지 수행한다. 제2 프리 목표전압(Vpre2)은 도 6에서 구체적으로 상술한 바와 같이, 각각의 반도체 메모리 장치별로 설정할 수 있다. 이어서, 오드 메모리 셀들의 문턱전압이 목표전압보다 높아지도록 프로그램 동작을 실시한다.
이어서, 이븐 메모리 셀들의 문턱전압을 최종 목표전압에 도달하도록 프로그램하는데, 각각의 메모리 셀들을 어느 상태로 프로그램할 것인지는 프리 프로그램된 이븐 메모리 셀들의 독출 결과에 따라 결정된다. 즉, 프리 프로그램된 이븐 메모리 셀들의 문턱전압은 최종 목표전압보다는 낮지만, 최종 목표전압에 근접한 프리 목표전압에 따라 상승되었으므로, 프로그램하고자 하는 상태에 따라 문턱전압 분포가 구별된다. 즉, 프리 프로그램된 이븐 메모리 셀들을 독출하여, 문턱전압이 리드 기준전압(Vtr)보다 낮으면 제1 상태로 최종 프로그램하고, 리드 기준전압(Vtr)보다 높으면 제1 상태보다 높은 제2 상태로 최종 프로그램한다.
따라서, 이븐 메모리 셀들의 최종 프로그램은 이전에 실시하는 프리 프로그램 동작에 의해 결정되며, 프리 프로그램 동작에서 문턱전압의 기준이 되는 제2 프리 목표전압(Vpre2)을 해당 반도체 메모리 장치를 테스트한 결과에 따라 설정하므로, 프로그램 동작의 신뢰도를 개선할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 9를 참조하여, 멀티 레벨 셀(MLC)의 프로그램 동작을 설명하면 다음과 같다.
상술한 바와 같이, 선택된 워드라인에 연결된 메모리 셀들의 테스트 프로그램 동작을 수행하여, 반도체 메모리 장치의 제2 프리 목표전압(Vpre2)을 설정한다. 반도체 메모리 장치 각각에 설정된 제2 프리 목표전압(Vpre2)은 해당 반도체 메모리 장치의 프로그램 동작의 프리 프로그램 동작시 사용된다. 보다 구체적으로, 프리 프로그램 동작은 오드 메모리 셀들의 상위비트 프로그램(MSB) 동작을 수행하기 이전에 이븐 메모리 셀들에 대하여 수행한다.
구체적으로 설명하면, 프로그램할 메모리 셀 블록의 소거 동작을 실시한 후, 이븐 메모리 셀들의 메인(main) 하위비트 프로그램(LSB) 동작을 수행한 후, 상위비트 프로그램(MSB) 대상 셀들에 대하여 프리 프로그램 동작을 실시한다. 구체적으로, 도 6에서 상술한 바와 같이 설정된 제2 프리 목표전압(Vpre2)에 따라, 이븐 메모리 셀들 중 상위비트 프로그램(MSB) 대상 셀들의 프리 프로그램(pre program) 동작을 실시한다. 프리 프로그램 동작은 선택된 메모리 셀들의 문턱전압이 제2 프리 목표전압(Vpre2)보다 모두 높아질 때까지 실시한다. 이어서, 오드 메모리 셀들의 메인 하위비트 프로그램(LSB) 동작을 수행한 후, 메인 상위비트 프로그램(MSB) 동작을 수행한다. 즉, 오드 메모리 셀들에 대한 프로그램 동작을 실시하여, 오드 메모리 셀들의 문턱전압이 모두 목표전압보다 높아지도록 한다.
오드 메모리 셀들의 프로그램 동작이 완료되었으면, 이븐 메모리 셀들의 메인 상위비트 프로그램(MSB) 동작을 실시한다. 이븐 메모리 셀들을 어느 상태로 프로그램할지 여부는, 프리 프로그램된 이븐 메모리 셀들의 독출 결과에 따라 결정된다. 즉, 제2 프리 목표전압(Vpre2)에 따라 프리 프로그램된 메모리 셀들의 독출 결과, 제1 상태(MPV1)로 판단된 셀들은 메인 상위비트 프로그램(MSB) 동작시 해당 셀들이 제1 상태(MPV1)가 되도록 프로그램하며, 제2 상태(MPV2)로 판단된 셀들은 메인 상위비트 프로그램(MSB) 동작시 해당 셀들이 제2 상태(MPV2)가 되도록 프로그램하며, 제3 상태(MPV3)로 판단된 셀들은 메인 상위비트 프로그램(MSB) 동작시 해당 셀들이 제3 상태(MPV3)가 되도록 프로그램한다. 즉, 제2 프리 목표전압(Vpre2)을 각각의 반도체 메모리 장치에 적합한 전압으로 설정할 수 있으므로, 이븐 메모리 셀들의 프리 프로그램 동작의 신뢰도를 향상시킬 수 있으며, 이로 인해 최종 프로그램 단계인 이븐 메모리 셀들의 메인 상위비트 프로그램(MSB) 동작의 신뢰도도 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120: 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼 그룹 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단 회로

Claims (15)

  1. 워드라인들에 연결된 이븐 메모리 셀들 및 오드 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 이븐 메모리 셀들 또는 상기 오드 메모리 셀들의 테스트 프로그램 동작, 프리 프로그램 동작 및 메인 프로그램 동작을 수행하도록 구성된 회로그룹; 및
    상기 오드 메모리 셀들의 프로그램 동작에 의한 상기 이븐 메모리 셀들의 문턱전압 변화량에 따라 목표전압을 설정하기 위해 상기 테스트 프로그램 동작을 제어하고, 상기 이븐 메모리 셀들의 문턱전압들이 상기 목표전압보다 높아지도록 상기 프리 프로그램 동작을 제어하고, 상기 오드 메모리 셀들의 문턱전압들을 최종 목표전압보다 높게 상승시킨 후 상기 이븐 메모리 셀들의 문턱전압들을 상기 최종 목표전압보다 높게 상승시키기 위하여 상기 메인 프로그램 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어회로는,
    상기 워드라인들 중 선택된 워드라인에 연결된 이븐 메모리 셀들의 제1 테스트 프로그램 동작을 수행한 후, 상기 워드라인에 연결된 오드 메모리 셀들의 제2 테스트 프로그램 동작을 수행하도록 상기 회로그룹을 제어하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제어회로는,
    상기 제1 및 제2 테스트 프로그램 동작을 ISPP(incremental step pulse program) 방식으로 수행하거나,
    검증 동작 없이 상기 선택된 워드라인에 점진적으로 상승하는 프로그램 전압들을 인가하여 수행하도록 상기 회로그룹을 제어하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 제어회로는,
    상기 제2 테스트 프로그램 동작의 전후에서 각각 측정된 상기 이븐 메모리 셀들의 문턱전압들 차이에 따라 상기 목표전압을 설정하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 목표전압은 상기 제2 테스트 프로그램 동작의 전후에서 각각 측정된 상기 이븐 메모리 셀들의 가장 높은 문턱전압들 차이에 따라 설정되는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제어회로는,
    상기 문턱전압들의 차이가 기준 전압 범위보다 낮으면 미리 설정된 목표전압을 높이고, 상기 문턱전압들의 차이가 상기 기준 전압 범위에 포함되면 상기 미리 설정된 목표전압을 유지시키고, 상기 문턱전압들의 차이가 상기 기준 전압 범위보다 높으면 상기 목표전압을 낮추도록 상기 회로그룹을 제어하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 목표전압은 상기 문턱전압들의 차이만큼 높이거나 낮추어지는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 기준 전압 범위는 반도체 메모리 장치들의 평균 간섭 범위에 해당되는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 회로그룹은,
    상기 제어회로의 내부 명령 신호인 동작 신호들에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작에 필요한 동작 전압들을 생성하여 글로벌 라인들로 출력하도록 구성된 전압 생성 회로;
    상기 전압 생성 회로에서 생성된 동작 전압들을 선택된 메모리 셀 블록의 로컬 라인들로 전달하도록 구성된 로우 디코더;
    상기 이븐 또는 오드 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출하거나, 상기 테스트 프로그램 동작, 상기 프리 프로그램 동작 또는 상기 메인 프로그램 동작 시 상기 이븐 또는 오드 메모리 셀들에 연결된 비트라인들을 프리차지하거나 디스차지하고, 상기 비트라인들의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압에 대응하는 데이터를 래치하도록 구성된 페이지 버퍼 그룹;
    상기 페이지 버퍼 그룹에 포함된 다수의 페이지 버퍼들을 선택하도록 구성된 컬럼 선택 회로; 및
    외부로부터 입력된 데이터를 상기 컬럼 선택 회로에 전달하거나, 상기 컬럼 선택 회로로부터 전달받은 데이터를 외부로 출력하도록 구성된 입출력 회로를 포함하는 반도체 메모리 장치.
  10. 선택된 워드라인에 연결된 이븐 메모리 셀들의 제1 테스트 프로그램 동작을 수행하여 제1 문턱전압을 측정하는 단계;
    상기 선택된 워드라인에 연결된 오드 메모리 셀들의 제2 테스트 프로그램 동작을 수행한 후, 변경된 상기 이븐 메모리 셀들의 제2 문턱전압을 측정하는 단계;
    상기 제1 및 제2 문턱전압들 차이를 연산하여 목표전압을 설정하는 단계; 및
    상기 목표전압을 이용하여 메인 프로그램 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 제1 및 제2 테스트 프로그램 동작은 ISPP(Incremental Step Pulses Program) 방식으로 수행하거나,
    선택된 워드라인에 점진적으로 상승하는 프로그램 전압만 인가하여 수행하는 반도체 메모리 장치의 동작 방법.
  12. 제11항에 있어서, 상기 제1 및 제2 테스트 프로그램 동작은,
    상기 선택된 워드라인에 점진적으로 상승하는 프로그램 전압만 인가하는 방식으로 상기 제1 및 제2 테스트 프로그램 동작을 수행할 때, 검증 동작은 생략하고 수행하는 반도체 메모리 장치의 동작 방법.
  13. 제10항에 있어서, 상기 목표전압을 설정하는 단계는,
    상기 이븐 메모리 셀들의 문턱전압 차이가 기준 전압 범위보다 낮은 범위에 포함되면, 상기 목표전압을 높이고,
    상기 이븐 메모리 셀들의 문턱전압 차이가 상기 기준 전압 범위에 포함되면, 상기 목표전압을 유지하고,
    상기 이븐 메모리 셀들의 문턱전압 차이가 상기 기준 전압 범위보다 높은 범위에 포함되면, 상기 목표전압을 낮추어 상기 목표전압을 설정하는 반도체 메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 목표전압은 상기 문턱전압들의 차이만큼 높이거나 낮추어지는 반도체 메모리 장치.
  15. 제13항에 있어서,
    상기 기준 전압 범위는 반도체 메모리 장치들의 평균 간섭 범위에 해당되는 반도체 메모리 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170101000A (ko) * 2016-02-26 2017-09-05 삼성전자주식회사 메모리 장치의 프로그램 방법 및 이를 적용하는 메모리 시스템
KR20170134722A (ko) * 2015-04-09 2017-12-06 실리콘 스토리지 테크놀로지 인크 분리형 게이트, 비휘발성 메모리 셀들을 프로그래밍하기 위한 시스템 및 방법
KR20200034189A (ko) * 2018-09-21 2020-03-31 에스케이하이닉스 주식회사 메모리 시스템, 그것의 동작 방법 및 비휘발성 메모리 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150078165A (ko) * 2013-12-30 2015-07-08 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US9891277B2 (en) * 2014-09-30 2018-02-13 Nxp Usa, Inc. Secure low voltage testing
KR20160061765A (ko) * 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 반도체 장치
TWI536386B (zh) * 2015-02-16 2016-06-01 群聯電子股份有限公司 記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置
KR20160138757A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20180028312A (ko) * 2016-09-08 2018-03-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 프로그램 방법
KR20200090556A (ko) * 2019-01-21 2020-07-29 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US20230041949A1 (en) * 2021-08-05 2023-02-09 Macronix International Co., Ltd. Programming memory devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100908562B1 (ko) * 2007-11-29 2009-07-21 주식회사 하이닉스반도체 불휘발성 메모리 소자의 소거 방법
KR20100107294A (ko) * 2009-03-25 2010-10-05 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 불휘발성 메모리 장치의 프로그램 방법
US8355286B2 (en) * 2009-05-08 2013-01-15 Hynix Semiconductor Inc. Method of operating nonvolatile memory device controlled by controlling coupling resistance value between a bit line and a page buffer
US8422305B2 (en) * 2009-06-29 2013-04-16 Hynix Semiconductor Inc. Method of programming nonvolatile memory device
KR101082692B1 (ko) * 2009-12-31 2011-11-15 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 프로그램 방법
US8508992B2 (en) * 2010-07-09 2013-08-13 SK Hynix Inc. Semiconductor memory device and method of operating the same
KR101162000B1 (ko) * 2010-12-30 2012-07-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170134722A (ko) * 2015-04-09 2017-12-06 실리콘 스토리지 테크놀로지 인크 분리형 게이트, 비휘발성 메모리 셀들을 프로그래밍하기 위한 시스템 및 방법
KR20170101000A (ko) * 2016-02-26 2017-09-05 삼성전자주식회사 메모리 장치의 프로그램 방법 및 이를 적용하는 메모리 시스템
KR20200034189A (ko) * 2018-09-21 2020-03-31 에스케이하이닉스 주식회사 메모리 시스템, 그것의 동작 방법 및 비휘발성 메모리 장치

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