KR20180028312A - 반도체 메모리 장치 및 그 프로그램 방법 - Google Patents

반도체 메모리 장치 및 그 프로그램 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 2 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이 내 상기 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 메모리 셀들 중 프로그램 대상이 되는 메모리 셀들에 대한 프로그램 동작 시, 가장 높은 프로그램 상태로 프로그램 될 메모리 셀들에 대해 미리 결정된 값에 기초하여 프리 프로그램을 진행하고, 상기 프리 프로그램 이후에 상기 프로그램 대상이 되는 메모리 셀들에 대한 메인 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어한다.

Description

반도체 메모리 장치 및 그 프로그램 방법 {SEMICONDUCTOR MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 프로그램 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리 장치는 셀 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 메모리 장치와, 셀 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 메모리 장치로 구분될 수 있다. 3차원 반도체 메모리 장치는 2차원 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직으로 형성된 다수의 셀 스트링들을 포함한다. 셀 스트링들은 비트 라인과 공통 소스 라인(SL) 사이에 직렬로 연결된 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
본 발명의 일 실시예는 프로그램 동작시 인접 메모리 셀들로부터의 간섭(interference) 및 방해(disturb)의 영향을 감소시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시예는 인접 메모리 셀들로부터의 간섭(interference) 및 방해(disturb)의 영향을 감소시킬 수 있는 반도체 메모리 장치의 프로그램 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 N비트의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함한다. 여기에서, 상기 N은 1보다 큰 정수이다. 상기 주변 회로는 상기 메모리 셀 어레이 내 상기 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 메모리 셀들 중 프로그램 대상이 되는 메모리 셀들에 대한 프로그램 동작 시, 가장 높은 프로그램 상태로 프로그램 될 메모리 셀들에 대해 미리 결정된 값에 기초하여 프리 프로그램을 진행하고, 상기 프리 프로그램 이후에 상기 프로그램 대상이 되는 메모리 셀들에 대한 메인 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어한다.
일 실시예에서, 상기 복수의 메모리 셀들은 2 비트의 데이터를 각각 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나의 상태를 갖게 될 수 있다. 여기에서, 상기 제어 로직은 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어할 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 2 비트의 데이터를 각각 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나의 상태를 갖게 될 수 있다. 여기에서, 상기 제어 로직은 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하고, 상기 제 3 기준 전압보다 작은 값을 갖는 제 2 기준 전압에 기초하여 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어할 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 2 비트의 데이터를 각각 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나의 상태를 갖게 될 수 있다. 여기에서, 상기 제어 로직은 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하고, 상기 제 3 기준 전압보다 작은 값을 갖는 제 2 기준 전압에 기초하여 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하며, 상기 제 2 기준 전압보다 작은 값을 갖는 제 1 기준 전압에 기초하여 상기 제 1 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어할 수 있다.
일 실시예에서, 프리 프로그램 이후에 상기 제어 로직은 상기 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태에 각각 대응하는 제 1 검증 전압, 제 2 검증 전압 및 제 3 검증 전압에 기초하여 상기 프로그램 대상이 되는 메모리 셀들에 대한 메인 프로그램을 진행할 수 있다. 여기에서, 상기 제 3 기준 전압은 상기 제 3 검증 전압보다 작은 값을 가질 수 있다.
일 실시예에서, 프리 프로그램 이후에 상기 제어 로직은 상기 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태에 각각 대응하는 제 1 검증 전압, 제 2 검증 전압 및 제 3 검증 전압에 기초하여 상기 프로그램 대상이 되는 메모리 셀들에 대한 메인 프로그램을 진행할 수 있다. 여기에서, 상기 제 3 기준 전압은 상기 제 3 검증 전압보다 작은 값을 가지며, 상기 제 2 기준 전압은 상기 제 2 검증 전압보다 작은 값을 가질 수 있다.
일 실시예에서, 프리 프로그램 이후에 상기 제어 로직은 상기 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태에 각각 대응하는 제 1 검증 전압, 제 2 검증 전압 및 제 3 검증 전압에 기초하여 상기 프로그램 대상이 되는 메모리 셀들에 대한 메인 프로그램을 진행할 수 있다. 여기에서, 상기 제 3 기준 전압은 상기 제 3 검증 전압보다 작은 값을 갖고, 상기 제 2 기준 전압은 상기 제 2 검증 전압보다 작은 값을 가지며, 상기 제 1 기준 전압은 상기 제 1 검증 전압보다 작은 값을 가질 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 3 비트의 데이터를 각각 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 내지 제 7 프로그램 상태 중 어느 하나의 상태를 갖게 될 수 있다. 여기에서, 상기 제어 로직은 제 7 기준 전압에 기초하여 상기 제 7 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어할 수 있다.
일 실시예에서, 상기 N은 4 이상의 정수일 수 있다. 또한 상기 메모리 셀들은 프로그램 동작에 의해, 소거 상태, 제 1 내지 제 (2N-1) 프로그램 상태 중 어느 하나의 상태를 갖게 될 수 있다. 또한 상기 제어 로직은 적어도 상기 제 (2N-1) 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어할 수 있다.
본 발명의 다른 실시예에 의한, 반도체 메모리 장치의 프로그램 방법에 의해 N 비트의 데이터를 각각 저장하는 복수의 메모리 셀들이 프로그램 된다. 여기에서, 상기 N은 1보다 큰 정수이다. 상기 반도체 메모리 장치의 프로그램 방법은, 프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계, 결정된 상기 프리 프로그램의 대상이 되는 프로그램 상태 및 프리 프로그램 기준 전압에 기초하여, 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계 및 상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계를 포함한다. 여기에서, 프리 프로그램의 대상이 되는 상기 적어도 하나의 프로그램 상태는 가장 높은 프로그램 상태를 포함한다.
일 실시예에서, 상기 복수의 메모리 셀들은 2 비트의 데이터를 각각 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나의 상태를 갖게 될 수 있다. 여기에서, 상기 프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계에서는, 상기 제 3 프로그램 상태를 상기 프리 프로그램의 대상으로 결정하고, 제 3 기준전압을 프리 프로그램 기준 전압으로 결정할 수 있다.
일 실시예에서, 상기 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계에서는, 상기 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램 할 수 있다. 또한 상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계에서는, 상기 제 1, 제 2 및 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 각 프로그램 상태에 상응하는 제 1, 제 2 및 제 3 검증 전압들에 기초하여 프로그램할 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 2 비트의 데이터를 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나의 상태를 갖게 될 수 있다. 또한 상기 프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계에서는, 상기 제 3 프로그램 상태 및 상기 제 2 프로그램 상태를 상기 프리 프로그램의 대상으로 결정하고, 제 3 기준 전압 및 상기 제 3 기준 전압보다 작은 값을 갖는 제 2 기준 전압을 상기 프리 프로그램 기준 전압으로 결정할 수 있다.
일 실시예에서, 상기 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계는 상기 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계 및 상기 제 2 기준 전압에 기초하여 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계를 포함할 수 있다. 또한 상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계에서는, 상기 제 1, 제 2 및 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 각 프로그램 상태에 상응하는 제 1, 제 2 및 제 3 검증 전압들에 기초하여 프로그램할 수 있다.
일 실시예에서, 상기 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계는 상기 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계 및 상기 제 2 기준 전압에 기초하여 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들 및 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계를 포함할 수 있다. 또한 상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계에서는, 상기 제 1, 제 2 및 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 각 프로그램 상태에 상응하는 제 1, 제 2 및 제 3 검증 전압들에 기초하여 프로그램할 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 2 비트의 데이터를 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나의 상태를 갖게 될 수 있다. 또한 상기 프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계에서는, 상기 제 3 프로그램 상태, 상기 제 2 프로그램 상태 및 상기 제 1 프로그램 상태를 상기 프리 프로그램의 대상으로 결정하고, 제 3 기준 전압, 상기 제 3 기준 전압보다 작은 값을 갖는 제 2 기준 전압, 및 상기 제 2 기준 전압보다 작은 값을 갖는 제 1 기준 전압을 상기 프리 프로그램 기준 전압으로 결정할 수 있다.
일 실시예에서, 상기 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계는 상기 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계, 상기 제 2 기준 전압에 기초하여 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계 및 상기 제 1 기준 전압에 기초하여 상기 제 1 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계를 포함할 수 있다. 또한 상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계에서는, 상기 제 1, 제 2 및 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 각 프로그램 상태에 상응하는 제 1, 제 2 및 제 3 검증 전압들에 기초하여 프로그램할 수 있다.
일 실시예에서, 상기 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계는 상기 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계, 상기 제 2 기준 전압에 기초하여 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들 및 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계 및 상기 제 1 기준 전압에 기초하여 상기 제 1 프로그램 상태로 프로그램 될 메모리 셀들, 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들 및 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계를 포함할 수 있다. 또한 상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계에서는, 상기 제 1, 제 2 및 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 각 프로그램 상태에 상응하는 제 1, 제 2 및 제 3 검증 전압들에 기초하여 프로그램할 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 3 비트의 데이터를 각각 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 내지 제 7 프로그램 상태 중 어느 하나의 상태를 갖게 될 수 있다. 또한 상기 프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계에서는, 상기 제 7 프로그램 상태를 상기 프리 프로그램의 대상으로 결정할 수 있다.
일 실시예에서, 상기 N은 4 이상의 정수일 수 있다. 또한 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 내지 제 (2N-1) 프로그램 상태 중 어느 하나의 상태를 갖게 될 수 있다. 또한 상기 프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계에서는, 상기 제 (2N-1) 프로그램 상태를 상기 프리 프로그램의 대상으로 결정할 수 있다.
본 발명의 일 실시예에 의하면, 프로그램 동작시 인접 메모리 셀들로부터의 간섭(interference) 및 방해(disturb)의 영향을 감소시킬 수 있는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시예에 의하면, 인접 메모리 셀들로부터의 간섭 (interference) 및 방해 (disturb)의 영향을 감소시킬 수 있는 반도체 메모리 장치의 프로그램 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 2 비트의 데이터를 저장하는 메모리 셀의 프로그램 상태를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 4는 도 3에 도시된 프리 프로그램 단계의 일 예를 나타내는 순서도이다.
도 5는 도 4에 따른 프리 프로그램 단계를 설명하기 위한 도면이다.
도 6은 도 3에 도시된 프리 프로그램 단계의 다른 예를 나타내는 순서도이다.
도 7은 도 6에 따른 프리 프로그램 단계를 설명하기 위한 도면이다.
도 8은 도 3에 도시된 프리 프로그램 단계의 또다른 예를 나타내는 순서도이다.
도 9는 도 8에 따른 프리 프로그램 단계를 설명하기 위한 도면이다.
도 10은 도 3에 도시된 프리 프로그램 단계의 또다른 예를 나타내는 순서도이다.
도 11은 도 10에 따른 프리 프로그램 단계를 설명하기 위한 도면이다.
도 12는 도 3에 도시된 프리 프로그램 단계의 또다른 예를 나타내는 순서도이다.
도 13은 도 12에 따른 프리 프로그램 단계를 설명하기 위한 도면이다.
도 14는 3 비트의 데이터를 저장하는 메모리 셀들 중 일부를 프리 프로그램하는 단계의 일 예를 나타내는 순서도이다.
도 15는 도 14에 따른 프리 프로그램 단계를 설명하기 위한 도면이다.
도 16은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 2 비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 쓰기 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 쓰기 동작(wirte operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 제어 로직(140)은, 메모리 셀 어레이(110) 내 메모리 셀들 중 프로그램 대상이 되는 메모리 셀들에 대한 프로그램 동작시, 가장 높은 프로그램 상태로 프로그램 될 메모리 셀들에 대하여 미리 결정된 값에 기초하여 프리 프로그램(pre-program)을 진행하고, 상기 프리 프로그램 이후에 상기 프로그램 대상이 되는 메모리 셀들에 대한 메인 프로그램(main program)을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어할 수 있다. 특히, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 제어 로직(140)은 2 비트 이상의 데이터를 저장하는 메모리 셀들에 대한 프로그램 동작시, 최상위 프로그램 상태로 프로그램 될 메모리 셀들에 대한 프리 프로그램을 진행하도록 주변 회로 및 메모리 셀 어레이를 제어할 수 있다. 소거 상태의 메모리 셀들이 프로그램되기 전에, 가장 높은 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행함으로써, 메인 프로그램 동작시의 간섭(interference) 및 방해(disturb)의 영향을 감소시킬 수 있다.
도 2는 2 비트의 데이터를 저장하는 메모리 셀의 프로그램 상태를 설명하기 위한 도면이다.
도 2를 참조하면, 2 비트의 데이터를 저장하는 메모리 셀들의 네 가지 프로그램 상태가 도시되어 있다. 구체적으로, 2 비트의 데이터를 저장하는 메모리 셀들은 프로그램 동작에 의해 소거 상태(PS0), 제 1 프로그램 상태(PS1), 제 2 프로그램 상태(PS2) 및 제 3 프로그램 상태(PS3) 중 어느 하나의 프로그램 상태를 가질 수 있다. 제 1 내지 제 3 프로그램 상태들(PS1, PS2, PS3) 각각은 대응하는 제 1 내지 제 3 검증 전압들(VVRF1, VVRF2, VVRF3)에 기초하여 프로그램 될 수 있다. 본 발명에 따른 반도체 메모리 장치 및 그 프로그램 방법에 의하면, 제 1 내지 제 3 검증 전압들(VVRF1, VVRF2, VVRF3)에 기초한 메인 프로그램의 진행 이전에, 가장 높은 프로그램 상태인 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하여 중간 프로그램 상태로 문턱 전압들을 이전시킬 수 있다. 이에 따라 메인 프로그램 동작시의 간섭(interference) 및 방해(disturb)의 영향을 감소시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법은, 프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계(S110), 결정된 상기 프리 프로그램의 대상이 되는 프로그램 상태 및 프리 프로그램 기준 전압에 기초하여, 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계(S120) 및 상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계(S130)를 포함한다.
프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계(S110)에서는, 도 2에 도시된 프로그램 상태들 중 가장 높은 프로그램 상태인 제 3 프로그램 상태(PS3)를 프리 프로그램의 대상으로 결정할 수 있다. 즉, 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 수행할 것을 결정할 수 있다. 다른 실시예에서, 단계(S110)에서는 제 3 프로그램 상태(PS3) 및 제 2 프로그램 상태(PS2)로 프로그램 될 메모리 셀들에 대해 순차적으로 프리 프로그램을 수행할 것을 결정할 수 있다. 또다른 실시예에서, 단계(S110)에서는 제 3 프로그램 상태(PS3), 제 2 프로그램 상태(PS2) 및 제 1 프로그램 상태(PS1)로 프로그램 될 메모리 셀들에 대해 순차적으로 프리 프로그램을 수행할 것을 결정할 수 있다. 또한, 단계(S110)에서는 결정된 프로그램 상태 각각에 대해 프리 프로그램 시 이용하게 될 프리 프로그램 기준 전압들을 함께 결정할 수 있다.
결정된 상기 프리 프로그램의 대상이 되는 프로그램 상태 및 프리 프로그램 기준 전압에 기초하여, 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계(S120)에서는, 결정된 적어도 하나의 프로그램 상태 및 프리 프로그램 기준 전압에 기초하여, 해당하는 메모리 셀들을 프리 프로그램 할 수 있다. 일 실시예에서, 2 비트의 데이터를 저장하는 메모리 셀의 경우, 단계(S120)에서는 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 수행할 수 있다. 다른 실시예에서, 단계(S120)에서는 제 3 프로그램 상태(PS3) 및 제 2 프로그램 상태(PS2)로 프로그램 될 메모리 셀들에 대해 순차적으로 프리 프로그램을 수행할 수 있다. 또다른 실시예에서, 단계(S120)에서는 제 3 프로그램 상태(PS3), 제 2 프로그램 상태(PS2) 및 제 1 프로그램 상태(PS1)로 프로그램 될 메모리 셀들에 대해 순차적으로 프리 프로그램을 수행할 수 있다.
상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계(S130)에서는, 단계(S120)에 의해 적어도 하나의 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램이 수행된 상태에서, 제 1 내지 제 3 프로그램 상태(PS1~PS3)로 대응하는 메모리 셀들을 프로그램할 수 있다. 일 실시예에서, 상기 메인 프로그램은 ISPP 방식으로 수행될 수있다. 예를 들어, 상기 메모리 셀들에 매 프로그램 루프마다 소정의 전압 레벨만큼 증가하는 증가형 스텝 펄스를 인가하고, 상기 메모리 셀들이 상기 프로그램 상태들로 프로그램 되었는지를 확인하도록 상기 메모리 셀들에 상기 프로그램 상태들(PS1, PS2, PS3)에 각각 상응하는 검증 전압들(VVRF1, VVRF2, VVRF3)을 인가함으로써, 상기 메인 프로그램이 수행될 수 있다.
이상에서는 2 비트의 데이터가 각각 저장되는 메모리 셀들을 포함하는 반도체 메모리 장치의 프로그램 방법에 대해 중심적으로 설명하였으나, 3 비트 또는 그 이상의 비트의 데이터가 각각 저장되는 메모리 셀들에 대하여도 본 발명에 따른 프로그램 방법이 적용될 수 있다. 예를 들어, 3 비트의 데이터가 저장되는 메모리 셀들을 포함하는 반도체 메모리 장치의 프로그램 방법에 대하여는 도 14 및 도 15를 참조하여 후술하기로 한다.
도 4는 도 3에 도시된 프리 프로그램 단계의 일 예를 나타내는 순서도이다. 한편, 도 5는 도 4에 따른 프리 프로그램 단계를 설명하기 위한 도면이다. 이하에서는 도 3 및 도 4를 함께 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 프로그램 방법을 설명하기로 한다.
도 4를 참조하면, 도 3에 도시된 단계(S120)는, 제 3 프리 프로그램 기준전압에 기초하여 제 3 프로그램 상태(PS3)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계(S210)를 포함할 수 있다. 2 비트의 데이터가 하나의 메모리 셀에 저장되는 경우, 도 2에 도시된 바와 같이 제 3 프로그램 상태(PS3)가 최상위 프로그램 상태가 된다. 따라서, 본 발명의 일 실시예에 따른 프로그램 방법에 의하면, 가장 높은 프로그램 상태인 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 수행하게 된다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 프로그램 방법은, 메모리 셀 어레이의 메모리 셀들이 소거 상태(PS0)에 있는 상황에서 시작된다. 도 3의 단계(S110)에 따라 먼저 프리 프로그램의 대상이 되는 프로그램 상태 및 프리 프로그램 기준 전압이 결정된다. 도 5에서는 제 3 프로그램 상태(PS3)가 프리 프로그램의 대상이 된다. 즉, 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들에 대해 단계(S120)에서 프리 프로그램이 수행된다.
단계(S210)에 의해, 소거 상태(PS0)에 있는 전체 메모리 셀들 중, 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들에 대해 프리 프로그램이 수행된다. 이 때, 상기 프리 프로그램은 단계(S110)에서 결정된 제 3 프리 프로그램 기준 전압(RV3)에 기초하여 수행될 수 있다. 즉, 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들의 문턱 전압이 모두 제 3 프리 프로그램 기준 전압(RV3)을 초과할 때까지 해당 메모리 셀들에 대한 프리 프로그램이 수행된다. 상기 프리 프로그램은 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들에 반복적으로 프로그램 펄스를 인가하고, 해당 메모리 셀들의 문턱 전압이 모두 제 3 프리 프로그램 기준 전압(RV3)을 초과하였는지 확인하는 과정을 반복함으로써 수행될 수 있다. 여기에서, 제 3 프리 프로그램 기준 전압(RV3)은 제 3 검증 전압(VVRF3)보다 작은 값을 가질 수 있다. 상기 프리 프로그램 단계(S210)에 의해, 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들이 중간 상태(PS3')로 프로그램 될 수 있다.
이후, 단계(S130)에서 각 프로그램 상태들로 해당 메모리 셀들이 메인 프로그램된다. 즉, 소거 상태(PS0)의 메모리 셀들 중 일부가 각각 제 1 프로그램 상태(PS1) 및 제 2 프로그램 상태(PS2)로 프로그램 되고, 중간 상태(PS3')의 메모리 셀들이 제 3 프로그램 상태(PS3)로 프로그램 된다. 이 과정에서, 제 1 내지 제 3 검증 전압(VVRF1~VVRF3)이 사용될 수 있다.
도 6은 도 3에 도시된 프리 프로그램 단계의 다른 예를 나타내는 순서도이다. 도 7은 도 6에 따른 프리 프로그램 단계를 설명하기 위한 도면이다. 이하에서는 도 6 및 도 7을 함께 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 프로그램 방법을 설명하기로 한다.
도 6을 참조하면, 도 3에 도시된 단계(S120)는, 제 3 프리 프로그램 기준전압에 기초하여 제 3 프로그램 상태(PS3)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계(S310) 및 제 2 프리 프로그램 기준 전압에 기초하여 제 2 프로그램 상태(PS2)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계(S330)를 포함할 수 있다. 2 비트의 데이터가 하나의 메모리 셀에 저장되는 경우, 도 2에 도시된 바와 같이 제 3 프로그램 상태(PS3)가 최상위 프로그램 상태가 된다. 따라서, 본 발명의 일 실시예에 따른 프로그램 방법에 의하면, 가장 높은 프로그램 상태인 제 3 프로그램 상태(PS3)와, 이보다 한 단계 낮은 제 2 프로그램 상태(PS2)로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 수행하게 된다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 프로그램 방법은, 메모리 셀 어레이의 메모리 셀들이 소거 상태(PS0)에 있는 상황에서 시작된다. 도 3의 단계(S110)에 따라 먼저 프리 프로그램의 대상이 되는 프로그램 상태 및 프리 프로그램 기준 전압이 결정된다. 도 7에서는 제 3 프로그램 상태(PS3) 및 제 2 프로그램 상태(PS2)가 프리 프로그램의 대상이 된다. 즉, 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들 및 제 2 프로그램 상태(PS2)로 프로그램 될 메모리 셀들에 대해 단계(S120)에서 프리 프로그램이 수행된다.
단계(S310)에 의해, 소거 상태(PS0)에 있는 전체 메모리 셀들 중, 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들에 대해 프리 프로그램이 수행된다. 이 때, 상기 프리 프로그램은 단계(S110)에서 결정된 제 3 프리 프로그램 기준 전압(RV3)에 기초하여 수행될 수 있다. 즉, 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들의 문턱 전압이 모두 제 3 프리 프로그램 기준 전압(RV3)을 초과할 때까지 해당 메모리 셀들에 대한 프리 프로그램이 수행된다. 상기 프리 프로그램 단계(S310)에 의해, 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들이 중간 상태(PS3')로 프로그램 될 수 있다.
단계(S330)에 의해, 소거 상태(PS0)에 있는 전체 메모리 셀들 중, 제 2 프로그램 상태(PS2)로 프로그램 될 메모리 셀들에 대해 프리 프로그램이 수행된다. 이 때, 상기 프리 프로그램은 단계(S110)에서 결정된 제 2 프리 프로그램 기준 전압(RV2)에 기초하여 수행될 수 있다. 즉, 제 2 프로그램 상태(PS2)로 프로그램 될 메모리 셀들의 문턱 전압이 모두 제 2 프리 프로그램 기준 전압(RV2)을 초과할 때까지 해당 메모리 셀들에 대한 프리 프로그램이 수행된다. 여기에서, 제 2 프리 프로그램 기준 전압(RV3)은 제 2 검증 전압(VVRF2)보다 작은 값을 가질 수 있다. 상기 프리 프로그램 단계(S330)에 의해, 제 2 프로그램 상태(PS2)로 프로그램 될 메모리 셀들이 중간 상태(PS2')로 프로그램 될 수 있다.
이후, 단계(S130)에서 각 프로그램 상태들로 해당 메모리 셀들이 메인 프로그램된다. 즉, 소거 상태(PS0)의 메모리 셀들 중 일부가 제 1 프로그램 상태(PS1)로 프로그램 되고, 중간 상태(PS2')의 메모리 셀들이 제 2 프로그램 상태(PS2)로 프로그램 되며, 중간 상태(PS3')의 메모리 셀들이 제 3 프로그램 상태(PS3)로 프로그램 된다. 이 과정에서, 제 1 내지 제 3 검증 전압(VVRF1~VVRF3)이 사용될 수 있다.
도 5의 실시예에서는 하나의 최상위 프로그램 상태(PS3)에 대해 프리 프로그램이 수행되는 한편, 도 7의 실시예에서는 두 개의 프로그램 상태(PS2, PS3)에 대해 프리 프로그램이 수행된다.
도 8은 도 3에 도시된 프리 프로그램 단계의 또다른 예를 나타내는 순서도이다. 도 9는 도 8에 따른 프리 프로그램 단계를 설명하기 위한 도면이다. 이하에서는 도 8 및 도 9를 함께 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 프로그램 방법을 설명하기로 한다.
도 8을 참조하면, 도 3에 도시된 단계(S120)는, 제 3 프리 프로그램 기준전압에 기초하여 제 3 프로그램 상태(PS3)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계(S410) 및 제 2 프리 프로그램 기준 전압에 기초하여 제 2 프로그램 상태(PS2) 및 제 3 프로그램 상태(PS3)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계(S430)를 포함할 수 있다. 도 6의 실시예에서는 제 2 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 수행(S330)할 때 제 3 프로그램 상태로 프로그램 될 메모리 셀들에 대해서는 프리 프로그램이 수행되지 않은 반면, 도 8의 실시예에서는 제 2 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 수행(S430)할 때 제 3 프로그램 상태로 프로그램 될 메모리 셀들에 대해서도 함께 프리 프로그램이 수행된다. 이에 따라, 도 9에 도시된 바와 같이 단계(S410)에 의해 중간 상태(PS3')로 프리 프로그램 된 메모리 셀들은 단계(S430)에 의해 또다른 중간 상태(PS3'')로 프리 프로그램 된다. 이에 따라, 도 9의 실시예는 상대적으로 작은 값의 제 3 프리 프로그램 기준 전압(RV3)을 사용할 수 있을 것이다. 그 이외의 사항에 대해서는 도 9의 실시예와 도 7의 실시예가 동일하다.
도 10은 도 3에 도시된 프리 프로그램 단계의 또다른 예를 나타내는 순서도이다. 도 11은 도 10에 따른 프리 프로그램 단계를 설명하기 위한 도면이다. 이하에서는 도 10 및 도 11을 함께 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 프로그램 방법을 설명하기로 한다.
도 10을 참조하면, 도 3에 도시된 단계(S120)는, 제 3 프리 프로그램 기준전압에 기초하여 제 3 프로그램 상태(PS3)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계(S510), 제 2 프리 프로그램 기준 전압에 기초하여 제 2 프로그램 상태(PS2)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계(S530) 및 제 1 프리 프로그램 기준 전압에 기초하여 제 1 프로그램 상태(PS1)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계를 포함할 수 있다. 2 비트의 데이터가 하나의 메모리 셀에 저장되는 경우, 도 2에 도시된 바와 같이 제 3 프로그램 상태(PS3)가 최상위 프로그램 상태가 된다. 따라서, 본 발명의 일 실시예에 따른 프로그램 방법에 의하면, 가장 높은 프로그램 상태인 제 3 프로그램 상태(PS3), 이보다 한 단계 낮은 제 2 프로그램 상태(PS2), 그리고 그보다 한 단계 낮은 제 1 프로그램 상태(PS1)로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 수행하게 된다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 프로그램 방법은, 메모리 셀 어레이의 메모리 셀들이 소거 상태(PS0)에 있는 상황에서 시작된다. 도 3의 단계(S110)에 따라 먼저 프리 프로그램의 대상이 되는 프로그램 상태 및 프리 프로그램 기준 전압이 결정된다. 도 11에서는 제 3 프로그램 상태(PS3), 제 2 프로그램 상태(PS2) 및 제 1 프로그램 상태(PS1)가 프리 프로그램의 대상이 된다. 즉, 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들, 제 2 프로그램 상태(PS2)로 프로그램 될 메모리 셀들 및 제 1 프로그램 상태(PS1)로 프로그램 될 메모리 셀들에 대해 단계(S120)에서 프리 프로그램이 수행된다.
단계(S510)에 의해, 소거 상태(PS0)에 있는 전체 메모리 셀들 중, 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들에 대해 프리 프로그램이 수행된다. 이 때, 상기 프리 프로그램은 단계(S110)에서 결정된 제 3 프리 프로그램 기준 전압(RV3)에 기초하여 수행될 수 있다. 상기 프리 프로그램 단계(S510)에 의해, 제 3 프로그램 상태(PS3)로 프로그램 될 메모리 셀들이 중간 상태(PS3')로 프로그램 될 수 있다.
단계(S530)에 의해, 소거 상태(PS0)에 있는 전체 메모리 셀들 중, 제 2 프로그램 상태(PS2)로 프로그램 될 메모리 셀들에 대해 프리 프로그램이 수행된다. 이 때, 상기 프리 프로그램은 단계(S110)에서 결정된 제 2 프리 프로그램 기준 전압(RV2)에 기초하여 수행될 수 있다. 상기 프리 프로그램 단계(S530)에 의해, 제 2 프로그램 상태(PS2)로 프로그램 될 메모리 셀들이 중간 상태(PS2')로 프로그램 될 수 있다.
단계(S550)에 의해, 소거 상태(PS0)에 있는 전체 메모리 셀들 중, 제 1 프로그램 상태(PS1)로 프로그램 될 메모리 셀들에 대해 프리 프로그램이 수행된다. 이 때, 상기 프리 프로그램은 단계(S110)에서 결정된 제 1 프리 프로그램 기준 전압(RV1)에 기초하여 수행될 수 있다. 상기 프리 프로그램 단계(S550)에 의해, 제 1 프로그램 상태(PS1)로 프로그램 될 메모리 셀들이 중간 상태(PS1')로 프로그램 될 수 있다.
이후, 단계(S130)에서 각 프로그램 상태들로 해당 메모리 셀들이 메인 프로그램된다. 즉, 중간 상태(PS1')의 메모리 셀들이 제 1 프로그램 상태(PS1)로 프로그램 되고, 중간 상태(PS2')의 메모리 셀들이 제 2 프로그램 상태(PS2)로 프로그램 되며, 중간 상태(PS3')의 메모리 셀들이 제 3 프로그램 상태(PS3)로 프로그램 된다. 이 과정에서, 제 1 내지 제 3 검증 전압(VVRF1~VVRF3)이 사용될 수 있다. 한편, 도 11에 도시된 바와 같이, 제 1 프리 프로그램 기준 전압(RV1)은 제 1 검증 전압(VVRF1)보다 작은 값을 갖고, 제 2 프리 프로그램 기준 전압(RV2)은 제 2 검증 전압(VVRF2)보다 작은 값을 가지며, 제 3 프리 프로그램 기준 전압(RV3)은 제 1 검증 전압(VVRF3)보다 작은 값을 가질 수 있다.
도 5의 실시예에서는 하나의 최상위 프로그램 상태(PS3)에 대해 프리 프로그램이 수행되고, 도 7 및 도 9의 실시예에서는 두 개의 프로그램 상태(PS2, PS3)에 대해 프리 프로그램이 수행되는 한편, 도 11에서는 세 개의 프로그램 상태(PS1, PS2, PS3)에 대해 프리 프로그램이 수행된다. 어느 실시예이건, 최상위 프로그램 상태(PS3)에 대해서는 프리 프로그램이 수행된다.
도 12는 도 3에 도시된 프리 프로그램 단계의 또다른 예를 나타내는 순서도이다. 도 13은 도 12에 따른 프리 프로그램 단계를 설명하기 위한 도면이다. 이하에서는 도 12 및 도 13을 함께 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 프로그램 방법을 설명하기로 한다.
도 12를 참조하면, 도 3에 도시된 단계(S120)는, 제 3 프리 프로그램 기준전압에 기초하여 제 3 프로그램 상태(PS3)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계(S610), 제 2 프리 프로그램 기준 전압에 기초하여 제 2 프로그램 상태(PS2) 및 제 3 프로그램 상태(PS3)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계(S630) 및 제 1 프리 프로그램 기준 전압에 기초하여 제 1 내지 제 3 프로그램 상태(PS1~PS3)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계(S650)를 포함할 수 있다. 도 10의 실시예에서는 제 2 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 수행(S530)할 때 제 3 프로그램 상태로 프로그램 될 메모리 셀들에 대해서는 프리 프로그램이 수행되지 않은 반면, 도 12의 실시예에서는 제 2 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 수행(S630)할 때 제 3 프로그램 상태로 프로그램 될 메모리 셀들에 대해서도 함께 프리 프로그램이 수행된다. 한편, 도 10의 실시예에서는 제 1 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 수행(S550)할 때 제 2 및 제 3 프로그램 상태로 프로그램 될 메모리 셀들에 대해서는 프리 프로그램이 수행되지 않은 반면, 도 12의 실시예에서는 제 1 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 수행(S650)할 때 제 2 및 3 프로그램 상태로 프로그램 될 메모리 셀들에 대해서도 함께 프리 프로그램이 수행된다. 이에 따라, 도 13에 도시된 바와 같이 단계(S610)에 의해 중간 상태(PS3')로 프리 프로그램 된 메모리 셀들은 단계(S630)에 의해 다른 중간 상태(PS3'')로 프리 프로그램 되며, 단계(S650)에 의해 또다른 중간 상태(PS3''')로 프리 프로그램된다. 또한, 단계(S630)에 의해 중간 상태(PS2')로 프리 프로그램 된 메모리 셀들은 단계(S650)에 의해 다른 중간 상태(PS2'')로 프리 프로그램 된다. 이에 따라, 도 13의 실시예는 상대적으로 작은 값의 제 3 프리 프로그램 기준 전압(RV3) 및 상대적으로 작은 값의 제 2 프리 프로그램 기준 전압(RV2)을 사용할 수 있을 것이다. 그 이외의 사항에 대해서는 도 13의 실시예와 도 11의 실시예가 동일하다.
도 14는 3 비트의 데이터를 저장하는 메모리 셀들 중 일부를 프리 프로그램하는 단계의 일 예를 나타내는 순서도이다. 도 15는 도 14에 따른 프리 프로그램 단계를 설명하기 위한 도면이다. 이하에서는 도 14 및 도 15를 함께 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 프로그램 방법을 설명하기로 한다.
도 14 및 도 15는 3 비트의 데이터를 저장하는 메모리 셀들 중 일부를 프리 프로그램하는 실시예를 설명하기 위한 도면들이다. 메모리 셀에 3 비트의 데이터가 저장되는 경우, 도 2에 도시된 것과는 달리 여덟 가지의 프로그램 상태가 나타나게 된다. 구체적으로, 소거 상태(PS0) 및 제 1 내지 제 7 프로그램 상태들(PS1~PS7)이 존재한다. 이 경우, 최상위 프로그램 상태는 제 7 프로그램 상태(PS7)이므로, 도 3의 단계(S110)에서는 적어도 제 7 프로그램 상태(PS7)를 포함하도록 프리 프로그램의 대상이 되는 프로그램 상태들을 결정할 수 있다. 도 15에는, 제 7 프로그램 상태(PS7), 제 6 프로그램 상태(PS6) 및 제 5 프로그램 상태(PS5)가 프리 프로그램의 대상이 되는 프로그램 상태로 결정된 실시예가 도시되어 있다. 그러나 본 발명은 이에 국한되는 것이 아니며, 제 7 프로그램 상태(PS7)를 포함하는 다양한 프로그램 상태들의 집합이 프리 프로그램의 대상이 되는 프로그램 상태로서 결정될 수 있다.
도 14를 참조하면, 도 3에 도시된 단계(S120)는, 제 7 프리 프로그램 기준전압에 기초하여 제 7 프로그램 상태(PS7)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계(S710), 제 6 프리 프로그램 기준 전압에 기초하여 제 6 프로그램 상태(PS6)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계(S730) 및 제 5 프리 프로그램 기준 전압에 기초하여 제 5 프로그램 상태(PS5)의 대상이 되는 메모리 셀들을 프리 프로그램하는 단계를 포함할 수 있다. 3 비트의 데이터가 하나의 메모리 셀에 저장되는 경우, 상술한 바와 같이 제 7 프로그램 상태(PS7)가 최상위 프로그램 상태가 된다. 따라서, 본 발명의 일 실시예에 따른 프로그램 방법에 의하면, 가장 높은 프로그램 상태인 제 7 프로그램 상태(PS7), 이보다 한 단계 낮은 제 6 프로그램 상태(PS6), 그리고 그보다 한 단계 낮은 제 5 프로그램 상태(PS5)로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 수행하게 된다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 프로그램 방법은, 메모리 셀 어레이의 메모리 셀들이 소거 상태(PS0)에 있는 상황에서 시작된다. 도 3의 단계(S110)에 따라 먼저 프리 프로그램의 대상이 되는 프로그램 상태 및 프리 프로그램 기준 전압이 결정된다. 도 15에서는 제 7 프로그램 상태(PS7), 제 6 프로그램 상태(PS6) 및 제 5 프로그램 상태(PS5)가 프리 프로그램의 대상이 된다. 즉, 제 7 프로그램 상태(PS7)로 프로그램 될 메모리 셀들, 제 6 프로그램 상태(PS6)로 프로그램 될 메모리 셀들 및 제 5 프로그램 상태(PS5)로 프로그램 될 메모리 셀들에 대해 단계(S120)에서 프리 프로그램이 수행된다.
단계(S710)에 의해, 소거 상태(PS0)에 있는 전체 메모리 셀들 중, 제 7 프로그램 상태(PS7)로 프로그램 될 메모리 셀들에 대해 프리 프로그램이 수행된다. 이 때, 상기 프리 프로그램은 단계(S110)에서 결정된 제 7 프리 프로그램 기준 전압(RV7)에 기초하여 수행될 수 있다. 상기 프리 프로그램 단계(S710)에 의해, 제 7 프로그램 상태(PS7)로 프로그램 될 메모리 셀들이 중간 상태(PS7')로 프로그램 될 수 있다.
단계(S730)에 의해, 소거 상태(PS0)에 있는 전체 메모리 셀들 중, 제 6 프로그램 상태(PS6)로 프로그램 될 메모리 셀들에 대해 프리 프로그램이 수행된다. 이 때, 상기 프리 프로그램은 단계(S110)에서 결정된 제 6 프리 프로그램 기준 전압(RV6)에 기초하여 수행될 수 있다. 상기 프리 프로그램 단계(S730)에 의해, 제 6 프로그램 상태(PS6)로 프로그램 될 메모리 셀들이 중간 상태(PS6')로 프로그램 될 수 있다. 일 실시예에서, 상기 프리 프로그램 단계(S730)에 의해, 제 7 프로그램 상태(PS7)로 프로그램 될 메모리 셀들이 중간 상태(PS7'')로 프로그램 될 수 있다.
단계(S750)에 의해, 소거 상태(PS0)에 있는 전체 메모리 셀들 중, 제 5 프로그램 상태(PS5)로 프로그램 될 메모리 셀들에 대해 프리 프로그램이 수행된다. 이 때, 상기 프리 프로그램은 단계(S110)에서 결정된 제 5 프리 프로그램 기준 전압(RV5)에 기초하여 수행될 수 있다. 상기 프리 프로그램 단계(S750)에 의해, 제 5 프로그램 상태(PS5)로 프로그램 될 메모리 셀들이 중간 상태(PS5')로 프로그램 될 수 있다. 일 실시예에서, 상기 프리 프로그램 단계(S750)에 의해, 제 7 프로그램 상태(PS7)로 프로그램 될 메모리 셀들이 중간 상태(PS7''')로 프로그램 될 수 있으며, 또한 제 6 프로그램 상태(PS6)로 프로그램 될 메모리 셀들이 중간 상태(PS6'')로 프로그램 될 수 있다.
이후, 단계(S130)에서 각 프로그램 상태들로 해당 메모리 셀들이 메인 프로그램된다. 즉, 소거 상태(PS0)의 메모리 셀들 중 일부가 제 1 내지 제 4 프로그램 상태(PS1~PS4)로 프로그램 되고, 중간 상태(PS5')의 메모리 셀들이 제 5 프로그램 상태(PS5)로 프로그램 되며, 중간 상태(PS6'')의 메모리 셀들이 제 6 프로그램 상태(PS6)로 프로그램 되고, 중간 상태(PS7''')의 메모리 셀들이 제 7 프로그램 상태(PS7)로 프로그램 된다. 이 과정에서, 제 1 내지 제 7 검증 전압(VVRF1~VVRF7)이 사용될 수 있다. 한편, 도 15에 도시된 바와 같이, 제 5 프리 프로그램 기준 전압(RV5)은 제 5 검증 전압(VVRF5)보다 작은 값을 갖고, 제 6 프리 프로그램 기준 전압(RV6)은 제 6 검증 전압(VVRF6)보다 작은 값을 가지며, 제 7 프리 프로그램 기준 전압(RV7)은 제 7 검증 전압(VVRF7)보다 작은 값을 가질 수 있다.
한편, 실시예에 따라 4 비트 이상의 데이터를 저장하는 메모리 셀들에 대해서도 동일한 동작을 수행할 수 있다. 즉, N 비트(N은 4이상의 자연수)의 데이터를 메모리 셀에 저장하는 경우, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 내지 제 (2N-1) 프로그램 상태 중 어느 하나의 상태를 갖게 되며, 위와 같은 반도체 메모리 장치에도 동일한 프리 프로그램 동작을 수행할 수 있다.
도 16은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 17에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 18에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 18에서, 도 17을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 16 및 도 17을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (20)

  1. N 비트의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 - N은 1보다 큰 정수 - ;
    상기 메모리 셀 어레이 내 상기 메모리 셀들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 메모리 셀들 중 프로그램 대상이 되는 메모리 셀들에 대한 프로그램 동작 시, 가장 높은 프로그램 상태로 프로그램 될 메모리 셀들에 대해 미리 결정된 값에 기초하여 프리 프로그램을 진행하고, 상기 프리 프로그램 이후에 상기 프로그램 대상이 되는 메모리 셀들에 대한 메인 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어하는 제어 로직을 포함하는, 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 2 비트의 데이터를 각각 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나의 상태를 갖게 되며,
    상기 제어 로직은 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 2 비트의 데이터를 각각 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나의 상태를 갖게 되며,
    상기 제어 로직은 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하고, 상기 제 3 기준 전압보다 작은 값을 갖는 제 2 기준 전압에 기초하여 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 2 비트의 데이터를 각각 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나의 상태를 갖게 되며,
    상기 제어 로직은 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하고, 상기 제 3 기준 전압보다 작은 값을 갖는 제 2 기준 전압에 기초하여 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하며, 상기 제 2 기준 전압보다 작은 값을 갖는 제 1 기준 전압에 기초하여 상기 제 1 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    프리 프로그램 이후에 상기 제어 로직은 상기 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태에 각각 대응하는 제 1 검증 전압, 제 2 검증 전압 및 제 3 검증 전압에 기초하여 상기 프로그램 대상이 되는 메모리 셀들에 대한 메인 프로그램을 진행하고,
    상기 제 3 기준 전압은 상기 제 3 검증 전압보다 작은 값을 갖는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  6. 제 3 항에 있어서,
    프리 프로그램 이후에 상기 제어 로직은 상기 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태에 각각 대응하는 제 1 검증 전압, 제 2 검증 전압 및 제 3 검증 전압에 기초하여 상기 프로그램 대상이 되는 메모리 셀들에 대한 메인 프로그램을 진행하고,
    상기 제 3 기준 전압은 상기 제 3 검증 전압보다 작은 값을 가지며, 상기 제 2 기준 전압은 상기 제 2 검증 전압보다 작은 값을 갖는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  7. 제 4 항에 있어서,
    프리 프로그램 이후에 상기 제어 로직은 상기 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태에 각각 대응하는 제 1 검증 전압, 제 2 검증 전압 및 제 3 검증 전압에 기초하여 상기 프로그램 대상이 되는 메모리 셀들에 대한 메인 프로그램을 진행하고,
    상기 제 3 기준 전압은 상기 제 3 검증 전압보다 작은 값을 갖고, 상기 제 2 기준 전압은 상기 제 2 검증 전압보다 작은 값을 가지며, 상기 제 1 기준 전압은 상기 제 1 검증 전압보다 작은 값을 갖는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  8. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 3 비트의 데이터를 각각 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 내지 제 7 프로그램 상태 중 어느 하나의 상태를 갖게 되며,
    상기 제어 로직은 제 7 기준 전압에 기초하여 상기 제 7 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 N은 4 이상의 정수이고, 상기 메모리 셀들은 프로그램 동작에 의해, 소거 상태, 제 1 내지 제 (2N-1) 프로그램 상태 중 어느 하나의 상태를 갖게 되며,
    상기 제어 로직은 적어도 상기 제 (2N-1) 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프리 프로그램을 진행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  10. N 비트의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 프로그램 방법으로서 - N은 1보다 큰 정수 - ,
    프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계;
    결정된 상기 프리 프로그램의 대상이 되는 프로그램 상태 및 프리 프로그램 기준 전압에 기초하여, 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계; 및
    상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계를 포함하고,
    프리 프로그램의 대상이 되는 상기 적어도 하나의 프로그램 상태는 가장 높은 프로그램 상태를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  11. 제 10 항에 있어서,
    상기 복수의 메모리 셀들은 2 비트의 데이터를 각각 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나의 상태를 갖게 되며,
    상기 프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계에서는, 상기 제 3 프로그램 상태를 상기 프리 프로그램의 대상으로 결정하고, 제 3 기준전압을 프리 프로그램 기준 전압으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계에서는, 상기 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하고,
    상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계에서는, 상기 제 1, 제 2 및 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 각 프로그램 상태에 상응하는 제 1, 제 2 및 제 3 검증 전압들에 기초하여 프로그램하는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  13. 제 10 항에 있어서,
    상기 복수의 메모리 셀들은 2 비트의 데이터를 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나의 상태를 갖게 되며,
    상기 프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계에서는, 상기 제 3 프로그램 상태 및 상기 제 2 프로그램 상태를 상기 프리 프로그램의 대상으로 결정하고, 제 3 기준 전압 및 상기 제 3 기준 전압보다 작은 값을 갖는 제 2 기준 전압을 상기 프리 프로그램 기준 전압으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  14. 제 13 항에 있어서,
    상기 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계는:
    상기 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계; 및
    상기 제 2 기준 전압에 기초하여 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계를 포함하고,
    상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계에서는, 상기 제 1, 제 2 및 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 각 프로그램 상태에 상응하는 제 1, 제 2 및 제 3 검증 전압들에 기초하여 프로그램하는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  15. 제 13 항에 있어서,
    상기 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계는:
    상기 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계; 및
    상기 제 2 기준 전압에 기초하여 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들 및 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계를 포함하고,
    상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계에서는, 상기 제 1, 제 2 및 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 각 프로그램 상태에 상응하는 제 1, 제 2 및 제 3 검증 전압들에 기초하여 프로그램하는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  16. 제 10 항에 있어서,
    상기 복수의 메모리 셀들은 2 비트의 데이터를 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태 및 제 3 프로그램 상태 중 어느 하나의 상태를 갖게 되며,
    상기 프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계에서는, 상기 제 3 프로그램 상태, 상기 제 2 프로그램 상태 및 상기 제 1 프로그램 상태를 상기 프리 프로그램의 대상으로 결정하고, 제 3 기준 전압, 상기 제 3 기준 전압보다 작은 값을 갖는 제 2 기준 전압, 및 상기 제 2 기준 전압보다 작은 값을 갖는 제 1 기준 전압을 상기 프리 프로그램 기준 전압으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  17. 제 16 항에 있어서,
    상기 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계는:
    상기 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계;
    상기 제 2 기준 전압에 기초하여 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계; 및
    상기 제 1 기준 전압에 기초하여 상기 제 1 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계를 포함하고,
    상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계에서는, 상기 제 1, 제 2 및 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 각 프로그램 상태에 상응하는 제 1, 제 2 및 제 3 검증 전압들에 기초하여 프로그램하는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  18. 제 16 항에 있어서,
    상기 프로그램 대상인 메모리 셀들 중 적어도 일부를 프리 프로그램하는 단계는:
    상기 제 3 기준 전압에 기초하여 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계;
    상기 제 2 기준 전압에 기초하여 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들 및 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계; 및
    상기 제 1 기준 전압에 기초하여 상기 제 1 프로그램 상태로 프로그램 될 메모리 셀들, 상기 제 2 프로그램 상태로 프로그램 될 메모리 셀들 및 상기 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 프리 프로그램하는 단계를 포함하고,
    상기 프로그램 대상인 메모리 셀들을 메인 프로그램하는 단계에서는, 상기 제 1, 제 2 및 제 3 프로그램 상태로 프로그램 될 메모리 셀들을 각 프로그램 상태에 상응하는 제 1, 제 2 및 제 3 검증 전압들에 기초하여 프로그램하는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  19. 제 10 항에 있어서,
    상기 복수의 메모리 셀들은 3 비트의 데이터를 각각 저장하고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 내지 제 7 프로그램 상태 중 어느 하나의 상태를 갖게 되며,
    상기 프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계에서는, 상기 제 7 프로그램 상태를 상기 프리 프로그램의 대상으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  20. 제 10 항에 있어서,
    상기 N은 4 이상의 정수이고, 상기 메모리 셀들은 프로그램 동작에 의해 소거 상태, 제 1 내지 제 (2N-1) 프로그램 상태 중 어느 하나의 상태를 갖게 되며,
    상기 프리 프로그램의 대상이 되는 적어도 하나의 프로그램 상태 및 상기 프리 프로그램의 기준이 되는 적어도 하나의 프리 프로그램 기준 전압을 결정하는 단계에서는, 상기 제 (2N-1) 프로그램 상태를 상기 프리 프로그램의 대상으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
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