KR20210070107A - 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 개선된 캐시 프로그램 동작 성능을 갖는 메모리 장치는 문턱 전압을 기초로 구분되는 제1 내지 제n 프로그램 상태(단, n은 1보다 큰 자연수) 중 어느 하나의 프로그램 상태로 프로그램되는 복수의 메모리 셀들, 복수의 메모리 셀들 중 선택된 메모리 셀과 연결된 비트라인으로부터 센싱된 데이터를 저장하는 센싱 래치 및 선택된 메모리 셀에 저장될 데이터들을 임시로 저장하는 복수의 데이터 래치들을 포함하고, 복수의 데이터 래치들 중 어느 하나의 데이터 래치는, 제1 내지 제n 프로그램 상태 중 임계 프로그램 상태에 대한 검증 동작이 패스될 때까지 제1 내지 제n 프로그램 상태의 검증 동작에 대한 결과 정보를 저장하고, 센싱 래치는, 임계 프로그램 상태에 대한 검증 동작이 패스된 이후 검증 동작에 대한 결과 정보를 저장한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트 폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 개선된 캐시 프로그램 동작 성능을 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 문턱 전압을 기초로 구분되는 제1 내지 제n 프로그램 상태(단, n은 1보다 큰 자연수) 중 어느 하나의 프로그램 상태로 프로그램되는 복수의 메모리 셀들, 복수의 메모리 셀들 중 선택된 메모리 셀과 연결된 비트라인으로부터 센싱된 데이터를 저장하는 센싱 래치 및 선택된 메모리 셀에 저장될 데이터들을 임시로 저장하는 복수의 데이터 래치들을 포함하고, 복수의 데이터 래치들 중 어느 하나의 데이터 래치는, 제1 내지 제n 프로그램 상태 중 임계 프로그램 상태에 대한 검증 동작이 패스될 때까지 제1 내지 제n 프로그램 상태의 검증 동작에 대한 결과 정보를 저장하고, 센싱 래치는, 임계 프로그램 상태에 대한 검증 동작이 패스된 이후 검증 동작에 대한 결과 정보를 저장한다.
본 발명의 실시 예에 따른 메모리 장치는 문턱 전압을 기초로 구분되는 제1 내지 제n 프로그램 상태(단, n은 1보다 큰 자연수) 중 어느 하나의 프로그램 상태로 프로그램되는 복수의 메모리 셀들, 선택된 메모리 셀과 연결된 비트라인으로부터 센싱된 센싱 데이터를 저장하는 센싱 래치, 복수의 메모리 셀들 중 선택된 메모리 셀에 저장될 프로그램 데이터를 임시로 저장하는 데이터 래치들 및 제1 내지 제n 프로그램 상태 중 임계 프로그램 상태에 대한 검증 동작이 패스될 때까지, 제1 내지 상기 임계 프로그램 상태의 검증 동작에 대한 결과 정보를 데이터 래치들 중의 어느 하나의 데이터 래치에 저장하고, 임계 프로그램 상태에 대한 검증 동작이 패스된 이후에 수행되는 검증 동작에 대한 결과 정보를 센싱 래치에 저장하는 제어로직을 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 제1 내지 제n 프로그램 상태(단, n은 1보다 큰 자연수)의 검증 동작에 대한 결과 정보를 복수의 데이터 래치들 중 어느 하나의 데이터 래치에 저장하는 단계, 제1 내지 제n 프로그램 상태 중 임계 프로그램 상태에 대한 검증 동작이 패스되었는지 판단하는 단계 및 판단 결과를 기초로, 임계 프로그램 상태에 대한 검증 동작이 패스된 이후 검증 동작에 대한 결과 정보를 센싱 래치에 저장하는 단계를 포함한다.
본 기술에 따른 메모리 장치 및 그 동작 방법은 개선된 캐시 프로그램 동작 성능을 제공한다.
도 1은 스토리지 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4은 도 3의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 6은 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 7은 메모리 셀의 프로그램 상태를 설명하기 위한 도면이다.
도 8은 프로그램 동작 시 선택된 워드라인에 인가되는 전압을 설명하기 위한 도면이다.
도 9는 캐시 프로그램 동작을 설명하기 위한 도면이다.
도 10은 프로그램 루프를 설명하기 위한 도면이다.
도 11은 메모리 셀이 제7 프로그램 상태로 프로그램되는 과정을 설명하기 위한 도면이다.
도 12는 페이지 버퍼를 설명하기 위한 도면이다.
도 13은 프로그램 동작 제어부를 설명하기 위한 도면이다.
도 14는 실시 예에 따른 래치 간 데이터 이동을 설명하기 위한 도면이다.
도 15는 본 발명의 실시 예에 따라 제1 래치를 제어하는 방법을 설명하기 위한 도면이다.
도 16은 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 17은 제6 프로그램 상태에 대한 검증 동작이 패스된 이후의 프로그램 동작을 설명하기 위한 도면이다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 스토리지 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다.
스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 복수의 메모리 다이들을 포함할 수 있다. 복수의 메모리 다이들 각각은 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 선택된 영역을 엑세스 한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미한다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 복수의 메모리 다이들을 포함할 수 있다. 각 메모리 다이는 적어도 하나의 메모리 셀 어레이를 포함할 수 있다. 복수의 메모리 다이들은 다이 인터리빙(Die Interleaving) 동작, 채널 인터리빙 동작, 웨이 인터리빙 동작 또는 플레인 인터리빙 동작을 통해 제어될 수 있다.
본 발명의 실시 예에서, 메모리 장치(100)는 페이지 버퍼 그룹(123) 및 프로그램 동작 제어부(131)를 포함할 수 있다.
페이지 버퍼 그룹(123)은 메모리 장치(100)에 포함된 메모리 셀에 프로그램될 프로그램 데이터를 임시로 저장하거나, 메모리 셀과 연결된 비트라인에 프리차지될 전위를 결정하는 프리차지 데이터를 저장하거나, 메모리 셀에 저장된 데이터를 센싱하고 센싱된 데이터를 저장할 수 있다. 페이지 버퍼 그룹(123)은 캐시 프로그램 동작을 위해 다음 페이지에 프로그램될 데이터를 임시로 저장할 수 있다. 구체적으로, 현재 페이지에 데이터가 프로그램되는 도중, 다음 페이지에 프로그램될 데이터를 임시로 저장할 수 있다. 현재 페이지는 선택된 워드라인에 연결된 메모리 셀들일 수 있다. 다음 페이지는 다음에 선택되는 워드라인에 연결된 메모리 셀들일 수 있다.
프로그램 동작 제어부(131)는 페이지 버퍼 그룹(123)에 임시로 저장된 데이터가 메모리 장치(100)에 프로그램되도록 페이지 버퍼 그룹(123) 및 주변 회로(미도시)를 제어할 수 있다.
프로그램 동작 제어부(131)는 선택된 워드라인에 연결된 메모리 셀들의 프로그램 상태를 확인하고, 확인된 프로그램 상태에 따라 다음에 선택될 워드라인에 연결된 메모리 셀들에 저장될 데이터가 페이지 버퍼 그룹(123)에 입력되도록 주변 회로(미도시)를 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 펌웨어(FW)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)에 캐시 프로그램 커맨드(cache program command)를 제공할 수 있다. 메모리 장치(100)는 캐시 프로그램 커맨드(cache program command)를 수신하면, 프로그램 동작 제어부(131)는 현재 페이지에 데이터가 프로그램되는 도중 다음 페이지에 프로그램될 데이터가 페이지 버퍼 그룹(123)에 저장되도록 페이지 버퍼 그룹(123)을 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 다이는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 셀 어레이(110)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 셀 어레이(110)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직 (130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다. 본 발명에 따른 실시 예에서, 패스 또는 페일 신호(PASS 또는 FAIL), 즉 검증 정보는 페이지 버퍼 그룹(123)에 임시로 저장될 수 있다. 프로그램 동작 제어부(131)는 검증 정보를 기초로 프로그램 동작을 수행할 수 있다. 실시 예에서, 프로그램 동작 제어부(131)는 패스 또는 페일 신호(PASS 또는 FAIL) 신호에 응답하여, 메모리 셀의 프로그램 상태를 결정할 수 있다. 예를 들어, 메모리 셀이 트리플 레벨 셀(Triple Level Cell, TLC)로 동작하는 경우, 프로그램 동작 제어부(131)는 메모리 셀의 프로그램 상태가 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1 내지 P7) 중 어느 하나인지 여부를 결정할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 내지 도 6을 참조하여 더 상세히 설명된다.
도 4은 도 3의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 블록(BLKi)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
또한 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 5에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제 n 메모리 셀들(MC1~MCn)은 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 6은 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6을 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 6의 메모리 블록(BLKb)은 도 5의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 7은 메모리 셀의 프로그램 상태를 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 셀은 문턱 전압에 따라 소거 상태(E) 또는 7개의 프로그램 상태(P1 내지 P7)로 프로그램될 수 있다. 설명의 편의를 위해, 본 발명의 메모리 셀은 1개의 소거 상태 및 7개의 프로그램 상태로 프로그램될 수 있는 트리플 레벨 셀(Triple Level Cell, TLC)로 도시되었으나, 실시 예는 이에 제한되지 않을 수 있다. 예를 들어, 메모리 셀은 멀티 레벨 셀(Multi Level Cell, MLC), 싱글 레벨 셀(Single Level Cell, SLC), 쿼드 레벨 셀(Quad Level Cell, QLC) 등일 수 있다. 설명의 편의를 위해 소거 상태와 프로그램 상태를 구분하였으나, 소거 상태는 제0 프로그램 상태(P0)로 표현할 수 있다. 따라서, 소거 상태(E)와 7개의 프로그램 상태(P1 내지 P7)는 프로그램 상태들로 표현될 수도 있다.
선택된 워드라인에 연결된 메모리 셀들은 소거 상태(E) 또는 7개의 프로그램 상태(P1 내지 P7) 중 어느 하나의 상태에 포함된 문턱 전압을 가질 수 있다. 즉, 메모리 셀들은 소거 상태(E) 또는 7개의 프로그램 상태(P1 내지 P7) 중 어느 하나의 상태에 포함된 문턱 전압을 갖도록 프로그램될 수 있다. 프로그램 동작이 수행되기 전에 메모리 셀들은 소거 상태(E)일 수 있다. 프로그램 동작 시, 소거 상태(E)인 메모리 셀들은 선택된 워드라인에 프로그램 전압이 인가됨에 따라 7개의 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램될 수 있다.
인접하는 프로그램 상태들은 메인 검증 전압 및 프리 검증 전압으로 구분될 수 있다. 예를 들어, 소거 상태(E)와 제1 프로그램 상태(P1)는 제1 프리 검증 전압(Vpvf1) 및 제1 메인 검증 전압(Vvf1)에 의해 구분될 수 있다. 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)는 제2 프리 검증 전압(Vpvf2) 및 제2 메인 검증 전압(Vvf2)에 의해 구분될 수 있다. 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)는 제3 프리 검증 전압(Vpvf3) 및 제3 메인 검증 전압(Vvf3)에 의해 구분될 수 있다. 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)는 제4 프리 검증 전압(Vpvf4) 및 제4 메인 검증 전압(Vvf4)에 의해 구분될 수 있다. 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)는 제5 프리 검증 전압(Vpvf5) 및 제5 메인 검증 전압(Vvf5)에 의해 구분될 수 있다. 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)는 제6 프리 검증 전압(Vpvf6) 및 제6 메인 검증 전압(Vvf6)에 의해 구분될 수 있다. 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)는 제7 프리 검증 전압(Vpvf7) 및 제7 메인 검증 전압(Vvf7)에 의해 구분될 수 있다.
프리 검증 전압과 메인 검증 전압은 비트라인에 프리차지되는 전위 레벨 또는 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 결정하는 데 사용될 수 있다. 예를 들어, 제1 프리 검증 전압 및 제1 메인 검증 전압에 의해 메모리 셀의 문턱 전압은 3가지 상태로 구분될 수 있다. 즉, 메모리 셀의 문턱 전압은 제1 프리 검증 전압보다 낮은 제1 상태, 제1 프리 검증 전압보다 크고 제1 메인 검증 전압보다 낮은 제2 상태 및 제1 메인 검증 전압보다 큰 제3 상태로 구분될 수 있다.
문턱 전압이 제1 상태인 메모리 셀은, 문턱 전압이 제2 상태 또는 제3 상태인 메모리 셀보다 더 높은 레벨의 프로그램 전압을 사용하여 프로그램될 수 있다. 또는, 문턱 전압이 제1 상태인 메모리 셀과 연결된 비트라인은, 문턱 전압이 제2 상태 또는 제3 상태인 메모리 셀과 연결된 비트라인보다 더 높은 레벨의 전압으로 프리차지될 수 있다.
문턱 전압이 제2 상태인 메모리 셀은, 문턱 전압이 제1 상태인 메모리 셀 보다 더 낮고, 문턱전압이 제3 상태인 메모리 셀보다 더 높은 레벨의 프로그램 전압을 사용하여 프로그램될 수 있다. 또는, 문턱 전압이 제2 상태인 메모리 셀과 연결된 비트라인은, 문턱 전압이 제1 상태인 메모리 셀과 연결된 비트라인보다 낮고, 문턱전압이 제3 상태인 메모리 셀과 연결된 비트라인보다 더 높은 레벨의 전압으로 프리차지될 수 있다.
도 7에 도시된 프로그램 방법은 하나의 소거 상태(E)에서 7개의 프로그램 상태(P1 내지 P7)를 형성할 수 있다. 도 7에 도시된 프로그램 상태들은 도 8에 도시된 제1 내지 제M 프로그램 루프를 포함하는 프로그램 동작이 1회 수행되는 동안에 형성될 수 있다.
도 8은 프로그램 동작 시 선택된 워드라인에 인가되는 전압을 설명하기 위한 도면이다.
도 8을 참조하면, 도 7의 프로그램 상태를 형성하기 위한 프로그램 동작은 M개의 프로그램 루프를 포함할 수 있다. 각 프로그램 루프는 선택된 워드라인에 프로그램 전압을 인가하는 동작 및 선택된 워드라인에 검증 전압을 인가하는 동작을 포함할 수 있다. 프로그램 전압을 인가하는 동작은 프로그램(program) 구간에 포함될 수 있고, 검증 전압을 인가하는 동작은 검증(verify) 구간에 포함될 수 있다. 예를 들어, 제1 프로그램 루프는 제1 프로그램 전압(Vpgm1) 및 복수의 메인 검증 전압들(Vvf1 내지 Vvf7)을 선택된 워드라인에 인가하는 동작을 포함할 수 있다. 설명의 편의를 위해 메 프로그램 루프에서 7개의 메인 검증 전압이 인가되는 것으로 도시하였으나, 검증 전압의 개수는 이에 제한되지 않고, 서로 다른 메인 검증 전압 및 프리 검증 전압이 인가될 수 있다.
프로그램 루프가 순차적으로 수행됨에 따라 프로그램 전압은 스텝 전압(ΔVpgm)만큼 상승할 수 있다. 예를 들어, 제2 프로그램 루프에서 선택된 워드라인에 인가되는 제2 프로그램 전압(Vpgm2)은 제1 프로그램 전압(Vpgm1)보다 스텝 전압(ΔVpgm)만큼 클 수 있다. 설명의 편의를 위해, 스텝 전압은 고정적인 것으로 도시되었으나, 스텝 전압은 동적으로 변경될 수 있다.
M개의 프로그램 루프가 진행되는 도중 목표 프로그램 상태에 도달한 메모리 셀은, 더 이상 프로그램이 진행되지 않도록 프로그램 금지(inhibit) 상태가 될 수 있다. 후속 프로그램 루프가 진행되더라도 프로그램 금지 상태가된 메모리 셀의 문턱 전압은 유지될 수 있다. 예를 들어, 제2 프로그램 루프에서 목표 프로그램 상태인 제2 프로그램 상태(P2)로 프로그램이 완료된 메모리 셀은, 제3 프로그램 루프 시 프로그램 금지 상태가 될 수 있다. 실시 예에서, 목표 프로그램 상태에 도달한 메모리 셀의 비트라인을 프로그램 금지 전압으로 프리차지할 수 있다. 비트라인이 프로그램 금지 전압으로 프리차지되면, 메모리 셀의 채널은 프로그램 전압에 의해 셀프 부스팅되고 메모리 셀이 프로그램되지 않을 수 있다.
도 9는 캐시 프로그램 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 셀 어레이(110)에 포함된 복수의 페이지들은 순차적으로 프로그램될 수 있다. 예를 들어, N 번째 페이지 및 N+1 번째 페이지는 차례로 프로그램될 수 있다. 복수의 페이지들은 페이지 버퍼 그룹(123)에 임시로 저장된 데이터에 따라 프로그램될 수 있다. 예를 들어, 페이지 버퍼 그룹(123)에 임시로 저장된 N 번째 페이지 데이터가 메모리 셀 어레이(110)에 포함된 N 번째 페이지에 프로그램될 수 있다.
캐시 프로그램 동작 시, N 번째 페이지 데이터가 N 번째 페이지에 프로그램되는 동안, N+1 번째 데이터가 페이지 버퍼 그룹(123)에 입력될 수 있다.
N 번째 페이지 데이터가 N 번째 페이지에 프로그램되면, 페이지 버퍼 그룹(123)에 임시로 저장된 N+1 번째 페이지 데이터는 N+1 번째 페이지에 프로그램될 수 있다. 캐시 프로그램 동작 시, N+1 번째 페이지 데이터가 N+1 번째 페이지에 프로그램되는 동안, N+2 번째 데이터가 페이지 버퍼 그룹(123)에 입력될 수 있다.
메모리 셀 어레이(110)에 데이터가 프로그램되는 동안, 다음 페이지에 프로그램될 데이터가 페이지 버퍼 그룹(123)에 입력되므로 전체 페이지에 데이터를 프로그램하는 프로그램 시간이 감소될 수 있다.
도 10은 프로그램 루프를 설명하기 위한 도면이다.
도 10을 참조하면, 프로그램 루프는 프리차지(pre-charge) 구간, 프로그램(program) 구간 및 검증(verify) 구간을 포함할 수 있다.
프리차지(pre-charge) 구간은 비트라인에 프리차지 전압을 인가하는 구간일 수 있다. 프리차지 전압은 프로그램 허용 전압 또는 프로그램 금지 전압일 수 있다. 프로그램 허용 전압은 0V일 수 있고, 프로그램 금지 전압은 전원 전압(Vcc)일 수 있다. 프리차지 전압은 프로그램 허용 전압보다 크고, 프로그램 금지 전압보다 낮은 레벨의 더블 프로그램 전압일 수 있다.
프로그램(program) 구간은 선택된 메모리 셀의 문턱 전압이 목표 프로그램 상태에 포함되도록 워드라인에 동작 전압을 인가하는 구간일 수 있다. 프로그램(program) 구간은 선택된 메모리 셀의 프로그램 상태를 목표 프로그램 상태로 만들기 위한 구간일 수 있다. 프로그램(program) 구간은 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하고, 선택되지 않은 워드라인에 패스 전압(Vpass)을 인가하는 구간일 수 있다.
검증(verify) 구간은 프로그램(program) 구간 이후, 선택된 메모리 셀의 프로그램 상태가 목표 프로그램 상태에 도달했는지 여부를 검증하는 구간일 수 있다. 검증(verify) 구간은 비트라인을 센싱하는 구간을 포함할 수 있다. 검증(verify) 구간에서 센싱 회로(126)는 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 센싱 회로(126)는 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전류와 기준 전류를 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수도 있다. 센싱 전압(VPB)과 기준 전압을 비교하는 것으로 설명하였으나, 센싱 전류(IPB)와 기준 전류를 비교하여 패스 신호(PASS) 또는 페일(FAIL) 신호를 출력할 수도 있다. 제6 프로그램 상태(P6)에 대한 검증 동작이 패스된 이후, 검증(verify) 구간은 비트라인으로부터 센싱된 데이터를 저장하는 구간일 수 있다.
도 10에 도시된 바와 같이, 제K 프로그램 루프 이전에 제6 프로그램 상태(P6)에 대한 검증이 패스된 경우, 제K 프로그램 루프 이후의 프로그램 루프들은 제7 프로그램 상태(P7)를 형성하기 위한 프로그램 루프일 수 있다. 목표 프로그램 상태가 제6 프로그램 상태(P6)인 메모리 셀들은 프로그램 금지 상태가 되고, 제K 프로그램 루프부터 프로그램되지 않을 수 있다. 예를 들어, 제K 프로그램 루프의 프리차지 구간에서, 목표 프로그램 상태인 제 6 프로그램 상태(P6)에 도달한 메모리 셀의 비트라인에 전원 전압(Vcc)이 인가됨으로써, 제 6 프로그램 상태(P6)에 도달한 메모리 셀은 프로그램 금지(inhibit) 상태가 될 수 있다.
목표 프로그램 상태가 제7 프로그램 상태(P7)인 메모리 셀들은 프로그램 허용 상태가 되고, 제K 프로그램 루프부터 프로그램될 수 있다. 예를 들어, 제K 프로그램 루프의 프리차지 구간에서, 목표 프로그램 상태인 제7 프로그램 상태(P7)인 메모리 셀의 비트라인에 그라운드 전압(GND) 또는 0V가 인가됨으로써, 목표 프로그램 상태인 제7 프로그램 상태(P7)인 메모리 셀이 프로그램될 수 있다.
도 11은 메모리 셀이 제7 프로그램 상태로 프로그램되는 과정을 설명하기 위한 도면이다.
도 11을 참조하면, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스되면, 목표 프로그램 상태가 소거 상태(E) 내지 제6 프로그램 상태(P6)인 메모리 셀들은 다음 프로그램 루프에서 프로그램되지 않도록 제어될 수 있다. 예를 들어, 목표 프로그램 상태가 소거 상태(E) 내지 제6 프로그램 상태(P6)인 메모리 셀들의 비트라인은 프리차지(pre-charge) 구간에서 프로그램 금지 전압으로 프리차지됨으로써 제K 프로그램 루프에서 프로그램되지 않을 수 있다.
목표 프로그램 상태가 제7 프로그램 상태(P7)인 메모리 셀들은 제K 프로그램 루프부터 프로그램될 수 있다. 예를 들어, 목표 프로그램 상태가 제7 프로그램 상태(P7)인 메모리 셀들의 비트라인은 프리차지(pre-charge) 구간에서 프로그램 허용 전압으로 프리차지될 수 있다.
도 11에 도시된 바와 같이, 제1 메모리 셀(a), 제2 메모리 셀(b) 및 제3 메모리 셀(c)은 목표 프로그램 상태가 제7 프로그램 상태(P7)일 수 있다. 제1 메모리 셀(a)은 제2 메모리 셀(b) 및 제3 메모리 셀(c)보다 문턱 전압이 낮으므로, 제 K 프로그램 루프 및 제K+1 프로그램 루프가 진행된 이후에 제7 프로그램 상태(P7)에 도달할 수 있다. 제7 프로그램 상태(P7)에 도달한 제1 메모리 셀(a)은 프로그램 금지 상태가될 수 있다. 제2 메모리 셀(b)은 제K 프로그램 루프의 프로그램 구간이 진행된 이후에 제7 프로그램 상태(P7)에 도달하고, 프로그램 금지(inhibit) 상태가 될 수 있다. 프로그램 금지 상태가 되는 경우, 다음 프로그램 루프에서 비트라인에 프로그램 금지(inhibit) 전압이 인가될 수 있다. 프로그램 금지 전압은 전원 전압(Vcc)일 수 있다. 제3 메모리 셀(c)은 이미 제7 프로그램 상태(P7)로 프로그램되었으므로, 제K 프로그램 루프 이전에 프로그램 금지 상태가 될 수 있다. 프로그램 동작 제어부(131)는 제2 메모리 셀(b)을 프로그램할 때보다 더 높은 레벨의 프로그램 전압을 사용하여 제1 메모리 셀(a)을 프로그램할 수 있다. 또는, 프로그램 동작 제어부(131)는 제2 메모리 셀(b)을 프로그램할 때보다 더 높은 레벨의 비트라인 프리차지 전압을 사용하여 제1 메모리 셀(a)을 프로그램할 수 있다.
도 12는 페이지 버퍼를 설명하기 위한 도면이다.
도 12를 참조하면, 페이지 버퍼(910)는 제1 래치(901), 제2 래치(902), 제3 래치(903), 제4 래치(904) 및 프리차지 회로(905)를 포함할 수 있다. 페이지 버퍼(910)는 도 2에 도시된 페이지 버퍼 그룹(123)에 포함된 복수의 페이지 버퍼들(PB1 내지 PBn) 중 어느 하나일 수 있다.
페이지 버퍼(910)는 비트라인(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼(910)는 프로그램 동작 시 프로그램 동작 제어부(131)의 제어에 응답하여 동작할 수 있다. 구체적으로 페이지 버퍼(910)는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 페이지 버퍼(910)는 데이터 라인들(DL)을 통해 컬럼 디코더(124)와 데이터를 주고받을 수 있다.
제1 래치(901)는 비트라인을 프리차지되는 전압을 결정하는 데 사용되는 프리차지 데이터 또는 비트라인으로부터 센싱되는 센싱된 데이터를 저장할 수 있다. 제2 래치(902) 내지 제4 래치(904)는 비트라인(BL)과 연결된 메모리 셀에 프로그램될 데이터를 임시로 저장할 수 있다. 예를 들어, 제2 래치(902)는 MSB 비트, 제3 래치(903)는 CSB 비트, 제4 래치(904)는 LSB 비트를 임시로 저장할 수 있다. 제4 래치(904)는 데이터라인(DL)과 연결되어 있으므로, 외부로부터 데이터를 입력받을 수 있다.
제1 래치(901)에서, 비트라인(BL)으로부터 센싱된 데이터는 센싱 회로(126)에 전달될 수 있다. 센싱된 데이터는 센싱 전압(VPB) 또는 센싱 전류(IPB)일 수 있다. 센싱 회로(126)는 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼(910)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 검증 정보를 출력할 수 있다. 검증 정보는 패스 신호(PASS) 또는 페일 신호(FAIL)일 수 있다. 검증 정보는 제2 래치(902) 내지 제4 래치(904) 중 어느 하나에 저장될 수 있다. 프로그램 동작 제어부(131)는 검증 정보를 기반으로 비트라인을 프리차지할지 여부를 결정할 수 있다. 제6 프로그램 상태(P6)에 대한 검증 동작이 패스되면, 프로그램 동작 제어부(131)는 제1 래치(901)로 센싱된 데이터를 기반으로 비트라인을 프리차지할지 여부를 결정할 수 있다.
프리차지 회로(905)는 프로그램 동작 제어부(131)의 제어에 따라 비트라인을 프로그램 허용 전압 또는 프로그램 금지 전압 중 어느 하나의 전압으로 프리차지할 수 있다. 또는, 프리차지 회로(905)는 더블 프로그램 전압으로 프리차지할 수 있다.
본 발명에 따른 프로그램 동작 제어부(131)는 도 8에 도시된 제1 내지 제M 프로그램 루프를 포함하는 1회의 프로그램 동작을 통해, 소거 상태(E) 또는 7개의 프로그램 상태들(P1 내지 P7)을 형성할 수 있다. 프로그램 동작이 수행되는 동안, 페이지 버퍼(910)는 MSB 비트, CSB 비트 및 LSB 비트를 모두 저장하고 있을 수 있다. 예를 들어, 제2 래치(902)는 MSB 비트, 제3 래치(903)는 CSB 비트, 제4 래치(904)는 LSB 비트를 저장할 수 있다. 제2 래치(902) 내지 제4 래치(904)가 각각 저장하는 비트는 이에 제한되지 않는다.
그러나, 미리 정해진 프로그램 상태에 대한 검증 동작이 패스된 경우, MSB 비트, CSB 비트 또는 LSB 비트 중 적어도 하나가 페이지 버퍼(910)에 저장되지 않아도 메모리 셀은 다음 프로그램 상태로 프로그램될 수 있다. 예를 들어, 제5 프로그램 상태(P5)에 대한 검증 동작이 패스된 경우, 페이지 버퍼(910)에 LSB 비트가 저장되어 있지 않더라도, 메모리 셀은 제6 프로그램 상태(P6) 내지 제7 프로그램 상태(P7)로 프로그램될 수 있다. 또는, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스된 경우, 페이지 버퍼(910)에 CSB 비트가 저장되어 있지 않더라도, 메모리 셀은 제7 프로그램 상태(P7)로 프로그램될 수 있다.
프로그램 상태를 형성하기 위해 제2 래치(902) 내지 제4 래치(904)에 저장된 비트들 중 적어도 하나가 필요하지 않은 경우, 필요하지 않은 비트가 저장된 래치에는 다음 페이지에 저장될 비트가 입력될 수 있다.
예를 들어, 제5 프로그램 상태(P5)에 대한 검증 동작이 패스된 경우, 제4 래치(904)에 저장된 LSB 비트 대신에 다음 페이지에 저장될 LSB 비트가 입력될 수 있다. 제4 래치(904)에 입력된 다음 페이지의 LSB 비트는 제2 래치(902) 또는 제3 래치(903)로 이동될 수 있다. 즉, 제4 래치(904)는 데이터라인(DL)을 통해 외부로부터 데이터를 입력받을 수 있으므로, 제4 래치(904)에 입력된 LSB 비트가 다른 래치로 이동된 이후에, 제4 래치(904)로 또 다른 비트가 입력될 수 있다.
또한, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스된 경우, 제2 래치(902)에 저장된 CSB 비트 대신에 다음 페이지에 저장될 CSB 비트가 입력될 수 있다. 구체적으로, 제4 래치(904)에 입력된 LSB 비트는 제1 래치(901)로 이동되고, 제4 래치(904)에 다음 페이지의 CSB 비트가 입력될 수 있다. 설명의 편의를 위해, 제4 래치(904)에 저장된 LSB 비트 대신에 다음 페이지에 저장될 LSB 비트가 입력되고, 제2 래치(902)에 저장된 CSB 비트 대신에 다음 페이지에 저장될 CSB 비트가 입력되는 것으로 설명하였으나, LSB 비트, CSB 비트 또는 MSB 비트 중 다음 프로그램 상태를 형성하기 위해 필요하지 않은 비트가 래치에서 제거되고, 다음 페이지에 저장될 비트가 입력될 수 있다.
프로그램 루프는 검증 정보를 기반으로 수행되므로, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스되더라도, 검증 정보가 페이지 버퍼(910)에 저장되어야 한다. 따라서, 제2 래치(902)에 다음 페이지의 LSB 비트가 저장되고, 제4 래치(904)에 다음 페이지의 CSB 비트가 저장되더라도, 검증 정보가 제3 래치(903)에 저장되어 있는 경우, 페이지 버퍼(910)에는 다음 페이지의 MSB 비트가 저장될 수 없다. 실시 예에 따른 제1 래치(901)는 제3 래치(903)로부터 검증 정보를 전달받을 수 있다. 실시 예에 따른 프로그램 동작 제어부(131)는 제1 래치(901)에 전달된 검증 정보를 기초로 프리차지 구간, 프로그램 구간 및 검증 구간에 대응되는 동작을 수행할 수 있다.
설명의 편의를 위해 도시하지 않았으나, 페이지 버퍼(910)는 상기 검증 동작 시 상기 선택된 워드라인에 메인 검증 전압을 인가하기 전에, 상기 메인 검증 전압보다 낮은 전위 레벨을 갖는 프리 검증 전압을 상기 선택된 워드라인에 인가할지 여부를 나타내는 프리 검증 정보를 저장하는 제5 래치를 더 포함할 수 있다.
도 13은 프로그램 동작 제어부를 설명하기 위한 도면이다.
도 13을 참조하면, 프로그램 동작 제어부(131)는 프로그램 상태 판단부(132), 페이지 버퍼 제어부(133) 및 래치 반전부(134)를 포함할 수 있다.
프로그램 동작 제어부(131)는 페이지 버퍼(910)에 임시로 저장된 데이터가 비트라인과 연결된 메모리 셀에 저장되도록 페이지 버퍼(910)를 포함한 주변 회로(120)를 제어할 수 있다. 프로그램 동작 제어부(131)는 도 8에 도시된 제1 내지 제M 프로그램 루프를 포함하는 1회의 프로그램 동작을 통해, 소거 상태(E) 또는 7개의 프로그램 상태들(P1 내지 P7)을 형성할 수 있다.
프로그램 상태 판단부(132)는 메모리 셀의 프로그램 상태를 판단할 수 있다. 프로그램 상태 판단부(132)는 프로그램 루프의 횟수, 검증 전압의 레벨, 검증 정보 등을 사용하여 메모리 셀의 프로그램 상태를 판단할 수 있다. 예를 들어, 페이지 버퍼(910)에 저장된 검증 정보가 패스를 나타내고, 검증 전압이 제5 메인 검증 전압(Vvf5)인 경우, 프로그램 상태 판단부(132)는 메모리 셀의 프로그램 상태가 제5 프로그램 상태(P5)라고 판단할 수 있다. 또는, 프로그램 상태 판단부(132)는 센싱 회로(126)로부터 검증 동작의 검증 정보, 즉 패스 또는 페일 정보를 직접 전달받을 수도 있다.
페이지 버퍼 제어부(133)는 페이지 버퍼 제어 신호들(PBSIGNALS)을 출력하여 페이지 버퍼(910)를 제어할 수 있다. 페이지 버퍼 제어부(133)는 페이지 버퍼(910)에 포함된 복수의 래치들 간에 데이터가 이동되도록 제어할 수 있다. 예를 들어, 페이지 버퍼 제어부(133)는 다음 페이지에 저장될 LSB 비트, CSB 비트 또는 MSB 비트가 페이지 버퍼(910)에 입력되도록 래치들 간에 데이터를 이동시킬 수 있다. 페이지 버퍼 제어부(133)는 페이지 버퍼(910)에 저장된 데이터가 메모리 셀에 저장되도록 프리차지 회로(905) 및 복수의 래치들(901 내지 904)을 제어할 수 있다. 페이지 버퍼 제어부(133)는 프리차지 구간, 프로그램 구간 및 검증 구간에서 페이지 버퍼(910)를 제어할 수 있다.
래치 반전부(134)는 페이지 버퍼(910)에 포함된 복수의 래치들이 저장하고 있는 데이터가 반전되도록 제어할 수 있다. 예를 들어, 제1 래치(901)가 “0”을 나타내는 데이터를 저장하고 있는 경우, 래치 반전부(134)는 페이지 버퍼 제어부(133)로부터 타이밍 정보를 획득하고, 타이밍 정보를 기반으로 제1 래치(901)에 저장된 데이터가 “1”을 나타내도록 반전시킬 수 있다.
도 14는 실시 예에 따른 래치 간 데이터 이동을 설명하기 위한 도면이다.
도 14를 참조하면, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스된 경우(a), 제1 래치(901)에는 비트라인으로부터 센싱된 센싱 정보가 저장될 수 있다.
제2 래치(902)에는 다음 페이지, 즉 N+1 번째 페이지에 저장될 LSB 비트가 저장될 수 있다. LSB 비트는 제1 프로그램 상태 내지 제5 프로그램 상태(P1 내지 P5) 중 어느 하나의 프로그램 상태에 대한 검증 동작이 패스된 이후에 입력된 비트일 수 있다.
제4 래치(904)에는 N+1 번째 페이지에 저장될 CSB 비트가 저장될 수 있다. CSB 비트는 제1 프로그램 상태 내지 제6 프로그램 상태(P1 내지 P5) 중 어느 하나의 프로그램 상태에 대한 검증 동작이 패스된 이후에 입력된 비트일 수 있다.
제3 래치(903)에는 검증 정보가 저장될 수 있다. 프리차지 회로(905)는 검증 정보를 기반으로 비트라인을 프리차지하므로, 검증 정보는 페이지 버퍼(910)에 저장되어 있어야 한다. 따라서, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스되더라도, 제3 래치(903)에 검증 정보가 저장되어 있는 경우 N+1 번째 페이지에 저장될 MSB 비트가 페이지 버퍼(910)에 입력될 수 없다.
설명의 편의를 위해, 제2 래치(902)는 N+1 번째 페이지에 저장될 LSB 비트를 저장하고, 제3 래치(903)는 검증 정보를 저장하고, 제4 래치(904)를 N+1 번째 페이지에 저장될 CSB 비트를 저장하는 것으로 설명하였으나, 각 래치에 저장되는 정보는 이에 제한되지 않고, 서로 다른 래치에 저장될 수도 있다.
본 발명의 실시 예에 따라 복수의 래치들 간에 데이터가 이동되는 경우(b), 제3 래치(903)에 저장된 검증 정보는 제1 래치(901)로 이동될 수 있다. 즉, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스된 경우, 검증 정보를 사용하여 비트라인을 프리차지할 수 있고, 비트라인으로부터 센싱된 데이터를 검증 정보로서 사용할 수 있다. 제4 래치(904)에 저장된 N+1 페이지에 저장될 CSB 비트는 제3 래치(903)로 이동될 수 있다. N+1 페이지에 저장될 MSB 비트는 제4 래치(904)로 입력될 수 있다. 즉, 제3 래치(903)에 저장된 검증 정보가 제1 래치(901)로 이동됨으로써, N 페이지에 대한 프로그램 동작이 완료되기 전에, 제2 래치(902), 제3 래치(903) 및 제4 래치(904)에는 N+1 페이지에 저장될 MSB 비트, CSB 비트 및 LSB 비트가 모두 저장될 수 있으므로 캐시 프로그램 동작의 효율을 높일 수 있다.
도 15는 본 발명의 실시 예에 따라 제1 래치를 제어하는 방법을 설명하기 위한 도면이다.
도 15를 참조하면, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스되면, 제7 프로그램 상태(P7)를 형성하기 위해 프로그램 루프가 수행될 수 있다. 예를 들어, 목표 프로그램 상태가 제7 프로그램 상태(P7)인 메모리 셀들은 도 11에 도시된 바와 같이, 제1 메모리 셀(a), 제2 메모리 셀(b) 및 제3 메모리 셀(c)일 수 있다.
도 15는 제1 메모리 셀(a), 제2 메모리 셀(b) 및 제3 메모리 셀(c) 뿐만 아니라, 제1 프로그램 상태 내지 제6 프로그램 상태(P1 내지 P6)로 프로그램된 메모리 셀들의 제1 래치(901)에 저장된 데이터를 설명할 수 있다.
제6 프로그램 상태(P6)에 대한 검증 동작이 패스되면, 다음 프로그램 루프의 프리차지(pre-charge) 구간에서, 소거 상태(E)로 프로그램된 메모리 셀은 프로그램 금지(inhibit) 상태가 될 수 있다. 구체적으로, 비트라인에 프로그램 금지 전압이 프리차지되도록 제1 래치(901)의 데이터가 설정될 수 있다. 예를 들어, 제1 래치(901)에는 프로그램 금지 전압을 나타내는 “1”이 저장될 수 있다. 마찬가지로, 제1 프로그램 상태(P1) 내지 제6 프로그램 상태(P6)로 프로그램된 메모리 셀의 제1 래치(901)에는 프로그램 금지 전압을 나타내는 “1”이 저장될 수 있다.
도 11에 도시된 바와 같이, 제1 메모리 셀(a), 제2 메모리 셀(b) 및 제3 메모리 셀(c)은 목표 프로그램 상태가 제7 프로그램 상태(P7)일 수 있다. 제1 메모리 셀(a) 및 제2 메모리 셀(b)의 제1 래치(901)에는 프로그램 허용 전압을 나타내는 “0”이 저장될 수 있다. 제3 메모리 셀(c)은 이미 제7 프로그램 상태(P7)에 도달했으므로 프로그램 금지(inhibit) 상태라고 가정한다.
프로그램(program) 구간에서, 제1 래치(901)에 저장된 정보에 따라, 제1 메모리 셀(a) 및 제2 메모리 셀(b)은 선택 워드라인에 인가되는 프로그램 전압에 의해 문턱 전압이 상승할 수 있다. 프로그램(program) 구간에서 선택된 워드라인 및 비선택된 워드라인에 동작 전압이 인가되는 동안, 래치 반전부(134)는 제1 래치(901)에 저장된 데이터를 반전시킬 수 있다. 래치 반전부(134)가 제1 래치(901)에 저장된 데이터를 반전시킴에 따라, 소거 상태(E)로 프로그램된 메모리 셀 및 제3 메모리 셀(c)의 제1 래치(901)에는 “0”이 저장되고, 제1 메모리 셀(a) 및 제2 메모리 셀(b)의 제1 래치(901)에는 “1”이 저장될 수 있다. 프로그램(program) 구간에서 제2 메모리 셀(b)의 문턱 전압은 제7 프로그램 상태(P7)에 도달할 수 있고, 제1 메모리 셀(a)의 문턱 전압은 제7 프로그램 상태(P7)에 도달하지 못할 수 있다.
검증(verify) 구간에서, 프로그램의 대상이 되는 비트라인은 프리차지될 수 있다. 선택된 워드라인에는 제1 내지 제6 프로그램 상태의 문턱 전압 보다 높은 검증 전압이 인가될 수 있다. 검증 구간에서, 비트라인에서 센싱된 정보는 제1 래치(901)에 저장될 수 있다. 소거 상태(E) 및 제1 내지 제6 프로그램 상태(P1 내지 P6)로 프로그램된 메모리 셀 및 제3 메모리 셀(c)은 검증 구간에서 프리차지되지 않으므로, 센싱된 데이터가 “0”을 나타낼 수 있다. 제1 메모리 셀(a)의 문턱 전압은 검증 전압보다 낮으므로, 제1 메모리 셀(a)을 통해 전류가 흐를 수 있다. 따라서, 비트라인에서 센싱된 데이터는 검증 구간에서 비트라인에 프리차지된 전압이 디스차지되었다는 정보인 “1”을 나타낼 수 있다. 제2 메모리 셀(b)의 문턱 전압은 프로그램(program) 구간에서 제7 프로그램 상태(P7)에 도달하였으므로 문턱 전압이 검증보다 클 수 있다. 따라서, 비트라인에서 센싱된 데이터는 검증 구간에서 비트라인에 프리차지된 전압이 유지되었다는 정보인 “0”을 나타낼 수 있다.
래치 반전부(134)는 다음 프로그램 루프를 수행하기 위해, 프리차지 구간 전에 제1 래치(901)에 저장된 데이터를 반전시킬 수 있다. 제2 메모리 셀(b)은 제7 프로그램 상태(P7)로 프로그램되었으므로, 제2 메모리 셀(b)의 제1 래치(901)에는 프로그램 금지 전압을 나타내는 “1”이 저장될 수 있다.
도 16은 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 16을 참조하면, 프로그램 동작 제어부(131)는 페이지 버퍼 그룹(123)에 임시로 저장된 데이터가 메모리 셀 어레이(110)에 프로그램되도록 주변 회로(120)를 제어할 수 있다. S1601 단계에서, 프로그램 동작 제어부(131)는 선택된 워드라인에 프로그램 전압이 인가되도록 주변 회로(120)를 제어할 수 있다. 구체적으로, 제1 프로그램 루프의 프로그램(program) 구간에서, 프로그램 동작 제어부(131)는 제1 프로그램 전압이 선택된 워드라인에 인가되도록 주변 회로(120)를 제어할 수 있다. 즉, 프로그램 동작 제어부(131)는 N 번째 페이지에 데이터가 프로그램되도록 주변 회로(120)를 제어할 수 있다.
S1603 단계에서, 프로그램 동작 제어부(131)는 제1 프로그램 루프의 검증(verify) 구간에서, 제1 내지 제7 메인 검증 전압 또는 제1 내지 제7 프리 검증 전압 중 적어도 하나가 선택된 워드라인에 인가되도록 주변 회로(120)를 제어할 수 있다.
S1603 단계에서, 프로그램 동작 제어부(131)는 제6 프로그램 상태(P6)에 대한 검증 동작이 패스되었는지 여부를 판단할 수 있다. 제6 프로그램 상태(P6)에 대한 검증 동작이 패스되었는지 여부는 센싱 회로(126)로부터 수신하거나, 페이지 버퍼(910)에 포함된 래치들 중 하나로부터 수신할 수 있다. 검증 동작이 패스된 경우, S1607 단계로 이동하고, 검증 동작이 페일된 경우, S1609 단계로 이동할 수 있다.
S1609 단계에서, 프로그램 동작 제어부(131)는 프로그램 전압을 스텝 전압만큼 상승시켜서 제2 프로그램 루프를 수행할 수 있다. 프로그램 동작 제어부(131)는 제6 프로그램 상태(P6)에 대한 검증 동작이 패스될 때까지 S1601, S1603, S1605 및 S1609 단계를 반복할 수 있다.
S1607 단계에서, 프로그램 동작 제어부(131)는 페이지 버퍼(910)에 포함된 복수의 래치들 간에 데이터가 이동되도록 페이지 버퍼(910)를 제어할 수 있다. 구체적으로, 프로그램 동작 제어부(131)는 페이지 버퍼 제어 신호들(PBSIGNALS)을 출력하여 페이지 버퍼(910)를 제어할 수 있다.
도 17은 제6 프로그램 상태에 대한 검증 동작이 패스된 이후의 프로그램 동작을 설명하기 위한 도면이다.
도 17을 참조하면, S1701 단계에서, 프로그램 동작 제어부(131)는 제3 래치(903)에 저장된 검증 정보를 제1 래치(901)로 이동시킬 수 있다. 설명의 편의를 위해 예를 들어 설명하였으나, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스된 이후에 검증 정보는 제2 래치(902) 내지 제4 래치(904) 중 어느 하나의 래치에 저장되어 있을 수 있다. 따라서, S1701 단계에서, 제2 래치(902) 내지 제4 래치(904) 중 어느 하나의 래치에 저장된 검증 정보는 제1 래치(901)로 이동될 수 있다.
S1703 단계에서, 프로그램 동작 제어부(131)는 제4 래치(904)에 저장된 N+1 페이지에 저장될 CSB 비트를 제3 래치(903)로 이동시킬 수 있다. 설명의 편의를 위해 예를 들어 설명하였으나, 제6 프로그램 상태(P6)에 대한 검증 동작이 패스된 이후에 제4 래치(904)에는 N+1 페이지에 저장될 MSB 비트, LSB 비트 및 CSB 비트 중 어느 하나의 비트가 저장되어 있을 수 있다. 따라서, S1703 단계에서, 제4 래치(904)에 저장된 N+1 페이지에 저장될 MSB 비트, LSB 비트 및 CSB 비트 중 어느 하나의 비트는 제3 래치(903)로 이동될 수 있다.
S1705 단계에서, 프로그램 동작 제어부(131)는 N+1 페이지에 저장될 MSB 비트가 제4 래치(904)에 입력되도록 주변 회로(120)를 제어할 수 있다. 설명의 편의를 위해 예를 들어 설명하였으나, 프로그램 동작 제어부(131)는 N+1 페이지에 저장될 비트들 중 페이지 버퍼(910)에 아직 저장되지 않은 비트가 제4 래치(904)에 입력되도록 주변 회로(120)를 제어할 수 있다.
S1707 단계에서, 프로그램 동작 제어부(131)는 제7 프로그램 상태(P7)를 형성하기 위한 프로그램 루프를 시작할 수 있다. 구체적으로, 프리차지(precharge) 구간에서, 프로그램 동작 제어부(131)는 제1 래치(901)로 이동된 검증 정보를 기반으로 제7 프로그램 상태(P7)로 프로그램될 메모리 셀의 비트라인을 프리차지할 수 있다. 소거 상태(E) 및 제1 프로그램 상태(P1) 내지 제6 프로그램 상태(P6)로 프로그램이 완료된 메모리 셀의 비트라인은 프로그램 금지 전압으로 프리차지될 수 있다. 프로그램 동작 제어부(131)는 프로그램(program) 구간에서 선택된 워드라인에 프로그램 전압을 인가할 수 있다. 프로그램 동작 제어부(131)는 프로그램(program) 구간에서 제1 래치(901)에 저장된 데이터를 반전시킬 수 있다.
S1709 단계에서, 프로그램 동작 제어부(131)는 검증(verify) 구간에서, 선택된 워드라인에 검증 전압을 인가할 수 있다. 프로그램 동작 제어부(131)는 선택된 워드라인에 검증 전압을 인가한 이후에 비트라인으로부터 센싱한 데이터를 제1 래치(901)에 저장할 수 있다.
S1701 단계에서, 프로그램 동작 제어부(131)는 제1 래치(901)에 저장된 데이터를 기반으로 제7 프로그램 상태(P7)에 대한 검증 동작이 패스되었는지 여부를 판단할 수 있다. 검증 동작이 패스된 경우, S1713 단계로 이동하고, 검증 동작이 페일된 경우, S1715 단계로 이동할 수 있다.
S1715 단계에서, 프로그램 동작 제어부(131)는 프로그램 전압을 스텝 전압만큼 상승시킬 수 있다.
S1713 단계에서, 프로그램 동작 제어부(131)는 페이지 버퍼(910)에 저장된 N+1 번째 페이지에 저장될 데이터가 N+1 페이지에 저장되도록 프로그램 동작을 수행할 수 있다. 선택된 워드라인에 검증 전압을 인가한 이후, 비트라인으로부터 센싱한 데이터가 기존의 제1 래치(901)에 저장된 데이터와 다른 경우, 제7 프로그램 상태(P7)에 대한 검증 동작이 패스된 것으로 판단할 수 있다. 즉, 프로그램 동작 제어부(131)는 비트라인으로부터 센싱한 데이터를 사용하여, 다음 프로그램 루프 시 비트라인에 프로그램 금지 전압이 프리차지되도록 제어할 수 있다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 19는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 19를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 20은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 20을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 10 내지 도 13을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
131: 프로그램 동작 제어부
132: 프로그램 상태 판단부
133: 페이지 버퍼 제어부
134: 래치 반전부
910: 페이지 버퍼
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 문턱 전압을 기초로 구분되는 제1 내지 제n 프로그램 상태(단, n은 1보다 큰 자연수) 중 어느 하나의 프로그램 상태로 프로그램되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀과 연결된 비트라인으로부터 센싱된 데이터를 저장하는 센싱 래치; 및
    상기 선택된 메모리 셀에 저장될 데이터들을 임시로 저장하는 복수의 데이터 래치들;을 포함하고,
    상기 복수의 데이터 래치들 중 어느 하나의 데이터 래치는, 상기 제1 내지 제n 프로그램 상태 중 임계 프로그램 상태에 대한 검증 동작이 패스될 때까지 상기 제1 내지 제n 프로그램 상태의 검증 동작에 대한 결과 정보를 저장하고,
    상기 센싱 래치는, 상기 임계 프로그램 상태에 대한 검증 동작이 패스된 이후 상기 검증 동작에 대한 결과 정보를 저장하는 메모리 장치.
  2. 제1항에 있어서, 상기 데이터 래치들은,
    상기 임계 프로그램 상태에 대한 검증 동작이 패스된 이후, 상기 선택된 메모리 셀의 다음에 선택되는 후속 메모리 셀에 저장될 후속 데이터를 저장하는 메모리 장치.
  3. 제2항에 있어서, 상기 후속 데이터는,
    상기 제n 프로그램 상태에 대한 검증 동작이 패스되면, 상기 후속 메모리 셀에 프로그램되는 메모리 장치.
  4. 제1항에 있어서, 상기 임계 프로그램 상태는,
    상기 제1 내지 제n 프로그램 상태 중 제n-1 프로그램 상태인 메모리 장치.
  5. 제1항에 있어서,
    상기 검증 동작 시 상기 선택된 워드라인에 메인 검증 전압을 인가하기 전에, 상기 메인 검증 전압보다 낮은 전위 레벨을 갖는 프리 검증 전압을 상기 선택된 워드라인에 인가할지 여부를 나타내는 프리 검증 정보를 저장하는 프리 검증 래치;를 더 포함하는 메모리 장치.
  6. 제1항에 있어서, 상기 데이터 래치들 중 하나의 데이터 래치는,
    상기 메모리 장치를 제어하는 메모리 컨트롤러로부터 수신된 데이터를 입력받는 캐시 래치인 메모리 장치.
  7. 제1항에 있어서,
    상기 선택된 메모리 셀의 문턱 전압이 상기 임계 프로그램 상태에 도달했는지 여부를 판단하는 프로그램 상태 판단부;
    상기 데이터 래치들 간에 데이터를 이동시키는 페이지 버퍼 제어부; 및
    상기 센싱 래치에 저장된 데이터를 반전시키는 래치 반전부;를 포함하는 메모리 장치.
  8. 제7항에 있어서, 상기 페이지 버퍼 제어부는,
    상기 임계 프로그램 상태에 대한 검증 동작이 패스되면, 상기 데이터 래치들 중 외부로부터 데이터를 입력받는 데이터 래치에 저장된 데이터를 다른 데이터 래치로 이동시키는 메모리 장치.
  9. 제8항에 있어서, 상기 래치 반전부는,
    상기 선택된 메모리 셀의 문턱 전압이 상기 임계 프로그램 상태에 도달한 이후의 프로그램 루프에서, 상기 센싱 래치가 상기 데이터 래치들로부터 전달받은 상기 결과 정보를 반전시키는 메모리 장치.
  10. 제9항에 있어서,
    상기 프로그램 루프는, 상기 선택된 메모리 셀과 연결된 비트라인을 프리차지하는 프리차지 구간 및 상기 비트라인의 전위를 센싱하는 검증 구간을 포함하고,
    상기 래치 반전부는,
    상기 프리차지 구간 후에 상기 센싱 래치에 저장된 데이터를 반전시키고,
    상기 검증 구간 후에 상기 센싱 래치에 저장된 데이터를 반전시키는 메모리 장치.
  11. 제10항에 있어서, 상기 센싱 래치는,
    상기 프리차지 구간에서 비트라인에 프리차지될 전위를 결정하는 프리차지 데이터를 저장하는 메모리 장치.
  12. 문턱 전압을 기초로 구분되는 제1 내지 제n 프로그램 상태(단, n은 1보다 큰 자연수) 중 어느 하나의 프로그램 상태로 프로그램되는 복수의 메모리 셀들;
    상기 선택된 메모리 셀과 연결된 비트라인으로부터 센싱된 센싱 데이터를 저장하는 센싱 래치;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장될 프로그램 데이터를 임시로 저장하는 데이터 래치들; 및
    상기 제1 내지 제n 프로그램 상태 중 임계 프로그램 상태에 대한 검증 동작이 패스될 때까지, 상기 제1 내지 상기 임계 프로그램 상태의 검증 동작에 대한 결과 정보를 상기 데이터 래치들 중의 어느 하나의 데이터 래치에 저장하고, 상기 임계 프로그램 상태에 대한 검증 동작이 패스된 이후에 수행되는 검증 동작에 대한 결과 정보를 상기 센싱 래치에 저장하는 제어 로직;을 포함하는 메모리 장치.
  13. 제12항에 있어서, 상기 제어 로직은,
    상기 선택된 메모리 셀의 문턱 전압이 상기 임계 프로그램 상태에 도달한 경우, 상기 결과 정보를 상기 어느 하나의 데이터 래치에서 상기 센싱 래치로 이동시키고, 상기 선택된 메모리 셀의 다음에 선택되는 후속 메모리 셀에 저장될 후속 데이터를 상기 데이터 래치들 중에서 선택된 데이터 래치에 입력하는 메모리 장치.
  14. 제13항에 있어서, 상기 제어 로직은,
    상기 제n 프로그램 상태에 대한 검증 동작이 패스되면, 상기 후속 데이터가 상기 후속 메모리 셀에 프로그램되도록 상기 센싱 래치 및 상기 데이터 래치들을 제어하는 메모리 장치.
  15. 문턱 전압을 기초로 구분되는 제1 내지 제n 프로그램 상태(단, n은 1보다 큰 자연수) 중 어느 하나의 프로그램 상태로 프로그램되는 복수의 메모리 셀들 중 선택된 메모리 셀과 연결된 비트라인으로부터 센싱된 데이터를 저장하는 센싱 래치 및 상기 선택된 메모리 셀에 저장될 데이터들을 임시로 저장하는 복수의 데이터 래치들을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 제1 내지 제n 프로그램 상태의 검증 동작에 대한 결과 정보를 상기 복수의 데이터 래치들 중 어느 하나의 데이터 래치에 저장하는 단계;
    상기 제1 내지 제n 프로그램 상태 중 임계 프로그램 상태에 대한 검증 동작이 패스되었는지 판단하는 단계; 및
    상기 판단 결과를 기초로, 상기 임계 프로그램 상태에 대한 검증 동작이 패스된 이후 상기 검증 동작에 대한 결과 정보를 상기 센싱 래치에 저장하는 단계;를 포함하는 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 검증 동작에 대한 결과 정보를 상기 센싱 래치에 저장하는 단계는,
    상기 어느 하나의 데이터 래치에 저장된 결과 정보를 상기 센싱 래치에 저장하는 단계; 및
    상기 어느 하나의 데이터 래치에 상기 선택된 메모리 셀의 다음에 선택되는 후속 메모리 셀에 저장될 후속 데이터를 입력하는 단계;를 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 제n 프로그램 상태에 대한 검증 동작이 패스된 이후 상기 후속 메모리 셀에 상기 후속 데이터를 프로그램하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  18. 제15항에 있어서, 상기 임계 프로그램 상태는,
    상기 제1 내지 제n 프로그램 상태 중 제n-1 프로그램 상태인 메모리 장치의 동작 방법.
  19. 제15항에 있어서,
    상기 임계 프로그램 상태에 대한 검증 동작이 패스된 이후 상기 센싱 래치에 저장된 데이터를 반전시키는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  20. 제19항에 있어서, 상기 센싱 래치에 저장된 데이터를 반전시키는 단계는,
    상기 선택된 메모리 셀과 연결된 비트라인을 프리차지하는 프리차지 구간 후에 상기 센싱 래치에 저장된 데이터를 반전시키는 단계; 및
    상기 비트라인의 전위를 센싱하는 검증 구간 후에 상기 센싱 래치에 저장된 데이터를 반전시키는 단계;를 더 포함하는 메모리 장치의 동작 방법.
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