KR20220013158A

KR20220013158A - 메모리 장치 및 이의 동작 방법

Info

Publication number: KR20220013158A
Application number: KR1020200092330A
Authority: KR
Inventors: 신재현; 고귀한; 김성훈; 박관; 이현수
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-07-24
Filing date: 2020-07-24
Publication date: 2022-02-04
Also published as: CN113971975A; US20220028462A1; US11443815B2

Abstract

본 기술은 메모리 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 복수의 트랜지스터들 및 복수의 메모리 셀들을 각각 포함하는 제1 서브 블록 및 제2 서브 블록, 제1 서브 블록에 저장된 데이터에 대한 리드 동작을 수행하는 주변 회로 및 제1 서브 블록 및 제2 서브 블록에 포함된 복수의 셀렉트 트랜지스터가 턴온되고, 복수의 워드라인들 중 선택된 워드라인에 리드 전압을 인가하도록 주변 회로를 제어하는 제어 로직을 포함하되, 제어 로직은 복수의 워드라인들의 전압 레벨을 제1 레벨에서 제2 레벨로 상승시키고, 복수의 워드라인들의 전압 레벨이 제2 레벨이 되면, 제2 서브 블록에 포함된 복수의 셀렉트 트랜지스터를 턴오프시키며, 복수의 워드라인들의 전압 레벨이 제2 레벨에서 제3 레벨로 상승되도록 주변 회로를 제어한다.

Description

메모리 장치 및 이의 동작 방법{MEMORY DEVICE AND METHOD FOR OPERATING THE THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 장치 및 이의 동작 방법에 관한 것이다.

저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.

휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.

비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.

최근에, 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 메모리 장치가 연구되고 있다. 3차원 메모리 장치는 기존의 2차원 메모리 장치와 다른 구조적 특징을 갖는다. 3차원 메모리 장치와 2차원 메모리 장치의 구조적 차이로 인해, 3차원 메모리 장치를 구동하기 위한 다양한 구동 방법들이 연구되고 있다.

본 발명의 실시 예는 리드 동작 특성이 개선된 메모리 장치 및 이의 동작 방법을 제공한다.

본 발명의 실시 예에 따른 메모리 장치는 복수의 제1 셀렉트 트랜지스터들 및 복수의 제1 메모리 셀들을 포함하는 제1 서브 블록, 상기 제1 서브 블록과 복수의 워드라인들로 연결되고, 복수의 제2 셀렉트 트랜지스터들 및 복수의 제2 메모리 셀들을 포함하는 제2 서브 블록, 상기 제1 서브 블록 또는 상기 제2 서브 블록에 저장된 데이터에 대한 리드 동작을 수행하는 주변 회로 및 상기 복수의 워드라인들 중 선택된 워드라인에 리드 전압을 인가하도록 상기 주변 회로를 제어하는 제어 로직을 포함하되, 상기 제어 로직은, 상기 제1 서브 블록에 대한 리드 동작을 할 때, 상기 복수의 제1 셀렉트 트랜지스터들 및 상기 복수의 제2 셀렉트 트랜지스터들을 턴온하고, 상기 복수의 워드라인들의 전압 레벨을 제1 레벨에서 제2 레벨로 상승시키고, 상기 복수의 워드라인들의 전압 레벨이 상기 제2 레벨이 되면, 상기 복수의 제2 셀렉트 트랜지스터를 턴오프하고, 상기 복수의 워드라인들의 전압 레벨이 상기 제2 레벨에서 제3 레벨로 상승시키도록 상기 주변 회로를 제어할 수 있다.

본 발명의 실시 예에 따른 복수의 제1 셀렉트 트랜지스터들 및 복수의 제1 메모리 셀들을 포함하는 제1 서브 블록 및 상기 제1 서브 블록과 복수의 워드라인들로 연결되고, 복수의 제2 셀렉트 트랜지스터들 및 복수의 제2 메모리 셀들을 포함하는 제2 서브 블록을 포함하고, 상기 제1 서브 블록에 대한 리드 동작을 수행하는 메모리 장치의 동작 방법은 상기 복수의 제1 셀렉트 트랜지스터들 및 상기 복수의 제2 셀렉트 트랜지스터들을 턴온시키는 단계, 상기 복수의 워드라인들의 전압 레벨을 제1 레벨에서 제2 레벨로 상승시키는 단계, 상기 복수의 제2 셀렉트 트랜지스터들을 턴오프시키는 단계 및 상기 복수의 워드라인들의 전압 레벨을 상기 제2 레벨에서 제3 레벨로 상승시키는 단계를 포함할 수 있다.

본 발명의 실시 예에 따른 메모리 장치는 복수의 제1 셀렉트 트랜지스터들 및 복수의 제1 메모리 셀들을 포함하는 제1 서브 블록, 상기 제1 서브 블록과 복수의 워드라인들로 연결되고, 복수의 제2 셀렉트 트랜지스터들 및 복수의 제2 메모리 셀들을 포함하는 제2 서브 블록 및 상기 제1 서브 블록 또는 상기 제2 서브 블록에 저장된 데이터에 대한 리드 동작을 수행하는 주변 회로를 포함하되, 상기 주변 회로는, 상기 복수의 제1 셀렉트 트랜지스터들 및 상기 복수의 제2 셀렉트 트랜지스터들을 턴온하고, 상기 복수의 워드라인들의 전압 레벨이 적어도 두 단계를 갖는 계단형 펄스 형태로 상승시키며, 상기 복수의 워드라인들의 전압 레벨이 목표 전압 레벨일 때, 상기 복수의 제2 셀렉트 트랜지스터들을 턴오프할 수 있다.

본 기술에 따르면, 리드 동작 특성이 개선된 메모리 장치 및 이의 동작 방법을 제공한다.

도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 리드 동작을 설명하기 위한 흐름도이다.
도 7은 본 발명의 일 실시 예에 따른 리드 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 카드 시스템을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 사용자 시스템을 설명하기 위한 도면이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.

도 1을 참조하면, 호스트(300)와 저장 장치(1000)가 도시되어 있고, 저장 장치(1000)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.

저장 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, 디스플레이 장치, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.

저장 장치(1000)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 저장 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi-media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(Universal Storage Bus) 스토리지 장치, UFS(Universal Flash Storage) 장치, PCMCIA(Personal Computer Memory Card International Association) 카드 형태의 스토리지 장치, PCI(Peripheral Component Interconnection)) 카드 형태의 스토리지 장치, PCI-E(PCI Express) 카드 형태의 스토리지 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.

저장 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 구현될 수 있다. 예를 들면, 저장 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 구현될 수 있다.

메모리 장치(100)는 데이터를 저장하거나 저장된 데이터를 이용할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 그리고, 메모리 장치(100)는 복수의 메모리 다이들을 포함할 수 있고, 복수의 메모리 다이들 각각은 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.

메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있고, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 여기서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 하나의 단위일 수 있다.

메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등으로 구현될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 선택된 영역을 엑세스 한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 여기서, 프로그램 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역에 데이터를 기록하는 동작일 수 있다. 리드 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역으로부터 데이터를 읽는 동작을 의미할 수 있다. 소거 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역에 저장된 데이터를 소거하는 동작을 의미할 수 있다.

메모리 컨트롤러(200)는 저장 장치(1000)에 전원이 인가되면 펌웨어(FW: firmware)를 실행할 수 있다. 펌웨어(FW)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(HIL: Host Interface Layer), 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(FTL: Flash Translation Layer) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer)를 포함할 수 있다.

메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(LA: Logical Address)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(PA: Physical Address)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(LBA: Logical Block Address)일 수 있고, 물리 어드레스는 물리 블록 어드레스(PBA: Physical Block Address)일 수 있다.

메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.

메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.

메모리 컨트롤러(200)는 메모리 장치(100)에 캐시 프로그램 커맨드(cache program command)를 제공할 수 있다. 메모리 장치(100)는 캐시 프로그램 커맨드(cache program command)를 수신하면, 제어 로직(130)은 현재 페이지에 데이터가 프로그램되는 도중 다음 페이지에 프로그램될 데이터가 페이지 버퍼 그룹(123)에 저장되도록 페이지 버퍼 그룹(123)을 제어할 수 있다.

호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(1000)와 통신할 수 있다.

도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결될 수 있다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.

그리고, 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀일 수 있다. 같은 워드라인에 연결된 메모리 셀들 중 저장된 데이터를 리드하는 하나의 단위는 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.

메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 즉, 주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.

구체적으로, 주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.

로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 복수의 워드라인들은 리드 동작의 대상이 되는 복수의 메모리 셀들에 연결된 선택된 워드라인과 리드 동작의 대상이 아닌 복수의 메모리 셀들에 연결된 비선택된 워드라인들을 포함할 수 있다. 그리고, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.

로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성될 수 있다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신할 수 있다. 구체적으로, 로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성될 수 있다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 그리고, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.

예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 수 있다.

메모리 셀 어레이(110)의 프로그램 검증 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 수 있다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 수 있다.

메모리 셀 어레이(110)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있고, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.

전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 구체적으로, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 메모리 장치(100)로 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다. 즉, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.

예를 들어, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 셀 어레이(110)의 동작 전압으로서 사용될 수 있다.

또는, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다. 그리고, 생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.

페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 그리고, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 구체적으로, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.

구체적으로, 프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제1 내지 제n 비트라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 수 있다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 수 있다.

예를 들어, 프로그램 검증 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제1 내지 제n 비트라인들(BL1~BLn)을 통해 페이지 데이터를 읽을 수 있다. 리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제1 내지 제n 비트라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력할 수 있다. 소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.

컬럼 디코더(124)는 칼럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제1 내지 제n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 칼럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.

입출력 회로(125)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.

센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.

제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다. 본 발명에 따른 일 실시 예에서, 패스 또는 페일 신호(PASS 또는 FAIL)를 포함하는 검증 정보는 페이지 버퍼 그룹(123)에 임시로 저장될 수 있다.

도 3은 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 설명하기 위한 도면이다.

도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록은 3차원 구조로 형성될 수 있고, 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함할 수 있다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열될 수 있다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명한다.

도 4는 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.

도 4를 참조하면, 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)이 도시되어 있다. 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함할 수 있다. 또한, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열될 수 있다.

실시 예로서, 메모리 블록(BLKa)은 복수의 서브 블록으로 구성될 수 있고, 각 서브 블록은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함할 수 있다. 예를 들어, 제1 서브 블록은 복수의 제1 셀 스트링들(CS11~CS1m)을 포함할 수 있고, 제2 서브 블록은 복수의 제2 셀 스트링들(CS21~CS2m)을 포함할 수 있다.

한편, 도 4에서는 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음은 당연하다.

본 발명에 대한 일 실시 예에 따르면, 각 서브 블록은 복수의 셀렉트 트랜지스터 및 복수의 메모리 셀들을 포함할 수 있다. 구체적으로, 각 서브 블록은 복수의 셀 스트링들을 포함할 수 있다. 예를 들어, 제1 서브 블록은 복수의 제1 셀 스트링들(CS11~CS1m)을 포함할 수 있고, 각 제1 셀 스트링은 적어도 하나의 제1 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 제1 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.

셀렉트 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 셀렉트 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.

각 셀 스트링의 소스 셀렉트 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다. 그리고, 동일한 행에 배열된 셀 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 선택 라인들에 연결될 수 있다.

본 발명에 대한 일 실시 예에 따르면, 제1 서브 블록의 복수의 제1 셀 스트링들(CS11~CS1m)의 소스 셀렉트 트랜지스터(SST)들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 그리고, 제2 서브 블록의 복수의 제2 셀 스트링들(CS21~CS2m)의 소스 셀렉트 트랜지스터(SST)들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 즉, 제1 서브 블록 및 제2 서브 블록은 서로 다른 소스 선택 라인(예컨대, 제1 소스 선택 라인(SSL1) 및 제2 소스 선택 라인(SSL2)에 연결될 수 있다.

또한, 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.

제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드라인들(WL1~WLn)에 연결될 수 있다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.

각 셀 스트링의 드레인 셀렉트 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결될 수 있다.

본 발명에 대한 일 실시 예에 따르면, 제1 서브 블록의 복수의 제1 셀 스트링들(CS11~CS1m)의 드레인 셀렉트 트랜지스터(DST)들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 그리고, 제2 서브 블록의 복수의 제2 셀 스트링들(CS21~CS2m)의 드레인 셀렉트 트랜지스터(DST)들은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다. 즉, 제1 서브 블록 및 제2 서브 블록은 서로 다른 드레인 선택 라인(예컨대, 제1 드레인 선택 라인(DSL1) 및 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.

열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결될 수 있다. 도 4를 참조하면, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트라인(BLm)에 연결될 수 있다.

행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성할 수 있다. 예를 들면, 제1 서브 블록의 복수의 제1 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 서브 블록의 복수의 제2 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 선택 라인들(DSL1 및 DSL2) 중 어느 하나가 선택됨으로써 제1 서브 블록 및 제2 서브 블록 중 어느 하나가 선택될 수 있다. 그리고, 제1 서브 블록 또는 제2 서브 블록 중 어느 하나를 선택함으로써 복수의 제1 셀 스트링들(CS11~CS1m) 또는 복수의 제2 셀 스트링들(CS21~CS2m) 중 어느 하나가 선택될 수 있다. 그리고, 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 수 있다.

다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.

실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공될 수 있다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공될 수 있다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가할 수 있다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.

도 5은 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.

도 5를 참조하면, 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예가 도시되어 있다. 메모리 블록(BLKb)은 복수의 서브 블록을 포함할 수 있고, 각 서브 블록은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함할 수 있다. 구체적으로, 제1 서브 블록은 복수의 셀 스트링들 중 복수의 제1 셀 스트링들(CS11'~CS1m')을 포함할 수 있고, 제2 서브 블록은 복수의 셀 스트링들 중 복수의 제2 셀 스트링들(CS21'~CS2m')을 포함할 수 있다.

그리고, 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장될 수 있다. 제1 서브 블록 또는 제2 서브 블록은 메모리 블록(BLKb) 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.

각 셀 스트링의 소스 셀렉트 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 셀 스트링들의 소스 셀렉트 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 서브 블록에 포함된 복수의 제1 셀 스트링들(CS11'~CS1m')의 소스 셀렉트 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 서브 블록에 포함된 복수의 제2 셀 스트링들(CS21'~CS2m')의 소스 셀렉트 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 셀렉트 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드라인들(WL1~WLn)에 연결될 수 있다.

각 셀 스트링의 드레인 셀렉트 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 셀 스트링들의 드레인 셀렉트 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결될 수 있다. 제1 서브 블록의 복수의 제1 셀 스트링들(CS11'~CS1m')의 드레인 셀렉트 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 서브 블록의 복수의 제2 셀 스트링들(CS21'~CS2m')의 드레인 셀렉트 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결될 수 있다.

결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖을 수 있다.

다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.

실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공될 수 있다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공될 수 있다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가할 수 있다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.

도 6은 본 발명의 일 실시 예에 따른 리드 동작을 설명하기 위한 흐름도이고, 도 7은 본 발명의 일 실시 예에 따른 리드 동작을 설명하기 위한 타이밍도이다.

본 발명의 일 실시 예에 따른 메모리 장치는 복수의 서브 블록을 포함할 수 있고, 각 서브 블록은 공통 소스 라인(CSL)과 비트라인들(BL)에 연결되고, 각 서브 블록에 포함된 복수의 메모리 셀들은 복수의 워드라인들에 의하여 연결될 수 있다.

S610 단계에서, 메모리 장치는 복수의 워드라인들을 셋팅할 수 있다. 구체적으로, 메모리 장치는 복수의 워드라인들의 전압 레벨을 셋팅하도록 주변 회로을 제어할 수 있다. 이후, S620 단계에서, 메모리 장치는 비트라인을 프리차지하고 메모리 셀의 문턱 전압을 바탕으로 저장된 데이터를 센싱하는 센싱 동작을 수행할 수 있다.

도 7을 참조하면, 리드 동작은 제1 시간(t1)에서 제6 시간(t6)까지의 워드라인 셋팅 단계 및 제6 시간(t6)이후의 센싱 단계로 구성될 수 있다. 워드라인 셋팅 단계는 본 발명의 일 실시 예에 따른 복수의 워드라인들의 전압 레벨을 셋팅하는 실시 예에 관한 것이다.

먼저, 제1 시간(t1)에서, 복수의 워드라인들의 전압 레벨이 제1 전압 레벨(V1)일 때, 메모리 장치는 각 서브 블록에 포함된 복수의 셀렉트 트랜지스터들(DST/SST)을 턴온시키기 위해 각 서브 블록에 포함된 복수의 선택 라인들에 턴온 전압(Von)을 인가할 수 있다. 여기서, 복수의 선택 라인들은 리드 동작 대상이 되는 서브 블록에 연결된 제1 선택 라인(Selectecd DSL/SSL)과 리드 동작 대상이 아닌 서브 블록에 연결된 제2 선택 라인들(Unselected DSLs/SSLs)을 포함할 수 있다.

제2 시간(t2)에서, 메모리 장치는 복수의 워드라인들의 전압 레벨을 제1 전압 레벨(V1)에서 제2 전압 레벨(V2)로 상승시킬 수 있다. 복수의 워드라인들은 전압이 인가되는 지점으로부터 각 워드라인까지의 거리가 상이할 수 있다. 그리고, 전압이 인가되는 지점으로부터 거리가 먼 워드라인(WL_far)과 전압이 인가되는 지점으로부터 거리가 가까운 워드라인(WL_near)은 메모리 장치로부터 동일한 전압 레벨의 워드라인 전압을 인가 받더라도, 동일한 전압 레벨에 도달하는 시간이 상이할 수 있다. 구체적으로, 거리가 먼 워드라인(WL_far)과 거리가 가까운 워드라인(WL_near)은 제2 시간(t2) 내지 제3 시간(t3)에서 전압 레벨이 상이할 수 있다. 따라서, 메모리 장치는 전압이 인가되는 지점으로부터 거리가 가장 먼 워드라인의 전압 레벨이 제2 전압 레벨(V2)이 되는 시간까지 복수의 워드라인들에 워드라인 전압을 인가할 수 있다.

제3 시간(t3)에서, 메모리 장치는 기설정된 조건이 만족되면 제2 선택 라인들(Unselected DSLs/SSLs)에 턴오프 전압(예컨대, 접지 전압)을 인가할 수 있다. 여기서, 기설정된 조건은 전압이 인가되는 지점으로부터 거리가 가장 먼 워드라인의 전압 레벨이 제2 전압 레벨(V2)이 되는 경우이거나, 기설정된 개수 이상의 워드라인들이 제2 전압 레벨(V2)의 전압 레벨인 경우일 수 있다. 메모리 장치는 제2 선택 라인들(Unselected DSLs/SSLs)에 턴오프 전압(예컨대, 접지 전압)을 인가함으로써, 리드 동작 대상이 아닌 복수의 셀렉트 트랜지스터들(DST/SST)을 턴오프시킬 수 있다.

제4 시간(t4)에서, 메모리 장치는 복수의 워드라인들의 전압 레벨을 제2 전압 레벨(V2)에서 제3 전압 레벨(V3)로 상승시킬 수 있다. 여기서, 제3 전압 레벨(V3)은 메모리 장치에 포함된 메모리 셀들을 문턱 전압에 관계 없이 턴온시킬 수 있는 패스 전압일 수 있다.

한편, 복수의 워드라인들의 전압 레벨이 제3 전압 레벨(V3)로 상승되면, 턴오프된 복수의 셀렉트 트랜지스터들(DST/SST)에 의하여 리드 동작의 대상이 아닌 서브 블록에 대응되는 채널이 부스팅될 수 있다. 메모리 장치는 제2 선택 라인들(Unselected DSLs/SSLs)에 연결된 복수의 셀렉트 트랜지스터들이 오프된 상태에서 복수의 워드라인들의 전압 레벨을 제3 전압 레벨(V3)로 상승시킴으로, 리드 동작의 대상이 아닌 서브 블록에 대응되는 채널을 부스팅시킬 수 있다.

제5 시간(t5)에서, 메모리 장치는 선택된 워드라인의 전압 레벨을 제3 전압 레벨(V3)에서 제1 전압 레벨(V1)로 하강시킬 수 있다. 또는, 메모리 장치는 선택된 워드라인의 전압 레벨을 접지 전압 레벨(GND) 내지 리드 전압 레벨(Vread) 사이의 임의의 전압 레벨로 하강시킬 수 있다.

그리고, 제6 시간(t6)에서 메모리 장치는 비트 라인들(BL)을 프리차지 전압 레벨(Vpre)로 프리차지하고, 선택된 워드라인의 전압 레벨을 리드 전압 레벨(Vread)로 상승시킬 수 있다. 즉, 메모리 장치는 제6 시간(t6) 이후에 비트 라인들(BL) 및 복수의 워드라인들을 제어하여 센싱 단계를 수행할 수 있다.

도 8은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.

본 발명의 일 실시 예에 따른 메모리 장치는 제1 서브 블록 및 제2 서브 블록을 포함할 수 있다. 그리고, 제1 서브 블록은 복수의 제1 셀렉트 트랜지스터들 및 복수의 제1 메모리 셀들을 포함할 수 있다. 제2 서브 블록은 제1 서브 블록과 복수의 워드라인들로 연결되고, 복수의 제2 셀렉트 트랜지스터들 및 복수의 제2 메모리 셀들을 포함할 수 있다.

제1 서브 블록에 대한 리드 동작을 수행하는 메모리 장치의 동작 방법은 도 6에서 설명한 바와 같이, 복수의 워드라인들에 대한 셋팅 단계를 수행한 후에, 저장된 데이터에 대한 센싱 단계를 수행할 수 있다.

우선, S810 단계에서, 메모리 장치는 제1 서브 블록 및 제2 서브 블록에 포함된 복수의 셀렉트 트랜지스터들을 턴온시킬 수 있다. 여기서, 제1 서브 블록은 복수의 제1 셀렉트 트랜지스터들(예컨대, 적어도 하나의 제1 소스 셀렉트 트랜지스터 및 적어도 하나의 제1 드레인 셀렉트 트랜지스터)을 포함할 수 있고, 제2 서브 블록은 복수의 제2 셀렉트 트랜지스터들(예컨대, 적어도 하나의 제2 소스 셀렉트 트랜지스터 및 적어도 하나의 제2 드레인 셀렉트 트랜지스터)을 포함할 수 있다. 구체적으로, 메모리 장치는 제1 소스 선택 라인, 제1 드레인 선택 라인, 제2 소스 선택 라인 및 제2 드레인 선택 라인에 턴온 전압을 인가하여, 복수의 제1 셀렉트 트랜지스터들 및 복수의 제2 셀렉트 트랜지스터들을 턴온시 킬 수 있다.

S820 단계에서, 메모리 장치는 복수의 워드라인들의 전압 레벨을 제1 레벨에서 제2 레벨로 상승시킬 수 있다. 구체적으로, 메모리 장치는 복수의 워드라인들 중 전압이 인가되는 지점으로부터 거리가 거리가 가장 먼 워드라인의 전압 레벨이 제2 레벨이 되도록 복수의 워드라인들에 전압을 인가할 수 있다.

S830 단계에서, 메모리 장치는 제2 서브 블록에 포함된 복수의 셀렉트 트랜지스터를 턴오프시킬 수 있다. 구체적으로, 메모리 장치는 제2 소스 선택 라인 및 제2 드레인 선택 라인에 턴오프 전압을 인가하여, 복수의 제2 셀렉트 트랜지스터들(예컨대, 적어도 하나의 제2 소스 셀렉트 트랜지스터 및 적어도 하나의 제2 드레인 셀렉트 트랜지스터)을 턴오프시킬 수 있다. 메모리 장치는 복수의 제2 셀렉트 트랜지스터들을 턴오프시킴으로써, 제2 서브 블록에 대응되는 채널을 플로팅 상태로 만들 수 있다.

S840 단계에서, 메모리 장치는 복수의 워드라인들의 전압 레벨을 제2 레벨에서 제3 레벨로 상승시킬 수 있다. 메모리 장치는 제2 서브 블록에 대응되는 채널이 플로팅된 상태에서 복수의 워드라인들의 전압 레벨을 제3 레벨로 상승시키면, 제2 서브 블록에 대응되는 채널이 제1 서브 블록에 대응되는 채널과의 커플링 현상에 의하여 부스팅될 수 있다.

이후, 메모리 장치는 복수의 워드라인들 중 선택된 워드라인에 리드 전압을 인가할 수 있다. 구체적으로, 메모리 장치는 복수의 워드라인들의 전압 레벨을 제3 레벨로 상승시킨 후, 선택된 워드라인의 전압 레벨을 리드 전압 레벨로 하강시킬 수 있다. 또는, 메모리 장치는 복수의 워드라인들의 전압 레벨을 제3 레벨로 상승시킨 후, 선택된 워드라인의 전압 레벨을 제3레벨에서 제1 레벨로 하강시킨 후, 선택된 워드라인의 전압 레벨을 제1 레벨에서 리드 전압 레벨로 상승시킬 수도 있다.

S810 단계 내지 S840 단계가 진행된 후, 메모리 장치는 제1 서브 블록에 연결된 복수의 비트라인들에 프리차지 전압을 인가하고 메모리 셀의 문턱 전압을 바탕으로 저장된 데이터를 센싱하는 센싱 단계를 수행할 수 있다.

도 9는 본 발명의 일 실시 예에 따른 메모리 카드 시스템을 설명하기 위한 도면이다.

도 9를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200) 및 커넥터(2300)를 포함할 수 있다.

메모리 컨트롤러(2100)는 메모리 장치(2200)와 전기적으로 연결되고, 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)에 대한 리드 동작, 쓰기 동작, 소거 동작 및 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트 사이에 인터페이스를 제공하도록 구성될 수 있다. 그리고, 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동할 수 있다.

예를 들어, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예컨대, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.

예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.

메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 10은 본 발명의 일 실시 예에 따른 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.

도 10을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받을 수 있다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함할 수 있다.

실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다. SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결될 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작할 수 있다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.

도 11는 본 발명의 일 실시 예에 따른 사용자 시스템을 설명하기 위한 도면이다.

도 11를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함할 수 있다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1 내지 도 8을 참조하여 설명한 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(1000)와 동일하게 동작할 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100: 메모리 장치
123: 페이지 버퍼 그룹
130: 제어 로직
200: 메모리 컨트롤러

Claims

복수의 제1 셀렉트 트랜지스터들 및 복수의 제1 메모리 셀들을 포함하는 제1 서브 블록;
상기 제1 서브 블록과 복수의 워드라인들로 연결되고, 복수의 제2 셀렉트 트랜지스터들 및 복수의 제2 메모리 셀들을 포함하는 제2 서브 블록;
상기 제1 서브 블록 또는 상기 제2 서브 블록에 저장된 데이터에 대한 리드 동작을 수행하는 주변 회로; 및
상기 복수의 워드라인들 중 선택된 워드라인에 리드 전압을 인가하도록 상기 주변 회로를 제어하는 제어 로직;을 포함하되,
상기 제어 로직은, 상기 제1 서브 블록에 대한 리드 동작을 할 때,
상기 복수의 제1 셀렉트 트랜지스터들 및 상기 복수의 제2 셀렉트 트랜지스터들을 턴온하고, 상기 복수의 워드라인들의 전압 레벨을 제1 레벨에서 제2 레벨로 상승시키고,
상기 복수의 워드라인들의 전압 레벨이 상기 제2 레벨이 되면, 상기 복수의 제2 셀렉트 트랜지스터를 턴오프하고, 상기 복수의 워드라인들의 전압 레벨이 상기 제2 레벨에서 제3 레벨로 상승시키도록 상기 주변 회로를 제어하는 메모리 장치.
제1항에 있어서,
상기 제어 로직은,
상기 복수의 워드라인들의 전압 레벨을 상기 제3 레벨로 상승시킨 후, 상기 선택된 워드라인의 전압 레벨이 리드 전압 레벨로 하강시키도록 상기 주변 회로를 제어하는 메모리 장치.
제1항에 있어서,
상기 제어 로직은,
상기 복수의 워드라인들의 전압 레벨을 상기 제3 레벨로 상승시킨 후, 상기 선택된 워드라인의 전압 레벨을 상기 제3 레벨에서 상기 제1 레벨로 하강시키고, 상기 선택된 워드라인의 전압 레벨이 리드 전압 레벨로 상승시키도록 상기 주변 회로를 제어하는 메모리 장치.
제1항에 있어서,
상기 제어 로직은,
상기 복수의 워드라인들의 전압 레벨을 상기 제3 레벨로 상승시킨 후, 상기 제1 서브 블록에 연결된 복수의 비트라인들에 프리차지 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
제1항에 있어서,
상기 제1 레벨은,
0V보다 높은 전압 레벨인 메모리 장치.
제1항에 있어서,
상기 제3 레벨은,
상기 복수의 메모리 셀들을 턴온시키는 전압 레벨인 메모리 장치.
제1항에 있어서,
상기 제어 로직은,
상기 복수의 워드라인들 중 전압이 인가되는 지점으로부터 거리가 가장 먼 워드라인의 전압 레벨이 상기 제2 레벨이 되면, 상기 제2 서브 블록에 포함된 복수의 셀렉트 트랜지스터를 턴오프하도록 상기 주변 장치를 제어하는 메모리 장치.
복수의 제1 셀렉트 트랜지스터들 및 복수의 제1 메모리 셀들을 포함하는 제1 서브 블록 및 상기 제1 서브 블록과 복수의 워드라인들로 연결되고, 복수의 제2 셀렉트 트랜지스터들 및 복수의 제2 메모리 셀들을 포함하는 제2 서브 블록을 포함하고, 상기 제1 서브 블록에 대한 리드 동작을 수행하는 메모리 장치의 동작 방법에 있어서,
상기 복수의 제1 셀렉트 트랜지스터들 및 상기 복수의 제2 셀렉트 트랜지스터들을 턴온시키는 단계;
상기 복수의 워드라인들의 전압 레벨을 제1 레벨에서 제2 레벨로 상승시키는 단계;
상기 복수의 제2 셀렉트 트랜지스터들을 턴오프시키는 단계; 및
상기 복수의 워드라인들의 전압 레벨을 상기 제2 레벨에서 제3 레벨로 상승시키는 단계;를 포함하는 메모리 장치의 동작 방법.
제8항에 있어서,
상기 복수의 워드라인들 중 선택된 워드라인에 리드 전압을 인가하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
제9항에 있어서,
상기 리드 전압을 인가하는 단계는,
상기 복수의 워드라인들의 전압 레벨을 상기 제3 레벨로 상승시킨 후, 상기 선택된 워드라인의 전압 레벨을 리드 전압 레벨로 하강시키는 메모리 장치의 동작 방법.
제9항에 있어서,
상기 리드 전압을 인가하는 단계는,
상기 복수의 워드라인들의 전압 레벨을 상기 제3 레벨로 상승시킨 후, 상기 선택된 워드라인의 전압 레벨을 상기 제1 레벨로 하강시키는 단계;를 더 포함하고,
상기 선택된 워드라인의 전압 레벨을 상기 제1 레벨로 하강시킨 후, 상기 선택된 워드라인의 전압 레벨을 리드 전압 레벨로 상승시키는 메모리 장치의 동작 방법.
제8항에 있어서,
상기 복수의 워드라인들의 전압 레벨을 상기 제3 레벨로 상승시킨 후, 상기 제1 서브 블록에 연결된 복수의 비트라인들에 프리차지 전압을 인가하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
제8항에 있어서,
상기 제1 레벨은,
0V보다 높은 전압 레벨인 메모리 장치의 동작 방법.
제8항에 있어서,
상기 제3 레벨은,
상기 복수의 제1 메모리 셀들 및 상기 복수의 제2 메모리 셀들을 턴온시키는 전압 레벨인 메모리 장치의 동작 방법.
복수의 제1 셀렉트 트랜지스터들 및 복수의 제1 메모리 셀들을 포함하는 제1 서브 블록;
상기 제1 서브 블록과 복수의 워드라인들로 연결되고, 복수의 제2 셀렉트 트랜지스터들 및 복수의 제2 메모리 셀들을 포함하는 제2 서브 블록; 및
상기 제1 서브 블록 또는 상기 제2 서브 블록에 저장된 데이터에 대한 리드 동작을 수행하는 주변 회로;를 포함하되,
상기 주변 회로는,
상기 복수의 제1 셀렉트 트랜지스터들 및 상기 복수의 제2 셀렉트 트랜지스터들을 턴온하고, 상기 복수의 워드라인들의 전압 레벨이 적어도 두 단계를 갖는 계단형 펄스 형태로 상승시키며, 상기 복수의 워드라인들의 전압 레벨이 목표 전압 레벨일 때, 상기 복수의 제2 셀렉트 트랜지스터들을 턴오프하는 메모리 장치.
제15항에 있어서,
상기 주변 회로는,
상기 복수의 워드라인들의 전압 레벨을 상기 계단형 펄스 형태로 상승시킨 후, 상기 선택된 워드라인의 전압 레벨을 리드 전압 레벨로 하강시키는 메모리 장치.
제15항에 있어서,
상기 주변 회로는,
상기 복수의 워드라인들의 전압 레벨을 상기 계단형 펄스 형태로 상승시킨 후, 상기 선택된 워드라인의 전압 레벨을 접지 전압 레벨로 하강시키고, 상기 선택된 워드라인의 전압 레벨이 상기 접지 전압 레벨에서 리드 전압 레벨로 상승시키는 메모리 장치.
제15항에 있어서,
상기 주변 회로는,
상기 복수의 워드라인들의 전압 레벨을 상기 계단형 펄스 형태로 상승시킨 후, 상기 제1 서브 블록에 연결된 복수의 비트라인들에 프리차지 전압을 인가하는 메모리 장치.
제15항에 있어서,
상기 주변 회로는,
상기 복수의 워드라인들의 전압 레벨을 상기 복수의 제1 메모리 셀들 및 상기 복수의 제2 메모리 셀들을 턴온시키는 패스 전압 레벨까지 상기 계단형 펄스 형태로 상승시키는 메모리 장치.
제15항에 있어서,
상기 주변 회로는,
상기 복수의 워드라인들 중 전압이 인가되는 지점으로부터 거리가 가장 먼 워드라인의 전압 레벨이 상기 목표 전압 레벨이 되면, 상기 복수의 제2 셀렉트 트랜지스터를 턴오프하는 메모리 장치.