KR20210077443A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 데이터가 저장되는 메모리 영역을 변경하는 메모리 장치는 복수의 메모리 영역들을 포함하는 메모리 셀 어레이, 외부 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신하는 입출력 회로, 복수의 비트 라인들을 통해 상기 복수의 메모리 영역들에 각각 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 그룹, 상기 어드레스에 포함된 로우 어드레스에 따라, 상기 복수의 메모리 영역들 중 상기 커맨드에 대응되는 동작이 수행되는 선택된 메모리 영역을 선택하는 로우 디코더, 상기 어드레스에 포함된 컬럼 어드레스에 따라, 상기 데이터를 상기 복수의 페이지 버퍼들 중 어느 하나에 전달하는 컬럼 디코더 및 상기 외부 컨트롤러로부터 수신된 상기 어드레스를 변경할 것을 지시하는 어드레스 변경 커맨드에 응답하여, 상기 선택된 메모리 영역과 다른 메모리 영역에 상기 데이터가 저장 되도록 상기 로우 디코더 및 컬럼 디코더를 제어하는 어드레스 제어부를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 데이터가 저장되는 메모리 영역을 변경하는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 영역들을 포함하는 메모리 셀 어레이, 외부 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신하는 입출력 회로, 복수의 비트 라인들을 통해 상기 복수의 메모리 영역들에 각각 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 그룹, 상기 어드레스에 포함된 로우 어드레스에 따라, 상기 복수의 메모리 영역들 중 상기 커맨드에 대응되는 동작이 수행되는 선택된 메모리 영역을 선택하는 로우 디코더, 상기 어드레스에 포함된 컬럼 어드레스에 따라, 상기 데이터를 상기 복수의 페이지 버퍼들 중 어느 하나에 전달하는 컬럼 디코더 및 상기 외부 컨트롤러로부터 수신된 상기 어드레스를 변경할 것을 지시하는 어드레스 변경 커맨드에 응답하여, 상기 선택된 메모리 영역과 다른 메모리 영역에 상기 데이터가 저장 되도록 상기 로우 디코더 및 컬럼 디코더를 제어하는 어드레스 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 영역들을 포함하는 메모리 셀 어레이, 외부 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신하는 입출력 회로, 복수의 비트 라인들을 통해 상기 복수의 메모리 영역들에 각각 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 그룹, 상기 어드레스에 포함된 로우 어드레스에 따라, 상기 복수의 메모리 영역들 중 상기 커맨드에 대응되는 동작이 수행되는 선택된 메모리 영역을 선택하는 로우 디코더, 상기 어드레스에 포함된 컬럼 어드레스에 따라, 상기 데이터를 상기 복수의 페이지 버퍼들 중 어느 하나에 전달하는 컬럼 디코더 및 상기 외부 컨트롤러로부터 수신된 상기 복수의 페이지 버퍼들 중 어느 하나에 전달된 상기 데이터를 변경할 것을 지시하는 데이터 변경 커맨드에 응답하여, 상기 복수의 페이지 버퍼들 중 어느 하나에 변경 데이터가 저장되도록 상기 컬럼 디코더를 제어하는 어드레스 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 복수의 메모리 영역들 및 복수의 비트 라인들을 통해 상기 복수의 메모리 영역들에 각각 연결되는 복수의 페이지 버퍼들을 포함하는 메모리 장치의 동작 방법에 있어서, 외부 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신하는 단계, 상기 어드레스에 포함된 로우 어드레스에 따라, 상기 복수의 메모리 영역들 중 상기 커맨드에 대응되는 동작이 수행되는 선택된 메모리 영역을 선택하는 단계, 상기 어드레스에 포함된 컬럼 어드레스에 따라, 상기 데이터를 상기 복수의 페이지 버퍼들 중 어느 하나에 전달하는 단계, 상기 외부 컨트롤러로부터 수신된 상기 어드레스를 변경할 것을 지시하는 어드레스 변경 커맨드를 수신하는 단계 및 상기 어드레스 변경 커맨드에 응답하여, 상기 선택된 메모리 영역과 다른 메모리 영역에 상기 데이터를 저장하는 단계를 포함할 수 있다.
본 기술에 따르면, 컨펌 커맨드와 셋업 커맨드 사이에 새롭게 수신되는 커맨드에 따라 데이터가 저장될 메모리 영역을 다시 선택함으로써, 데이터의 프로그램 방식이 변경되는 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 1의 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 7은 도 6의 데이터 입출력 라인들(DQ)을 통해 입력되는 커맨드, 어드레스 및 데이터를 설명하기 위한 도면이다.
도 8은 로우 어드레스를 변경하기 위해 입출력 라인들(DQ)을 통해 수신되는 커맨드 및/또는 어드레스를 설명하기 위한 도면이다.
도 9는 도 8에서 수신된 커맨드 및/또는 어드레스를 기초로 로우 어드레스를 변경하는 메모리 장치의 동작을 설명하기 위한 도면이다.
도 10은 데이터를 변경하기 위해 입출력 라인들(DQ)을 통해 수신되는 커맨드, 어드레스 및 데이터를 설명하기 위한 도면이다.
도 11은 도 10에서 수신된 커맨드, 어드레스 및 데이터를 기초로 데이터 및/또는 로우 어드레스를 변경하는 메모리 장치의 동작을 설명하기 위한 도면이다.
도 12는 캐시 프로그램 동작을 설명하기 위한 도면이다.
도 13은 본 발명이 적용되는 캐시 프로그램 동작을 설명하기 위한 도면이다.
도 14는 어드레스 변경 커맨드 또는 데이터 변경 커맨드가 중복되어 수신되는 경우를 설명하기 위한 도면이다.
도 15는 어드레스 변경 커맨드 및 데이터 변경 커맨드가 함께 수신되는 경우를 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 18은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100), 메모리 컨트롤러(200), 버퍼 메모리를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 어드레스 제어부(150)를 포함할 수 있다. 어드레스 제어부(150)는 메모리 컨트롤러(200)로부터 어드레스 변경 커맨드 및/또는 데이터 변경 커맨드를 기초로 수신된 어드레스를 제어할 수 있다. 어드레스 변경 커맨드는 메모리 컨트롤러(200)로부터 수신된 데이터를 프로그램하는 방법의 변경을 지시하는 커맨드일 수 있다. 특히, 어드레스 제어부(150)는 컨펌 커맨드 수신 전에 수신된 커맨드를 기초로 데이터의 프로그램 방법의 변경을 지시하는 커맨드일 수 있다.
구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 어드레스를 수신할 수 있고, 메모리 컨트롤러(200)로부터 수신된 어드레스에는 로우 어드레스 및 컬럼 어드레스가 포함될 수 있다. 어드레스 제어부(150)는 수신된 로우 어드레스 및 컬럼 어드레스 중 적어도 하나를 이용하도록 주변 회로를 제어할 수 있다.
예를 들면, 어드레스 제어부(150)는 컬럼 어드레스를 컬럼 디코더에, 로우 어드레스를 로우 디코더에 출력할 수 있다. 이 후, 컬럼 디코더는 컬럼 어드레스에 대응하는 페이지 버퍼를 선택하고, 로우 디코더는 로우 어드레스에 대응하는 메모리 영역을 선택할 수 있다. 메모리 영역은 메모리 셀 어레이에 포함된 영역들 중 어느 하나일 수 있다. 즉, 메모리 영역은 적어도 하나 이상의 메모리 블록에 해당되는 영역일 수 있다.
본 발명에서, 어드레스 제어부(150)는 컬럼 어드레스를 이용하여 페이지 버퍼에 수신된 데이터를 저장하고, 로우 어드레스를 이용하여 페이지 버퍼에 저장된 데이터를 저장할 메모리 영역을 선택하도록 주변 회로를 제어할 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 저장 장치(50)는 버퍼 메모리를 포함하지 않을 수 있다. 이 경우, 저장 장치(50) 외부의 휘발성 메모리 장치(100)들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각 메모리 셀에 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다. 메모리 셀의 목표 프로그램 상태는 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나로 결정될 수 있다.
본 발명의 실시 예로서, 제어 로직(130)은 어드레스 제어부(150)를 포함할 수 있다. 어드레스 제어부(150)는 메모리 컨트롤러(도 1의 200)로부터 수신된 어드레스(ADDR)에 포함된 컬럼 어드레스 및 로우 어드레스를 제어할 수 있다. 예를 들면, 어드레스 제어부(150)는 컬럼 어드레스를 컬럼 디코더(124)로, 로우 어드레스를 로우 디코더(121)로 전송되도록 제어할 수 있다.
실시 예에서, 메모리 장치(100)는 메모리 컨트롤러(도 1의 200)로부터 셋업 커맨드를 수신한 후, 어드레스(ADDR) 및 데이터(DATA)를 순차적으로 수신할 수 있다.
그러나, 메모리 장치(100)는 메모리 컨트롤러(도 1의 200)로부터 컨펌 커맨드를 수신하기 전, 새로운 커맨드를 수신할 수 있다. 새로운 커맨드는 어드레스 변경 커맨드 또는 데이터 변경 커맨드일 수 있다.
실시 예에서, 어드레스 변경 커맨드는, 어드레스 변경 커맨드 수신 전 메모리 컨트롤러(도 1의 200)로부터 수신된 어드레스(ADDR)에 포함된 로우 어드레스와 관계없이, 새로운 메모리 영역에 데이터를 저장할 것을 지시하는 커맨드일 수 있다. 메모리 영역은 메모리 셀 어레이(110)에 포함된 영역들 중 어느 하나일 수 있다. 즉, 메모리 영역은 적어도 하나 이상의 메모리 블록에 해당되는 영역일 수 있다.
또, 데이터 변경 커맨드는 메모리 컨트롤러(도 1의 200)로부터 수신된 데이터(DATA)를 다른 데이터로 변경하는 커맨드일 수 있다. 데이터 변경 커맨드와 함께 메모리 컨트롤러(도 1의 200)로부터 수신되는 변경 어드레스에는 변경 컬럼 어드레스 외에 변경 로우 어드레스가 포함될 수 있다. 메모리 장치(100)는 변경 로우 어드레스를 기초로 변경된 데이터를 새로운 메모리 영역에 저장할 수 있다.
결과적으로, 메모리 장치(100)가 셋업 커맨드를 수신하기 전, 새로운 커맨드를 수신할 수 있고, 새로운 커맨드를 기초로, 기존에 결정된 메모리 영역과 다른 메모리 영역에 데이터가 저장될 수 있다. 따라서, 기존에 결정된 메모리 영역과 다른 메모리 영역에 데이터가 저장됨으로써, 데이터의 저장 방식이 변경될 수 있다.
예를 들면, 메모리 컨트롤러(도 1의 200)로부터 수신된 어드레스(ADDR)에 포함된 로우 어드레스를 기초로, 데이터 저장 방식이 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 결정되었다고 하더라도, 이 후 수신된 어드레스를 기초로 멀티 레벨 셀(Multi Level Cell; MLC), 트리플 레벨 셀(Triple Level Cell; TLC) 또는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 데이터가 저장될 수 있다. 또, 데이터 저장 방식이 트리플 레벨 셀(Triple Level Cell; TLC) 방식으로 결정되었다고 하더라도, 이 후 수신된 어드레스를 기초로 싱글 레벨 셀(Single Level Cell; SLC), 멀티 레벨 셀(Multi Level Cell; MLC) 또는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 데이터가 저장될 수 있다.
상술한 바와 같이, 메모리 장치(100)는 싱글 레벨 셀(SLC) 및 멀티 레벨 셀(MLC) 등 다양한 방식으로 데이터를 저장할 수 있다. 프로그램 방식이 변경될 경우 새로운 로우 어드레스가 필요하므로, 메모리 장치(100)는 수신된 로우 어드레스를 무시하고 메모리 컨트롤러(도 1의 200)로부터 새로운 어드레스를 수신받을 수 있다. 새로운 어드레스는 어드레스 변경 커맨드 또는 데이터 변경 커맨드와 함께 수신될 수 있다.
어드레스 제어부(150)는 컬럼 어드레스를 컬럼 디코더(124)로 출력할 수 있다. 컬럼 디코더(124)는 컬럼 어드레스(CADD)를 디코딩하여, 메모리 컨트롤러(도 1의 200)로부터 전달받은 데이터를 저장할 페이지 버퍼를 결정할 수 있다. 컬럼 디코더(124)에 의해 페이지 버퍼가 결정되면, 메모리 컨트롤러(도 1의 200)로부터 전달받은 데이터는 해당 페이지 버퍼에 저장될 수 있다.
또, 어드레스 제어부(150)는 로우 어드레스를 로우 디코더(121)로 출력할 수 있다. 로우 디코더(121)는 로우 어드레스를 디코딩하여, 메모리 컨트롤러(도 1의 200)로부터 전달받은 데이터를 저장할 메모리 영역을 결정할 수 있다. 로우 디코더(121)에 의해 메모리 영역이 결정되면, 메모리 컨트롤러(도 1의 200)로부터 전달받은 데이터는 해당 메모리 영역에 저장될 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써, 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
또한, 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상이 더미 메모리 셀로서 이용될 수도 있다.
도 6은 도 1의 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 장치(도 1의 100)는 복수의 입출력 라인들을 통해 외부 컨트롤러와 통신할 수 있다. 예를 들어, 메모리 장치(도 1의 100)는 칩 인에이블 라인(CE#), 쓰기 인에이블 라인(WE#), 읽기 인에이블 라인(RE#), 어드레스 래치 인에이블 라인(ALE), 커맨드 래치 인에이블 라인(CLE), 쓰기 방지 라인(WP#) 및 레디 비지 라인(Ready Busy, RB)을 포함하는 제어 신호 라인들과, 데이터 입출력 라인들(DQ)을 통해 외부 컨트롤러와 통신한다.
메모리 장치(도 1의 100)는 칩 인에이블 라인(CE#)을 통해 외부 컨트롤러로부터 칩 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 쓰기 인에이블 라인(WE#)을 통해 외부 컨트롤러로부터 쓰기 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 읽기 인에이블 라인(RE#)을 통해 외부 컨트롤러로부터 읽기 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 어드레스 래치 인에이블 라인(ALE)을 통해 외부 컨트롤러로부터 어드레스 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 커맨드 래치 인에이블 라인(CLE)을 통해 외부 컨트롤러로부터 커맨드 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(도 1의 100)는 쓰기 방지 라인(WP#)을 통해 외부 컨트롤러로부터 쓰기 방지 신호를 수신할 수 있다.
실시 예에서, 메모리 장치(도 1의 100)는 레디 비지 라인(Ready Busy, RB)을 통해 메모리 컨트롤러(도 1의 200)로 메모리 장치(도 1의 100)가 레디 상태인지 또는 비지 상태인지를 출력하는 레디 비지 신호를 제공할 수 있다.
칩 인에이블 신호는 메모리 장치(도 1의 100)를 선택하는 제어 신호일 수 있다. 칩 인에이블 신호가 '하이'상태에 있고, 메모리 장치(도 1의 100)가 '레디' 상태에 해당하면, 메모리 장치(도 1의 100)는 저전력 대기 상태(low power standby state)에 진입할 수 있다.
쓰기 인에이블 신호는 메모리 장치(도 1의 100)로 입력되는 커맨드, 어드레스 및 입력 데이터를 래치에 저장하는 것을 제어하는 제어 신호일 수 있다.
읽기 인에이블 신호는 시리얼 데이터의 출력을 인에이블하는 제어 신호일 수 있다.
어드레스 래치 인에이블 신호는 입출력 라인들(DQ)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.
커맨드 래치 인에이블 신호는 입출력 라인들(DQ)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.
예를 들어, 커맨드 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 어드레스 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 후 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(도 1의 100)는 입출력 라인들(DQ)을 통해 입력되는 신호가 커맨드임을 식별할 수 있다.
예를 들어, 커맨드 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 어드레스 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 뒤, 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(도 1의 100)는 입출력 라인들(DQ)을 통해 입력되는 신호가 어드레스임을 식별할 수 있다.
쓰기 방지 신호는 메모리 장치(도 1의 100)가 프로그램 동작 및 소거 동작을 수행하는 것을 비활성화 시키는 제어 신호일 수 있다.
레디 비지 신호는 메모리 장치(도 1의 100)의 상태를 식별하는 신호일 수 있다. 즉 로우 상태의 레디 비지 신호는 메모리 장치(도 1의 100)가 적어도 하나 이상의 동작을 수행 중임을 나타낸다. 하이 상태의 레디 비지 신호는 메모리 장치(도 1의 100)가 동작을 수행하고 있지 않음을 나타낸다.
메모리 장치(도 1의 100)가 프로그램 동작, 읽기 동작 및 소거 동작 중 어느 하나의 동작을 수행하는 동안 레디 비지 신호는 로우 상태일 수 있다. 본 발명의 실시 예에서, 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)는 레디 비지 신호를 기초로 프로그램 동작 또는 소거 동작이 종료된 시점인 종료 시점을 결정할 수 있다.
도 7은 도 6의 데이터 입출력 라인들(DQ)을 통해 입력되는 커맨드, 어드레스 및 데이터를 설명하기 위한 도면이다.
도 6 및 도 7을 참조하면, 도 7은 종래 도 6의 데이터 입출력 라인들(DQ)을 통해 입력되는 커맨드, 어드레스 및 데이터의 흐름을 나타낸다. 즉, 도 7은, 도 6의 데이터 입출력 라인들(DQ)을 통해 순차적으로 입력되는 제1 커맨드(CMD1), 제1 어드레스(ADDR1), 제1 데이터(DATA1) 및 제2 커맨드(CMD2)를 도시한다.
실시 예에서, 제1 커맨드(CMD1)는 셋업 커맨드일 수 있다. 셋업 커맨드는 메모리 컨트롤러(도 1의 200)로부터 수신된 데이터를 프로그램 하는 방법을 나타내는 커맨드일 수 있다. 즉, 셋업 커맨드를 기초로, 싱글 레벨 셀(Single Level Cell; SLC), 멀티 레벨 셀(Multi Level Cell; MLC), 트리플 레벨 셀(Triple Level Cell; TLC) 및 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식 중 어느 하나의 방식 및/또는 페이지 프로그램, 멀티 플레인 프로그램 및 캐시 프로그램 중 어느 하나의 프로그램 방식이 결정될 수 있다.
제1 커맨드(CMD1) 다음으로 데이터 입출력 라인들(DQ)을 통해 제1 어드레스(ADDR1)가 수신될 수 있다. 제1 어드레스(ADDR1)는 컬럼 어드레스 및 로우 어드레스를 포함할 수 있다. 즉, 제1 어드레스(ADDR1)는 메모리 컨트롤러(도 1의 200)로부터 전달받은 데이터가 임시로 저장될 페이지 버퍼 및 페이지 버퍼에 저장된 데이터가 저장될 메모리 영역을 나타낼 수 있다. 데이터가 저장될 메모리 영역은 메모리 셀 어레이(도 2의 110)에 포함된 메모리 블록들(BLK1~BLKz) 중 어느 하나일 수 있다.
실시 예에서, 메모리 장치(도 2의 100)는 제1 어드레스(ADDR1)에 포함된 컬럼 어드레스 및 로우 어드레스를 순차적으로 수신할 수 있다. 수신된 컬럼 어드레스를 기초로 페이지 버퍼 그룹(도 2의 123)에 포함된 페이지 버퍼가 결정될 수 있고, 수신된 로우 어드레스를 기초로 페이지 버퍼에 저장된 데이터가 저장될 메모리 영역 또는 메모리 블록이 결정될 수 있다.
제1 어드레스(ADDR1) 다음으로 데이터 입출력 라인들(DQ)을 통해 수신되는 제1 데이터(DATA1)는 메모리 셀 어레이(도 2의 123)에 저장 또는 프로그램될 데이터일 수 있다. 제1 데이터(DATA1)는 페이지 버퍼 그룹(도 2의 123)에 포함된 페이지 버퍼들 중 어느 하나의 버퍼에 임시 저장된 후, 로우 어드레스에 대응하여 결정된 메모리 영역에 프로그램될 수 있다.
실시 예에서, 제1 어드레스(ADDR1)에 의해, 제1 데이터(DATA1)가 저장될 메모리 영역이 결정되었다고 하더라도, 외부 컨트롤러로부터 수신되는 데이터의 양 또는 외부 컨트롤러로부터 데이터가 연속적으로 수신되는지에 따라 제1 데이터(DATA1)가 저장될 데이터 영역이 변경될 필요가 있다. 또는, 제1 데이터(DATA1)가 아닌 다른 데이터가 메모리 영역에 저장되어야 함에도 불구하고, 페이지 버퍼에 제1 데이터(DATA1)와 다른 데이터가 임시로 저장되어 있는 경우 페이지 버퍼에 저장된 데이터를 변경할 필요가 있다.
이 경우, 메모리 장치(도 1의 100)는 컨펌 커맨드를 수신하기 전에 데이터가 저장될 메모리 영역을 변경하기 위한 커맨드 또는 페이지 버퍼에 임시로 저장된 데이터를 변경하기 위한 커맨드를 수신할 수 있다. 이와 관련된 구체적인 내용은 도 8 이하에서 설명하도록 한다.
제1 데이터(DATA1) 다음으로 데이터 입출력 라인들(DQ)을 통해 수신되는 제2 커맨드(CMD2)는 컨펌 커맨드일 수 있다. 컨펌 커맨드는 셋업 커맨드에 의해 결정된 커맨드에 대응하는 동작의 개시를 지시하는 커맨드일 수 있다. 따라서, 메모리 장치(도 2의 100)가 컨펌 커맨드를 수신하면 메모리 장치(도 2의 100)는 메모리 컨트롤러(도 1의 200)로부터 전달된 제1 데이터(DATA1)를 복수의 메모리 영역들 중 어느 하나의 영역에 프로그램할 수 있다.
도 7에서 설명된 내용에 의하면, 메모리 장치(도 2의 100)는 컨펌 커맨드를 수신한 이후 데이터를 프로그램하기 위한 동작을 개시할 수 있다.
그러나, 위에서 설명된 바와 같이, 본 발명의 메모리 장치(도 2의 100)는 컨펌 커맨드를 수신하기 전에 수신된 커맨드를 기초로 데이터가 저장될 메모리 영역을 결정하거나, 페이지 버퍼 그룹(도 2의 123)에 저장된 데이터가 변경된 이후, 변경된 데이터가 저장될 메모리 영역을 결정할 수 있다.
이하에서, 데이터 입출력 라인들(DQ)을 통해 데이터 및 컨펌 커맨드 사이에 어드레스 또는 새로운 커맨드를 수신하는 경우에 대해 설명하도록 한다.
도 8은 로우 어드레스를 변경하기 위해 입출력 라인들(DQ)을 통해 수신되는 커맨드 및/또는 어드레스를 설명하기 위한 도면이다.
도 8을 참조하면, 도 8의 (a)는 로우 어드레스를 변경하기 위해 컨펌 커맨드 수신 전에 커맨드 및 어드레스가 수신되는 경우를 도시하고, 도 8의 (b)는 로우 어드레스를 변경하기 위해 컨펌 커맨드 수신 전에 어드레스만 수신되는 경우를 도시한다.
도 8의 (a) 및 (b)에서, 외부 컨트롤러로부터 도 6의 입출력 라인들(DQ)을 통해 제1 커맨드(CMD1), 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)가 순차적으로 수신될 수 있다.
실시 예에서, 제1 커맨드(CMD1)는 셋업 커맨드, 제2 커맨드(CMD2)는 컨펌 커맨드일 수 있다. 셋업 커맨드는 외부 컨트롤러로부터 수신된 데이터를 프로그램 하는 방법을 결정하는 커맨드이고, 컨펌 커맨드는 셋업 커맨드에 의해 결정된 커맨드에 대응하는 동작의 개시를 지시하는 커맨드일 수 있다. 제1 어드레스(ADDR1)는 컬럼 어드레스 및 로우 어드레스를 포함할 수 있다. 제1 데이터(DATA1)는 메모리 장치(도 2의 100)에 프로그램될 데이터일 수 있다.
실시 예에서, 외부 컨트롤러로부터 제1 커맨드(CMD1), 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)가 수신되면, 제1 어드레스(ADDR1)에 포함된 컬럼 어드레스에 대응하는 페이지 버퍼에 제1 데이터(DATA1)가 임시 저장될 수 있다.
이 후, 메모리 장치(도 2의 100)가 도 6의 입출력 라인들(DQ)을 통해 외부 컨트롤러로부터 제2 커맨드(CMD2), 즉 컨펌 커맨드를 수신하면, 메모리 장치(도 2의 100)는 페이지 버퍼에 저장된 제1 데이터(DATA1)를 메모리 셀 어레이(도 2의 110)에 프로그램할 수 있다. 이 때, 제1 데이터(DATA1)가 프로그램되는 방법은 제1 어드레스(ADDR1)의 로우 어드레스에 의해 결정될 수 있다.
그러나, 도 8의 (a)를 참조하면, 제1 어드레스(ADDR1)에 포함된 로우 어드레스에 대응하는 메모리 영역과 다른 메모리 영역에 제1 데이터(DATA1)를 저장하기 위해, 메모리 장치(도 2의 100)는 컨펌 커맨드를 수신하기 전, 외부 컨트롤러로부터 어드레스 변경 커맨드 및 변경 어드레스를 수신될 수 있다.
예를 들면, 외부 컨트롤러로부터 컨펌 커맨드인 제2 커맨드(CMD2)를 수신하기 전, 메모리 장치(도 1의 100)는 제3 커맨드(CMD3) 및 제3 어드레스(ADDR3)를 수신할 수 있다(801). 제3 커맨드(CMD3)는 어드레스 변경 커맨드이고, 제3 어드레스(ADDR3)는 변경 어드레스일 수 있다. 어드레스 변경 커맨드는 변경 어드레스를 기초로 데이터가 저장되는 메모리 영역을 변경할 것을 지시하는 커맨드일 수 있다. 즉, 제3 커맨드(CMD3) 및 제3 어드레스(ADDR3)를 기초로 제1 데이터(DATA1)가 저장되는 메모리 영역을 변경함으로써, 제1 데이터(DATA1)를 저장하는 방법이 변경될 수 있다.
도 8의 (a) 및 (b)에서, 제3 어드레스(ADDR3)에 로우 어드레스만 포함되거나 또는 로우 어드레스 및 컬럼 어드레스가 모두 포함될 수 있다. 제3 커맨드(CMD3)는 로우 어드레스를 변경하기 위한 어드레스 변경 커맨드이므로, 제3 어드레스(ADDR3)에 포함된 컬럼 어드레스와 관계없이 로우 어드레스만을 기초로 제1 데이터(DATA1)가 저장될 메모리 영역이 결정될 수 있다.
제3 커맨드(CMD3) 및 제3 어드레스(ADDR3), 즉 어드레스 변경 커맨드 및 변경 어드레스를 기초로 제1 데이터(DATA1)가 저장될 메모리 영역을 결정하는 메모리 장치(도 2의 100)의 동작에 대해서는 도 9를 통해 보다 상세히 설명하도록 한다.
도 8의 (b)를 참조하면, 제2 커맨드(CMD2), 즉 컨펌 커맨드 수신 전, 제1 데이터(DATA1)가 저장될 메모리 영역을 다시 결정하는 제3 어드레스(ADDR3)가 외부 컨트롤러로부터 수신될 수 있다. 도 8의 (a)와 달리, 도 8의 (b)에서, 메모리 장치(도 1의 100)는 제1 데이터(DATA1)가 저장될 메모리 영역을 변경하기 위해, 어드레스 변경 커맨드를 수신하지 않고, 변경 어드레스인 제3 어드레스(ADDR3)만을 수신할 수도 있다(803).
구체적으로, 도 8의 (b)를 참조하면, 도 8의 (a)와 동일하게, 메모리 장치(도 1의 200)는 도 6의 입출력 라인들(DQ)을 통해 외부 컨트롤러로부터 제1 커맨드(CMD1), 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)를 순차적으로 수신할 수 있다.
그러나, 도 8의 (a)와 달리, 제1 어드레스(ADDR1)에 의해 결정된 로우 어드레스를 변경하기 위해, 즉 이미 결정된 제1 데이터(DATA1)가 저장될 메모리 영역을 변경하기 위해, 메모리 장치(도 1의 200)는 제3 어드레스(ADDR3)만 외부 컨트롤러로부터 수신할 수 있다. 메모리 장치(도 1의 200)는 제1 어드레스(ADDR1)에 의해 결정된 메모리 영역을 제3 어드레스(ADDR3)를 통해 변경할 수 있다.
결과적으로, 도 8의 (b)를 참조하면, 제2 커맨드(CMD2), 즉 컨펌 커맨드를 수신하기 전에 수신된 제3 어드레스(ADDR3)만을 기초로, 제1 데이터(DATA1)가 저장될 메모리 영역이 변경될 수 있다.
도 9는 도 8에서 수신된 커맨드 및/또는 어드레스를 기초로 로우 어드레스를 변경하는 메모리 장치의 동작을 설명하기 위한 도면이다.
도 2 및 도 9를 참조하면, 도 9는 도 2의 메모리 장치(도 2의 100)의 구성 중 메모리 셀 어레이(110), 로우 디코더(121), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 어드레스 제어부(150)를 도시한다. 도 9에서, 도 2의 메모리 장치(도 2의 100)의 구성 중 나머지 구성 요소는 생략된 것으로 가정한다.
도 8 및 도 9를 참조하면, 도 9의 어드레스 변경 커맨드(CMD_AC)는 도 8의 (a)의 제3 커맨드(CMD3)고, 도 9의 변경 어드레스(ADDR_C)는 도 8의 (a) 및 (b)의 제3 어드레스(ADDR3)일 수 있다. 즉, 도 9는 컨펌 커맨스 수신 전에 수신된 어드레스 변경 커맨드(CMD_AC) 및 변경 어드레스(ADDR_C)를 기초로 수행되는 메모리 장치의 동작을 도시한다. 도 9에서, 데이터(DATA)는 도 8의 제1 데이터(DATA1)인 것으로 가정한다.
실시 예에서, 입출력 회로(125)는 데이터(DATA)를 수신한 후 도 6의 입출력 라인들(DQ)을 통해 외부 컨트롤러로부터 어드레스 변경 커맨드(CMD_AC) 및 변경 어드레스(ADDR_C)를 수신할 수 있다. 입출력 회로(125)는 외부 컨트롤러로부터 수신된 어드레스 변경 커맨드(CMD_AC) 및 변경 어드레스(ADDR_C)를 제어 로직(도 2의 130)으로 전송할 수 있다.
실시 예에서, 제어 로직(도 2의 130)에 포함된 어드레스 제어부(150)는 어드레스 변경 커맨드(CMD_AC)에 응답하여, 선택된 메모리 영역과 다른 메모리 영역에 데이터(DATA)가 저장되도록 로우 디코더(121) 및 컬럼 디코더(124)를 제어할 수 있다. 어드레스 변경 커맨드(CMD_AC)는 외부 컨트롤러로부터 수신된 어드레스, 구체적으로 도 8의 제1 어드레스(ADDR1)에 포함된 로우 어드레스를 변경할 것을 지시하는 커맨드 일 수 있다.
예를 들면, 어드레스 제어부(150)는 입출력 회로(125)로부터 변경 어드레스(ADDR_C)를 수신할 수 있다. 어드레스 제어부(150)는 변경 어드레스(ADDR_C)에 포함된 어드레스 중 변경 컬럼 어드레스(CADD_C)를 컬럼 디코더(124)에, 변경 로우 어드레스(RADD_C)를 로우 디코더(121)에 출력할 수 있다. 어드레스 제어부(150)는 변경 로우 어드레스(RADD_C)에 따라 기 선택된 메모리 영역과 다른 메모리 영역을 선택하도록 로우 디코더(121)를 제어할 수 있다.
어드레스 제어부(150)는 변경 로우 어드레스(RADD_C)를 로우 디코더(121)에 출력하고, 로우 디코더(121)는 변경 로우 어드레스(RADD_C)를 디코딩하여 메모리 셀 어레이(110)에 포함된 메모리 영역들 중 변경 로우 어드레스(RADD_C)에 대응하는 메모리 영역을 선택할 수 있다.
로우 디코더(121)가 변경 로우 어드레스(RADD_C)에 대응하는 메모리 영역을 선택함으로써, 데이터의 저장 방식이 변경될 수 있다. 예를 들면, 데이터 저장 방식이 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 결정되었다고 하더라도, 변경 로우 어드레스(RADD_C)에 대응하는 메모리 영역을 선택함으로써 멀티 레벨 셀(Multi Level Cell; MLC), 트리플 레벨 셀(Triple Level Cell; TLC) 또는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 데이터가 저장될 수 있다
실시 예에서, 변경 어드레스(ADDR_C)에는 변경 컬럼 어드레스(CADD_C)가 포함될 수 있다. 그러나, 어드레스 변경 커맨드(CMD_AC)는 로우 어드레스를 변경하는 커맨드이고, 어드레스 변경 커맨드(CMD_AC)와 함께 변경 어드레스(ADDR_C)만 외부로부터 수신되었기 때문에, 페이지 버퍼 그룹(123)에 저장된 데이터를 변경 또는 페이지 버퍼 그룹(123)에 데이터를 저장하기 위한 변경 데이터가 수신되지 않았다. 따라서, 변경 어드레스(ADDR_C)에 포함된 변경 컬럼 어드레스(CADD_C)가 컬럼 디코더(124)에 출력되었다고 하더라도, 데이터는 변경되지 않을 수 있다.
그러나, 메모리 장치(100)가 어드레스 변경 커맨드(CMD_AC) 및 변경 어드레스(ADDR_C)를 수신한 후, 외부 컨트롤러로부터 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터를 수신한 경우라면, 변경 어드레스에 포함된 변경 컬럼 어드레스를 기초로 페이지 버퍼 그룹(123)에 저장된 데이터가 변경될 수 있다.
즉, 어드레스 변경 커맨드(CMD_AC)와 함께 수신된 변경 어드레스(ADDR_C)에 의해 로우 어드레스가 변경되고, 이 후 데이터 변경 커맨드와 함께 수신된 변경 어드레스에 포함된 변경 컬럼 어드레스가 컬럼 디코더(124)에 전송되면, 컬럼 디코더(124)는 변경 컬럼 어드레스를 디코딩하여 페이지 버퍼 그룹(123)에 포함된 페이지 버퍼들 중 변경 컬럼 어드레스에 대응하는 페이지 버퍼에 저장된 데이터를 변경하거나 저장할 수 있다.
추가적으로, 데이터 변경 커맨드와 함께 수신된 변경 어드레스에 변경 로우 어드레스가 포함되는 경우, 로우 어드레스가 다시 변경될 수 있다. 즉, 어드레스 변경 커맨드(CMD_AC)에 의해 로우 어드레스가 변경되었음에도 불구하고, 데이터 변경 커맨드와 함께 수신된 변경 어드레스에 포함된 로우 어드레스에 의해, 외부로부터 수신된 데이터가 저장되는 메모리 영역이 변경될 수 있다.
실시 예에서, 어드레스 변경 커맨드(CMD_AC) 및 변경 어드레스(ADDR_C)를 수신한 후, 새로운 어드레스 변경 커맨드 및 새로운 변경 어드레스를 수신할 수 있다. 어드레스 변경 커맨드(CMD_AC)에 의해, 데이터가 저장될 메모리 영역이 변경되었지만, 새로운 어드레스 변경 커맨드가 수신되면, 다시 새로운 변경 어드레스에 포함된 변경 로우 어드레스에 의해 데이터가 저장될 메모리 영역이 변경될 수 있다.
결과적으로, 메모리 장치(100)가 외부 컨트롤러로부터 어드레스 변경 커맨드(CMD_AC) 및 변경 어드레스(ADDR_C)를 수신하여 데이터가 저장될 메모리 영역이 변경되었다고 하더라고, 컨펌 커맨드 수신 전에 수신된 새로운 어드레스 변경 커맨드 또는 데이터 변경 커맨드와 함께 수신된 변경 어드레스에 포함된 변경 로우 어드레스를 기초로 데이터가 저장될 메모리 영역이 다시 변경될 수 있다.
도 10은 데이터를 변경하기 위해 입출력 라인들(DQ)을 통해 수신되는 커맨드, 어드레스 및 데이터를 설명하기 위한 도면이다.
도 2 및 도 10을 참조하면, 도 10의 (a)는 도 2의 페이지 버퍼 그룹(도 2의 123)에 포함된 페이지 버퍼들에 저장된 데이터를 변경하기 위해 컨펌 커맨드 수신 전에 도 6의 입출력 라인들(DQ)을 통해 커맨드, 어드레스 및 데이터가 수신되는 경우를 도시한다.
도 8 및 도 10을 참조하면, 도 10의 제1 및 제2 커맨드(CMD1, CMD2), 제1 어드레스(ADDR1), 제1 데이터(DATA1)는 도 8의 제1 및 제2 커맨드, 제1 어드레스와 동일하므로, 도 10에서, 도 8과 중복되는 설명은 생략하도록 한다.
실시 예에서, 외부 컨트롤러로부터 제1 커맨드(CMD1), 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)가 수신되면, 제1 어드레스(ADDR1)에 포함된 컬럼 어드레스에 대응하는 페이지 버퍼에 제1 데이터(DATA1)가 임시 저장될 수 있다. 이 후, 제2 커맨드(CMD2), 즉 컨펌 커맨드가 외부 컨트롤러로부터 수신되면, 메모리 장치(도 2의 100)는 제1 커맨드(CMD1)에 의해 결정된 프로그램 커맨드에 대응하여, 페이지 버퍼에 저장된 제1 데이터(DATA1)를 제1 어드레스(ADDR1)에 포함된 로우 어드레스에 대응하는 메모리 영역에 저장할 수 있다.
그러나, 제1 어드레스(ADDR1)에 포함된 로우 어드레스에 대응하는 메모리 영역에 제1 데이터(DATA1)를 저장하기 전, 제1 데이터(DATA1)를 변경할 필요가 있을 수 있다. 즉, 호스트(도 1의 300)로부터 수신된 호스트 데이터가 잘못된 데이터이거나, 새로운 데이터를 저장할 필요가 있는 경우, 제1 데이터(DATA1)를 변경할 필요가 있다. 따라서, 이 경우, 메모리 장치(도 2의 100)는 외부 컨트롤러로부터 새로운 데이터를 수신하여, 해당 페이지 버퍼에 저장할 수 있다.
도 10을 참조하면, 메모리 장치(도 2의 100)는 외부 컨트롤러로부터 도 6의 입출력 라인들(DQ)을 통해 제1 데이터(DATA1)를 수신한 후, 제4 커맨드(CMD4), 제4 어드레스(ADDR4) 및 제4 데이터(DATA4)를 수신할 수 있다(1001). 제4 커맨드(CMD4)는 페이지 버퍼에 저장된 데이터를 변경하거나 또는 페이지 버퍼 그룹에 포함된 다른 페이지 버퍼에 데이터를 저장하기 위한 커맨드이고, 제4 어드레스(ADDR4)는 페이지 버퍼 그룹에 포함된 페이지 버퍼들 중 어느 하나의 페이지 버퍼를 선택하는 어드레스이고, 제4 데이터(DATA4)는 이미 저장된 데이터를 변경하기 위한 데이터 또는 페이지 버퍼에 새롭게 저장하기 위한 데이터일 수 있다.
따라서, 컨펌 커맨드, 즉 제2 커맨드(CMD2)를 수신하기 전에 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터를 수신하여, 페이지 버퍼 그룹에 포함된 페이지 버퍼에 저장된 데이터를 변경하거나, 데이터가 저장되지 않은 페이지 버퍼에 새로운 데이터를 저장할 수 있다. 이 후, 컨펌 커맨드를 수신하면, 페이지 버퍼 그룹에 포함된 페이지 버퍼들에 저장된 데이터가 제1 어드레스(ADDR1)에 포함된 로우 어드레스에 대응하는 메모리 영역에 프로그램될 수 있다.
만약, 제4 어드레스(ADDR4), 즉 데이터 변경 커맨드인 제4 커맨드(CMD4)와 함게 수신된 변경 어드레스에 로우 어드레스가 포함되면, 제1 데이터(DATA1)가 저장되는 영역이 제1 어드레스(ADDR1)에 의해 결정되는 메모리 영역과 다른 메모리 영역으로 결정될 수 있다. 따라서, 데이터 변경 커맨드에 의해, 데이터의 변경 또는 새로운 데이터의 저장뿐만 아니라, 데이터가 저장될 메모리 영역도 변경될 수 있다. 데이터가 저장될 메모리 영역이 변경되면, 제1 데이터(DATA1)를 저장하는 방법이 변경될 수 있다.
도 11은 도 10에서 수신된 커맨드, 어드레스 및 데이터를 기초로 데이터 및/또는 로우 어드레스를 변경하는 메모리 장치의 동작을 설명하기 위한 도면이다.
도 2 및 도 11을 참조하면, 도 11은 도 2의 메모리 장치(도 2의 100)의 구성 중 메모리 셀 어레이(110), 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 제어 로직(130)을 도시한다. 도 11에서, 도 2의 메모리 장치(도 2의 100)의 구성 중 나머지 구성 요소는 생략된 것으로 가정한다.
도 10 및 도 11을 참조하면, 도 11의 데이터 변경 커맨드(CMD_DC)는 도 10의 제4 커맨드(CMD4)고, 도 11의 변경 어드레스(ADDR_C)는 도 10의 제4 어드레스(ADDR4), 도 11의 변경 데이터(DATA_C)는 도 10의 제4 데이터(DATA4)일 수 있다. 즉, 도 11은 컨펌 커맨스 수신 전에 수신된 데이터 변경 커맨드(CMD_DC) 및 변경 어드레스(ADDR_C)를 기초로 수행되는 메모리 장치의 동작을 도시한다.
실시 예에서, 입출력 회로(125)는 도 10의 제1 데이터(DATA1)를 수신한 후, 도 6의 입출력 라인들(DQ)을 통해 외부 컨트롤러로부터 데이터 변경 커맨드(CMD_DC), 변경 어드레스(ADDR_C) 및 변경 데이터(DATA_C)를 수신할 수 있다. 입출력 회로(125)는 외부 컨트롤러로부터 수신된 데이터 변경 커맨드(CMD_DC) 및 변경 어드레스(ADDR_C)를 제어 로직(130)으로, 변경 데이터(DATA_C)를 컬럼 디코더(124)로 전송할 수 있다.
실시 예에서, 제어 로직(130)은 데이터 변경 커맨드(CMD_DC)를 수신하여, 변경 데이터(DATA_C)가 페이지 버퍼 그룹(123)에 포함된 페이지 버퍼들(PB1~PBn) 중 어느 하나에 저장되도록 변경 어드레스(ADDR_C)를 제어할 수 있다.
구체적으로, 제어 로직(130)에 포함된 어드레스 제어부(150)는 입출력 회로(125)로부터 변경 컬럼 어드레스(CADD_C) 및 변경 로우 어드레스(RADD_C)가 포함된 변경 어드레스(ADDR_C)를 수신할 수 있다. 어드레스 제어부(150)는 데이터 변경 커맨드(CMD_DC)에 응답하여, 데이터가 임시 저장된 페이지 버퍼에 새로운 데이터가 저장되도록 또는 데이터가 저장되지 않은 페이지 버퍼에 데이터가 저장되도록 로우 디코더(121) 및 컬럼 디코더(124)를 제어할 수 있다. 데이터가 임시 저장된 페이지 버퍼에 새로운 데이터가 저장될 때의 데이터 변경 커맨드(CMD_DC)는 외부 컨트롤러로부터 수신된 데이터, 구체적으로 도 10의 제1 데이터(DATA1)를 변경할 것을 지시하는 커맨드 일 수 있다.
예를 들면, 어드레스 제어부(150)는 변경 어드레스(ADDR_C)에 포함된 어드레스 중 변경 컬럼 어드레스(CADD_C)를 컬럼 디코더(124)에, 변경 로우 어드레스(RADD_C)를 로우 디코더(121)에 출력할 수 있다. 어드레스 제어부(150)는 변경 컬럼 어드레스(CADD_C)에 따라 데이터가 저장될 페이지 버퍼를 선택하도록 로우 디코더(121)를 제어할 수 있다.
어드레스 제어부(150)는 변경 컬럼 어드레스(CADD_C)를 컬럼 디코더(124)에 출력하고, 컬럼 디코더(124)는 변경 컬럼 어드레스(CADD_C)를 디코딩하여 변경 로우 어드레스(RADD_C)에 대응하는 페이지 버퍼를 선택할 수 있다. 즉, 컬럼 디코더(124)는 입출력 회로(125)로부터 변경 데이터(DATA_C)를 수신하고, 변경 컬럼 어드레스(CADD_C)에 대응하는 페이지 버퍼에 변경 데이터(DATA_C)를 전송할 수 있다.
따라서, 컬럼 디코더(124)가 변경 컬럼 어드레스(CADD_C)에 대응하는 페이지 버퍼에 변경 데이터(DATA_C)를 전송함으로써, 페이지 버퍼 그룹(123)에 포함된 페이지 버퍼들에 저장된 데이터가 변경되거나, 또는 페이지 버퍼 그룹(123)에 포함된 페이지 버퍼들에 새로운 데이터가 저장될 수 있다.
실시 예에서, 변경 어드레스(ADDR_C)에는 변경 로우 어드레스(CADD_R)가 포함될 수 있다. 따라서, 외부 컨트롤러로부터 데이터 변경 커맨드(CMD_DC)가 수신되었지만, 메모리 장치(100)는 데이터 변경 커맨드(CMD_DC)와 함께 수신된 변경 어드레스(ADDR_C)에 포함된 변경 로우 어드레스(RADD_C)를 기초로, 데이터가 저장될 메모리 영역을 기 결정된 메모리 영역과 다른 메모리 영역으로 변경할 수 있다.
즉, 페이지 버퍼 그룹(123)에 저장된 데이터가 변경 어드레스(ADDR_C)에 포함된 변경 로우 어드레스(RADD_C)에 대응하는 새로운 메모리 영역에 저장될 수 있다.
실시 예에서, 메모리 장치(100)가 데이터 변경 커맨드(CMD_DC), 변경 어드레스(ADDR_C) 및 변경 데이터(DATA_C)를 수신한 후, 외부 컨트롤러로부터 어드레스 변경 커맨드 및 변경 어드레스를 수신할 수 있다. 이 경우, 어드레스 변경 커맨드와 함께 수신된 변경 어드레스에 포함된 변경 로우 어드레스를 기초로, 페이지 버퍼 그룹(123)에 저장된 데이터가 저장될 메모리 영역이 다시 변경될 수 있다.
즉, 도 10의 제1 어드레스(ADDR1) 또는 데이터 변경 커맨드(CMD_DC)와 함께 수신된 변경 어드레스(ADDR_C)에 포함된 변경 로우 어드레스(RADD_C)에 대응하는 메모리 영역이 결정되었다고 하더라고, 외부 컨트롤러로부터 어드레스 변경 커맨드와 함께 수신된 변경 어드레스를 기초로 데이터가 저장될 메모리 영역이 변경될 수 있다.
실시 예에서, 데이터 변경 커맨드(CMD_DC), 변경 어드레스(ADDR_C) 및 변경 데이터(DATA_C)를 수신한 후, 새로운 데이터 변경 커맨드, 새로운 변경 어드레스 및 새로운 변경 데이터를 수신할 수 있다. 이 경우, 새로운 데이터 변경 커맨드에 응답하여, 페이지 버퍼 그룹(123)에 포함된 페이지 버퍼들에 저장된 데이터가 변경되거나 또는 새로운 데이터가 저장될 수 있다. 나아가, 새롭게 수신된 변경 어드레스에 포함된 변경 로우 어드레스를 기초로 데이터가 저장될 메모리 영역이 변경될 수 있다.
결과적으로, 메모리 장치(100)가 외부 컨트롤러로부터 데이터 변경 커맨드(CMD_DC), 변경 어드레스(ADDR_C) 및 변경 데이터(DATA_C)를 수신하여 데이터를 저장 또는 변경하고, 데이터가 저장될 메모리 영역이 변경되었다고 하더라고, 컨펌 커맨드 수신 전에 수신된 새로운 어드레스 변경 커맨드 또는 데이터 변경 커맨드와 함께 수신된 변경 어드레스에 포함된 변경 로우 어드레스를 기초로 데이터가 저장될 메모리 영역이 다시 변경될 수 있다.
도 12는 캐시 프로그램 동작을 설명하기 위한 도면이다.
도 11 및 도 12를 참조하면, 도 11의 페이지 버퍼 그룹(도 11의 123)에 포함된 페이지 버퍼들(PB1~Pbn)은 각각 캐시 래치(CACHE LATCH) 및 메인 래치(MAIN LATCH)를 포함할 수 있다. 캐시 래치(CACHE LATCH)에는 외부 컨트롤러로부터 수신된 데이터가 저장되고, 메인 래치(MAIN LATCH)에는 캐시 래치(CACHE LATCH)로부터 수신된 데이터가 저장될 수 있다. 메인 래치(MAIN LATCH)에 저장된 데이터는 도 11의 메모리 셀 어레이(도 11의 110)의 복수의 메모리 블록들(BLK1~BLKz), 즉 메모리 영역들 중 특정 영역에 프로그램될 수 있다. 도 12는 도 11의 페이지 버퍼 그룹(도 11의 123)에 포함된 페이지 버퍼들(PB1~Pbn) 중 어느 하나를 도시한다.
도 12는 종래 캐시 프로그램 동작을 도시한다. 캐시 프로그램 동작은 메인 래치(MAIN LATCH)에 저장된 데이터가 프로그램되는 동작과 외부 컨트롤러로부터 수신된 데이터가 캐시 래치(CACHE LATCH)에 저장되는 동작이 동시에 수행되는 동작일 수 있다. 캐시 프로그램 동작을 통해 프로그램 동작 시간을 단축시킴으로써, 프로그램 동작이 효율적으로 수행될 수 있다.
구체적으로, 외부 컨트롤러로부터 수신된 데이터는 캐시 래치(CACHE LATCH)에 저장될 수 있다. 실시 예에서, t0에서, 제1 데이터(DATA1)가 외부 컨트롤러로부터 전송되어(DATA1 Transfer), 캐시 래치(CACHE LATCH)에 저장될 수 있다. 이 후, t1에서, 캐시 래치(CACHE LATCH)에 저장된 제1 데이터(DATA1)는 메인 래치(MAIN LATCH)로 복사될 수 있다(DATA1 Copy).
메인 래치(MAIN LATCH)에 제1 데이터(DATA1)가 저장되면, t2에서, 제1 데이터(DATA1)는 메모리 셀 어레이(도 11의 110)에 프로그램될 수 있다. 이 때, 제1 데이터(DATA1)를 프로그램하는 동작(DATA1 Program)과 동시에, 제2 데이터(DATA2)가 외부 컨트롤러로부터 전송될 수 있다(DATA2 Transfer). 제1 데이터(DATA1)를 프로그램하는 동작 및 외부 컨트롤러로부터 제2 데이터(DATA2)가 전송되어 캐시 래치(CACHE LATCH)에 저장되는 동작이 동시에 수행됨으로써, 프로그램 동작이 효율적으로 수행될 수 있다.
t3에서, 캐시 래치(CACHE LATCH)에 저장된 제2 데이터(DATA2)는 메인 래치(MAIN LATCH)로 복사될 수 있다(DATA2 Copy). 이 후, t4에서, 메인 래치(MAIN LATCH)에 저장된 제2 데이터(DATA2)는 메모리 셀 어레이(도 11의 110)에 프로그램되고(DATA2 Program), 그와 동시에, 제3 데이터(DATA3)가 외부 컨트롤러로부터 수신되어 캐시 래치(CACHE LATCH)에 저장될 수 있다(DATA3 Transfer). t5에서, 캐시 래치(CACHE LATCH)에 저장된 제3 데이터(DATA3)는 메인 래치(MAIN LATCH)에 복사될 수 있다.
실시 예에서, 위에서 설명된 캐시 프로그램 동작에 본 발명이 적용될 수 있다. 즉, 캐시 래치(CACHE LATCH)에 저장된 데이터가 변경되고, 메인 래치(MAIN LATCH)에 저장된 데이터가 기 결정된 메모리 영역과 다른 메모리 영역에 저장될 수 있다.
본 발명이 적용된 캐시 프로그램 동작은 도 13을 통해 보다 상세히 설명하도록 한다.
도 13은 본 발명이 적용되는 캐시 프로그램 동작을 설명하기 위한 도면이다.
도 13을 참조하면, 도 13은, 메모리 장치(도 2의 100)가 캐시 프로그램 동작 수행 중, 외부 컨트롤러로부터 컨펌 커맨드를 수신하기 전에 데이터 변경 커맨드를 수신한 경우를 도시한다.
도 13에서, 도 12와 중복되는 내용은 생략하도록 한다.
실시 예에서, t0에서, 제1 데이터(DATA1)가 외부 컨트롤러로부터 수신되어 캐시 래치(CACHE LATCH)에 저장되고(DATA1 Transfer), t1에서, 캐시 래치(CACHE LATCH)에 저장된 데이터가 메인 래치(MAIN LATCH)로 복사된 후(DATA1 Copy), t2에서, 메인 래치(MAIN LATCH)에 저장된 제1 데이터(DATA1)가 프로그램됨(DATA1 Program)과 동시에 외부 컨트롤러로부터 수신된 제2 데이터(DATA2)가 캐시 래치(CACHE LATCH)에 저장될 수 있다(DATA2 Transfer).
그러나, 캐시 래치(CACHE LATCH)에 저장된 제2 데이터(DATA2)를 다른 데이터로 변경할 필요가 있는 경우, 메모리 장치(도 2의 100)은 외부 컨트롤러로부터 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터를 수신할 수 있다. 도 13에서 변경 데이터는 제3 데이터(DATA3)인 것으로 가정한다.
구체적으로, 메모리 장치(도 2의 100)가 외부 컨트롤러로부터 데이터 변경 커맨드에 응답하여, 변경 어드레스에 포함된 변경 컬럼 어드레스에 대응하는 페이지 버퍼에 변경 데이터를 저장할 수 있다. 즉, t3에서, 캐시 래치(CACHE LATCH)에 저장된 제2 데이터(DATA2)가 변경 데이터인 제3 데이터(DATA3)로 변경될 수 있다(Change DATA2 to DATA3). 이 때, 변경 어드레스에 변경 로우 어드레스도 포함된 경우, 제3 데이터(DATA3)가 저장되는 메모리 영역도 함께 변경될 수 있다.
t3에서, 캐시 래치(CACHE LATCH)에 저장된 제2 데이터(DATA2)가 제3 데이터(DATA3)로 변경된 후, t4에서, 캐시 래치(CACHE LATCH)에 저장된 제3 데이터(DATA3)는 메인 래치(MAIN LATCH)로 복사될 수 있다(DATA3 Copy). 이 후, t5에서, 메인 래치(MAIN LATCH)에 저장된 제3 데이터(DATA3)가 프로그램됨(DATA3 Program)과 동시에 외부 컨트롤러로부터 수신된 제4 데이터(DATA4)가 캐시 래치(CACHE LATCH)에 저장될 수 있다(DATA4 Transfer).
결과적으로, 메모리 장치(도 2의 100)가 캐시 프로그램 동작을 수행하는 경우, 컨펌 커맨드를 수신하기 전에 외부 컨트롤러로부터 데이터 변경 커맨드를 기초로 캐시 래치(CACHE LATCH)에 저장된 데이터가 변경될 수 있고, 추가적으로, 캐시 래치(CACHE LATCH)에 저장된 데이터가 프로그램될 메모리 영역도 변경될 수 있다.
도 14는 어드레스 변경 커맨드 또는 데이터 변경 커맨드가 중복되어 수신되는 경우를 설명하기 위한 도면이다.
도 8, 도 10 및 도 14를 참조하면, 도 14의 (a)는 도 8의 (a)에서 설명된 어드레스 변경 커맨드가 중복적으로 입력되는 경우를 도시하고, 도 14의 (b)는 도 10에서 설명된 데이터 변경 커맨드가 중복적으로 입력되는 경우를 도시한다.
도 14에서, 도 8 및 도 10과 중복되는 내용은 생략하도록 한다.
도 14의 (a)를 참조하면, 외부 컨트롤러로부터 도 6의 입출력 라인들(DQ)을 통해 제1 커맨드(CMD1), 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)가 순차적으로 수신될 수 있다. 이 후, 제2 커맨드(CMD2)를 수신하기 전, 제3 커맨드(CMD3), 제3 어드레스(ADDR3), 제5 커맨드(CMD5) 및 제5 어드레스(ADDR5)가 순차적으로 수신될 수 있다(1401). 제3 커맨드(CMD3) 및 제5 커맨드(CMD5)는 데이터가 저장될 메모리 영역을 변경할 것을 지시하는 어드레스 변경 커맨드, 제3 어드레스(ADDR3) 및 제5 어드레스(ADDR5)는 변경되는 변경 어드레스일 수 있다.
실시 예에서, 제1 어드레스(ADDR1)에 포함된 로우 어드레스에 대응하는 메모리 영역을 다른 메모리 영역으로 변경하기 위해, 제3 커맨드(CMD3) 및 제3 어드레스(ADDR3)가 외부 컨트롤러로부터 수신될 수 있다. 즉, 제1 데이터(DATA1)를 프로그램하는 방법을 변경하기 위해, 어드레스 변경 커맨드 및 변경 어드레스가 수신될 수 있다.
어드레스 변경 커맨드 및 변경 어드레스에 따라, 제1 데이터(DATA1)가 저장될 메모리 영역이 결정되었다고 하더라도, 이 후 수신되는 새로운 어드레스 변경 커맨드 및 새로운 변경 어드레스에 따라, 제1 데이터(DATA1)가 저장될 메모리 영역이 변경될 수 있다. 즉, 외부 컨트롤러로부터 어드레스 변경 커맨드 및 변경 어드레스가 수신되었다고 하더라도, 메모리 장치(도 2의 100)는 외부 컨트롤러로부터 새로운 어드레스 변경 커맨드 및 새로운 변경 어드레스를 수신하여 데이터가 저장될 메모리 영역을 변경할 수 있다.
결과적으로, 컨펌 커맨드인 제2 커맨드(CMD2)를 수신하기 전, 외부 컨트롤러로부터 어드레스 변경 커맨드 및 어드레스 데이터가 중복적으로 수신될 수 있고, 제2 커맨드(CMD2)를 수신하기 바로 전에 수신된 변경 어드레스를 기초로 제1 데이터(DATA1)가 저장될 메모리 영역이 결정될 수 있다. 즉, 제2 커맨드(CMD2) 수신 전에 수신된 제5 어드레스(ADDR5)에 포함된 변경 로우 어드레스를 기초로 제1 데이터(DATA1)가 저장될 메모리 영역이 결정될 수 있다.
도 14의 (b)를 참조하면, 외부 컨트롤러로부터 도 6의 입출력 라인들(DQ)을 통해 제1 커맨드(CMD1), 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)가 순차적으로 수신될 수 있다. 이 후, 제2 커맨드(CMD2)를 수신하기 전, 제4 커맨드(CMD4), 제4 어드레스(ADDR4), 제4 데이터(DATA4), 제6 커맨드(CMD6), 제6 어드레스(ADDR6) 및 제6 데이터(DATA6)가 순차적으로 수신될 수 있다(1403). 제4 커맨드(CMD4) 및 제6 커맨드(CMD6)는 페이지 버퍼에 저장된 데이터를 변경할 것을 지시하는 데이터 변경 커맨드, 제4 어드레스(ADDR4) 및 제6 어드레스(ADDR6)는 변경되는 변경 어드레스, 제4 데이터(DATA4) 및 제6 데이터(DATA6)는 변경되는 변경 데이터일 수 있다.
실시 예에서, 페이지 버퍼 그룹(도 2의 123)에 포함된 페이지 버퍼들(PB1~PBn)에 저장된 데이터를 변경하기 위해, 제4 커맨드(CMD4), 제4 어드레스(ADDR4) 및 제4 데이터(DATA4)가 외부 컨트롤러로부터 수신될 수 있다. 즉, 제1 데이터(DATA1)를 제4 데이터(DATA4)로 변경하여 저장하기 위해, 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터가 수신될 수 있다.
데이터 변경 커맨드, 변경 어드레스 및 변경 데이터에 따라, 제1 데이터(DATA1)가 제4 데이터(DATA4)로 변경되었다고 하더라도, 이 후 수신되는 새로운 데이터 변경 커맨드, 새로운 변경 어드레스 및 새로운 데이터에 따라, 제4 데이터(DATA4)가 제6 데이터(DATA6)로 변경될 수 있다. 즉, 외부 컨트롤러로부터 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터가 수신되었다고 하더라도, 메모리 장치(도 2의 100)는 외부 컨트롤러로부터 수신되는 새로운 데이터 변경 커맨드, 새로운 변경 어드레스 및 새로운 데이터를 수신하여 페이지 버퍼에 저장된 데이터를 변경할 수 있다.
결과적으로, 컨펌 커맨드인 제2 커맨드(CMD2)를 수신하기 전, 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터가 중복적으로 수신될 수 있고, 제2 커맨드(CMD2)를 수신하기 바로 전에 수신된 변경 데이터를 기초로 메모리 영역에 저장될 데이터가 결정될 수 있다. 즉, 제2 커맨드(CMD2) 수신 전에 수신된 제6 데이터(DATA6)가 메모리 영역에 저장될 데이터로 결정될 수 있다.
도 15는 어드레스 변경 커맨드 및 데이터 변경 커맨드가 함께 수신되는 경우를 설명하기 위한 도면이다.
도 8, 도 10 및 도 15를 참조하면, 도 15의 (a)는 도 8의 (a)에서 설명된 어드레스 변경 커맨드 수신 후 도 10에서 설명된 데이터 변경 커맨드를 수신하는 경우를 도시하고, 도 15의 (b)는 도 10에서 설명된 데이터 변경 커맨드를 수신한 후 도 8의 (a)에서 설명된 어드레스 변경 커맨드를 수신하는 경우를 도시한다.
도 15에서, 도 8 및 도 10과 중복되는 내용은 생략하도록 한다.
도 15에서, 제3 커맨드(CMD3)는 데이터가 저장될 메모리 영역을 변경할 것을 지시하는 어드레스 변경 커맨드, 제3 어드레스(ADDR3)는 변경되는 변경 어드레스이고, 제4 커맨드(CMD4)는 페이지 버퍼에 저장된 데이터를 변경할 것을 지시하는 데이터 변경 커맨드, 제4 어드레스(ADDR4)는 변경되는 변경 어드레스, 제4 데이터(DATA4)는 변경되는 변경 데이터일 수 있다.
도 15의 (a)를 참조하면, 외부 컨트롤러로부터 도 6의 입출력 라인들(DQ)을 통해 제1 커맨드(CMD1), 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)가 순차적으로 수신될 수 있다. 이 후, 제2 커맨드(CMD2)를 수신하기 전, 제3 커맨드(CMD3), 제3 어드레스(ADDR3), 제4 커맨드(CMD4), 제4 어드레스(ADDR4) 및 제4 데이터(DATA4)가 순차적으로 수신될 수 있다(1501).
실시 예에서, 제1 어드레스(ADDR1)에 포함된 로우 어드레스에 대응하는 메모리 영역을 다른 메모리 영역으로 변경하기 위해, 제3 커맨드(CMD3) 및 제3 어드레스(ADDR3)가 외부 컨트롤러로부터 수신될 수 있다. 즉, 제1 데이터(DATA1)를 프로그램하는 방법을 변경하기 위해, 어드레스 변경 커맨드 및 변경 어드레스가 수신될 수 있다.
어드레스 변경 커맨드 및 변경 어드레스에 따라, 제1 데이터(DATA1)가 저장될 메모리 영역이 결정된 후, 데이터 변경 커맨드가 수신될 수 있다. 즉, 외부 컨트롤러로부터 어드레스 변경 커맨드 및 변경 어드레스가 수신되었다고 하더라도, 메모리 장치(도 2의 100)는 외부 컨트롤러로부터 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터를 수신하여 페이지 버퍼에 저장된 데이터를 변경할 수 있다.
추가적으로, 데이터 변경 커맨드와 함께 수신된 변경 어드레스에 변경 로우 어드레스가 포함되는 경우, 데이터가 저장될 메모리 영역도 함께 변경될 수 있다.
결과적으로, 컨펌 커맨드인 제2 커맨드(CMD2)를 수신하기 전, 외부 컨트롤러로부터 어드레스 변경 커맨드 및 어드레스 데이터가 수신된 후, 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터가 수신될 수 있고, 페이지 버퍼에 저장된 데이터뿐만 아니라 데이터가 저장될 메모리 영역도 변경될 수 있다. 즉, 제2 커맨드(CMD2) 수신 전에 수신된 제4 어드레스(ADDR4)에 포함된 변경 로우 어드레스를 기초로 제4 데이터(DATA4)가 저장될 메모리 영역이 결정될 수 있다.
도 15의 (b)를 참조하면, 외부 컨트롤러로부터 도 6의 입출력 라인들(DQ)을 통해 제1 커맨드(CMD1), 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)가 순차적으로 수신될 수 있다. 이 후, 제2 커맨드(CMD2)를 수신하기 전, 제4 커맨드(CMD4), 제4 어드레스(ADDR4), 제4 데이터(DATA4) 및 제3 커맨드(CMD3), 제3 어드레스(ADDR3)가 순차적으로 수신될 수 있다(1503).
실시 예에서, 페이지 버퍼 그룹(도 2의 123)에 포함된 페이지 버퍼들(PB1~PBn)에 저장된 데이터를 변경하기 위해, 제4 커맨드(CMD4), 제4 어드레스(ADDR4) 및 제4 데이터(DATA4)가 외부 컨트롤러로부터 수신될 수 있다. 즉, 제1 데이터(DATA1)를 제4 데이터(DATA4)로 변경하여 저장하기 위해, 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터가 수신될 수 있다.
데이터 변경 커맨드, 변경 어드레스 및 변경 데이터에 따라, 제1 데이터(DATA1)가 제4 데이터(DATA4)로 변경되었다고 하더라도, 메모리 장치(도 2의 100)는 외부 컨트롤러로부터 어드레스 변경 커맨드 및 변경 어드레스를 수신할 수 있다. 즉, 데이터 변경 커맨드와 함께 수신된 변경 어드레스에 따라 또는 데이터 변경 커맨드를 수신하기 전에 수신된 어드레스에 따라 데이터가 저장될 메모리 영역이 결정되었더라고, 외부 컨트롤러로부터 수신된 어드레스 변경 커맨드를 기초로 데이터가 저장될 메모리 영역이 변경될 수 있다.
즉, 어드레스 변경 커맨드인 제3 커맨드(CMD3)를 기초로, 제3 어드레스(ADDR3)에 포함된 변경 로우 어드레스에 따라 제4 데이터(DATA4)가 저장될 메모리 영역이 변경될 수 있다.
결과적으로, 컨펌 커맨드인 제2 커맨드(CMD2)를 수신하기 전, 외부 컨트롤러로부터 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터가 수신된 후 어드레스 변경 커맨드 및 어드레스 데이터가 수신될 수 있고, 페이지 버퍼에 저장된 데이터뿐만 아니라 데이터가 저장될 메모리 영역도 변경될 수 있다. 즉, 제2 커맨드(CMD2) 수신 전에 수신된 제3 어드레스(ADDR3)에 포함된 변경 로우 어드레스를 기초로 제4 데이터(DATA4)가 저장될 메모리 영역이 결정될 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 16을 참조하면, S1601 단계에서, 메모리 장치는 외부 컨트롤러로부터 셋업 커맨드를 수신할 수 있다. 셋업 커맨드는 데이터를 프로그램 하는 방법을 나타내는 커맨드일 수 있다. 즉, 셋업 커맨드를 기초로, 싱글 레벨 셀(Single Level Cell; SLC), 멀티 레벨 셀(Multi Level Cell; MLC), 트리플 레벨 셀(Triple Level Cell; TLC) 및 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식 중 어느 하나의 방식 및/또는 페이지 프로그램, 멀티 플레인 프로그램 및 캐시 프로그램 중 어느 하나의 프로그램 방식이 결정될 수 있다.
S1603 단계에서, 메모리 장치는 외부 컨트롤러로부터 어드레스 및 데이터를 수신할 수 있다. 어드레스는 컬럼 어드레스 및 로우 어드레스를 포함할 수 있다. 어드레스에 포함된 컬럼 어드레스에 대응하는 페이지 버퍼에 데이터가 저장되고(S1605), 페이지 버퍼에 저장된 데이터는 메모리 셀 어레이의 영역에 프로그램될 수 있다.
그러나, 페이지 버퍼에 저장된 데이터를 메모리 셀 어레이에 프로그램할 것을 지시하는 컨펌 커맨드를 수신하기 전 새로운 커맨드가 수신될 수 있다. 따라서, 메모리 장치는 페이지 버퍼에 데이터가 저장된 후, 외부 컨트롤러로부터 컨펌 커맨드를 수신했는지를 판단할 수 있다(S1607).
메모리 장치가 컨펌 커맨드를 수신한 경우(Y), 메모리 장치는 컨펌 커맨드를 기초로 결정된 커맨드에 대응하는 동작을 수행할 수 있다(S1609). 즉, 셋업 커맨드에 의해 결정된 프로그램 방식으로, 페이지 버퍼에 저장된 데이터를 메모리 셀 어레이에 프로그램할 수 있다.
그러나, 메모리 장치가 컨펌 커맨드를 수신하지 못한 경우(N), 메모리 장치는 외부 컨트롤러로부터 새로운 커맨드를 수신했는지 판단할 수 있다(S1611). 메모리 장치가 새로운 커맨드를 수신하지 못한 경우(N), 다시 S1607로 진행하여, 메모리 컨트롤러는 컨펌 커맨드를 수신했는지를 판단할 수 있다. 즉, 컨펌 커맨드를 수신할 때까지, 메모리 장치는 새로운 커맨드를 수신했는지를 판단할 수 있다.
S1611 단계에서, 메모리 장치가 새로운 커맨드를 수신한 경우(Y), 메모리 장치는 새로운 커맨드에 대응하는 동작을 수행할 수 있다(S1613). 새로운 커맨드는, 데이터가 저장될 메모리 영역을 변경하는 어드레스 변경 커맨드 또는 페이지 버퍼에 저장된 데이터를 변경하는 데이터 변경 커맨드일 수 있다. 이 후, S1607 단계로 진행하여, 메모리 장치는 다시 컨펌 커맨드를 수신했는지를 판단할 수 있다. 즉, 컨펌 커맨드를 수신하기 전까지, 데이터가 저장될 메모리 영역이 변경될 수 있고, 또, 페이지 버퍼에 저장된 데이터가 변경될 수 있다.
도 17은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 17을 참조하면, 도 17은 새로운 커맨드가 어드레스 변경 커맨드일 때 S1613 단계를 세분화한 단계들이다.
S1701 단계에서, 메모리 장치는 외부 컨트롤러로부터 어드레스 변경 커맨드 및 변경 어드레스를 수신할 수 있다. 변경 어드레스에는 변경 로우 어드레스가 포함될 수 있다.
즉, 컨펌 커맨드를 수신하기 전에, 데이터가 저장될 메모리 영역을 변경하기 위한 어드레스 변경 커맨드가 수신되고, 어드레스 변경 커맨드와 함께 수신된 변경 어드레스에 포함된 변경 로우 어드레스에 따라 기 선택된 메모리 영역과 다른 메모리 영역이 선택될 수 있다(S1703).
변경 로우 어드레스를 기초로 데이터가 저장될 메모리 영역이 변경되면, 메모리 장치는 데이터가 저장될 메모리 영역에 따라 데이터를 프로그램하는 방법을 변경할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 18을 참조하면, 도 18은 새로운 커맨드가 데이터 변경 커맨드일 때 S1613 단계를 세분화한 단계들이다.
S1801 단계에서, 메모리 장치는 외부 컨트롤러로부터 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터를 수신할 수 있다. 데이터 변경 커맨드는 페이지 버퍼에 임시 저장된 데이터를 변경할 것을 지시하는 커맨드일 수 있다. 따라서, 데이터 변경 커맨드에 응답하여, 메모리 장치는 변경 어드레스에 포함된 변경 컬럼 어드레스에 대응하는 페이지 버퍼를 선택할 수 있다(S1803). 변경 컬럼 어드레스에 대응하는 페이지 버퍼가 선택되면, 메모리 장치는 선택된 페이지 버퍼에 변경 데이터를 저장할 수 있다(S1805).
즉, 페이지 버퍼가 선택되고, 선택된 페이지 버퍼에 저장된 데이터가 변경 데이터로 변경되거나, 또는 선택된 페이지 버퍼에 새로운 데이터가 저장될 수 있다.
선택된 페이지 버퍼에 변경 데이터가 저장되면, 메모리 장치는 변경 어드레스가 변경 로우 어드레스를 포함하는지 판단할 수 있다(S1807). 변경 어드레스가 변경 로우 어드레스를 포함하면(Y), 변경 어드레스에 포함된 변경 로우 어드레스에 따라 기 선택된 메모리 영역과 다른 메모리 영역이 선택될 수 있다(S1809). 즉, 데이터 변경 커맨드에 의해, 페이지 버퍼에 저장된 데이터가 변경됨과 동시에, 변경된 데이터를 프로그램할 메모리 영역도 변경될 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 19를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
복수의 플래시 메모리들(3221~322n)은 각각 어드레스 제어부를 포함할 수 있다. 어드레스 제어부는 SSD 컨트롤러(3210)로부터 수신된 어드레스 변경 커맨드 또는 데이터 변경 커맨드를 기초로 데이터가 저장될 메모리 영역을 변경할 수 있다.
실시 예에서, 복수의 플래시 메모리들(3221~322n)은 SSD 컨트롤러(3210)로부터 프로그램 동작의 개시를 지시하는 셋업 커맨드 수신 전, 어드레스 변경 커맨드 또는 데이터 변경 커맨드를 수신할 수 있다. 이 때, 복수의 플래시 메모리들(3221~322n)은 어드레스 변경 커맨드 또는 데이터 변경 커맨드와 함께 변경 어드레스도 수신할 수 있다.
복수의 플래시 메모리들(3221~322n)이 변경 어드레스에 포함된 변경 로우 어드레스에 대응하는 메모리 영역을 선택함으로써, SSD 컨트롤러(3210)로부터 수신된 데이터를 프로그램하는 방법이 변경될 수 있다.
50: 저장 장치
100: 메모리 장치
150: 어드레스 제어부
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 복수의 메모리 영역들을 포함하는 메모리 셀 어레이;
    외부 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신하는 입출력 회로;
    복수의 비트 라인들을 통해 상기 복수의 메모리 영역들에 각각 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 그룹;
    상기 어드레스에 포함된 로우 어드레스에 따라, 상기 복수의 메모리 영역들 중 상기 커맨드에 대응되는 동작이 수행되는 선택된 메모리 영역을 선택하는 로우 디코더;
    상기 어드레스에 포함된 컬럼 어드레스에 따라, 상기 데이터를 상기 복수의 페이지 버퍼들 중 어느 하나에 전달하는 컬럼 디코더; 및
    상기 외부 컨트롤러로부터 수신된 상기 어드레스를 변경할 것을 지시하는 어드레스 변경 커맨드에 응답하여, 상기 선택된 메모리 영역과 다른 메모리 영역에 상기 데이터가 저장되도록 상기 로우 디코더 및 컬럼 디코더를 제어하는 어드레스 제어부;를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 입출력 회로는,
    상기 외부 컨트롤러로부터 상기 어드레스 변경 커맨드 및 변경 어드레스를 수신하고,
    상기 어드레스 제어부는,
    상기 변경 어드레스에 포함된 변경 로우 어드레스에 따라 상기 로우 디코더가 상기 다른 메모리 영역을 선택하도록 제어하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 입출력 회로는,
    상기 외부 컨트롤러로부터 상기 데이터를 변경할 것을 지시하는 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터를 수신하고,
    상기 어드레스 제어부는,
    상기 데이터 변경 커맨드에 응답하여, 상기 변경 데이터가 상기 변경 어드레스에 대응되는 영역에 저장되도록 상기 로우 디코더 및 컬럼 디코더를 제어하는 메모리 장치.
  4. 제 3항에 있어서, 상기 어드레스 제어부는,
    상기 변경 어드레스에 포함된 변경 컬럼 어드레스를 기초로, 상기 복수의 페이지 버퍼들 중 상기 데이터가 저장된 페이지 버퍼에 상기 변경 데이터가 저장되도록 상기 컬럼 디코더를 제어하는 메모리 장치.
  5. 제 4항에 있어서, 상기 어드레스 제어부는,
    상기 변경 어드레스에 포함된 변경 로우 어드레스를 기초로, 상기 변경 데이터가 상기 선택된 메모리 영역과 다른 메모리 영역에 저장되도록 상기 로우 디코더를 제어하는 메모리 장치.
  6. 제 3항에 있어서, 상기 어드레스 제어부는,
    상기 변경 어드레스에 포함된 변경 컬럼 어드레스를 기초로, 상기 복수의 페이지 버퍼들 중 상기 데이터가 저장된 페이지 버퍼와 다른 페이지 버퍼에 상기 변경 데이터가 저장되도록 상기 컬럼 디코더를 제어하는 메모리 장치.
  7. 제 3항에 있어서, 상기 어드레스 제어부는,
    상기 변경 어드레스에 포함된 변경 로우 어드레스를 기초로, 상기 데이터가 상기 선택된 메모리 영역과 다른 메모리 영역에 저장되도록 상기 로우 디코더를 제어하는 메모리 장치.
  8. 제 3항에 있어서, 상기 어드레스 제어부는,
    상기 변경 어드레스에 포함된 변경 컬럼 어드레스를 기초로, 상기 복수의 페이지 버퍼들에 각각 포함된 메인 버퍼 및 캐시 버퍼 중 상기 데이터가 저장된 캐시 버퍼에 상기 변경 데이터가 저장되도록 상기 컬럼 디코더를 제어하는 메모리 장치.
  9. 복수의 메모리 영역들을 포함하는 메모리 셀 어레이;
    외부 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신하는 입출력 회로;
    복수의 비트 라인들을 통해 상기 복수의 메모리 영역들에 각각 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 그룹;
    상기 어드레스에 포함된 로우 어드레스에 따라, 상기 복수의 메모리 영역들 중 상기 커맨드에 대응되는 동작이 수행되는 선택된 메모리 영역을 선택하는 로우 디코더;
    상기 어드레스에 포함된 컬럼 어드레스에 따라, 상기 데이터를 상기 복수의 페이지 버퍼들 중 어느 하나에 전달하는 컬럼 디코더; 및
    상기 외부 컨트롤러로부터 수신된 상기 복수의 페이지 버퍼들 중 어느 하나에 전달된 상기 데이터를 변경할 것을 지시하는 데이터 변경 커맨드에 응답하여, 상기 복수의 페이지 버퍼들 중 어느 하나에 변경 데이터가 저장되도록 상기 컬럼 디코더를 제어하는 어드레스 제어부;를 포함하는 메모리 장치.
  10. 제 9항에 있어서,
    상기 입출력 회로는,
    상기 외부 컨트롤러로부터 상기 데이터 변경 커맨드, 변경 어드레스 및 상기 변경 데이터를 수신하고,
    상기 어드레스 제어부는,
    상기 변경 어드레스에 포함된 변경 컬럼 어드레스에 따라 상기 컬럼 디코더가 상기 복수의 페이지 버퍼들 중 어느 하나를 선택하도록 제어하는 메모리 장치.
  11. 제 10항에 있어서, 상기 어드레스 제어부는,
    상기 변경 어드레스에 포함된 변경 로우 어드레스를 기초로, 상기 변경 데이터가 상기 선택된 메모리 영역과 다른 메모리 영역에 저장되도록 상기 로우 디코더를 제어하는 메모리 장치.
  12. 제 9항에 있어서,
    상기 입출력 회로는,
    상기 외부 컨트롤러로부터 상기 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터를 수신하고,
    상기 어드레스 제어부는,
    상기 변경 어드레스에 포함된 변경 컬럼 어드레스에 따라 상기 컬럼 디코더가 상기 복수의 페이지 버퍼들에 각각 포함된 메인 버퍼 및 캐시 버퍼 중 상기 데이터가 저장된 캐시 버퍼를 선택하도록 제어하는 메모리 장치.
  13. 제 9항에 있어서,
    상기 입출력 회로는,
    상기 외부 컨트롤러로부터 상기 데이터 변경 커맨드 및 변경 어드레스를 수신하고,
    상기 어드레스 제어부는,
    상기 변경 어드레스에 포함된 변경 로우 어드레스에 따라 상기 로우 디코더가 상기 복수의 메모리 영역들 중 선택된 메모리 영역과 다른 메모리 영역을 선택하도록 제어하는 메모리 장치.
  14. 복수의 메모리 영역들 및 복수의 비트 라인들을 통해 상기 복수의 메모리 영역들에 각각 연결되는 복수의 페이지 버퍼들을 포함하는 메모리 장치의 동작 방법에 있어서,
    외부 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신하는 단계;
    상기 어드레스에 포함된 로우 어드레스에 따라, 상기 복수의 메모리 영역들 중 상기 커맨드에 대응되는 동작이 수행되는 선택된 메모리 영역을 선택하는 단계;
    상기 어드레스에 포함된 컬럼 어드레스에 따라, 상기 데이터를 상기 복수의 페이지 버퍼들 중 어느 하나에 전달하는 단계;
    상기 외부 컨트롤러로부터 수신된 상기 어드레스를 변경할 것을 지시하는 어드레스 변경 커맨드를 수신하는 단계; 및
    상기 어드레스 변경 커맨드에 응답하여, 상기 선택된 메모리 영역과 다른 메모리 영역에 상기 데이터를 저장하는 단계;를 포함하는 메모리 장치의 동작 방법.
  15. 제 14항에 있어서,
    상기 어드레스 변경 커맨드를 수신하는 단계는,
    상기 선택된 메모리 영역과 다른 메모리 영역에 대응하는 변경 어드레스를 수신하는 단계를 포함하고,
    상기 데이터를 저장하는 단계에서는,
    상기 변경 어드레스에 포함된 변경 로우 어드레스에 따라 저장하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  16. 제 14항에 있어서,
    상기 외부 컨트롤러로부터 상기 데이터를 변경할 것을 지시하는 데이터 변경 커맨드, 변경 어드레스 및 변경 데이터를 수신하는 단계; 및
    상기 데이터 변경 커맨드에 응답하여, 상기 변경 데이터가 상기 변경 어드레스에 대응되는 영역에 저장되도록 제어하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  17. 제 16항에 있어서, 상기 변경 어드레스에 대응되는 영역에 저장되도록 제어하는 단계에서는,
    상기 변경 어드레스에 포함된 변경 컬럼 어드레스를 기초로, 상기 복수의 페이지 버퍼들 중 상기 데이터가 저장된 페이지 버퍼에 상기 변경 데이터가 저장되도록 제어하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  18. 제 17항에 있어서, 상기 변경 어드레스에 대응되는 영역에 저장되도록 제어하는 단계에서는,
    상기 변경 어드레스에 포함된 변경 로우 어드레스를 기초로, 상기 변경 데이터가 상기 선택된 메모리 영역과 다른 메모리 영역에 저장되도록 제어하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  19. 제 16항에 있어서, 상기 변경 데이터가 상기 변경 어드레스에 대응되는 영역에 저장되도록 제어하는 단계에서는,
    상기 변경 어드레스에 포함된 변경 로우 어드레스를 기초로, 상기 데이터가 상기 선택된 메모리 영역과 다른 메모리 영역에 저장되도록 제어하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 제 16항에 있어서, 상기 변경 데이터가 상기 변경 어드레스에 대응되는 영역에 저장되도록 제어하는 단계에서는,
    상기 변경 어드레스에 포함된 변경 컬럼 어드레스를 기초로, 상기 복수의 페이지 버퍼들에 각각 포함된 메인 버퍼 및 캐시 버퍼 중 상기 데이터가 저장된 캐시 버퍼에 상기 변경 데이터가 저장되도록 제어하는 것을 특징으로 하는 메모리 장치의 동작 방법.
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