KR20190052441A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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Abstract

메모리 컨트롤러는 복수의 페이지들을 포함하는 반도체 메모리 장치를 제어한다. 상기 메모리 컨트롤러는 프로세싱 유닛 및 커맨드 제어부를 포함한다. 상기 프로세싱 유닛은 호스트로부터 수신한 커맨드 및 이에 대응하는 논리 주소를 수신하고, 상기 논리 주소를 변환하여 커맨드 물리 주소를 생성한다. 상기 커맨드 제어부는 상기 반도체 메모리 장치의 페이지 버퍼에 캐시된 캐시 데이터에 대응하는 캐시 물리 주소를 임시 저장하고, 상기 캐시 물리 주소와 상기 커맨드 물리 주소를 비교하여 상기 커맨드를 변환한다.

Description

메모리 컨트롤러 및 그 동작 방법 {MEMORY CONTROLLER AND METHOD FOR OPERATING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 신뢰성이 향상된 메모리 컨트롤러를 제공한다.
본 발명의 다른 실시 예는 신뢰성이 향상된 메모리 컨트롤러의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는 복수의 페이지들을 포함하는 반도체 메모리 장치를 제어한다. 상기 메모리 컨트롤러는 프로세싱 유닛 및 커맨드 제어부를 포함한다. 상기 프로세싱 유닛은 호스트로부터 수신한 커맨드 및 이에 대응하는 논리 주소를 수신하고, 상기 논리 주소를 변환하여 커맨드 물리 주소를 생성한다. 상기 커맨드 제어부는 상기 반도체 메모리 장치의 페이지 버퍼에 캐시된 캐시 데이터에 대응하는 캐시 물리 주소를 임시 저장하고, 상기 캐시 물리 주소와 상기 커맨드 물리 주소를 비교하여 상기 커맨드를 변환한다.
일 실시예에서, 상기 커맨드 제어부는 커맨드 큐(command queue), 페이지 버퍼 로깅부(page buffer logging unit) 및 커맨드 변환부(command converting unit)를 포함할 수 있다. 상기 커맨드 큐는 상기 커맨드 및 상기 커맨드 물리 주소를 임시 저장할 수 있다. 상기 페이지 버퍼 로깅부는 상기 캐시 물리 주소를 임시 저장할 수 있다. 상기 커맨드 변환부는 상기 페이지 로깅부로부터 상기 캐시 물리 주소를 수신하고, 상기 캐시 물리 주소와 상기 커맨드 물리 주소를 비교하며, 상기 비교 결과에 기초하여 상기 커맨드를 변환할 수 있다.
일 실시예에서, 상기 커맨드는 데이터 리드 커맨드 및 데이터 출력 커맨드를 포함할 수 있다. 또한, 상기 캐시 물리 주소가 상기 커맨드 물리 주소와 동일한 경우, 상기 커맨드 변환부는 상기 커맨드에서 상기 데이터 리드 커맨드를 제거하여 상기 커맨드를 변환할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 컨트롤러는 복수의 페이지들을 포함하는 반도체 메모리 장치를 제어한다. 상기 메모리 컨트롤러는 프로세싱 유닛, 페이지 버퍼 로깅부 및 커맨드 제어부를 포함한다. 상기 프로세싱 유닛은 호스트로부터 수신한 커맨드 및 이에 대응하는 논리 주소를 수신하고, 상기 논리 주소를 변환하여 커맨드 물리 주소를 생성한다. 상기 페이지 버퍼 로깅부는 상기 반도체 메모리 장치의 페이지 버퍼에 캐시된 캐시 데이터에 대응하는 캐시 물리 주소를 임시 저장한다. 상기 커맨드 제어부는 상기 캐시 물리 주소와 상기 커맨드 물리 주소를 비교하여 상기 커맨드를 변환한다.
일 실시예에서, 상기 커맨드 제어부는 커맨드 큐(command queue) 및 커맨드 변환부(command converting unit)를 포함할 수 있다. 상기 커맨드 큐는 상기 커맨드 및 상기 커맨드 물리 주소를 임시 저장할 수 있다. 상기 커맨드 변환부는 상기 페이지 로깅부로부터 상기 캐시 물리 주소를 수신하고, 상기 캐시 물리 주소와 상기 커맨드 물리 주소를 비교하며, 상기 비교 결과에 기초하여 상기 커맨드를 변환할 수 있다.
본 발명의 또다른 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의해 반도체 메모리 장치가 제어된다. 상기 메모리 컨트롤러의 동작 방법은 호스트로부터 커맨드 및 대응하는 논리 주소를 수신하는 단계; 상기 반도체 메모리 장치의 페이지 버퍼에 캐시된 캐시 데이터에 대응하는 캐시 물리 주소를 수신하는 단계; 상기 논리 주소에 대응하는 커맨드 물리 주소를 상기 캐시 물리 주소와 비교하는 단계; 및 상기 비교 결과에 기초하여 상기 커맨드를 변환하는 단계를 포함한다.
본 발명의 일 실시 예에 의하면, 신뢰성이 향상된 메모리 컨트롤러를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 신뢰성이 향상된 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 일반적인 저장 장치를 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 도 2의 읽기 및 쓰기 회로의 동작을 설명하기 위한 블록도이다.
도 8은 읽기 및 쓰기 회로의 프로그램 동작을 설명하기 위한 도면이다.
도 9는 읽기 및 쓰기 회로의 리드 동작을 설명하기 위한 도면이다.
도 10은 읽기 및 쓰기 회로의 데이터 출력 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 12는 도 11에 도시된 커맨드 제어부(220)의 예시적인 실시 예를 나타내는 블록도이다.
도 13은 커맨드 제어부의 동작을 보다 상세히 나타내기 위한 도면이다.
도 14는 커맨드 변환 동작을 설명하기 위한 도면이다.
도 15는 페이지 버퍼 로깅부(223)에 저장되는 데이터의 일 실시 예를 나타내는 도면이다.
도 16은 네 개의 플레인(plane)을 포함하는 반도체 메모리 장치(101)를 나타내는 블록도이다.
도 17은 페이지 버퍼 로깅부(223)에 저장되는 데이터의 일 실시 예를 나타내는 도면이다.
도 18은 다른 실시 예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 19는 도 18에 도시된 커맨드 제어부의 예시적인 실시 예를 나타내는 블록도이다.
도 20은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 21은 도 18의 수신 커맨드 변환 단계를 보다 상세히 나타낸 순서도이다.
도 22는 본 발명에 따른 컨트롤러를 포함하는 저장 장치의 일 실시 예를 보여주는 블록도이다.
도 23은 본 발명에 따른 컨트롤러를 포함하는 저장 장치의 다른 실시 예를 보여주는 블록도이다.
도 24는 도 22 또는 도 23의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 25는 도 22 또는 도 23을 참조하여 설명된 저장 장치(2000)를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 일반적인 저장 장치를 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(10)는 반도체 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함한다. 또한 저장 장치(10)는 호스트(300)와 통신한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110)를 포함하며, 메모리 셀 어레이는 복수의 메모리 블록들(BLK1, BLK2, …, BLKz)을 포함한다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 메모리 컨트롤러(200)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 상기 주변 회로는 도 1을 참조하여 전술한 주변 회로(105)에 대응할 수 있다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 쓰기 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 발생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 도 2의 읽기 및 쓰기 회로의 동작을 설명하기 위한 블록도이다. 도 7을 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 셀들을 포함할 수 있고, 워드라인(WL) 및 비트라인(BL)에 의해서 액세스될 수 있다. 동일 워드 라인에 연결된 메모리 셀들은 페이지(111)를 구성할 수 있다.
메모리 컨트롤러(200)는 호스트로부터 커맨드를 수신하여, 반도체 메모리 장치(100)를 제어하기 위한 커맨드(CMD) 및 어드레스(ADDR)를 전달한다. 예를 들어, 호스트로부터 페이지(111)에 대응하는 논리 어드레스와 함께 리드 커맨드가 수신된 경우, 메모리 컨트롤러(200)는 리드 커맨드(CMD) 및 대응하는 물리 어드레스(ADDR)를 반도체 메모리 장치(100)로 전달한다. 물리 어드레스(ADDR)는 호스트로부터 수신된 논리 어드레스가 메모리 컨트롤러(200)에 의해 변환되어 생성된다.
제어 로직(140)은 수신된 커맨드(CMD) 및 어드레스에 기초하여, 페이지(111)의 각 메모리 셀들에 저장된 데이터가 읽기 및 쓰기 회로(130) 내 페이지 버퍼에 전달되도록 주변 회로(미도시)를 제어한다. 읽기 및 쓰기 회로(130)의 페이지 버퍼에 전달된 데이터(DATA)는 메모리 컨트롤러(200)로 전달된다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100)로부터 전달받은 데이터(DATA)를 호스트로 전달한다.
도 8은 읽기 및 쓰기 회로의 프로그램 동작을 설명하기 위한 도면이다. 도 7 및 도 8을 함께 참조하면, 프로그램 동작이 수행되는 경우 메모리 컨트롤러(200)는 데이터 입력 커맨드(DIN), 물리적 어드레스(ADDR) 및 데이터(DATA)를 반도체 메모리 장치(100)로 전송할 수 있다. 데이터 입력 커맨드(DIN)은 반도체 메모리 장치(100)에 프로그램 동작을 요청하는 커맨드 중 하나로서, 전송되는 데이터(DATA)를 읽기 및 쓰기 회로(130)의 페이지 버퍼에 버퍼링할 것을 요청하는 커맨드일 수 있다. 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼는 tI 구간 동안 한 페이지의 데이터를 수신하고, 수신된 데이터를 버퍼링할 수 있다. 한 페이지의 데이터가 수신되면, 메모리 컨트롤러(200)는 데이터 기입 커맨드(DWrite)을 반도체 메모리 장치(100)로 전송할 수 있다. 상기 데이터 기입 커맨드(DWrite)는 읽기 및 쓰기 회로(130)의 페이지 버퍼에 임시 저장된 데이터를 메모리 셀 어레이(110)의 물리적 어드레스(ADDR)에 따른 페이지(111)에 프로그램 할 것을 요청하는 커맨드일 수 있다. 데이터 기입 커맨드(DWrite)에 응답하여, 읽기 및 쓰기 회로(130)의 페이지 버퍼에 임시 저장되었던 데이터들이 메모리 셀 어레이(110)에 프로그래밍될 수 있다. 프로그래밍이 완료될 때까지 읽기 및 쓰기 회로(130)의 페이지 버퍼는 tW 구간 동안 데이터(DATA)를 유지할 수 있다. tI 구간 및 tW 구간이 전체 프로그램 시간(tPGM)을 구성하게 된다.
도 9는 읽기 및 쓰기 회로의 리드 동작을 설명하기 위한 도면이다. 도 7 및 도 9를 함께 참조하면, 리드 동작이 수행될 경우, 메모리 컨트롤러(100)는 데이터 리드 커맨드(DRead)와 물리적 어드레스(ADDR)를 반도체 메모리 장치(100)로 전송할 수 있다. 데이터 리드 커맨드(DRead)은 반도체 메모리 장치(100)의 리드 동작을 요청하는 커맨드 중 하나로서, 메모리 셀 어레이(110)에 저장된 데이터를 센싱하여 읽기 및 쓰기 회로(130)의 페이지 버퍼에 로드할 것을 요청하는 커맨드일 수 있다. tR 구간동안 메모리 셀 어레이(110)가 센싱되고, 메모리 셀 어레이(110)에 저장되었던 데이터가 읽기 및 쓰기 회로(130)의 페이지 버퍼에 로드될 수 있다. 읽기 및 쓰기 회로(130)의 페이지 버퍼는 로드된 데이터를 버퍼링할 수 있다. 한 페이지의 데이터 센싱이 완료되면, 메모리 컨트롤러(200)는 데이터 출력 커맨드(DOUT)을 비휘발성 메모리 장치(100)로 전송할 수 있다. 데이터 출력 커맨드(DOUT)에 응답하여, 읽기 및 쓰기 회로(130)의 페이지 버퍼는 데이터(DATA)를 메모리 컨트롤러(200)으로 전송할 수 있다. 읽기 및 쓰기 회로(130)의 페이지 버퍼는 tO 구간 동안에 임시 저장되었던 데이터를 메모리 컨트롤러(200)로 전송할 수 있다. tR 구간 및 tO 구간이 전체 리드 시간(tREAD)을 구성하게 된다.
이때, 각 시간 구간(tI, tW, tR, tO)의 상대적인 비는 도 8 및 도 9에 의하여 제한되지 않는다.
데이터(DATA)가 컨트롤러(200)로 전달된 이후에도, 읽기 및 쓰기 회로(130)의 페이지 버퍼는 로드된 데이터를 유지할 수 있다. 페이지(111)의 데이터가 읽기 및 쓰기 회로(130)의 페이지 버퍼에 로드된 상황에서, 메모리 컨트롤러(200)가 호스트로부터 동일한 물리 어드레스(ADDR)에 대응하는 데이터를 리드할 것을 요청 받은 경우, 읽기 및 쓰기 회로(130)의 페이지 버퍼는 다시 페이지(111)의 메모리 셀들에 저장된 데이터를 센싱할 필요가 없다. 대신에, 이미 읽기 및 쓰기 회로(130)의 페이지 버퍼에 로드된 데이터가 바로 메모리 컨트롤러(200)로 전달된다. 이 경우, 메모리 컨트롤러(200)는 데이터 리드 커맨드(DRead)를 전송하지 않고, 단지 데이터 출력 커맨드(DOUT)만을 반도체 메모리 장치(100)로 전달하여, 읽기 및 쓰기 회로(130)의 페이지 버퍼에 로드된 데이터(DATA)가 메모리 컨트롤러(200)로 전송되도록 한다.
도 10은 읽기 및 쓰기 회로의 데이터 출력 동작을 설명하기 위한 도면이다. 상술한 바와 같이, 페이지(111)의 데이터가 읽기 및 쓰기 회로(130)의 페이지 버퍼에 로드된 상황에서, 메모리 컨트롤러(200)가 호스트로부터 동일한 물리 어드레스(ADDR)에 대응하는 데이터를 리드할 것을 요청 받은 경우, 메모리 컨트롤러(200)는 데이터 리드 커맨드(DRead)를 전송하지 않고, 단지 데이터 출력 커맨드(DOUT)만을 반도체 메모리 장치(100)로 전달한다. 이에 따라 데이터 센싱에 따른 시간 구간(tR)이 불필요하게 되며, tO 구간이 전체 리드 시간(tREAD)을 구성하게 된다.
위와 같은 동작을 하기 위해서, 컨트롤러(200)는 현재 읽기 및 쓰기 회로(130)의 페이지 버퍼에 로딩되어 있는 데이터(DATA)가 어느 페이지(111)에 저장되어 있는지에 대한 정보를 알 필요가 있다. 즉, 데이터(DATA)에 대응하는 페이지(111)의 물리 어드레스(ADDR)를 알고 있어야 한다. 또한, 컨트롤러(200)는 호스트로부터 수신된 커맨드에 대응하는 논리 어드레스를 물리 어드레스로 변환하여, 읽기 및 쓰기 회로(130)의 페이지 버퍼에 로딩된 데이터에 대응하는 물리 어드레스(ADDR)와 비교할 수 있다. 비교 결과 양자가 동일한 경우, 메모리 컨트롤러(200)는 도 10에 도시된 것과 같이 데이터 출력 커맨드(DOUT)만을 반도체 메모리 장치(100)로 전달할 것이다. 비교 결과 양자가 상이한 경우, 메모리 컨트롤러(200)는 도 9에 도시된 것과 같이 데이터 리드 커맨드(Dread) 및 데이터 출력 커맨드(DOUT)를 순차적으로 반도체 메모리 장치(100)로 전달할 것이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 나타내는 블록도이다. 도 11을 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 프로세싱 유닛(210), 커맨드 제어부(220), 호스트 인터페이스(230), 램(240), 메모리 인터페이스(250)를 포함할 수 있다. 프로세싱 유닛(210), 호스트 인터페이스(230), 램(240), 메모리 인터페이스(250)의 각 동작에 대해서는 도 22를 참조하여 후술하기로 한다.
프로세싱 유닛(210)은 메모리 컨트롤러(200)의 제반 동작을 제어한다. 한편, 프로세싱 유닛은 호스트로부터 수신한 커맨드를 커맨드 제어부(220)로 전달한다. 또한, 프로세싱 유닛은 상기 커맨드에 대응하는 논리 주소를 물리 주소로 변환하여 커맨드 제어부(220)로 전달한다.
커맨드 제어부(220)는 현재 반도체 메모리 장치 내 읽기 및 쓰기 회로에 로딩되어 있는 데이터에 대응하는 물리 주소를 임시 저장하고 있을 수 있다. 상기 읽기 및 쓰기 회로에 로딩 되어 있는 데이터를 "캐시 데이터 "라고 지칭하고, 상기 캐시 데이터에 대응하는 물리 주소를 "캐시 물리 주소"라고 지칭하기로 한다. 한편, 커맨드 제어부(220)가 프로세싱 유닛(210)으로부터 전달받은 물리 주소, 즉 호스트로부터 수신한 커맨드에 대응하는 물리 주소를 "커맨드 물리 주소"로 지칭하기로 한다. 상기 커맨드는 리드 커맨드일 수 있다. 커맨드 제어부(220)는 상기 커맨드 물리 주소가 상기 캐시 물리 주소와 동일한 경우, 커맨드를 변환한다. 한편, 커맨드 제어부(220)는 상기 커맨드 물리 주소가 상기 캐시 물리 주소와 상이한 경우, 커맨드를 변환하지 않는다. 커맨드 변환에 대한 커맨드 제어부(220)의 구체적인 동작에 대해서는 도 12 내지 도 14를 참조하여 후술하기로 한다.
도 12는 도 11에 도시된 커맨드 제어부(220)의 예시적인 실시 예를 나타내는 블록도이다. 도 12를 참조하면, 커맨드 제어부(220)는 커맨드 큐(command queue, 221), 페이지 버퍼 로깅부(page buffer logging unit, 223) 및 커맨드 변환부(command converting unit, 225)를 포함한다.
커맨드 큐(221)는 프로세싱 유닛(210)으로부터 수신한 커맨드 및 대응하는 커맨드 물리 주소를 큐잉(queueing)한다. 따라서, 커맨드 제어부(220)에 수신된 커맨드 및 커맨드 물리 주소는 순차적으로 커맨드 큐(221)에 저장된다.
페이지 버퍼 로깅부(223)는 캐시 물리 주소를 임시 저장한다. 예시적으로, 도 7에 도시된 페이지(111)에 대응하는 물리 주소가 캐시 물리 주소로서 페이지 버퍼 로깅부(223)에 저장될 수 있다.
커맨드 변환부(225)는 페이지 버퍼 로깅부(223)로부터 상기 캐시 물리 주소를 수신한다. 또한, 커맨드 변환부(225)는 상기 캐시 물리 주소와 상기 커맨드 물리 주소를 비교한다. 커맨드 변환부(225)는 상기 비교 결과에 기초하여 커맨드 큐(221)에 저장되어 있는 커맨드를 변환한다.
커맨드 제어부(220)의 각 구성 요소에 대한 구체적인 동작은 도 13을 참조하여 후술하기로 한다.
도 13은 커맨드 제어부의 동작을 보다 상세히 나타내기 위한 도면이다. 도 13을 참조하면, 수신된 커맨드들(CMD1, CMD2, …, CMD7)이 순차적으로 커맨드 큐(221)에 인큐(Enqueue)된 것을 알 수 있다. 보다 구체적으로, 커맨드 큐(221)의 리어(rear)에서 커맨드가 인큐(Enqueue)되고, 커맨드 큐(221)의 프론트(front)에서 커맨드가 디큐(Dequeue)된다. 도 13에서, 현재 커맨드 큐(221)의 프론트(front)에는 가장 먼저 인큐(Enqueue)된 커맨드(CMD1)가 저장되어 있고, 커맨드 큐(221)의 리어(rear)에는 가장 나중에 인큐(Enqueue)된 커맨드(CMD7)가 저장되어 있다. 커맨드 큐(221)의 프론트(front)에 위치한 커맨드(CMD1)는 반도체 메모리 장치로 전달된다. 한편, 도 13에 도시되지는 않았으나, 커맨드 큐(221)에는 커맨드들(CMD1, CMD2, …, CMD7)과 함께 대응하는 커맨드 물리 주소들도 함께 저장되어 있음을 알 수 있을 것이다.
커맨드 변환부(225)는 페이지 버퍼 로깅부(223)로부터 캐시 물리 주소(PLI)를 전달받는다. 캐시 물리 주소(PLI)는 도 7에 도시된 페이지(111)의 물리 주소일 수 있다. 커맨드 변환부(225)는 페이지 버퍼 로깅부(223)로부터 전달받은 캐시 물리 주소(PLI)를 커맨드 큐(221)에 저장된 커맨드(CMD1)에 대응하는 커맨드 물리 주소와 비교한다. 즉, 커맨드 변환부(225)는 커맨드 큐(221)의 프론트(front)에 위치한 커맨드 물리 주소를 캐시 물리 주소(PLI)와 비교한다.
커맨드 물리 주소가 캐시 물리 주소(PLI)와 동일한 경우, 커맨드 변환부(225)는 커맨드(CMD1)를 변환한다. 한편, 커맨드 물리 주소가 캐시 물리 주소(PLI)와 상이한 경우, 커맨드 변환부(225)는 커맨드(CMD1)를 변환하지 않는다. 커맨드의 변환에 대해서는 도 14를 참조하여 더욱 상세히 후술하기로 한다.
도 14는 커맨드 변환 동작을 설명하기 위한 도면이다. 도 14를 참조하면, 커맨드 물리 주소가 캐시 물리 주소(PLI)와 동일한 경우 커맨드 변환부(225)가 수행하는 커맨드 변환 동작이 도시되어 있다.
커맨드 물리 주소가 캐시 물리 주소(PLI)와 동일하기 때문에, 호스트로부터 리드 요청받은 데이터는 현재 읽기 및 쓰기 회로(130)의 페이지 버퍼에 로딩되어 있는 데이터(DATA)이다. 따라서, 리드 시간(tREAD)를 줄이기 위해, 데이터 리드 커맨드(DRead)는 전송될 필요가 없다. 이에 따라 커맨드 변환부(225)는 커맨드 큐(221)의 프론트(front)에 저장되어 있는 커맨드(CMD1) 중에서 데이터 리드 커맨드(Dread)를 삭제하여 변환 커맨드(CMD1')를 생성한다. 생성된 변환 커맨드(CMD1')는 데이터 출력 커맨드(DOUT)만을 포함한다. 변환 커맨드(CMD1')는 반도체 메모리 장치(100)로 전달되고, 읽기 및 쓰기 회로(130)의 페이지 버퍼에 로딩되어 있는 데이터(DATA)가 메모리 컨트롤러(200)로 바로 전달된다.
커맨드 물리 주소가 캐시 물리 주소(PLI)와 상이한 경우, 호스트로부터 리드 요청받은 데이터는 현재 읽기 및 쓰기 회로(130)의 페이지 버퍼에 로딩되어 있는 데이터(DATA)와는 상이한 데이터이다. 따라서 커맨드(CMD1)는 변환되지 않으며, 데이터 리드 커맨드(Dread)와 데이터 출력 커맨드(DOUT)을 모두 포함하는 커맨드(CMD1)가 반도체 메모리 장치(100)로 전달된다. 읽기 및 쓰기 회로(130)의 페이지 버퍼는 데이터 리드 커맨드(Dread)에 응답하여, 새로운 주소에 대응하는 페이지 데이터를 센싱할 것이다. 또한 페이지 버퍼는 데이터 출력 커맨드(DOUT)에 응답하여 센싱된 페이지 데이터를 메모리 컨트롤러(200)로 전달할 것이다.
도 11 내지 도 14를 참조하여 설명한 바와 같이, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 프로세싱 유닛(210)과는 별도로 커맨드 제어부(220)를 구비한다. 프로세싱 유닛(210)은 단지 커맨드와 대응하는 논리 주소를 커맨드 물리 주소로 변환하여 커맨드 제어부(220)로 전달한다. 커맨드 제어부(220)는 수신한 커맨드 물리 주소를 커맨드 큐에 큐잉하되, 프론트(front)에 위치한 커맨드 물리 주소를 캐시 물리 주소와 변환하여 커맨드를 변환한다. 이에 따라 프로세싱 유닛(210)의 펌웨어(firware)에 부가되는 로딩이 감소될 수 있다. 이에 따라 메모리 컨트롤러의 동작 신뢰성이 향상된다. 한편, 커맨드 제어부(220)는 프로세싱 유닛(210)과는 별도의 물리적인 하드웨어로 구성될 수 있다.
도 15는 페이지 버퍼 로깅부(223)에 저장되는 데이터의 일 실시 예를 나타내는 도면이다. 도 15를 참조하면, 페이지 버퍼 로깅부(223)에 저장되는 데이터는 두 개의 필드(field)를 포함할 수 있다. 제1 필드(Field 1)에는 페이지 버퍼에 대해 직전에 수행된 동작의 종류를 나타내는 정보가 저장될 수 있다. 한편, 제2 필드(Field 2)에는 캐시 물리 주소가 저장될 수 있다. 도 15에서, 제2 필드에는 로우 어드레스(Row Address)가 저장되는 것으로 도시되어 있다. 실시 예에 따라, 제2 필드에는 블록 어드레스 또한 함께 저장될 수도 있다. 이와 같이, 페이지 버퍼 로깅부(223)에 저장되는 데이터는 도 15에 의해 제한되는 것은 아니며, 이외에도 다양한 형태의 데이터가 페이지 버퍼 로깅부(223)에 저장될 수 있다.
도 16은 네 개의 플레인(plane)을 포함하는 반도체 메모리 장치(101)를 나타내는 블록도이다. 도 16을 참조하면, 반도체 메모리 장치(101)는 제1 플레인 내지 제4 플레인(PLANE 1 ~ PLANE 4)을 포함할 수 있다. 한편, 각 플레인에는 대응하는 페이지 버퍼들(PB1 ~ PB4)이 연결될 수 있다. 도 16에 도시된 바와 같이 반도체 메모리 장치(101)가 네 개의 페이지 버퍼들(PB1 ~ PB4)을 포함하는 경우, 페이지 버퍼 로깅부(223)는 각 페이지 버퍼들에 대한 로깅 정보를 저장할 수 있다.
도 17은 페이지 버퍼 로깅부(223)에 저장되는 데이터의 일 실시 예를 나타내는 도면이다. 도 16에 도시된 바와 같이, 반도체 메모리 장치(101)가 네 개의 페이지 버퍼들(PB1 ~ PB4)을 포함하는 경우, 페이지 버퍼 로깅부(223)는 각 페이지 버퍼들(PB1 ~ PB4)에 대응하는 네 개의 캐시 물리 주소를 저장할 수 있다. 도 17을 참조하면, 각각의 데이터는 세 개의 필드를 포함한다. 제0 필드(Field 0)에는 플레인 정보가 저장될 수 있고, 제1 필드(Field 1)에는 페이지 버퍼에 대해 직전에 수행된 동작의 종류를 나타내는 정보가 저장될 수 있다. 한편, 제2 필드(Field 2)에는 로우 어드레스가 저장될 수 있다. 제0 필드의 플레인 정보 및 제2 필드의 로우 어드레스가 하나의 캐시 물리 주소를 구성할 수 있다.
도 18은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 18을 참조하면, 본 발명의 다른 실시 예에 따른 메모리 컨트롤러(200)는 프로세싱 유닛(210), 페이지 버퍼 로깅부(222), 커맨드 제어부(224), 호스트 인터페이스(230), 램(240), 메모리 인터페이스(250)를 포함할 수 있다. 도 18에 도시된 프로세싱 유닛(210), 호스트 인터페이스(230), 램(240), 메모리 인터페이스(250)의 각 동작에 대해서는 도 23을 참조하여 후술하기로 한다.
프로세싱 유닛(210)은 메모리 컨트롤러(200)의 제반 동작을 제어한다. 한편, 프로세싱 유닛(210)은 호스트로부터 수신한 커맨드를 커맨드 제어부(224)로 전달한다. 또한, 프로세싱 유닛(210)은 상기 커맨드에 대응하는 논리 주소를 물리 주소로 변환하여 커맨드 제어부(224)로 전달한다.
페이지 버퍼 로깅부(222)는 현재 반도체 메모리 장치 내 페이지 버퍼에 로딩되어 있는 데이터에 대응하는 물리 주소를 임시 저장하고 있을 수 있다. 즉, 페이지 버퍼 로깅부(222)는 페이지 버퍼에 로딩되어 있는 "캐시 데이터"에 대응하는 "캐시 물리 주소"를 임시 저장할 수 있다. 예시적으로, 도 7에 도시된 페이지(111)에 대응하는 물리 주소가 캐시 물리 주소로서 페이지 버퍼 로깅부(222)에 저장될 수 있다.
커맨드 제어부(224)는 상기 커맨드 물리 주소가 상기 캐시 물리 주소와 동일한 경우, 커맨드를 변환한다. 한편, 커맨드 제어부(224)는 상기 커맨드 물리 주소가 상기 캐시 물리 주소와 상이한 경우, 커맨드를 변환하지 않는다.
도 18에서 페이지 버퍼 로깅부(222)는 커맨드 제어부(224)와 별도의 구성요소로서 구비된 것을 알 수 있다. 한편, 도 11 및 도 12에 의하면 페이지 버퍼 로깅부(223)는 커맨드 제어부(220)에 포함된 구성요소로서 구비된다. 도 18의 페이지 버퍼 로깅부(222)와 도 12의 페이지 버퍼 로깅부(223)는 실질적으로 동일한 동작을 수행하도록 구성될 수 있다.
도 19는 도 18에 도시된 커맨드 제어부(224)의 예시적인 실시 예를 나타내는 블록도이다. 도 12를 참조하면, 커맨드 제어부(224)는 커맨드 큐(command queue, 226), 및 커맨드 변환부(command converting unit, 228)를 포함한다.
커맨드 큐(226)는 프로세싱 유닛(210)으로부터 수신한 커맨드 및 대응하는 커맨드 물리 주소를 큐잉(queueing)한다. 따라서, 커맨드 제어부(224)에 수신된 커맨드 및 커맨드 물리 주소는 순차적으로 커맨드 큐(226)에 저장된다.
커맨드 변환부(228)는 도 18에 도시된 페이지 버퍼 로깅부(222)로부터 상기 캐시 물리 주소를 수신한다. 또한, 커맨드 변환부(228)는 상기 캐시 물리 주소와 상기 커맨드 물리 주소를 비교한다. 커맨드 변환부(228)는 상기 비교 결과에 기초하여 커맨드 큐(226)에 저장되어 있는 커맨드를 변환한다.
즉, 도 19에 도시된 커맨드 큐(226) 및 커맨드 변환부(228)는 도 12에 도시된 커맨드 큐(221) 및 커맨드 변환부(225)와 실질적으로 동일한 동작을 수행할 수 있다.
도 20은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 20을 참조하면, 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법은 호스트로부터 커맨드를 수신하는 단계(S110), 수신된 커맨드에 대응하는 물리 주소의 페이지 버퍼 로깅 데이터를 검색하는 단계(S130) 및 페이지 버퍼 로깅 데이터와 수신 커맨드를 비교하여, 수신된 커맨드를 변환하는 단계(S150)를 포함한다.
단계(S110)에서, 메모리 컨트롤러는 호스트로부터 리드 커맨드를 수신할 수 있다. 한편, 메모리 컨트롤러는 대응하는 논리 어드레스를 수신하여 커맨드 물리 주소로 변환한다.
단계(S130)에서, 페이지 버퍼 로깅 데이터는 도 15 또는 도 17에 도시된 것과 같이 페이지 버퍼 로깅부에 저장되어 있는 데이터일 수 있다. 단계(S130)에서, 페이지 버퍼 로깅부(223)에 저장된 데이터를 검색한다.
단계(S150)에서, 페이지 버퍼 로깅 데이터, 즉 캐시 물리 주소와 수신된 커맨드의 물리 주소를 비교하여, 상기 비교 결과에 기초하여 수신된 커맨드를 변환한다. 단계(S150)에 대해서는 도 21을 참조하여 자세히 후술하기로 한다.
도 21은 도 20의 수신 커맨드 변환 단계를 보다 상세히 나타낸 순서도이다.
도 21을 참조하면, 수신 커맨드 변환 단계(S150)는 검색된 페이지 버퍼 로깅 데이터로부터 페이지 버퍼 물리 데이터를 추출하는 단계(S210), 페이지 버퍼 물리 데이터와 수신 커맨드의 물리 데이터가 동일한지 판단하는 단계(S230) 및 수신 커맨드를 변환하는 단계(S250)를 포함한다. 단계(S210)에서 캐시 물리 주소가 추출된다. 단계(S230)에서, 커맨드 물리 주소와 캐시 물리 주소를 비교하여 양자가 동일한지 판단한다. 동일한 경우, 수신 커맨드를 변환하고(S250), 상이한 경우, 커맨드의 변환없이 단계(S150)가 종료된다. 도 20 및 도 21에 도시된 방법은 도 7 내지 도 19을 참조하여 설명한 메모리 컨트롤러의 동작 방법과 실질적으로 동일함을 알 수 있을 것이다.
도 22는 본 발명에 따른 컨트롤러를 포함하는 저장 장치의 일 실시 예를 보여주는 블록도이다.
도 22를 참조하면, 저장 장치(1000)는 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 컨트롤러(1200)는 도 11을 참조하여 설명된 메모리 컨트롤러(200)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 읽기, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 커맨드 제어부(1225), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
커맨드 제어부(1225)는 도 12에 도시된 커맨드 제어부(220)와 같이 구성될 수 있다. 커맨드 제어부(1225)는 수신된 커맨드에 대응하는 물리 주소의 페이지 버퍼 로깅 데이터를 검색하고, 이를 수신 커맨드와 비교하여 수신된 커맨드를 변환할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리 장치(1300)에 데이터를 저장하도록 구성되는 저장 장치(1000)를 포함한다. 저장 장치(1000)가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 저장 장치(1000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1300) 또는 저장 장치(1000)는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 저장 장치(1000)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 23은 본 발명에 따른 컨트롤러를 포함하는 저장 장치의 다른 실시 예를 보여주는 블록도이다.
도 23을 참조하면, 저장 장치(1000)는 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 컨트롤러(1200)는 도 18을 참조하여 설명된 메모리 컨트롤러(200)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 페이지 버퍼 로깅부(1224), 커맨드 제어부(1226), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
페이지 버퍼 로깅부(1224)는 커맨드 제어부(1226)와는 별도의 구성요소로서 구비되며, 페이지 버퍼에 로딩되어 있는 "캐시 데이터"에 대응하는 "캐시 물리 주소"를 임시 저장할 수 있다.
커맨드 제어부(1226)는 도 19에 도시된 커맨드 제어부(224)와 같이 구성될 수 있다. 커맨드 제어부(1225)는 수신된 커맨드에 대응하는 물리 주소의 페이지 버퍼 로깅 데이터를 검색하고, 이를 수신 커맨드와 비교하여 수신된 커맨드를 변환할 수 있다.
도 24는 도 22 또는 도 23의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 24를 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 24에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 18 또는 도 22를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 24에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 저장 장치(2000)가 변형될 수 있음이 이해될 것이다.
도 25는 도 22 또는 도 23을 참조하여 설명된 저장 장치(2000)를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 25를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 25에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 25에서, 도 24를 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는 도 22 또는 도 23을 참조하여 설명된 저장 장치(1000)로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 22, 도 23 및 도 24을 참조하여 설명된 저장 장치(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 저장 장치 100: 반도체 메모리 장치
110: 메모리 셀 어레이 120: 어드레스 디코더
130: 읽기 및 쓰기 회로 140: 제어 로직
150: 전압 생성부 200: 메모리 컨트롤러
300: 호스트

Claims (18)

  1. 복수의 페이지들을 포함하는 반도체 메모리 장치를 제어하는 메모리 컨트롤러로서,
    호스트로부터 수신한 커맨드 및 이에 대응하는 논리 주소를 수신하고, 상기 논리 주소를 변환하여 커맨드 물리 주소를 생성하는 프로세싱 유닛;
    상기 반도체 메모리 장치의 페이지 버퍼에 캐시된 캐시 데이터에 대응하는 캐시 물리 주소를 임시 저장하고, 상기 캐시 물리 주소와 상기 커맨드 물리 주소를 비교하여 상기 커맨드를 변환하도록 구성되는 커맨드 제어부를 포함하는, 메모리 컨트롤러.
  2. 제1 항에 있어서,
    상기 커맨드는 리드 커맨드인 것을 특징으로 하는, 메모리 컨트롤러.
  3. 제2 항에 있어서, 상기 커맨드 제어부는:
    상기 커맨드 및 상기 커맨드 물리 주소를 임시 저장하는 커맨드 큐;
    상기 캐시 물리 주소를 임시 저장하는 페이지 버퍼 로깅부; 및
    상기 페이지 로깅부로부터 상기 캐시 물리 주소를 수신하고, 상기 캐시 물리 주소와 상기 커맨드 물리 주소를 비교하며, 상기 비교 결과에 기초하여 상기 커맨드를 변환하는 커맨드 변환부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  4. 제3 항에 있어서, 상기 커맨드는 데이터 리드 커맨드 및 데이터 출력 커맨드를 포함하고,
    상기 캐시 물리 주소가 상기 커맨드 물리 주소와 동일한 경우, 상기 커맨드 변환부는 상기 커맨드에서 상기 데이터 리드 커맨드를 제거하여 상기 커맨드를 변환하는 것을 특징으로 하는, 메모리 컨트롤러.
  5. 제4 항에 있어서, 상기 커맨드 변환부는,
    상기 커맨드 큐의 프론트(front)에 위치한 커맨드 물리 주소를 상기 캐시 물리 주소와 비교하는 것을 특징으로 하는, 메모리 컨트롤러.
  6. 제3 항에 있어서, 상기 페이지 버퍼 로깅부는,
    상기 반도체 메모리 장치의 리드 동작이 완료되는 경우 상기 캐시 물리 주소를 업데이트하는 것을 특징으로 하는, 메모리 컨트롤러.
  7. 제3 항에 있어서, 상기 커맨드 물리 주소는 상기 페이지 버퍼에 로딩된 데이터의 로우 어드레스(row address)인 것을 특징으로 하는, 메모리 컨트롤러.
  8. 복수의 페이지들을 포함하는 반도체 메모리 장치를 제어하는 메모리 컨트롤러로서,
    호스트로부터 수신한 커맨드 및 이에 대응하는 논리 주소를 수신하고, 상기 논리 주소를 변환하여 커맨드 물리 주소를 생성하는 프로세싱 유닛;
    상기 상기 반도체 메모리 장치의 페이지 버퍼에 캐시된 캐시 데이터에 대응하는 캐시 물리 주소를 임시 저장하는 페이지 버퍼 로깅부; 및
    상기 캐시 물리 주소와 상기 커맨드 물리 주소를 비교하여 상기 커맨드를 변환하도록 구성되는 커맨드 제어부를 포함하는, 메모리 컨트롤러.
  9. 제8 항에 있어서,
    상기 커맨드는 리드 커맨드인 것을 특징으로 하는, 메모리 컨트롤러.
  10. 제9 항에 있어서, 상기 커맨드 제어부는:
    상기 커맨드 및 상기 커맨드 물리 주소를 임시 저장하는 커맨드 큐;
    상기 페이지 로깅부로부터 상기 캐시 물리 주소를 수신하고, 상기 캐시 물리 주소와 상기 커맨드 물리 주소를 비교하며, 상기 비교 결과에 기초하여 상기 커맨드를 변환하는 커맨드 변환부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  11. 제10 항에 있어서, 상기 커맨드는 데이터 리드 커맨드 및 데이터 출력 커맨드를 포함하고,
    상기 캐시 물리 주소가 상기 커맨드 물리 주소와 동일한 경우, 상기 커맨드 변환부는 상기 커맨드에서 상기 데이터 리드 커맨드를 제거하여 상기 커맨드를 변환하는 것을 특징으로 하는, 메모리 컨트롤러.
  12. 제11 항에 있어서, 상기 커맨드 변환부는,
    상기 커맨드 큐의 프론트(front)에 위치한 커맨드 물리 주소를 상기 캐시 물리 주소와 비교하는 것을 특징으로 하는, 메모리 컨트롤러.
  13. 제10 항에 있어서, 상기 페이지 버퍼 로깅부는,
    상기 반도체 메모리 장치의 리드 동작이 완료되는 경우 상기 캐시 물리 주소를 업데이트하는 것을 특징으로 하는, 메모리 컨트롤러.
  14. 제10 항에 있어서, 상기 커맨드 물리 주소는 상기 페이지 버퍼에 로딩된 데이터의 로우 어드레스(row address)인 것을 특징으로 하는, 메모리 컨트롤러.
  15. 반도체 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법으로서,
    호스트로부터 커맨드 및 대응하는 논리 주소를 수신하는 단계;
    상기 반도체 메모리 장치의 페이지 버퍼에 캐시된 캐시 데이터에 대응하는 캐시 물리 주소를 수신하는 단계;
    상기 논리 주소에 대응하는 커맨드 물리 주소를 상기 캐시 물리 주소와 비교하는 단계; 및
    상기 비교 결과에 기초하여 상기 커맨드를 변환하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  16. 제15 항에 있어서, 상기 커맨드는 리드 커맨드인 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  17. 제16 항에 있어서, 상기 커맨드는 데이터 리드 커맨드 및 데이터 출력 커맨드를 포함하고, 상기 커맨드를 변환하는 단계에서는,
    상기 캐시 물리 주소가 상기 커맨드 물리 주소와 동일한 경우, 상기 데이터 리드 커맨드를 제거하여 상기 커맨드를 변환하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  18. 제15 항에 있어서, 상기 커맨드에 대응하는 상기 반도체 메모리 장치의 동작이 완료된 경우, 상기 캐시 물리 주소를 업데이트하는 단계를 더 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
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