KR20210106757A - 호스트, 저장 장치 및 이들을 포함하는 컴퓨팅 시스템 - Google Patents

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Abstract

컴퓨팅 시스템은 호스트 및 저장 장치를 포함할 수 있다. 상기호스트는 호스트 메모리를 포함한다. 상기 저장 장치는 디바이스 메모리 및 반도체 메모리 장치를 포함한다. 상기 저장 장치는, 상기 호스트로부터의 리드 요청에 응답하여 리드 데이터 및 상기 리드 데이터에 대응하는 논리 주소 영역에 대한 매핑 테이블 엔트리 정보를 상기 호스트로 전달한다. 상기 호스트는 상기 매핑 테이블 엔트리 정보에 대응하는 리드 버퍼 요청을 상기 저장 장치로 전달한다. 상기 저장 장치는 상기 리드 버퍼 요청에 응답하여 상기 디바이스 메모리에 저장되어 있는, 상기 논리 주소 영역에 포함된 매핑 정보 중 적어도 일부를 상기 호스트로 전달한다. 상기 호스트는 상기 매핑 정보를 상기 호스트 메모리에 저장한다.

Description

호스트, 저장 장치 및 이들을 포함하는 컴퓨팅 시스템 {HOST, STORAGE DEVICE AND COMPUTING SYSTEM HAVING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 호스트, 저장 장치 및 이들을 포함하는 컴퓨팅 시스템에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원의 반도체 메모리 장치는 2차원의 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 한편, 컨트롤러는 호스트로부터의 요청에 따라 반도체 메모리 장치의 동작을 제어할 수 있다. 저장 장치는 컨트롤러와 반도체 메모리 장치를 포함한다.
본 발명의 실시 예는 리드 성능을 향상시킬 수 있는 호스트, 저장 장치 및 이들을 포함하는 컴퓨팅 시스템을 제공한다.
본 발명의 일 실시 예에 따른 컴퓨팅 시스템은 호스트 및 저장 장치를 포함할 수 있다. 상기 호스트는 호스트 메모리를 포함한다. 상기 저장 장치는 복수의 메모리 블록들을 포함하는 반도체 메모리 장치 및 상기 반도체 메모리 장치의 매핑 정보를 캐싱하는 디바이스 메모리를 포함한다. 상기 저장 장치는, 상기 호스트로부터의 리드 요청에 응답하여 리드 데이터 및 상기 리드 데이터에 대응하는 논리 주소 영역에 대한 매핑 테이블 엔트리 정보를 상기 호스트로 전달한다. 상기 저장 장치는 상기 논리 주소 영역의 특성에 기초하여 상기 매핑 테이블 엔트리 정보를 상기 호스트로 전달한다. 상기 호스트는 상기 매핑 테이블 엔트리 정보에 대응하는 리드 버퍼 요청을 상기 저장 장치로 전달한다. 상기 저장 장치는 상기 리드 버퍼 요청에 대응하는 매핑 정보를 상기 호스트로 전달한다. 상기 호스트는 상기 매핑 정보를 상기 호스트 메모리에 저장한다.
본 발명의 다른 실시 예에 따른 저장 장치는 반도체 메모리 장치 및 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 복수의 메모리 블록들을 포함한다. 상기 컨트롤러는 상기 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 외부의 호스트로부터 사용자 데이터의 리드 요청을 수신하고, 상기 리드 요청과 함께 유효한 매핑 정보를 수신한 경우, 상기 매핑 정보에 기초하여 상기 사용자 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 리드 커맨드를 생성하도록 구성된다. 또한, 상기 컨트롤러는 상기 리드 요청에 대응하는 논리 주소 영역의 리드 카운트 값을 임계값과 비교하여, 상기 리드 카운트 값이 상기 임계값보다 큰 경우, 상기 논리 주소 영역에 대응하는 매핑 정보를 상기 호스트로 전달할 것을 추천하는 매핑 테이블 엔트리 정보를 생성하도록 구성된다. 상기 임계값은 상기 리드 요청에 대응하는 논리 주소 영역의 특성에 기초하여 결정된다.
본 발명의 또 다른 실시 예에 따른, 호스트로부터의 리드 요청에 기초하여 데이터의 리드 동작을 수행하는 저장 장치의 동작 방법은, 호스트로부터 상기 리드 요청을 수신하는 단계, 상기 리드 요청에 대응하는 논리 주소 영역의 리드 카운트 값을 참조하는 단계, 상기 리드 요청에 대응하는 논리 주소 영역의 특성에 기초하여 임계값을 산출하는 단계, 상기 리드 카운트 값과 상기 임계값을 비교하는 단계 및 상기 리드 카운트 값이 상기 임계값보다 큰 경우, 상기 논리 주소 영역에 대응하는 매핑 정보를 상기 호스트로 전달할 것을 추천하는 매핑 테이블 엔트리 정보를 생성하는 단계를 포함한다.
본 기술은 리드 성능을 향상시킬 수 있는 호스트, 저장 장치 및 이들을 포함하는 컴퓨팅 시스템을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 저장 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 실시 예에 따른 호스트(300)와 저장 장치(1000) 사이의 동작을 설명하기 위해 나타낸 블록도를 도시한 도면이다.
도 8a는 매핑 정보가 캐시-미스된 경우의 데이터 리드 동작을 나타내는 타이밍도이다. 도 8b는 매핑 정보가 디바이스 메모리(210)에서 캐시-히트된 경우의 데이터 리드 동작을 나타내는 타이밍도이다. 도 8c는 매핑 정보가 호스트 메모리(310)에서 캐시-히트된 경우의 데이터 리드 동작을 나타내는 타이밍도이다.
도 9는 호스트 메모리에 저장된 매핑 정보가 유효한(valid) 경우 및 무효(invalid) 경우의 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 11은 본 발명의 일 실시 예에 따른 호스트의 동작 방법을 나타내는 순서도이다.
도 12는 도 10 및 도 11의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 14는 단계(S325)의 일 실시 예를 나타내는 순서도이다.
도 15는 단계(S325)의 다른 실시 예를 나타내는 순서도이다.
도 16은 단계(S325)의 또다른 실시 예를 나타내는 순서도이다.
도 17은 단계(S325)의 또다른 실시 예를 나타내는 순서도이다.
도 18은 단계(S325)의 또다른 실시 예를 나타내는 순서도이다.
도 19는 반도체 메모리 장치 및 컨트롤러를 포함하는 저장 장치(1000)를 보여주는 블록도이다.
도 20은 도 19의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 21은 도 20을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 저장 장치를 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(1000)는 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 저장 장치(1000)는 호스트(300)와 통신한다. 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트로부터 데이터의 쓰기 요청, 읽기 요청 또는 삭제 요청 등을 수신하고, 수신한 요청들에 기초하여 반도체 메모리 장치(100)를 제어할 수 있다. 보다 구체적으로, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작을 제어하기 위한 커맨드들을 생성하고, 이를 반도체 메모리 장치(100)로 전송할 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
호스트(300)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함할 수 있다. 또한, 호스트(300)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(300)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(300) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(300)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운영 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(300)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(300)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 한편, 저장 장치(1000)의 제어와 관련하여, 호스트(300)는 운영 시스템(OS) 내에 구성되는, 또는 운영 시스템(OS)는 별도로 구성되는 파일 시스템(File System)을 포함할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 본 발명의 실시 예에 따른 호스트(300)와 저장 장치(1000) 사이의 동작을 설명하기 위해 나타낸 블록도를 도시한 도면이다. 도 7을 참조하면, 호스트(300)는 호스트 메모리(310), 파일 시스템(320) 및 디바이스 인터페이스(330)를 포함할 수 있다. 한편, 저장 장치(1000)는 반도체 메모리 장치(100), 디바이스 메모리(210) 및 프로세서(220)를 포함할 수 있다. 디바이스 메모리(210) 및 프로세서(220)는 도 1의 컨트롤러(200)에 포함될 수 있다. 도 7에서, 호스트(300) 및 저장 장치(1000)의 구성 요소들 중 본 발명과 관련된 동작을 설명하기 위해 필수적인 구성만을 도시하였다.
도 7을 설명하기에 앞서, 저장 장치(1000)의 기본 동작을 설명하기로 한다. 일반적으로, 저장 장치(1000)는 반도체 메모리 장치(100)의 물리적인 구조에 의하여 쓰기(write) 동작과 읽기(read) 동작을 페이지(page) 단위로 수행하는 반면에, 소거(erase) 동작을 메모리 블록(block) 단위로 수행하게 된다. 따라서, 저장 장치(1000)는 랜덤 액세스 메모리 장치(예를 들어, 디램(dynamic random access memory; DRAM) 장치 등)에 비하여 쓰기 동작, 읽기 동작 및 이레이즈 동작을 수행함에 있어서 많은 제약을 가지고 있다. 그러므로, 저장 장치(1000)는 FTL(Flash Translation Layer, FTL)을 컨트롤러(200)에 구비하고, FTL을 통해 커맨드 동작 또는 내부 동작 등을 수행할 수 있다. 즉, 컨트롤러(200)는 호스트(300)로부터 수신한 요청에 따라 메모리 장치(150)에 포함된 반도체 메모리 장치(100)를 제어할 수 있다. 한편, 컨트롤러(200)는 호스트(300)로부터의 요청과는 무관하게 수행되는 가비지 컬렉션 동작, 리드 리클레임 동작 및 웨어 레벨링 동작과 같은 내부 동작을 수행할 수 있다. 다시 말하면, 컨트롤러(200)는 소프트웨어적으로 구현된 FTL을 실행함으로써 상기 동작들을 수행하는 것이다. FTL은 컨트롤러(200)의 프로세서(220)에 의해 실행될 수 있다. 따라서, 이와 같은 FTL의 각 동작들은 프로세서(220)에 의해 수행된다.
이때, 상기 요청에 의해 수행되는 동작 및 내부 동작은 FTL이 호스트(300)에서 제공되는 논리 어드레스(Logical Address, LA)를 저장 장치(1000)의 물리 어드레스(Physical Address, PA)로 변환하는 어드레스 매핑 동작을 수행함으로써 이루어진다. 그러나, 저장 장치(1000)가 FTL을 이용하여 어드레스 매핑 동작을 수행함에 있어서, 호스트(300)에서 제공되는 논리 어드레스(LA)와 저장 장치(1000)의 물리 어드레스(PA) 사이의 매핑 정보, 즉 맵 데이터가 저장되어 있는 매핑 테이블, 즉 논리-물리 매핑 테이블(Logical-to-Physical mapping table; L2P mapping table)을 이용한다. 저장 장치(1000)가 대용량화되어 감에 따라 매핑 테이블의 사이즈가 커질 수밖에 없다. 그 결과, 저장 장치(1000)가 매핑 테이블을 검색하기 위한 시간이 증가하기 때문에, 저장 장치(1000)의 동작 속도가 저하될 수 있다. 이러한 문제점을 해결하기 위하여, 데이터 처리 시스템(100)은 호스트(300)에 복수의 호스트 매핑 테이블을 구비하며, 저장 장치(1000)의 매핑 테이블을 호스트 매핑 테이블에 동기화(sync)시킴으로써, 호스트(300)에서 우선적으로 어드레스 매핑 동작이 수행되도록 할 수 있다. 이와 같은 동작을 호스트 퍼포먼스 부스터(HPB: Host Performance Booster) 동작이라고 할 수 있다.
도 7을 참조하면, 호스트(300)에 포함된 호스트 매핑 테이블에 기초한 리드 동작과 저장 장치(1000)에 포함된 매핑 테이블의 동기화 동작을 수행하기 위한 도면이다.
호스트(300)의 파일 시스템(220)은 운영 시스템(OS)의 필요에 따라 데이터의 쓰기 및 읽기 요청을 생성할 필요가 있다. 호스트 메모리(310)는 호스트 매핑 테이블을 저장할 수 있다. 호스트 매핑 테이블은 반도체 메모리 장치(100) 내 저장된 사용자 데이터의 전부 또는 일부에 대한 매핑 정보를 포함할 수 있다. 디바이스 인터페이스(330)는 파일 시스템(320)의 제어에 기초하여, 데이터의 읽기 요청, 데이터의 쓰기 요청 및 쓰기 데이터를 저장 장치(1000)로 전달할 수 있다. 또한, 디바이스 인터페이스(330)는 저장 장치(1000)로부터 수신된 읽기 데이터를 파일 시스템(320)으로 전달할 수 있다.
디바이스 인터페이스(330)는 호스트(300)에 포함되어, 호스트(300)와 저장 장치(1000) 사이의 데이터를 송수신하는 장치일 수 있다. 디바이스 인터페이스(330)는 PATA 버스(Parallel ATA BUS), SATA 버스(Serial ATA), SCSI(Small Computer System Interface), USB(Universal Serial BUS), PCI (Peripheral Component Interconnect), PCIe(Peripheral Component Interconnect Extended), NVMe(Non-Volatile Memory Express) 인터페이스 등을 통해 저장 장치(1000) 와 연결될 수 있다.
디바이스 인터페이스(330)가 저장 장치(1000)로 데이터의 읽기 요청을 전달할 때, 호스트 메모리(310)로부터 수신된 매핑 정보 또한 함께 전달될 수 있다. 예를 들어, 저장 장치(1000)로 전달될 읽기 요청에 대응하는 데이터의 논리 주소(LA)에 관한 매핑 정보가 호스트 메모리(310)에 저장된 호스트 매핑 테이블에 포함되어 있는 경우, 디바이스 인터페이스(330)는 상기 매핑 정보를 읽기 요청과 함께 저장 장치(1000)로 전달할 수 있다. 저장 장치(1000)로 전달될 읽기 요청에 대응하는 데이터의 논리 주소(LA)에 관한 매핑 정보가 호스트 메모리(310)에 저장된 호스트 매핑 테이블에 포함되어 있지 않은 경우, 디바이스 인터페이스(330)는 매핑 정보 없이 읽기 요청만을 저장 장치(1000)로 전달할 수 있다.
저장 장치(1000)가 호스트(300)로부터 특정 동작 요청을 수신한 경우, 프로세서(220)에 의해 실행되는 FTL은 해당 요청을 수행하기 위한 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 예를 들어, 저장 장치(1000)가 호스트(300)로부터 데이터의 쓰기 요청을 받은 경우, 프로세서(220)에 의해 실행되는 FTL은 프로그램 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 이 경우, 프로그램 커맨드와 함께 프로그램 데이터 또한 반도체 메모리 장치(100)로 전달될 것이다. 저장 장치(1000)가 호스트(300)로부터 데이터의 읽기 요청을 받은 경우, 프로세서(220)에 의해 실행되는 FTL은 리드 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다.
데이터의 프로그램 동작 시, 컨트롤러(200)는 프로그램 데이터와 관련된 매핑 정보를 업데이트할 수 있다. 상기 매핑 정보의 업데이트에 기초하여, 매핑 테이블 또한 업데이트된다. 업데이트된 매핑 테이블은 반도체 메모리 장치(100)에 저장될 수 있다.
데이터의 리드 동작 시, 컨트롤러(200)는 리드 데이터와 관련된 매핑 정보를 필요로 한다. 리드 데이터에 대응하는 매핑 정보가 디바이스 메모리(210)에 캐싱되어 있는 경우, 컨트롤러(200)는 수신한 리드 요청에 대응하는 리드 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 것이다. 리드 데이터에 대응하는 매핑 정보가 디바이스 메모리(210)에 캐싱되어 있지 않은 경우, 컨트롤러(200)는 먼저 반도체 메모리 장치(100)로 매핑 정보의 리드 커맨드를 전달한다. 반도체 메모리 장치(100)라 매핑 정보를 리드하여 FTL로 전달하면, FTL은 수신한 매핑 정보에 따른 물리 어드레스(PA)와 함께, 데이터를 읽기 위한 리드 커맨드를 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치는 수신한 리드 커맨드에 대응하는 데이터를 리드하여 컨트롤러(200)의 FTL로 전달한다. 컨트롤러(200)는 수신한 데이터를 호스트(300)로 전달한다. 호스트(300)의 디바이스 인터페이스(330)는 수신한 데이터를 파일 시스템(320)으로 전달한다.
저장 장치(1000)의 디바이스 메모리(210)는 휘발성 메모리로 구성될 수 있다. 일 예에서, 디바이스 메모리(210)는 디램 장치로 구성될 수 있다. 다른 실시 예에서, 디바이스 메모리(210)는 에스램(static random access memory; SRAM) 장치로 구성될 수 있다.
많은 경우에, 저장 장치(1000)에 포함되는 컨트롤러(200)의 디바이스 메모리(210)는 호스트 메모리(310)보다 적은 용량을 가지므로, 매핑 테이블을 유지할 공간이 부족하다. HBP 동작에 의하면, 매핑 테이블의 캐싱 성능을 높이기 위해 반도체 메모리 장치(100)의 매핑 테이블의 전부 또는 일부를 호스트 메모리(310)에 유지한다. 이 경우, 디바이스 메모리(210)에만 매핑 테이블을 캐싱하는 경우에 비하여 매핑 정보의 캐시-히트 확률이 증가한다. 이에 따라, 호스트(300)와 저장 장치(1000) 사이에서 데이터의 리드 속도가 상승할 수 있다.
도 8a는 매핑 정보가 캐시-미스된 경우의 데이터 리드 동작을 나타내는 타이밍도이다. 도 8b는 매핑 정보가 디바이스 메모리(210)에서 캐시-히트된 경우의 데이터 리드 동작을 나타내는 타이밍도이다. 도 8c는 매핑 정보가 호스트 메모리(310)에서 캐시-히트된 경우의 데이터 리드 동작을 나타내는 타이밍도이다. 이하에서는 도 7을 함께 참조하여, 매핑 정보가 캐시-미스된 경우 및 캐시-히트된 경우의 데이터 리드 동작을 설명하기로 한다.
호스트(300)라 데이터를 리드하고자 하는 경우, 파일 시스템(320)은 해당 데이터를 리드하도록 하는 제어 신호를 디바이스 인터페이스(330)로 전달한다(A). 해당 리드 데이터에 대응하는 매핑 정보가 호스트 메모리(310)에 저장되어 있는 경우, 호스트 메모리(310)는 해당 매핑 정보를 디바이스 인터페이스(330)로 전달한다. 이 경우, 디바이스 인터페이스(330)는 리드 요청과 함께 대응하는 매핑 정보를 저장 장치(1000)로 전달할 것이다. 리드 데이터에 대응하는 매핑 정보가 호스트 메모리(310)에 저장되어 있지 않은 경우, 디바이스 인터페이스(330)는 매핑 정보 없이 리드 요청만 저장 장치(1000)로 전달할 것이다.
리드 데이터에 대응하는 매핑 정보가 호스트 메모리(310)에 저장되어 있지 않고, 디바이스 메모리(210)에도 저장되어 있지 않은 경우의 동작이 도 8a에 도시되어 있다. 디바이스 인터페이스(330)는 매핑 정보 없이 리드 요청만을 저장 장치(1000)로 전달한다(B). 프로세서(220)에 의해 실행되는 FTL은 수신한 리드 요청을 페치(fetch)한다. 디바이스 메모리(210)에 수신한 리드 요청에 대응하는 매핑 정보가 저장되어 있지 않은 경우, 컨트롤러(200)는 매핑 정보를 리드하기 위한 리드 커맨드를 반도체 메모리 장치(100)로 전달한다(E). 반도체 메모리 장치(100)는 수신한 리드 커맨드에 대응하는 매핑 정보를 리드한다. 이 단계에서, 해당 매핑 정보를 포함하는 L2P 맵 데이터를 반도체 메모리 장치(100)의 메모리 셀 어레이(111)로부터 리드하기 위한 시간(tR)이 소모될 수 있다. 반도체 메모리 장치(100)는 리드한 매핑 정보를 컨트롤러(200)로 전달한다(F). 이 단계에서, 수신한 매핑 정보가 디바이스 메모리(210)에 캐싱될 수 있다. FTL은 수신한 매핑 정보에 기초하여, 본래 읽고자 하였던 데이터, 즉 사용자 데이터를 리드하기 위한 리드 커맨드와 함께 이에 대응하는 물리 어드레스를 반도체 메모리 장치(100)로 전달한다(G). 반도체 메모리 장치(100)는 수신한 리드 커맨드에 대응하는 사용자 데이터를 리드한다. 이 단계에서, 사용자 데이터를 메모리 셀 어레이(111)로부터 리드하기 위한 시간(tR)이 소모될 수 있다. 리드된 사용자 데이터는 컨트롤러(200)로 전달되고(H), 컨트롤러(200)에서 호스트(300)로 전달된다(I). 호스트(300)의 디바이스 인터페이스(330)는 수신한 사용자 데이터를 파일 시스템(320)으로 전달한다(J). 도 8a를 참조하면, 리드 데이터에 대응하는 매핑 정보가 호스트 메모리(310)메 디바이스 메모리(210)에 저장되어 있지 않은 경우, L2P 맵 데이터를 리드하기 위한 리드 시간이 추가로 소모되어 전체 리드 시간이 길게 소요됨을 알 수 있다.
리드 데이터에 대응하는 매핑 정보가 디바이스 메모리(210)에 저장되어 있는 경우의 동작이 도 8b에 도시되어 있다. 디바이스 인터페이스(330)는 매핑 정보 없이 리드 요청만을 저장 장치(1000)로 전달한다(B). 프로세서(220)에 의해 실행되는 FTL은 수신한 리드 요청을 페치(fetch)한다. 디바이스 메모리(210)에 수신한 리드 요청에 대응하는 매핑 정보가 저장되어 있으므로, 컨트롤러(200)는 디바이스 메모리(210)로부터 매핑 정보를 수신한다(D). 수신한 매핑 정보에 기초하여, FTL은 사용자 데이터를 리드하기 위한 리드 커맨드와 함께 이에 대응하는 물리 어드레스를 반도체 메모리 장치(100)로 전달한다(G). 반도체 메모리 장치(100)는 수신한 리드 커맨드에 대응하는 사용자 데이터를 리드한다. 이 단계에서, 사용자 데이터를 메모리 셀 어레이(111)로부터 리드하기 위한 시간(tR)이 소모될 수 있다. 리드된 사용자 데이터는 컨트롤러(200)로 전달되고(H), 컨트롤러(200)에서 호스트(300)로 전달된다(I). 호스트(300)의 디바이스 인터페이스(330)는 수신한 사용자 데이터를 파일 시스템(320)으로 전달한다(J). 도 8b를 참조하면, 리드 데이터에 대응하는 매핑 정보가 디바이스 메모리(210)에 저장되어 있는 경우, L2P 맵 데이터를 리드하기 위한 리드 시간이 소모되지 않으므로 전체 리드 시간을 줄일 수 있음을 알 수 있다.
리드 데이터에 대응하는 매핑 정보가 호스트 메모리(210)에 저장되어 있는 경우의 동작이 도 8c에 도시되어 있다. 디바이스 인터페이스(330)는 호스트 메모리(310)로부터 수신한 매핑 정보를 리드 요청과 함께 저장 장치(1000)로 전달한다(B). 프로세서(220)에 의해 실행되는 FTL은 수신한 리드 요청을 페치(fetch)한다. 이 과정에서, FTL은 호스트 메모리(310)로부터 수신한 매핑 정보가 유효한지 여부를 함께 판단한다(K). 호스트 메모리(310)로부터 수신한 매핑 정보가 유효한 경우, 수신한 매핑 정보에 기초하여, FTL은 사용자 데이터를 리드하기 위한 리드 커맨드와 함께 이에 대응하는 물리 어드레스를 반도체 메모리 장치(100)로 전달한다(G). 반도체 메모리 장치(100)는 수신한 리드 커맨드에 대응하는 사용자 데이터를 리드한다. 이 단계에서, 사용자 데이터를 메모리 셀 어레이(111)로부터 리드하기 위한 시간(tR)이 소모될 수 있다. 리드된 사용자 데이터는 컨트롤러(200)로 전달되고(H), 컨트롤러(200)에서 호스트(300)로 전달된다(I). 호스트(300)의 디바이스 인터페이스(330)는 수신한 사용자 데이터를 파일 시스템(320)으로 전달한다(J). 도 8c를 참조하면, 리드 데이터에 대응하는 매핑 정보가 호스트 메모리(310)에 저장되어 있는 경우, L2P 맵 데이터를 리드하기 위한 리드 시간이 소모되지 않으므로 전체 리드 시간을 줄일 수 있음을 알 수 있다.
도 8a 내지 도 8c를 참조하면, 리드 데이터에 대응하는 매핑 정보가 호스트 메모리(310) 및 디바이스 메모리(210)에 저장되어 있지 않은 경우(도 8a)에 비해, 해당 매핑 정보가 호스트 메모리(310) 또는 디바이스 메모리(210)에 저장된 경우(도 8b, 도 8c) 리드 속도가 향상됨을 알 수 있다.
도 9는 호스트 메모리에 저장된 매핑 정보가 유효한(valid) 경우 및 무효(invalid) 경우의 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 호스트 메모리(310), 디바이스 메모리(210) 및 반도체 메모리 장치(100)가 도시되어 있다. 호스트 메모리(310)에는 L2P 그룹 0(311) 및 L2P 그룹 1(313)이 저장되어 있다. L2P 그룹은 복수의 매핑 정보를 포함하는 L2P 맵 데이터 단위일 수 있다. 도 9의 예시에서, 하나의 L2P 그룹은 네 개의 엔트리를 포함한다. 각 엔트리는 페이지 단위의 데이터에 대한 매핑 정보일 수 있다. 도 9에 도시된 L2P 그룹의 구성은 예시적인 것으로서, 다양한 형태의 L2P 그룹이 사용될 수 있다. 즉, L2P 그룹에 포함되는 매핑 정보, 즉 엔트리의 개수는 다양하게 설계될 수 있다. L2P 그룹 0은 각각 0, 1, 2, 3의 논리 주소(LA)와, 이에 대응하는 100, 101, 102, 106의 물리 주소(PA)와의 매핑 관계를 포함한다. L2P 그룹 1은 각각 4, 5, 6, 7의 논리 주소(LA)와, 이에 대응하는 10, 14, 203, 204의 물리 주소(PA)와의 매핑 관계를 포함한다.
반도체 메모리 장치(100)는 전체 데이터에 대한 매핑 정보를 저장할 수 있다. 반도체 메모리 장치(100)에 저장된 매핑 정보는 L2P 그룹 단위로 저장될 수도 있고, 그렇지 않을 수도 있다. 도 9의 예시에서는 호스트 메모리(310)에 L2P 그룹 단위로 저정된 매핑 정보와의 용이한 비교를 위해, 반도체 메모리 장치(100)에 저장되는 매핑 정보 또한 L2P 그룹 단위로 도시하였다. 한편, 반도체 메모리 장치(100)가 L2P 그룹 0(111) 및 L2P 그룹 1(113)을 저장하는 것으로 도시되어 있으나, 반도체 메모리 장치(100)는 그 외에도 더 많은 개수의 L2P 그룹들에 대응하는 매핑 정보를 저장할 것이다.
디바이스 메모리(210)는 유효성 비트맵(211)을 저장할 수 있다. 유효성 비트맵(211)은, 현재 호스트 메모리(310)에 저장되어 있는 L2P 그룹들 각각의 매핑 정보가 유효한지 여부를 나타내는 테이블일 수 있다.
L2P 그룹이 호스트 메모리(310)에 저장된 직후에, 해당 그룹에 포함된 전체 매핑 정보는 유효할 것이다. 따라서 L2P 그룹이 호스트 메모리(310)에 저장되면 유효성 비트맵에서 해당 L2P 그룹의 유효성은 O로 저장된다. 호스트 메모리(310)에 저장된 유효성 비트맵과 관련하여, 특정 L2P 그룹이 유효하다는 것은 해당 L2P 그룹의 모든 매핑 정보가 반도체 메모리 장치(100)에 저장된 L2P 그룹의 매핑 정보와 동일함을 의미한다. 따라서, L2P Group 0의 매핑 정보와 L2P Group 1의 매핑 정보가 호스트 메모리(310)에 저장된 시점에서 각각의 그룹에 대한 매핑 정보들은 유효할 것이다.
저장 장치(1000)는 호스트(300)로부터의 요청과 무관하게 데이터의 물리 위치를 변경하는 동작을 수행할 수 있다. 예를 들어, 저장 장치(1000)는 호스트(300)로부터의 요청과 무관하게, 가비지 컬렉션 동작, SLC 버퍼의 데이터 이주(migration) 동작, 리드 리클레임 동작 및 웨어 레벨링 동작과 같은 내부 동작을 수행할 수 있다.
가비지 컬렉션 동작은 무효 페이지들을 다수 포함하는 복수의 메모리 블록들, 즉 희생 블록들에 저장된 유효 페이지들을 새로운 프리 블록인 타겟 블록에 저장하는 동작일 수 있다. SLC 버퍼의 데이터 이주(migration) 동작은, 반도체 메모리 장치(100) 내 SLC 블록에 저장되어 있는 데이터를 MLC 블록, TLC 블록 또는 QLC 블록에 옮겨 쓰는 동작일 수 있다. 리드 리클레임 동작은 데이터의 프로그램 후 반복된 리드 동작에 의해 문턱 전압 산포가 열화된 메모리 블록의 데이터를 다른 메모리 블록에 새로 기입하는 동작일 수 있다. 웨어 레벨링 동작은 반도체 메모리 장치(100) 내 복수의 메모리 블록들의 사용 빈도를 균일하게 하기 위해, 소거 횟수가 적은 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작일 수 있다. 이와 같이 내부 동작에 의해 데이터의 물리 위치가 변경되는 경우, 물리 어드레스 또한 변경되므로, 유효하던 L2P 그룹의 매핑 정보가 무효가 될 수 있다.
예를 들어, 도 9에 도시된 바와 같이, 저장 장치(1000)의 내부 동작에 의해 L2P 그룹 0에 포함된 매핑 정보에 대응하는 데이터의 위치가 변경될 수 있다. 1의 논리 주소(LA)에 대응하는 데이터의 물리 주소가(PA)가 101에서 900으로 변경되고, 3의 논리 주소(LA)에 대응하는 데이터의 물리 주소(PA)가 106에서 905로 변경될 수 있다. L2P 그룹 0의 논리 주소(LA)들 중 1 및 3에 대응하는 매핑 정보가 변경되었으므로, 디바이스 메모리의 유효성 비트맵에서 L2P 그룹 0의 유효성이 O에서 X로 변경된다. 이와 같이, 특정 L2P 그룹에 포함된 매핑 정보들 중 적어도 하나의 매핑 정보가 변경되는 경우, 해당 L2P 그룹의 유효성은 유효에서 무효로 변경된다.
저장 장치(1000)가 호스트(300)로부터 리드 요청과 함께 매핑 정보를 수신한 경우, 컨트롤러(200)는 해당 매핑 정보를 포함하는 L2P 그룹의 유효성을 확인한다. 이를 위해, 컨트롤러(200)는 디바이스 메모리(210)의 유효성 비트맵(211)을 확인한다.
유효성 비트맵(211)을 확인한 결과 수신한 매핑 정보를 포함하는 L2P 그룹이 유효한 경우, 컨트롤러(200)는 수신한 매핑 정보에 대응하는 리드 커맨드를 생성하여 반도체 메모리 장치(100)로 전달한다.
유효성 비트맵(211)을 확인한 결과 수신한 매핑 정보를 포함하는 L2P 그룹이 무효인 경우, 컨트롤러(200)는 리드 요청에 대응하는 유효한 매핑 정보가 디바이스 메모리(210)에 캐싱되어 있는지 여부를 판단한다. 유효한 매핑 정보가 디바이스 메모리(210)에 캐싱되어 있는 경우, 컨트롤러(200)는 디바이스 메모리(210)에 캐싱되어 있는 매핑 정보를 이용하여 리드 커맨드를 생성하여 반도체 메모리 장치(100)로 전달한다. 유효한 매핑 정보가 디바이스 메모리(210)에 캐싱되어 있지 않은 경우, 컨트롤러(200)는 매핑 정보를 리드하기 위한 리드 커맨드를 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치(100)는 수신한 리드 커맨드에 대응하는 매핑 정보를 리드한다. 반도체 메모리 장치(100)는 리드한 매핑 정보를 컨트롤러(200)로 전달한다. 컨트롤러(200)는 수신한 매핑 정보에 기초하여, 본래 읽고자 하였던 데이터, 즉 사용자 데이터를 리드하기 위한 리드 커맨드와 함께 이에 대응하는 물리 어드레스를 반도체 메모리 장치(100)로 전달한다.
상술한 바와 같이, 호스트(300)로부터 리드 요청과 함께 매핑 정보를 수신하더라도, 해당 매핑 정보가 무효인 경우, 도 8a 또는 도 8b와 유사하게 동작을 수행한다. 즉, 호스트(300)로부터 수신한 매핑 정보가 무효인 경우, 디바이스 메모리(210)에 매핑 정보가 캐싱되어 있지 않다면 도 8a에 도시된 것과 유사하게 리드 동작을 수행한다. 또한, 호스트(300)로부터 수신한 매핑 정보가 무효인 경우, 디바이스 메모리(210)에 매핑 정보가 캐싱되어 있다면 도 8b에 도시된 것과 유사하게 리드 동작을 수행한다. 이에 더하여, 호스트(300)로부터 수신한 매핑 정보가 유효인지 무효인지 여부를 판단하는 동작이 수행되어야 하므로, 리드 성능이 더욱 열화될 수 있다.
따라서, 호스트(300)와 저장 장치(1000)를 통해 수행되는 리드 동작의 성능을 향상시키기 위해서는, 호스트 메모리(310)에 저장된 매핑 정보들 및 이들을 포함하는 L2P 그룹의 유효성을 최대한 길게 유효하게 유지하여야 할 필요가 있다. 이를 위해서는 호스트 메모리(310)에 저장된 매핑 정보를 업데이트 하는 동작을 제어할 수 있다. 보다 구체적으로, 가까운 시점 내에 저장 장치(1000) 내부적으로 데이터 이전(migration) 동작이 수행될 것으로 예상되는 경우, 저장 장치(1000)가 호스트(300) 측으로 “매핑 테이블 엔트리 정보”를 전달하는 시점을 늦출 필요가 있다.
“매핑 테이블 엔트리 정보”는 저장 장치(1000)로부터 호스트(300) 측으로 전달되는 정보로서, 호스트 메모리(310)에 저장될 것을 추천하는 매핑 정보를 식별하는 정보이다. 즉, 매핑 테이블 엔트리 정보는 호스트로 전달되는 매핑 정보가 아니라, 디바이스 메모리(210)에 캐싱되어 있는 매핑 정보들 중 어떠한 매핑 정보가 호스트 메모리(310)에 저장되면 좋을 것인지 저장 장치(1000)가 추천하는 정보이다. 호스트(300)는 매핑 테이블 엔트리 정보를 수신하여, 이에 대응하는 리드 버퍼 요청을 저장 장치(1000)로 전달한다. 저장 장치(1000)는 수신한 리드 버퍼 요청에 대응하는 매핑 정보를 호스트(300)로 전달할 것이다. 이 과정에서, L2P 그룹 단위로 매핑 정보가 호스트(300)로 전달될 수 있다.
매핑 테이블 엔트리 정보가 저장 장치(1000)로부터 호스트(300) 측으로 전달되면, 저장 장치(1000)는 곧 이에 대응하는 리드 버퍼 요청을 수신할 것이고, 이에 따라 대응하는 L2P 그룹의 매핑 정보가 호스트 메모리(310)에 저장 또는 업데이트될 것이다. 매핑 정보가 호스트 메모리(310)에 저장 또는 업데이트 된 직후 해당 매핑 정보에 대응하는 데이터의 물리 위치가 변경되면, 전술한 바와 같이 해당 매핑 정보 및 이를 포함하는 L2P 그룹의 유효성이 무효가 되므로, 리드 성능이 열화될 수 있다.
본 발명의 실시 예에 따른 컨트롤러 및 그 동작 방법에 의하면, 데이터의 이전(migration)이 예상되는 경우에, 매핑 테이블 엔트리 정보를 호스트로 전달하는 동작을 지연시킨다. 이에 따라, 매핑 테이블 엔트리 정보는 데이터의 이전 이후에 호스트로 전달되며, 따라서 해당 매핑 정보 및 이를 포함하는 L2P 그룹의 유효성이 길게 유지된다. 결과적으로 호스트(300)와 저장 장치(1000) 사이의 리드 성능이 향상된다.
도 10은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 11은 본 발명의 일 실시 예에 따른 호스트의 동작 방법을 나타내는 순서도이다. 도 12는 도 10 및 도 11의 동작을 설명하기 위한 도면이다.
먼저, 도 10 및 도 12를 참조하여, 컨트롤러(200)의 동작을 설명하기로 한다. 저장 장치(1000)의 컨트롤러(200)는 호스트(300)로부터 리드 요청을 수신한다(S110). 이 단계에서, 호스트(300)로부터 매핑 정보는 전달될 수도 있고, 전달되지 않을 수도 있다. 즉, 호스트 메모리(310)에 대응하는 매핑 정보가 저장되어 있는 경우, 해당 매핑 정보는 리드 요청과 함께 저장 장치(1000)로 전달될 수 있다. 호스트 메모리(310)에 대응하는 매핑 정보가 저장되어 있지 않은 경우, 매핑 정보 없이 리드 요청만이 저장 장치(1000)로 전달될 수 있다. 컨트롤러(200)는 수신한 리드 요청에 대응하는 논리 주소 영역의 리드 카운트 값(CNT)을 참조한다(S120). 리드 카운트 값(CNT)은 후술할 제1 임계값과의 비교를 위해, 단계(S120)에서 참조된다.
도 12에 도시된 바와 같이, 디바이스 메모리(210)는 유효성 비트맵(211)과 함께 리드 카운트 테이블(213)을 저장할 수 있다. 리드 카운트 테이블의 각 엔트리는 복수의 논리 주소 영역들에 대한 리드 횟수를 포함한다. 도 12의 예시에서, 영역 0은 논리 주소 0 내지 7을 포함한다. 논리 주소 0 내지 7에 대응하는 데이터의 리드 횟수는 106이다. 또한, 영역 1은 논리 주소 8 내지 15를 포함한다. 논리 주소 8 내지 15에 대응하는 데이터의 리드 횟수는 111이다. 영역 2는 논리 주소 16 내지 23을 포함한다. 논리 주소 16 내지 23에 대응하는 데이터의 리드 횟수는 20이다. 또한, 영역 3은 논리 주소 24 내지 31를 포함한다. 논리 주소 24 내지 31에 대응하는 데이터의 리드 횟수는 3이다. 또한, 영역 4는 논리 주소 32 내지 39를 포함한다. 논리 주소 32 내지 39에 대응하는 데이터의 리드 횟수는 100이다.
도 12의 예시에서, 각 논리 주소 영역은 8 개의 논리 주소(LA)를 포함하는 것으로 도시되어 있다. 한편, 도 9를 참조하여 전술한 바와 같이, 유효성 비트맵에서 유무효 여부를 판단하는 단위인 L2P 그룹은 각각 4개의 논리 주소(LA)를 포함한다. 즉, 하나의 논리 주소 영역은 두 개의 L2P 그룹을 포함할 수 있다. 그러나 이는 예시적인 것으로서, 리드 카운트 테이블(213)의 각 엔트리를 구성하는 논리 주소 영역은 다양한 개수의 논리 주소들을 포함할 수 있다. 일 예로서, 각 논리 주소 영역은 4 개의 논리 주소(LA)를 포함하도록 구성될 수 있다. 이 경우 리드 카운트 테이블의 각 논리 주소 영역이 포함하는 논리 주소의 개수는 L2P 그룹이 포함하는 논리 주소의 개수와 동일하다.
특정 논리 주소 영역의 리드 카운트 값이 크다는 것은 해당 논리 주소 영역의 데이터가 리드된 횟수가 많다는 것을 의미한다. 이는 해당 논리 주소 영역의 맵 데이터를 캐싱할 필요성이 크다는 것을 의미한다. 따라서, 컨트롤러(200)는 리드 카운트 테이블(213)에 포함되는 논리 주소 영역들 중 리드 카운트 값이 큰 논리 주소 영역의 매핑 정보를 호스트(300)에 저장하도록 추천할 수 있다. 이를 위하여, 컨트롤러(200)는 수신된 리드 요청에 대응하는 논리 주소 영역의 리드 카운트 값을 1 증가시키는 업데이트 동작을 수행하고, 업데이트 된 논리 주소 영역의 리드 카운트 값(CNT)이 제1 임계값보다 큰지 여부를 판단한다(S130).
리드 카운트 값(CNT)이 제1 임계값(TV1)보다 큰 경우, 컨트롤러(200)는 리드 요청에 대응하는 논리 주소 영역에 대한 매핑 테이블 엔트리 정보를 호스트(300)로 전달한다(S140). 단계(S140)에서, 리드 카운트 값(CNT)이 제1 임계값(TV1)보다 큰 경우 리드 요청에 대응하는 논리 주소 영역에 대한 매핑 테이블 엔트리 정보를 생성하되, 유효성 비트맵(211) 확인하여 호스트 메모리(310)에 저장되어 있는 매핑 정보가 무효인 경우, 또는 호스트 메모리(310)에 매핑 정보가 저장되어 있지 않은 경우에만 생성된 매핑 테이블 엔트리 정보를 호스트(300)로 전달할 수 있다. 매핑 정보가 유효인 경우, 이를 업데이트할 필요가 없기 때문이다.
도 12의 예시에서, 단계(S110)에서 제5 논리 주소에 대한 리드 요청을 컨트롤러(200)가 수신한 경우를 고려하기로 한다. 제5 논리 주소를 포함하는 논리 주소 영역 0의 리드 카운트 값이 106으로 업데이트 되었다. 한편, 제1 임계값은 100인 경우를 예시로 들기로 한다. 단계(S130)에서 업데이트 된 리드 카운트 값이 106이고, 제1 임계값(TV1)이 100이므로, 단계(S140)로 진행한다. 단계(S140)에서 유효성 비트맵(211)을 참조한다. 논리 주소 영역 0에 대응하는 L2P 그룹은 L2P 그룹 0 및 L2P 그룹 1이다. L2P 그룹 0은 무효이고, L2P 그룹 1은 유효이므로, L2P 그룹 0에 대하여만 매핑 테이블 엔트리 정보를 호스트(300)로 전달한다. L2P 그룹 1은 유효로서 이를 업데이트할 필요가 없기 때문이다.
이후, 컨트롤러(200)는 호스트(300)로부터 리드 버퍼 요청을 수신한다(S150). 리드 버퍼 요청은 단계(S140)에서 호스트(300)로 전달한 매핑 테이블 엔트리 정보에 대응하는 리드 버퍼 요청이다. 즉, 전술한 예시에 따르면, 단계(S150)에서 컨트롤러(200)가 수신하는 리드 버퍼 요청은 L2P 그룹 0에 대응하는 리드 버퍼 요청일 것이다. 이에 따라, 컨트롤러(200)는 L2P 그룹 0에 포함된 물리 주소 0 내지 3에 대응하는 매핑 정보를 호스트(300)로 전달할 것이다(S160).
도 10을 참조하면, 호스트(300)로부터 리드 요청을 수신하는 단계(S110)에 응답하여, 대응하는 논리 주소 영역의 리드 카운트 값을 참조하고(S120), 이를 제1 임계값(TV1)과 비교(S130)하여 매핑 테이블 엔트리 정보를 호스트(300)로 전달(S140)하는 실시 예가 도시되어 있다. 그러나, 이와 같이 매핑 테이블 엔트리 정보를 호스트(300)로 전달(S140)하는 동작은 호스트(300)로부터 수신하는 리드 요청과 무관하게 수행될 수도 있다. 예를 들어, 저장 장치(1000)의 유휴 시간에, 전체 논리 주소 영역들 중 제1 임계값(TV1)보다 큰 리드 카운트 값을 갖는 논리 주소 영역을 선택하고, 이에 대응하는 매핑 테이블 엔트리 정보를 생성하여 호스트로 전달할 수도 있다.
한편, 도 11 및 도 12를 참조하여, 호스트(300)의 동작을 설명하기로 한다. 호스트(300)는 저장 장치(1000)로 리드 요청을 전달한다(S210). 이 단계에서, 호스트(300)는 리드 요청에 대응하는 매핑 정보를 함께 전달할 수 있다. 다른 예에서, 호스트(300)는 매핑 정보없이 리드 요청만을 저장 장치(1000)로 전달할 수도 있다. 즉, 호스트 메모리(310)에 대응하는 매핑 정보가 저장되어 있는 경우, 해당 매핑 정보는 리드 요청과 함께 저장 장치(1000)로 전달될 수 있다. 호스트 메모리(310)에 대응하는 매핑 정보가 저장되어 있지 않은 경우, 매핑 정보 없이 리드 요청만이 저장 장치(1000)로 전달될 수 있다.
단계(S220)에서, 호스트(300)는 저장 장치(1000)로부터 리드 데이터를 수신할 수 있다. 리드 데이터는 단계(S210)에서 전달한 리드 요청에 대응하는 사용자 데이터일 수 있다. 단계(S230)에서, 호스트(300)는 리드 데이터와 함께, 매핑 테이블 엔트리 정보가 수신되었는지 여부를 판단한다. 저장 장치(1000)가 매핑 테이블 엔트리 정보를 호스트(300)로 전달할 때, 리드 데이터와 함께 매핑 테이블 엔트리 정보를 호스트(300)로 전달할 수 있다. 따라서, 단계(230)에서, 리드 데이터 수신 시 매핑 테이블 엔트리 정보도 함께 수신되었는지 여부를 판단할 수 있다. 매핑 테이블 엔트리 정보가 수신되지 않은 경우(S230: 아니오), 호스트 메모리(310)에 저장된 매핑 정보의 업데이트가 수행되지 않고 동작이 종료될 수 있다.
리드 데이터와 함께 매핑 테이블 엔트리 정보가 수신된 경우(S230: 예), 호스트(300)는 수신한 매핑 테이블 엔트리 정보에 대응하는 리드 버퍼 요청을 저장 장치(1000)로 전달한다(S240). 리드 버퍼 요청은 디바이스 메모리(210)에 캐싱되어 있는 매핑 정보들 중, 호스트(300)가 수신한 매핑 테이블 엔트리 정보에 대응하는 L2P 그룹의 매핑 정보를 출력하도록 하는 요청일 수 있다. 단계(S240)의 리드 버퍼 요청에 따라, 저장 장치(1000)는 대응하는 매핑 정보를 호스트(300)로 전달할 것이다.
이에 따라, 호스트(300)는 저장 장치(1000)로부터 리드 버퍼 요청에 대응하는 L2P 그룹의 매핑 정보를 수신한다(S250). 호스트(300)는 수신된 L2P 그룹의 매핑 정보를 호스트 메모리(310)에 업데이트 할 것이다(S260).
전술한 바와 같이, 호스트(300)와 저장 장치(1000)를 통해 수행되는 리드 동작의 성능을 향상시키기 위해서는, 호스트 메모리(310)에 저장된 매핑 정보들 및 이들을 포함하는 L2P 그룹의 유효성을 최대한 길게 유효하게 유지하여야 할 필요가 있다. 이를 위해서는 호스트 메모리(310)에 저장된 매핑 정보를 업데이트 하는 동작을 제어할 수 있다. 보다 구체적으로, 가까운 시점 내에 저장 장치(1000) 내부적으로 데이터 이전(migration) 동작이 수행될 것으로 예상되는 경우, 저장 장치(1000)가 호스트(300) 측으로 “매핑 테이블 엔트리 정보”를 전달하는 시점을 늦출 필요가 있다. 도 10에 도시된 실시 예에 의하면, 저장 장치(1000)는 고정된 제1 임계값(TV1)과 리드 카운트 값을 비교하므로, 데이터 이전 동작의 수행이 예상되는 것과는 무관하게 매핑 테이블 엔트리 정보를 생성하여 호스트(300)로 전달할 것이다. 이 경우, 가까운 시점 내에 저장 장치(1000) 내부적으로 데이터 이전(migration) 동작이 수행될 것으로 예상되는 경우에도 매핑 테이블 엔트리 정보를 호스트(300)로 전달하여 호스트 메모리(210)의 매핑 정보를 업데이트할 수 있다. 이 경우, 데이터 이전 이후에 무효인 매핑 정보가 호스트(300)로부터 저장 장치(1000)로 전달되므로 호스트(300)와 저장 장치(1000) 사이의 리드 성능이 열화될 수 있다.
본 발명의 다른 실시 예에 따른 저장 장치(1000)에 의하면, 저장 장치(1000) 내부적으로 데이터 이전 동작이 수행될 것으로 예상되는 경우, 저장 장치(1000)가 호스트(300) 측으로 “매핑 테이블 엔트리 정보”를 전달하는 시점을 늦추도록 동작한다. 이를 위해, 리드 요청에 대응하는 논리 주소 영역의 특성에 따라, 매핑 테이블 엔트리 정보를 호스트로 전달할지 여부를 결정하는데 사용되는 임계값(TV2)을 산출한다. 리드 요청에 대응하는 논리 주소 영역의 특성을 참조한 결과 저장 장치 내부적으로 데이터 이전 동작이 수행될 것으로 판단한 경우, 가중된 임계값을 산출한다. 이하 도 13 내지 도 18을 참조하여 설명하기로 한다.
도 13은 본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다. 저장 장치(1000)의 컨트롤러(200)는 호스트(300)로부터 리드 요청을 수신한다(310). 이 단계에서, 호스트(300)로부터 매핑 정보는 전달될 수도 있고, 전달되지 않을 수도 있다. 즉, 호스트 메모리(310)에 대응하는 매핑 정보가 저장되어 있는 경우, 해당 매핑 정보는 리드 요청과 함께 저장 장치(1000)로 전달될 수 있다. 호스트 메모리(310)에 대응하는 매핑 정보가 저장되어 있지 않은 경우, 매핑 정보 없이 리드 요청만이 저장 장치(1000)로 전달될 수 있다. 컨트롤러(200)는 수신한 리드 요청에 대응하는 논리 주소 영역의 리드 카운트 값(CNT)을 참조한다(S320). 리드 카운트 값(CNT)은 후술할 제1 임계값과의 비교를 위해, 단계(S320)에서 참조된다.
이후, 리드 요청에 대응하는 논리 주소 영역의 특성에 따라, 제2 임계값(TV2)을 산출한다. 가까운 시점 내에 저장 장치(1000) 내부적으로 데이터 이전(migration) 동작이 수행될 것으로 예상되는 경우, 제2 임계값(TV2)은 도 10의 단계(130)를 통해 설명한 제1 임계값(TV1)보다 큰 값이 된다. 가까운 시점 내에 저장 장치(1000) 내부적으로 데이터 이전(migration) 동작이 수행되지 않을 것으로 예상되는 경우, 제2 임계값(TV2)은 도 10의 단계(130)를 통해 설명한 제1 임계값(TV1)과 실질적으로 동일한 값이 된다. 단계(S325)의 구체적인 실시 예에 대해서는 도 14 내지 도 18을 참조하여 후술하기로 한다.
단계(S330)에서, 리드 카운트 값(CNT)이 제2 임계값(TV2)보다 큰지 여부를 판단한다. 리드 카운트 값(CNT)이 제2 임계값(TV2)보다 큰 경우, 컨트롤러(200)는 리드 요청에 대응하는 논리 주소 영역에 대한 매핑 테이블 엔트리 정보를 호스트(300)로 전달한다(S340). 단계(S340)에서, 유효성 비트맵(211) 확인하여, 호스트 메모리(310)에 저장되어 있는 매핑 정보가 무효인 경우, 또는 호스트 메모리(310)에 매핑 정보가 저장되어 있지 않은 경우에만 매핑 테이블 엔트리 정보를 호스트(300)로 전달할 것이다. 매핑 정보가 유효인 경우, 이를 업데이트할 필요가 없기 때문이다.
이후, 컨트롤러(200)는 호스트(300)로부터 리드 버퍼 요청을 수신한다(S350). 리드 버퍼 요청은 단계(S340)에서 호스트(300)로 전달한 매핑 테이블 엔트리 정보에 대응하는 리드 버퍼 요청이다. 이에 따라, 컨트롤러(200)는 수신한 리드 버퍼 요청에 대응하는 L2P 그룹의 매핑 정보를 호스트(300)로 전달할 것이다(S360).
도 10 및 도 13을 함께 참조하면, 도 13의 단계들(S310, S320, S330, S340, S350, S360)은 도 10의 단계들(S110, S120, S130, S140, S150, S160)과 실질적으로 동일하게 구성될 수 있다. 즉, 단계(S325)가 추가된다는 점을 제외하면, 도 13에 도시된 방법은 도 10에 도시된 방법과 유사하다. 단계(S325)에 의하여, 가까운 시점 내에 저장 장치(1000) 내부적으로 데이터 이전(migration) 동작이 수행될 것으로 예상되는 경우, 제2 임계값(TV2)은 도 10의 단계(130)를 통해 설명한 제1 임계값(TV1)보다 큰 값이 된다. 이에 따라, 저장 장치(1000)가 호스트(300) 측으로 “매핑 테이블 엔트리 정보”를 전달하는 시점이 늦춰지게 된다.
도 13을 참조하면, 호스트(300)로부터 리드 요청을 수신하는 단계(S310)에 응답하여, 대응하는 논리 주소 영역의 리드 카운트 값을 참조하고(S320), 이를 제2 임계값(TV2)과 비교(S330)하여 매핑 테이블 엔트리 정보를 호스트(300)로 전달(S340)하는 실시 예가 도시되어 있다. 그러나, 이와 같이 매핑 테이블 엔트리 정보를 호스트(300)로 전달(S340)하는 동작은 호스트(300)로부터 수신하는 리드 요청과 무관하게 수행될 수도 있다. 예를 들어, 저장 장치(1000)의 유휴 시간에, 전체 논리 주소 영역들 중 제2 임계값(TV2)보다 큰 리드 카운트 값을 갖는 논리 주소 영역을 선택하고, 이에 대응하는 매핑 테이블 엔트리 정보를 생성하여 호스트로 전달할 수도 있다.
도 14는 단계(S325)의 일 실시 예를 나타내는 순서도이다.
도 14를 참조하면, 단계(S410)에서, 리드 요청에 대응하는 메모리 블록에 포함된 유효 페이지의 개수(NVP)를 확인한다. 유효 페이지(NVP)의 개수가 제1 기준값(R1)보다 큰 경우(S420: 예), 이는 해당 메모리 블록이 가까운 시점 내에 가비지 컬렉션 동작의 대상인 희생 블록으로 결정될 확률이 낮음을 의미한다. 이에 따라, 도 10의 단계(S130)를 통해 설명한 제1 임계값(TV1)을 단계(S330)의 비교 기준이 되는 제2 임계값(TV2)으로 결정한다(S430).
유효 페이지의 개수(NVP)가 제1 기준값(R1)보다 크지 않은 경우(S420: 아니오), 이는 해당 메모리 블록이 가까운 시점 내에 가비지 컬렉션 동작의 대상인 희생 블록으로 결정될 확률이 높음을 의미한다. 이에 따라, 도 10의 단계(S130)를 통해 설명한 제1 임계값(TV1)을 가중한 값을 단계(S330)의 비교 기준이 되는 제2 임계값(TV2)으로 결정한다(S440).
단계(S440)에서, 제2 임계값(TV2)은 제1 임계값(TV1)보다 큰 값으로서, 제1 임계값(TV1)에 기초하여 결정될 수 있다. 예를 들어, 단계(S440)에서 제2 임계값(TV2)은 아래 [수학식 1]과 같이 결정될 수 있다.
[수학식 1]
TV2=TV1+a1
위 수학식 1에서, a1은 자연수일 수 있다. 따라서, 제2 임계값(TV2)은 제1 임계값(TV1)보다 큰 값으로 결정된다. 상기 a1 값은 설계에 따라 다양하게 결정될 수 있다.
다른 예로서, 단계(S440)에서 제2 임계값(TV2)은 아래 [수학식 2]와 같이 결정될 수 있다.
[수학식 2]
TV2=TV1 + a2 · NIVP
위 수학식 2에서, a2는 양수일 수 있으며, NIVP는 리드 요청에 대응하는 메모리 블록에 포함된 무효 페이지의 개수일 수 있다. 따라서, 제2 임계값(TV2)은 제1 임계값(TV1)보다 큰 값으로 결정된다. 상기 a2 값은 설계에 따라 다양하게 결정될 수 있다.
도 14를 참조하면, 리드 요청에 대응하는 사용자 데이터가 저장된 메모리 블록이 가까운 시점 내에 가비지 컬렉션 동작의 대상인 희생 블록으로 결정되어, 해당 사용자 데이터가 이전(migration)될 것으로 예상되는 경우, 제1 임계값을 가중한 값을 제2 임계값으로 결정함을 알 수 있다. 따라서, 리드 요청에 대응하는 사용자 데이터가 저장된 메모리 블록에 대해 가비지 컬렉션 동작이 수행될 것으로 예상되는 경우, 저장 장치(1000)가 호스트(300) 측으로 “매핑 테이블 엔트리 정보”를 전달하는 시점이 늦춰지게 된다.
도 15는 단계(S325)의 다른 실시 예를 나타내는 순서도이다.
도 15를 참조하면, 단계(S510)에서, 리드 요청에 대응하는 물리 주소(PA)를 확인한다. 리드 요청에 대응하는 물리 주소(PA)는 디바이스 메모리(210)에 캐싱되어 있는 매핑 정보를 참조하여 확인할 수 있다. 디바이스 메모리(210)에 리드 요청에 대응하는 물리 주소(PA)가 캐싱되어 있지 않은 경우, 반도체 메모리 장치(100)로부터 대응하는 매핑 정보를 리드하여 물리 주소(PA)를 확인할 수 있다.
리드 요청에 대응하는 물리 주소(PA)가 가리키는 메모리 블록이 싱글 레벨 셀(single-level cell; SLC) 블록인 경우(S530: 예), 이는 해당 데이터가 다른 MLC 블록, TLC 블록 또는 QLC 블록으로 이전될 확률이 높음을 의미한다. 이에 따라, 도 10의 단계(S130)를 통해 설명한 제1 임계값(TV1)을 가중한 값을 단계(S330)의 비교 기준이 되는 제2 임계값(TV2)으로 결정한다(S540).
단계(S540)에서, 제2 임계값(TV2)은 제1 임계값(TV1)보다 큰 값으로서, 제1 임계값(TV1)에 기초하여 결정될 수 있다. 예를 들어, 단계(S440)에서 제2 임계값(TV2)은 아래 [수학식 3]과 같이 결정될 수 있다.
[수학식 3]
TV2=TV1+a3
위 수학식 3에서, a3은 자연수일 수 있다. 따라서, 제2 임계값(TV2)은 제1 임계값(TV1)보다 큰 값으로 결정된다. 상기 a3 값은 설계에 따라 다양하게 결정될 수 있다.
다른 예로서, 단계(S540)에서 제2 임계값(TV2)은 아래 [수학식 4]와 같이 결정될 수 있다.
[수학식 4]
TV2=a4 · TV1
위 수학식 4에서, a4는 1보다 큰 수일 수 있다. 따라서, 제2 임계값(TV2)은 제1 임계값(TV1)보다 큰 값으로 결정된다. 상기 a4 값은 설계에 따라 다양하게 결정될 수 있다.
도 15를 참조하면, 리드 요청에 대응하는 사용자 데이터가 현재 SLC 블록에 저장되어, 해당 사용자 데이터가 다른 MLC 블록, TLC 블록 또는 QLC 블록으로 이전(migration)될 것으로 예상되는 경우, 제1 임계값을 가중한 값을 제2 임계값으로 결정함을 알 수 있다. 따라서, 리드 요청에 대응하는 사용자 데이터가 SLC 블록에서 다른 메모리 블록으로 이전될 것으로 예상되는 경우, 저장 장치(1000)가 호스트(300) 측으로 “매핑 테이블 엔트리 정보”를 전달하는 시점이 늦춰지게 된다.
도 16은 단계(S325)의 또다른 실시 예를 나타내는 순서도이다.
도 16을 참조하면, 단계(S610)에서, 리드 요청에 대응하는 메모리 블록의 리드 횟수(NREAD)를 확인한다. 메모리 블록의 리드 횟수(NREAD)는, 해당 메모리 블록에 저장되어 있는 데이터의 프로그램 시점부터 현재까지 해당 메모리 블록에 대해 수행된 전체 리드 횟수를 의미할 수 있다.
리드 횟수(NREAD)가 제2 기준값(R2)보다 크지 않은 경우(S620: 아니오), 이는 해당 메모리 블록이 가까운 시점 내에 리드 리클레임 동작의 대상으로 결정될 확률이 낮음을 의미한다. 이에 따라, 도 10의 단계(S130)를 통해 설명한 제1 임계값(TV1)을 단계(S330)의 비교 기준이 되는 제2 임계값(TV2)으로 결정한다(S630).
리드 횟수(NREAD)가 제2 기준값(R2)보다 큰 경우(S620: 예), 이는 해당 메모리 블록이 가까운 시점 내에 리드 리클레임 동작의 대상으로 결정될 확률이 높음을 의미한다. 이에 따라, 도 10의 단계(S130)를 통해 설명한 제1 임계값(TV1)을 가중한 값을 단계(S330)의 비교 기준이 되는 제2 임계값(TV2)으로 결정한다(S640).
단계(S640)에서, 제2 임계값(TV2)은 제1 임계값(TV1)보다 큰 값으로서, 제1 임계값(TV1)에 기초하여 결정될 수 있다. 예를 들어, 단계(S440)에서 제2 임계값(TV2)은 아래 [수학식 5]와 같이 결정될 수 있다.
[수학식 5]
TV2=TV1+a5
위 수학식 1에서, a5는 자연수일 수 있다. 따라서, 제2 임계값(TV2)은 제1 임계값(TV1)보다 큰 값으로 결정된다. 상기 a5 값은 설계에 따라 다양하게 결정될 수 있다.
다른 예로서, 단계(S640)에서 제2 임계값(TV2)은 아래 [수학식 6]과 같이 결정될 수 있다.
[수학식 6]
TV2=a6 · TV1
위 수학식 2에서, a6는 1보다 큰 수일 수 있다. 따라서, 제2 임계값(TV2)은 제1 임계값(TV1)보다 큰 값으로 결정된다. 상기 a6 값은 설계에 따라 다양하게 결정될 수 있다.
도 16을 참조하면, 리드 요청에 대응하는 사용자 데이터가 저장된 메모리 블록이 가까운 시점 내에 리드 리클레임 동작의 대상으로 결정되어, 해당 사용자 데이터가 이전(migration)될 것으로 예상되는 경우, 제1 임계값을 가중한 값을 제2 임계값으로 결정함을 알 수 있다. 따라서, 리드 요청에 대응하는 사용자 데이터가 저장된 메모리 블록에 대해 리드 리클레임 동작이 수행될 것으로 예상되는 경우, 저장 장치(1000)가 호스트(300) 측으로 “매핑 테이블 엔트리 정보”를 전달하는 시점이 늦춰지게 된다.
도 17은 단계(S325)의 또다른 실시 예를 나타내는 순서도이다.
도 17을 참조하면, 단계(S710)에서, 리드 요청에 대응하는 메모리 블록의 프로그램 소거 횟수(NEW)를 확인한다. 메모리 블록의 프로그램 소거 횟수(NEW)는, 저장 장치(1000)가 생산 및 출하된 이후 현재까지 해당 메모리 블록에 수행된 전체 프로그램-소거 사이클 수를 의미할 수 있다.
웨어 레벨링 동작은 반도체 메모리 장치(100) 내 복수의 메모리 블록들의 사용 빈도를 균일하게 하기 위해, 소거 횟수가 적은 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작일 수 있다. 프로그램 소거 횟수(NEW)가 제3 기준값(R2)보다 작지 않은 경우(S720: 아니오), 이는 해당 메모리 블록이 가까운 시점 내에 웨어 레벨링 동작의 대상으로 결정될 확률이 낮음을 의미한다. 이에 따라, 도 10의 단계(S130)를 통해 설명한 제1 임계값(TV1)을 단계(S330)의 비교 기준이 되는 제2 임계값(TV2)으로 결정한다(S730).
프로그램 소거 횟수(NEW)가 제3 기준값(R2)보다 작은 경우(S620: 예), 이는 해당 메모리 블록이 가까운 시점 내에 웨어 레벨링 동작의 대상으로 결정될 확률이 높음을 의미한다. 이에 따라, 도 10의 단계(S130)를 통해 설명한 제1 임계값(TV1)을 가중한 값을 단계(S330)의 비교 기준이 되는 제2 임계값(TV2)으로 결정한다(S740).
단계(S740)에서, 제2 임계값(TV2)은 제1 임계값(TV1)보다 큰 값으로서, 제1 임계값(TV1)에 기초하여 결정될 수 있다. 예를 들어, 단계(S440)에서 제2 임계값(TV2)은 아래 [수학식 7]과 같이 결정될 수 있다.
[수학식 7]
TV2=TV1+a7
위 수학식 1에서, a7는 자연수일 수 있다. 따라서, 제2 임계값(TV2)은 제1 임계값(TV1)보다 큰 값으로 결정된다. 상기 a7 값은 설계에 따라 다양하게 결정될 수 있다.
다른 예로서, 단계(S740)에서 제2 임계값(TV2)은 아래 [수학식 8]과 같이 결정될 수 있다.
[수학식 8]
TV2=a8 · TV1
위 수학식 2에서, a8는 1보다 큰 수일 수 있다. 따라서, 제2 임계값(TV2)은 제1 임계값(TV1)보다 큰 값으로 결정된다. 상기 a8 값은 설계에 따라 다양하게 결정될 수 있다.
도 17을 참조하면, 리드 요청에 대응하는 사용자 데이터가 저장된 메모리 블록이 가까운 시점 내에 웨어 레벨링 동작의 대상으로 결정되어, 해당 사용자 데이터가 이전(migration)될 것으로 예상되는 경우, 제1 임계값을 가중한 값을 제2 임계값으로 결정함을 알 수 있다. 따라서, 리드 요청에 대응하는 사용자 데이터가 저장된 메모리 블록에 대해 웨어 레벨링 동작이 수행될 것으로 예상되는 경우, 저장 장치(1000)가 호스트(300) 측으로 “매핑 테이블 엔트리 정보”를 전달하는 시점이 늦춰지게 된다.
도 18은 단계(S325)의 또다른 실시 예를 나타내는 순서도이다.
도 18을 참조하면, 단계(S810)에서 리드 요청에 대응하는 메모리 블록에 포함된 유효 페이지의 개수(NVP), 리드 요청에 대응하는 물리 주소(PA), 리드 요청에 대응하는 메모리 블록의 리드 횟수(NREAD) 및 리드 요청에 대응하는 메모리 블록의 프로그램 소거 횟수(NEW)를 확인한다. 이후, 확인한 NVP, PA, NREAD, NEW에 기초하여 제2 임계값(TV2)을 계산할 수 있다.
일 실시 예에서, 제2 임계값(TV2)는 아래 [수학식 9]와 같이 결정될 수 있다.
[수학식 9]
TV2=TV1+b1+b3+b5+b7
위 수학식 9에서, 유효 페이지의 개수(NVP)가 제1 기준값(R1)보다 큰 경우, b1 값은 0이 될 수 있다. 한편, 유효 페이지의 개수(NVP)가 제1 기준값(R1)보다 크지 않은 경우, b1 값은 도 14 및 수학식 2를 통해 설명한 a1 값일 수 있다. 또는, b1 값은 도 14 및 수학식 2를 통해 설명한 a2 · NIVP 에 해당하는 값일 수 있다.
한편, 물리 주소(PA)가 가리키는 메모리 블록이 SLC 블록이 아닌 경우, b3 값은 0이 될 수 있다. 물리 주소(PA)가 가리키는 메모리 블록이 SLC 블록인 경우, b3 값은 도 15를 통해 설명한 a3 값일 수 있다.
한편, 리드 횟수(NREAD)가 제2 기준값(R2)보다 크지 않은 경우, b5 값은 0이 될 수 있다. 리드 횟수(NREAD)가 제2 기준값(R2)보다 큰 경우, b5 값은 도 16을 통해 설명한 a5 값일 수 있다.
한편, 프로그램 소거 횟수(NEW)가 제3 기준값(R3)보다 작지 않은 경우, b7 값은 0이 될 수 있다. 프로그램 소거 횟수(NEW)가 제3 기준값(R3)보다 큰 경우, b7 값은 도 17을 통해 설명한 a7 값일 수 있다.
다른 예로서, 제2 임계값(TV2)는 아래 [수학식 10]과 같이 결정될 수 있다.
[수학식 9]
TV2=b2 · b4 · b6 · b8 · TV1
위 수학식 10에서, 유효 페이지의 개수(NVP)가 제1 기준값(R1)보다 큰 경우, b2 값은 1이 될 수 있다. 한편, 유효 페이지의 개수(NVP)가 제1 기준값(R1)보다 크지 않은 경우, b2 값은 도 14를 통해 설명한 a2 · NIVP 값일 수 있다.
한편, 물리 주소(PA)가 가리키는 메모리 블록이 SLC 블록이 아닌 경우, b4 값은 1이 될 수 있다. 물리 주소(PA)가 가리키는 메모리 블록이 SLC 블록인 경우, b4 값은 도 15를 통해 설명한 a4 값일 수 있다.
한편, 리드 횟수(NREAD)가 제2 기준값(R2)보다 크지 않은 경우, b6 값은 1이 될 수 있다. 리드 횟수(NREAD)가 제2 기준값(R2)보다 큰 경우, b6 값은 도 16을 통해 설명한 a6 값일 수 있다.
한편, 프로그램 소거 횟수(NEW)가 제3 기준값(R3)보다 작지 않은 경우, b8 값은 1이 될 수 있다. 프로그램 소거 횟수(NEW)가 제3 기준값(R3)보다 큰 경우, b8 값은 도 17을 통해 설명한 a8 값일 수 있다.
도 18을 참조하면, 리드 요청에 대응하는 데이터가 저장된 메모리 블록의 가비지 컬렉션 가능성, SLC 블록 아닌 다른 블록으로의 데이터 이전 가능성, 리드 리클레임 동작 가능성 및 웨어 레벨링 동작 가능성에 따라 다양하게 가중된 값이 제2 임계값(TV2)으로 결정될 수 있다.
도 18에는 리드 요청에 대응하는 메모리 블록에 포함된 유효 페이지의 개수(NVP), 리드 요청에 대응하는 물리 주소(PA), 리드 요청에 대응하는 메모리 블록의 리드 횟수(NREAD) 및 리드 요청에 대응하는 메모리 블록의 프로그램 소거 횟수(NEW)를 모두 이용하여 제2 임계값(TV2)을 계산하는 실시 예가 도시되어 있다. 그러나 이는 예시적인 것으로서, NVP, PA, NREAD, NEW 중 필요에 따라 선택되는 적어도 두 개의 값을 이용하여 제2 임계값(TV2)을 계산할 수 있음을 알 수 있을 것이다.
도 19는 반도체 메모리 장치 및 컨트롤러를 포함하는 저장 장치(1000)를 보여주는 블록도이다. 도 19를 참조하면, 저장 장치(1000)는 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
도 19의 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세서(1120, processor), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1150)을 포함한다.
램(1110)은 프로세서(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세서(1120)는 컨트롤러(1100)의 제반 동작을 제어한다. 프로세서(1120)는 반도체 메모리 장치(100)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세서(1120)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세서(1120)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1120)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 어드레스(logical address, LA)를 물리 어드레스(physical address, PA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 매핑 테이블을 이용하여 논리 어드레스(LA)를 입력 받아, 물리 어드레스(PA)로 변환시킬 수 있다. 플래시 변환 계층의 어드레스 매핑 방법에는 매핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 매핑 방법에는 페이지 매핑 방법(Page mapping method), 블록 매핑 방법(Block mapping method), 그리고 혼합 매핑 방법(Hybrid mapping method)이 있다. 매핑 테이블의 크기는 매핑 체계의 유형에 따라 다르다. 블록 매핑 방법은 메모리 블록 단위로 매핑을 제공하므로 상대적으로 작은 매핑 테이블을 필요로 한다. 그러나 특정 메모리 블록에 포함된 페이지의 데이터 업데이트 시, 동일한 메모리 블록의 다른 페이지 데이터 또한 새 메모리 블록에 복사된다. 이에 따라 랜덤 쓰기 성능이 떨어지게 된다. 반대로, 페이지 매핑 방법은 업데이트 된 모든 페이지를 로그 블록에 추가하고, 페이지 단위로 매핑 정보를 유지한다. 혼합 매핑 방법은 데이터의 랜덤 쓰기 성능을 향상시키기 위해 페이지 매핑 방법과 블록 매핑 방법을 혼합하여 사용한다.
프로세서(1120)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1120)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(100)에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1120)는 리드 동작 시 반도체 메모리 장치(100)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1120)는 디랜더마이징 시드를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서(1120)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1140)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1150)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1150)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1150)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1100)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1100) 및 반도체 메모리 장치(100)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 저장 장치가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 저장 장치(1000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(100) 또는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 20은 도 19의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 20을 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 20에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 20을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 20에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 저장 장치(2000)가 변형될 수 있음이 이해될 것이다.
도 21은 도 20을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 1 및 도 7에 도시된 호스트(300)는 컴퓨팅 시스템(3000) 중 저장 장치(2000)를 제외한 구성 요소들로 구성될 수 있다. 예를 들어, 호스트(300)는 중앙 처리 장치(3100), 램(3200), 사용자 인터페이스(3300), 전원(3400) 및 이들을 연결하는 시스템 버스(3500)로 구성될 수 있다. 이 경우, 파일 시스템(320)은 중앙 처리 장치(3100)에 의해 실행되는 운영 시스템(OS)의 일부로서 구현될 수 있다. 또한, 호스트 메모리(310)는 램(3200)의 일부로서 구현될 수 있다.
도 21에서, 반도체 메모리 칩(2100)은 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 칩(2100)은 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 21에서, 도 20을 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는 도 19를 참조하여 설명된 저장 장치(1000)로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 19 및 도 20을 참조하여 설명된 저장 장치(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 컨트롤러 300: 호스트

Claims (20)

  1. 호스트 메모리를 포함하는 호스트; 및
    복수의 메모리 블록들을 포함하는 반도체 메모리 장치 및 상기 반도체 메모리 장치의 매핑 정보를 캐싱하는 디바이스 메모리를 포함하는 저장 장치를 포함하는 컴퓨팅 시스템으로서,
    상기 저장 장치는, 상기 호스트로부터의 리드 요청에 응답하여 리드 데이터 및 상기 리드 데이터에 대응하는 논리 주소 영역에 대한 매핑 테이블 엔트리 정보를 상기 호스트로 전달하되, 상기 논리 주소 영역의 특성에 기초하여 상기 매핑 테이블 엔트리 정보를 상기 호스트로 전달하고,
    상기 호스트는 상기 매핑 테이블 엔트리 정보에 대응하는 리드 버퍼 요청을 상기 저장 장치로 전달하며,
    상기 저장 장치는 상기 리드 버퍼 요청에 대응하는 매핑 정보를 상기 호스트로 전달하고,
    상기 호스트는 상기 매핑 정보를 상기 호스트 메모리에 저장하는 것을 특징으로 하는, 컴퓨팅 시스템.
  2. 제1 항에 있어서, 상기 저장 장치는, 상기 리드 요청에 대응하는 논리 주소 영역의 리드 카운트 값을 임계값과 비교하여, 상기 리드 카운트 값이 상기 임계값보다 큰 경우 상기 매핑 테이블 엔트리 정보를 생성하는 것을 특징으로 하는, 컴퓨팅 시스템.
  3. 제2 항에 있어서, 상기 저장 장치는,
    상기 리드 요청에 대응하는 메모리 블록에 포함된 유효 페이지의 개수가 기준값보다 큰 경우 제1 값을 상기 임계값으로 결정하고,
    상기 리드 요청에 대응하는 메모리 블록에 포함된 유효 페이지의 개수가 상기 기준값보다 작거나 같은 경우 상기 제1 값보다 큰 제2 값을 상기 임계값으로 결정하는, 컴퓨팅 시스템.
  4. 제3 항에 있어서, 상기 제2 값은 상기 리드 요청에 대응하는 메모리 블록에 포함된 무효 페이지의 개수에 기초하여, 상기 제1 값보다 증가된 값으로 결정되는 것을 특징으로 하는 컴퓨팅 시스템.
  5. 제2 항에 있어서, 상기 저장 장치는,
    상기 리드 요청에 대응하는 물리 주소가 가리키는 메모리 블록이 싱글-레벨 셀(single-level cell; SLC) 블록이 아닌 경우 제1 값을 상기 임계값으로 결정하고,
    상기 리드 요청에 대응하는 물리 주소가 가리키는 메모리 블록이 SLC 블록인 경우 상기 제1 값보다 큰 제2 값을 상기 임계값으로 결정하는 것을 특징으로 하는, 컴퓨팅 시스템.
  6. 제2 항에 있어서, 상기 저장 장치는,
    상기 리드 요청에 대응하는 메모리 블록의 리드 횟수가 기준값보다 작거나 같은 경우 제1 값을 상기 임계값으로 결정하고,
    상기 리드 요청에 대응하는 메모리 블록의 리드 횟수가 기준값보다 큰 경우 상기 제1 값보다 큰 제2 값을 상기 임계값으로 결정하는 것을 특징으로 하는, 컴퓨팅 시스템.
  7. 제2 항에 있어서, 상기 저장 장치는,
    상기 리드 요청에 대응하는 메모리 블록의 프로그램 소거 횟수가 기준값보다 크거나 같은 경우 제1 값을 상기 임계값으로 결정하고,
    상기 리드 요청에 대응하는 메모리 블록의 프로그램 소거 횟수가 기준값보다 작은 경우 상기 제1 값보다 큰 제2 값을 상기 임계값으로 결정하는 것을 특징으로 하는, 컴퓨팅 시스템.
  8. 제2 항에 있어서, 상기 디바이스 메모리는 상기 호스트 메모리에 저장되어 있는 매핑 정보의 유효성을 나타내는 유효성 비트맵을 저장하고,
    상기 유효성 비트맵을 참조하여, 리드 요청에 대응하는 논리 주소 영역의 매핑 정보가 무효인 경우, 상기 생성된 매핑 테이블 엔트리 정보를 상기 호스트로 전달하는 것을 특징으로 하는, 컴퓨팅 시스템.
  9. 제2 항에 있어서, 상기 매핑 테이블 엔트리 정보에 대응하는 매핑 정보가 상기 호스트 메모리에 저장되어 있지 않은 경우, 상기 생성된 매핑 테이블 엔트리 정보를 상기 호스트로 전달하는 것을 특징으로 하는, 컴퓨팅 시스템.
  10. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 저장 장치로서, 상기 컨트롤러는:
    외부의 호스트로부터 사용자 데이터의 리드 요청을 수신하고, 상기 리드 요청과 함께 유효한 매핑 정보를 수신한 경우, 상기 매핑 정보에 기초하여 상기 사용자 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 리드 커맨드를 생성하도록 구성되고,
    상기 리드 요청에 대응하는 논리 주소 영역의 리드 카운트 값을 임계값과 비교하여, 상기 리드 카운트 값이 상기 임계값보다 큰 경우, 상기 논리 주소 영역에 대응하는 매핑 정보를 상기 호스트로 전달할 것을 추천하는 매핑 테이블 엔트리 정보를 생성하도록 구성되며,
    상기 임계값은 상기 리드 요청에 대응하는 논리 주소 영역의 특성에 기초하여 결정되는 것을 특징으로 하는, 저장 장치.
  11. 제10 항에 있어서, 상기 컨트롤러는,
    상기 복수의 메모리 블록들 중 상기 리드 요청에 대응하는 메모리 블록에 포함된 유효 페이지의 개수가 기준값보다 큰 경우 제1 값을 상기 임계값으로 결정하고,
    상기 리드 요청에 대응하는 메모리 블록에 포함된 유효 페이지의 개수가 상기 기준값보다 작거나 같은 경우 상기 제1 값보다 큰 제2 값을 상기 임계값으로 결정하는 것을 특징으로 하는, 저장 장치.
  12. 제11 항에 있어서, 상기 제2 값은 상기 리드 요청에 대응하는 메모리 블록에 포함된 무효 페이지의 개수에 기초하여, 상기 제1 값보다 증가된 값으로 결정되는 것을 특징으로 하는 저장 장치.
  13. 제10 항에 있어서, 상기 컨트롤러는,
    상기 리드 요청에 대응하는 물리 주소가 가리키는 메모리 블록이 싱글-레벨 셀(single-level cell; SLC) 블록이 아닌 경우 제1 값을 상기 임계값으로 결정하고,
    상기 리드 요청에 대응하는 물리 주소가 가리키는 메모리 블록이 SLC 블록인 경우 상기 제1 값보다 큰 제2 값을 상기 임계값으로 결정하는 것을 특징으로 하는, 저장 장치.
  14. 제10 항에 있어서, 상기 컨트롤러는,
    상기 복수의 메모리 블록들 중 상기 리드 요청에 대응하는 메모리 블록의 리드 횟수가 기준값보다 작거나 같은 경우 제1 값을 상기 임계값으로 결정하고,
    상기 리드 요청에 대응하는 메모리 블록의 리드 횟수가 기준값보다 큰 경우 상기 제1 값보다 큰 제2 값을 상기 임계값으로 결정하는 것을 특징으로 하는, 저장 장치.
  15. 제10 항에 있어서, 상기 컨트롤러는,
    상기 복수의 메모리 블록들 중 상기 리드 요청에 대응하는 메모리 블록의 프로그램 소거 횟수가 기준값보다 크거나 같은 경우 제1 값을 상기 임계값으로 결정하고,
    상기 리드 요청에 대응하는 메모리 블록의 프로그램 소거 횟수가 기준값보다 작은 경우 상기 제1 값보다 큰 제2 값을 상기 임계값으로 결정하는 것을 특징으로 하는, 저장 장치.
  16. 호스트로부터의 리드 요청에 기초하여, 데이터의 리드 동작을 수행하는 저장 장치의 동작 방법으로서,
    호스트로부터 상기 리드 요청을 수신하는 단계;
    상기 리드 요청에 대응하는 논리 주소 영역의 리드 카운트 값을 참조하는 단계;
    상기 리드 요청에 대응하는 논리 주소 영역의 특성에 기초하여 임계값을 산출하는 단계;
    상기 리드 카운트 값과 상기 임계값을 비교하는 단계; 및
    상기 리드 카운트 값이 상기 임계값보다 큰 경우, 상기 논리 주소 영역에 대응하는 매핑 정보를 상기 호스트로 전달할 것을 추천하는 매핑 테이블 엔트리 정보를 생성하는 단계를 포함하는, 저장 장치의 동작 방법.
  17. 제16 항에 있어서, 상기 리드 요청에 대응하는 논리 주소 영역의 특성에 기초하여 임계값을 산출하는 단계는:
    상기 리드 요청에 대응하는 메모리 블록에 포함된 유효 페이지의 개수를 확인하는 단계; 및
    상기 유효 페이지의 개수가 기준값보다 큰 경우, 제1 값으로부터 가중된 제2 값을 상기 임계값으로 결정하는 단계를 포함하되, 상기 제2 값은 상기 리드 요청에 대응하는 메모리 블록에 포함된 무효 페이지의 개수에 기초하여, 상기 제1 값보다 증가된 값으로 결정되는 것을 특징으로 하는, 저장 장치의 동작 방법.
  18. 제16 항에 있어서, 상기 리드 요청에 대응하는 논리 주소 영역의 특성에 기초하여 임계값을 산출하는 단계는:
    상기 리드 요청에 대응하는 물리 주소를 확인하는 단계; 및
    상기 리드 요청에 대응하는 물리 주소가 가리키는 메모리 블록이 싱글-레벨 셀(single-level cell; SLC) 블록, 제1 값으로부터 가중된 제2 값을 상기 임계값으로 결정하는 단계를 포함하는 것을 특징으로 하는, 저장 장치의 동작 방법.
  19. 제16 항에 있어서, 상기 리드 요청에 대응하는 논리 주소 영역의 특성에 기초하여 임계값을 산출하는 단계는:
    상기 리드 요청에 대응하는 메모리 블록의 리드 횟수를 확인하는 단계; 및
    상기 리드 요청에 대응하는 메모리 블록의 리드 횟수가 기준값보다 큰 경우, 제1 값으로부터 가중된 제2 값을 상기 임계값으로 결정하는 단계를 포함하는 것을 특징으로 하는, 저장 장치의 동작 방법.
  20. 제16 항에 있어서, 상기 리드 요청에 대응하는 논리 주소 영역의 특성에 기초하여 임계값을 산출하는 단계는:
    상기 리드 요청에 대응하는 메모리 블록의 프로그램 소거 횟수를 확인하는 단계; 및
    상기 리드 요청에 대응하는 메모리 블록의 프로그램 소거 횟수가 기준값보다 작은 경우, 제1 값으로부터 가중된 제2 값을 상기 임계값으로 결정하는 단계를 포함하는 것을 특징으로 하는, 저장 장치의 동작 방법.
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