KR20210103234A - 컨트롤러 및 그 동작 방법 - Google Patents

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KR20210103234A
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홍성관
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에스케이하이닉스 주식회사
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Abstract

컨트롤러는 복수의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 커맨드 생성부, 서든 파워 오프(Sudden Power Off; SPO) 감지부, SPO 정보 저장부 및 블록 스캔 제어부를 포함한다. 상기 커맨드 생성부는 상기 반도체 메모리 장치의 동작을 제어하는 커맨드를 생성한다. 상기 SPO 감지부는 서든 파워 오프의 발생을 감지하여 SPO 감지 신호를 생성한다. 상기 SPO 정보 저장부는 상기 SPO 감지 신호에 응답하여, 상기 반도체 메모리 장치의 현재 동작 대상인 메모리 블록을 나타내는 정보를 저장한다. 상기 블록 스캔 제어부는 상기 SPO 정보 저장부로부터 수신되는 SPO 블록 정보에 기초하여, 상기 복수의 메모리 블록들 중 상기 SPO 블록 정보에 대응하는 메모리 블록을 제외한 메모리 블록들에 대하여 스캔 동작을 수행하도록 상기 커맨드 생성부를 제어한다.

Description

컨트롤러 및 그 동작 방법 {CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 보다 구체적으로는 반도체 메모리 장치의 동작을 제어하는 컨트롤러 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원의 반도체 메모리 장치는 2차원의 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
한편, 컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 스캔 성능이 향상된 컨트롤러를 제공한다.
본 발명의 다른 실시 예는 스캔 성능이 향상된 컨트롤러의 동작 방법을 제공한다.
본 발명의 실시예에 따른 컨트롤러는 복수의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 커맨드 생성부, 서든 파워 오프(Sudden Power Off; SPO) 감지부, SPO 정보 저장부 및 블록 스캔 제어부를 포함한다. 상기 커맨드 생성부는 상기 반도체 메모리 장치의 동작을 제어하는 커맨드를 생성한다. 상기 SPO 감지부는 서든 파워 오프의 발생을 감지하여 SPO 감지 신호를 생성한다. 상기 SPO 정보 저장부는 상기 SPO 감지 신호에 응답하여, 상기 반도체 메모리 장치의 현재 동작 대상인 메모리 블록을 나타내는 정보를 저장한다. 상기 블록 스캔 제어부는 상기 SPO 정보 저장부로부터 수신되는 SPO 블록 정보에 기초하여, 상기 복수의 메모리 블록들 중 상기 SPO 블록 정보에 대응하는 메모리 블록을 제외한 메모리 블록들에 대하여 스캔 동작을 수행하도록 상기 커맨드 생성부를 제어한다.
일 실시 예에서, 상기 SPO 정보 저장부는 SPO 블록 테이블을 저장할 수 있다. 상기 SPO 감지 신호에 응답하여, 상기 SPO 정보 저장부는 상기 복수의 메모리 블록들 중 상기 반도체 메모리 장치의 현재 동작 대상인 메모리 블록을 상기 SPO 블록 테이블에 등록할 수 있다.
일 실시 예에서, 상기 SPO 감지부는 상기 서든 파워 오프를 감지하여 SPO 제어 신호를 생성할 수 있다. 상기 커맨드 생성부는 상기 SPO 제어 신호에 응답하여 상기 서든 파워 오프에 대응하여 수행되는 종료 동작을 제어하기 위한 커맨드들을 생성할 수 있다.
일 실시 예에서, 상기 종료 동작은 호스트로부터 수신한 기입 데이터를 반도체 메모리 장치로 플러싱(flushing)하는 동작일 수 있다.
일 실시 예에서, 상기 종료 동작은 업데이트 된 맵핑 테이블을 상기 반도체 메모리 장치에 저장하는 동작일 수 있다.
일 실시 예에서, 상기 블록 스캔 제어부는 상기 SPO 정보 저장부로부터 수신되는 SPO 블록 정보에 기초하여 상기 복수의 메모리 블록들의 스캔 동작을 제어하는 스캔 제어 신호를 생성하여 상기 커맨드 생성부로 전달할 수 있다. 일 실시 예에서, 상기 커맨드 생성부는 상기 스캔 제어 신호에 기초하여 상기 복수의 메모리 블록들의 스캔 동작을 제어하는 커맨드를 생성할 수 있다.
일 실시 예에서, 상기 SPO 블록 정보는 상기 SPO 블록 테이블에 등록되어 있는 메모리 블록을 나타내는 정보일 수 있다. 상기 블록 스캔 제어부는, 상기 복수의 메모리 블록들 중 상기 SPO 블록 정보에 대응하는 메모리 블록을 제외한 메모리 블록들에 대하여 스캔 동작을 수행하도록 하기 위한, 상기 스캔 제어 신호를 생성할 수 있다.
일 실시 예에서, 상기 컨트롤러는 블록 정보 저장부를 더 포함할 수 있다. 상기 블록 정보저장부는 상기 복수의 메모리 블록들 각각에 대한 블록 상태를 나타내는 정보를 저장할 수 있다.
일 실시 예에서, 상기 블록 정보 저장부는, 상기 복수의 메모리 블록들 중 적어도 하나의 메모리 블록이 오픈 블록에서 프리 블록으로 전환되는 경우, 상기 프리 블록으로 전환된 메모리 블록을 나타내는 프리 블록 정보를 생성하여 상기 SPO 정보 저장부로 전달할 수 있다.
일 실시 예에서, 상기 SPO 정보 저장부는, 상기 SPO 블록 테이블에 등록된 메모리 블록들 중 상기 프리 블록 정보에 대응하는 메모리 블록을 상기 SPO 블록 테이블에서 삭제할 수 있다.
본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법에 의해 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어한다. 상기 컨트롤러의 동작 방법은 서든 파워 오프(Sudden Power Off; SPO)의 발생을 감지하는 단계, 상기 복수의 메모리 블록들 중 상기 SPO 발생 시 동작 수행 중인 메모리 블록을 SPO 블록 테이블에 등록하는 단계, 상기 반도체 메모리 장치의 스캔 동작을 수행할 것을 결정하는 단계, 상기 SPO 블록 테이블에 등록된 적어도 하나의 메모리 블록을 식별하는 단계 및 상기 복수의 메모리 블록들 중, 상기 식별된 적어도 하나의 메모리 블록을 제외한 메모리 블록들에 대한 스캔 동작을 수행하는 단계를 포함한다.
일 실시 예에서, 상기 동작 방법은, 상기 등록하는 단계 이후에 상기 서든 파워 오프에 대응하는 종료 동작을 수행하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 종료 동작은 호스트로부터 수신한 기입 데이터를 반도체 메모리 장치로 플러싱(flushing)하는 동작일 수 있다.
일 실시 예에서, 상기 종료 동작은 업데이트 된 맵핑 테이블을 상기 반도체 메모리 장치에 저장하는 동작일 수 있다.
일 실시 예에서, 상기 컨트롤러의 동작 방법은, 상기 등록하는 단계 이후에 상기 복수의 메모리 블록들 중 적어도 하나의 오픈 블록을 프리 블록으로 전환하는 단계 및 상기 프리 블록으로 전환된 메모리 블록을 상기 SPO 블록 테이블에서 삭제하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 복수의 메모리 블록들 중, 상기 식별된 적어도 하나의 메모리 블록을 제외한 메모리 블록들에 대한 스캔 동작을 수행하는 단계는 스캔 동작을 순차적으로 수행할 대상인 메모리 블록을 나타내는 인덱스를 초기화하는 단계, 현재 인덱스의 메모리 블록이 상기 식별된 적어도 하나의 메모리 블록에 포함되는지 여부를 판단하는 단계 및 상기 판단 결과에 기초하여, 현재 인덱스의 메모리 블록에 대한 스캔 동작을 선택적으로 수행하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 판단 결과에 기초하여, 현재 인덱스의 메모리 블록에 대한 스캔 동작을 선택적으로 수행하는 단계에서는, 현재 인덱스의 메모리 블록이 상기 식별된 적어도 하나의 메모리 블록에 포함되는 경우, 현재 인덱스의 메모리 블록에 대하여 상기 스캔 동작을 수행하지 않고 상기 인덱스를 업데이트할 수 있다.
일 실시 예에서, 상기 판단 결과에 기초하여, 현재 인덱스의 메모리 블록에 대한 스캔 동작을 선택적으로 수행하는 단계에서는, 현재 인덱스의 메모리 블록이 상기 식별된 적어도 하나의 메모리 블록에 포함되지 않는 경우, 현재 인덱스의 메모리 블록에 대하여 상기 스캔 동작을 수행하고, 상기 인덱스를 업데이트할 수 있다.
본 발명의 또 다른 실시 예에 따른 컨트롤러의 동작 방법에 의해 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어한다. 상기 컨트롤러의 동작 방법은 상기 반도체 메모리 장치의 스캔 동작을 결정하는 단계, 서든 파워 오프(Sudden Power Off; SPO)의 발생 시 동작 대상인 메모리 블록에 관한 정보인 SPO 블록 정보를 참조하는 단계 및 상기 SPO 블록 정보에 기초하여, 상기 복수의 메모리 블록들에 대한 스캔 동작을 수행하는 단계를 포함한다.
일 실시 예에서, 상기 스캔 동작을 수행하는 단계에서는 상기 복수의 메모리 블록들 중 상기 SPO 블록 정보에 대응하는 메모리 블록을 제외한 나머지 메모리 블록들에 대하여 스캔 동작을 수행할 수 있다.
일 실시 예에서, 상기 SPO 블록 정보에 기초하여, 상기 복수의 메모리 블록들에 대한 스캔 동작을 수행하는 단계는 스캔 동작을 순차적으로 수행할 대상인 메모리 블록을 나타내는 인덱스를 초기화하는 단계, 현재 인덱스의 메모리 블록이 상기 SPO 블록 정보에 대응하는 메모리 블록인지 여부를 판단하는 단계 및 현재 인덱스의 메모리 블록이 상기 SPO 블록 정보에 대응하는 메모리 블록이 아닌 경우, 현재 인덱스의 메모리 블록에 대한 스캔 동작을 수행하는 단계를 포함할 수 있다.
본 기술은 컨트롤러 및 그 동작 방법에 따른 스캔 성능을 향상시킬 수 있다.
도 1은 메모리 시스템의 일 예를 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 나타내는 블록도이다.
도 8a 및 도 8b는 제1 SPO에 따른 SPO 블록 테이블의 업데이트 동작을 설명하기 위한 도면이다.
도 9a 및 도 9b는 제2 SPO에 따른 SPO 블록 테이블의 업데이트 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 11은 SPO 블록 정보에 기초한 스캔 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 13은 도 12의 단계(S250)의 예시적인 실시 예를 나타내는 순서도이다.
도 14a 및 도 14b는 가비지 컬렉션에 따라 프리 블록으로 전환되는 메모리 블록을 SPO 블록 테이블에서 삭제하는 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 16은 도 15의 단계(S330)의 예시적인 실시 예를 나타내는 순서도이다.
도 17은 도 2의 반도체 메모리 장치 및 도 7의 컨트롤러를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 18은 도 17의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 메모리 시스템의 일 예를 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 따라 동작한다. 보다 구체적으로, 반도체 메모리 장치(100)는 컨트롤러(200)로부터의 기입 요청에 응답하여 메모리 셀 어레이에 데이터를 기입한다. 컨트롤러(200)로부터 기입 요청으로서 기입 커맨드, 어드레스 및 데이터가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들에 데이터를 기입한다.
컨트롤러(200)로부터의 읽기 요청에 응답하여, 반도체 메모리 장치(100)는 읽기 동작을 수행한다. 컨트롤러(200)로부터 읽기 요청으로서 읽기 커맨드 및 어드레스가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들의 데이터를 읽고, 읽어진 데이터를 컨트롤러(200)로 출력한다.
반도체 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트 사이에 연결된다. 컨트롤러(200)는 호스트(300)와 반도체 메모리 장치(100)를 인터페이싱하도록 구성된다. 컨트롤러(200)는 호스트의 제어에 따라 반도체 메모리 장치(100)에 기입 요청을 전송하거나 읽기 요청을 전송할 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들에 대한 스캔 동작을 수행할 수 있다. 본 명세서에서, 복수의 메모리 블록들에 대한 “스캔 동작”은 각 메모리 블록에 포함된 메모리 셀들의 상태를 확인하는 동작을 의미할 수 있다.
예를 들어, 반도체 메모리 장치(100)가 플래시 메모리 장치로 구성되는 경우, 반도체 메모리 장치의 메모리 셀이 프로그램 된 후 시간이 지남에 따라 해당 메모리 셀의 리텐션 특성에 기인한 데이터 손실이 발생할 수 있다. 또는, 반도체 메모리 장치(100)의 온도에 따라 메모리 셀의 데이터 손실이 발생할 수 있다. 특히, 프로그램 이후 장시간 동안 접근되지 않는 메모리 셀, 또는 이를 포함하는 메모리 블록의 경우에 데이터 손실이 발생할 가능성이 높아진다.
이러한 데이터 손실이 발생하기 이전에, 컨트롤러(200)는 주기적으로, 또는 특정 조건 하에서 반도체 메모리 장치(100)에 포함된 메모리 블록들을 스캔할 수 있다. 일 예로서, 상기 메모리 블록에 대한 스캔 동작은, 해당 메모리 블록에 저장된 데이터를 리드하여 에러 정정 동작을 수행하는 과정을 포함할 수 있다. 에러 정정 결과 에러 비트의 수가 일정 수준 이하인 경우 해당 메모리 블록에는 아직 데이터 또는 메모리 셀의 열화가 발생하지 않은 것으로 판단할 수 있다. 한편, 에러 정정 결과 에러 비트의 수가 일정 수준을 넘는 경우 해당 메모리 블록에 저장된 데이터가 손실될 가능성이 높은 것으로 결정할 수 있다. 또는, 에러 정정 결과 에러 비트의 수가 일정 수준을 넘는 경우 해당 메모리 블록에 포함된 메모리 셀의 특성이 열화된 것으로 결정할 수 있다. 어느 경우이든, 해당 메모리 블록에 저장된 데이터를 복구하여 적절한 처리 동작을 수행하는 것이 필요하다. 이와 같은 일련의 과정들을 반도체 메모리 장치(100)에 포함된 메모리 블록들에 대한 “스캔 동작”으로 지칭할 수 있다.
한편, 메모리 시스템(1000)이 모바일 장치와 같은 시스템에서 사용되는 경우, 갑작스런 전원 공급의 중단 현상, 즉 서든 파워 오프(Sudden Power Off; SPO)가 발생할 수 있다. 서든 파워 오프, 즉 SPO는 메모리 시스템으로 공급되는 전원이 갑자기 차단되는 현상을 의미할 수 있다. 반도체 메모리 장치(100)의 특정 메모리 블록에 대한 프로그램 동작 동안 SPO가 발생하는 경우, 데이터가 해당 메모리 블록에 제대로 프로그램 되지 않을 수 있다. SPO에 의해 메모리 시스템(1000)이 턴-오프 되었다가 턴-온되면, 컨트롤러(200)는 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들에 대한 스캔 동작을 수행할 수 있다. 이 때, SPO 발생 직전 프로그램 동작을 수행 중이던 메모리 블록의 경우, 스캔 동작을 통해 해당 메모리 블록의 데이터가 손실되었거나 해당 메모리 블록에 포함된 메모리 셀의 특성이 열화된 것으로 잘못 판단할 가능성이 있다.
본 발명의 실시 예에 따른 컨트롤러 및 그 동작 방법에 의하면, 특정 메모리 블록에 대한 동작 수행 동안 SPO가 발생하는 경우 해당 메모리 블록을 SPO 블록 테이블에 등록한다. 이후 컨트롤러가 스캔 동작을 수행하는 경우에, SPO 블록 테이블에 등록된 메모리 블록에 대하여는 스캔 동작을 수행하지 않도록 한다. 이에 따라, SPO에 의해 데이터가 불완전하게 저장된 메모리 블록에 대해 스캔 동작을 수행하여 해당 메모리 블록의 메모리 셀들이 열화된 것으로 잘못 판단하게 되는 상황을 방지할 수 있다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비 트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작 시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 3 내지 도 5에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 6에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 7은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러(200)는 SPO 감지부(210), 커맨드 생성부(230), SPO 정보 저장부(250), 블록 스캔 제어부(270), 블록 정보 저장부(290)를 포함한다.
SPO 감지부(210)는 메모리 시스템(1000) 또는 컨트롤러(200)의 SPO 상황을 감지할 수 있다. 예를 들어, 컨트롤러(200)로 공급되는 전압이 급격히 낮아지는 경우, SPO 감지부(210)는 이를 감지하여 SPO가 발생한 것으로 결정할 수 있다. SPO가 발생한 것으로 결정한 경우, SPO 감지부(210)는 SPO 감지 신호(SIGSPO) 및 SPO 제어 신호(CTRSPO)를 생성할 수 있다. SPO 감지 신호(SIGSPO)는 메모리 시스템(1000)에 SPO가 발생하였음을 나타내는 신호이다. SPO 감지 신호(SIGSPO)는 SPO 저장부(250)로 전달될 수 있다. SPO 제어 신호(CTRSPO)는 SPO 발생에 대응하여 수행되어야 할 후속 동작들을 제어하기 위한 신호일 수 있다. 많은 경우, 메모리 시스템(1000)은 외부로부터 공급되는 전원 이외에 내부의 임시 전원(미도시)을 구비할 수 있다. 이와 같은 임시 전원은 커패시터로 구현될 수 있다. SPO 발생 시, 메모리 시스템(1000)은 임시 전원에 의존하여 소정 시간 동안 동작할 수 있다. 이 시간 동안 컨트롤러(200)는 SPO에 대응하는 종료 동작을 수행할 수 있다. 예를 들어, 컨트롤러(200)는 호스트로부터 수신한 기입 데이터를 반도체 메모리 장치(100)로 플러싱(flushing)할 수 있다. 또한, 컨트롤러(200)는 SPO 발생 직전까지 업데이트 된 맵핑 테이블을 프로그램하도록 반도체 메모리 장치(100)를 제어할 수 있다. 맵핑 테이블은 반도체 메모리 장치(100)에 저장된 데이터의 논리 블록 어드레스(logical block address; LBA)와 물리 블록 어드레스(physical block address; PBA) 간의 맵핑 관계를 나타내는 테이블일 수 있다. SPO 제어 신호(CTRSPO)는 커맨드 생성부(230)로 전달될 수 있다.
커맨드 생성부(230)는 반도체 메모리 장치(100)의 동작을 제어하기 위한 다양한 커맨드들(CMDs)을 생성할 수 있다. 커맨드들(CMDs)에는 프로그램 커맨드, 소거 커맨드, 리드 커맨드 등이 포함될 수 있다. 또한, 커맨드들(CMDs)에는 반도체 메모리 장치(100)의 동작에 필요한 각종 파라미터들을 설정하기 위한 파라미터 설정 커맨드가 포함될 수 있다. 파라미터 설정 커맨드에 응답하여, 반도체 메모리 장치(100)는 동작에 필요한 파라미터를 변경하여 설정할 수 있다. 한편, 커맨드들(CMDs)에는 현재 반도체 메모리 장치(100)에 설정된 파라미터들을 획득하기 위한 파라미터 획득 커맨드가 포함될 수 있다. 파라미터 획득 커맨드에 응답하여, 반도체 메모리 장치(100)는 현재 설정되어 있는 파라미터에 관한 데이터를 컨트롤러(200)로 전달할 수 있다.
SPO 정보 저장부(250)는 SPO 블록 테이블(251)을 저장할 수 있다. SPO 블록 테이블(251)은 SPO 감지부(210)로부터 수신되는 SPO 감지 신호(SIGSPO)에 기초하여 업데이트 될 수 있다. 예를 들어, 특정 메모리 블록에 대한 프로그램 동작 도중에 SPO 감지 신호(SIGSPO)를 수신하는 경우, SPO 정보 저장부(250)는 현재 동작 대상인 메모리 블록을 SPO 블록 테이블(251)에 등록할 수 있다. 이와 같은 등록 과정에 대해서는 도 8a 내지 도 9b를 참조하여 후술하기로 한다.
일 실시 예에서, SPO 정보 저장부(250)는 불휘발성 메모리 소자로 구성될 수 있다. 이 경우, SPO에 따라 메모리 시스템(1000)이 턴-오프 되는 경우에도 SPO 정보 저장부(250)에 저장된 SPO 블록 테이블(251)은 유지된다.
다른 예로서, SPO 정보 저장부(250)는 휘발성 메모리 소자로 구성될 수도 있다. 이 경우, SPO 블록 테이블(251)은 메모리 시스템(1000)이 턴-오프되기 직전에 반도체 메모리 장치(100)에 저장될 수 있다. 이 경우, 커맨드 생성부(230)는 SPO 정보 저장부(250)에 저장되어 있는 SPO 블록 테이블을 데이터의 형태로서 프로그램하도록 반도체 메모리 장치(100)를 제어하는 커맨드를 생성할 수 있다. SPO에 따라 메모리 시스템(1000)이 턴-오픈된 이후 다시 턴-온되면, 반도체 메모리 장치(100)에 저장된 SPO 블록 테이블의 데이터가 리드되어 SPO 정보 저장부(250)로 전달될 수 있다.
SPO 정보 저장부(250)는 SPO 발생 당시 동작 대상이었던 메모리 블록인 SPO 블록에 대한 정보, 즉 SPO 블록 정보(INFSPO)를 블록 스캔 제어부(270)로 전달할 수 있다. 한편, SPO 정보 저장부(250)는 블록 정보 저장부(290)로부터 프리 블록 정보(INFFBL)를 수신할 수 있다.
블록 스캔 제어부(270)는 반도체 메모리 장치(100)에 포함된 메모리 블록들에 대한 스캔 동작을 제어한다. 구체적으로, 블록 스캔 제어부(270)는 반도체 메모리 장치(100)에 포함된 메모리 블록들에 대한 스캔 동작을 수행할 것을 결정할 수 있다. 일 예에서, 블록 스캔 제어부(270)는 일정 주기마다 상기 스캔 동작을 수행할 것을 결정할 수 있다. 다른 예에서, 블록 스캔 제어부(270)는 메모리 시스템(1000)이 턴-온 되는 때에 상기 스캔 동작을 수행할 것을 결정할 수 있다. 또 다른 예에서, 블록 스캔 제어부(270)는 메모리 시스템(1000)의 유휴 시간에 상기 스캔 동작을 수행할 것을 결정할 수 있다. 또 다른 예에서, 블록 스캔 제어부(270)는 특정 조건이 성립되는 경우에 상기 스캔 동작을 수행할 것을 결정할 수 있다.
스캔 동작을 수행할 것을 결정하면, 블록 스캔 제어부(270)는 상기 스캔 동작을 제어하기 위한 스캔 제어 신호(CTRSCN)를 커맨드 생성부(230)로 전달할 수 있다. 커맨드 생성부(230)는 스캔 제어 신호(CTRSCN)에 기초하여, 스캔 동작을 구성하는 적어도 하나의 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 예를 들어, 커맨드 생성부(230)는 스캔 제어 신호(CTRSCN)에 기초하여 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 대한 리드 동작을 수행하도록 하는 리드 커맨드를 생성할 수 있다. 일 예로서, 상기 리드 커맨드에 기초하여 리드된 데이터가 컨트롤러(200)로 전달되면, 컨트롤러(200)는 전달받은 데이터의 에러 유무 또는 에러 비트의 개수 등을 검출하기 위한 에러 정정 동작을 수행할 수 있다.
본 발명의 일 실시 예에 따른 컨트롤러(200)에 의하면, 블록 스캔 제어부(270)는 SPO 정보 저장부(250)로부터 SPO 블록 정보(INFSPO)를 수신하고, SPO 블록 정보(INFSPO)에 기초하여 스캔 동작을 수행하도록 스캔 제어 신호(CTRSCN)를 생성할 수 있다. 보다 구체적으로, 블록 스캔 제어부(270)는 SPO 블록 정보(INFSPO)에 대응하는 메모리 블록에 대해서는 스캔 동작을 수행하지 않도록 커맨드 생성부(230)를 제어하는 스캔 제어 신호(CTRSCN)를 생성할 수 있다. 이에 따라, 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들 중, SPO 블록 테이블(251)에 등록된 SPO 블록들을 제외한 나머지 메모리 블록들에 대하여만 스캔 동작이 수행될 수 있다. SPO 블록 정보(INFSPO) 기초한 스캔 동작에 대해서는 도 11 내지 도 13을 참조하여 후술하기로 한다.
블록 정보 저장부(290)는 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들에 대한 각종 정보를 저장할 수 있다. 예를 들어, 블록 정보 저장부(290)는 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 배드 블록에 관한 정보를 포함할 수 있다. 한편, 블록 정보 저장부(290)는 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 사용자가 접근할 수 없는 예비 블록(reserved block)에 관한 정보를 포함할 수 있다.
본 발명과 관련하여, 블록 정보 저장부(290)는 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들 각각이 현재 프리 블록인지 또는 오픈 블록인지를 나타내는 정보를 저장할 수 있다. 프리 블록은 유효 데이터가 저장되어 있지 않아 데이터를 저장할 수 있는 메모리 블록을 의미할 수 있다. 오픈 블록은 적어도 일부의 셀에 유효 데이터가 저장되어 있는 메모리 블록을 의미할 수 있다. 메모리 시스템(1000)이 동작함에 따라 프리 블록이 오픈 블록으로 전환되기도 하고, 오픈 블록이 프리 블록으로 전환되기도 한다.
일 예로서, 프리 블록이 프로그램 대상으로 결정되어 데이터가 기입되면, 해당 메모리 블록은 오픈 블록으로 전환될 수 있다. 한편, 가비지 컬렉션 동작에서 희생 블록으로 선정된 오픈 블록은 데이터가 모두 다른 메모리 블록으로 복사된 이후에 프리 블록으로 전환될 수 있다.
어느 특정 블록이 오픈 블록에서 프리 블록으로 전환되는 경우, 블록 정보 저장부(290)는 프리 블록으로 전환된 메모리 블록을 가리키는 정보인 프리 블록 정보(INFFBL)를 생성할 수 있다. 프리 블록 정보(INFFBL)는 가비지 컬렉션과 같은 동작에 의하여 오픈 블록에서 프리 블록으로 막 전환된 메모리 블록을 가리키는 정보이다. 프리 블록 정보(INFFBL)는 SPO 정보 저장부(250)로 전달될 수 있다.
SPO 정보 저장부(250)는 프리 블록 정보(INFFBL)에 기초하여 SPO 블록 테이블(251)을 업데이트할 수 있다. 보다 구체적으로, 프리 블록 정보(INFFBL)가 가리키는 메모리 블록이 SPO 블록 테이블(251)에 등록되어 있는 경우, SPO 정보 저장부(250)는 해당 메모리 블록을 SPO 블록 테이블(251)에서 삭제할 수 있다. 한편, 프리 블록 정보(INFFBL)가 가리키는 메모리 블록이 SPO 블록 테이블(251)에 등록되어 있지 않은 경우, SPO 정보 저장부(250)는 아무런 동작을 수행하지 않으며 SPO 블록 테이블(251)은 그대로 유지될 수 있다. 프리 블록 정보(INFFBL)에 기초한 SPO 블록 테이블(251)의 업데이트 동작에 대해서는 도 14a 내지 도 16을 참조하여 후술하기로 한다.
도 8a 및 도 8b는 제1 SPO에 따른 SPO 블록 테이블의 업데이트 동작을 설명하기 위한 도면이다. 도 8a에서, 블록 스캔 제어부(270) 및 블록 정보 저장부(290)의 도시는 생략하였다.
도 8a를 참조하면, 제4 메모리 블록(BLK4)에 대한 동작 중에 제1 SPO(SPO1)가 발생한 경우가 도시되어 있다. 한편, 도 8b를 참조하면 제1 SPO(SPO1)의 발생에 따라 업데이트 되는 SPO 블록 테이블(251)의 예시적인 실시 예가 도시되어 있다.
제1 SPO(SPO1) 발생 이전에 커맨드 생성부(230)가 제4 메모리 블록(BLK4)에 대한 프로그램 커맨드(CMDPGM)를 생성하여 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치(100)는 프로그램 커맨드(CMDPGM)에 응답하여 제4 메모리 블록(BLK4)에 대한 프로그램 동작을 수행할 것이다.
반도체 메모리 장치(100)가 제4 메모리 블록(BLK4)에 대한 프로그램 동작을 수행하는 동안, 제1 SPO(SPO1)가 발생한 경우를 가정하기로 한다. SPO 감지부(210)는 제1 SPO(SPO1)를 감지한다. SPO 감지부(210)는 제1 SPO(SPO1)의 감지에 응답하여 SPO 감지 신호(SIGSPO)를 생성하여 SPO 정보 저장부(250)로 전달할 것이다.
SPO 정보 저장부(250)는 SPO 감지 신호(SIGSPO)에 응답하여, 현재 동작 대상인 메모리 블록을 SPO 블록 테이블에 등록한다. 현재 제4 메모리 블록(BLK4)에 대한 프로그램 동작이 수행되고 있으므로, SPO 정보 저장부(250)는 도 8b에 도시된 바와 같이 제4 메모리 블록(BLK4)을 SPO 블록 테이블(251)에 등록할 것이다.
도 8b를 참조하면, SPO 블록 테이블(251)은 일련 번호 및 이에 대응하는 블록 아이디를 포함할 수 있다. 다만 이는 예시적인 실시 예로서, SPO 블록 테이블(251)은 일련 번호를 포함하지 않을 수 있다. 이 경우, SPO 블록 테이블(251)은 일련 번호 없이 SPO 블록을 나타내는 블록 아이디만을 포함할 수도 있다. 도 8b를 참조하면, 도 8a에 도시된 제1 SPO(SPO1)에 따라 첫 번째 SPO 블록으로서 제4 메모리 블록(BLK4)이 등록되었다.
도 9a 및 도 9b는 제2 SPO에 따른 SPO 블록 테이블의 업데이트 동작을 설명하기 위한 도면이다. 도 9a에서, 블록 스캔 제어부(270) 및 블록 정보 저장부(290)의 도시는 생략하였다.
도 9a를 참조하면, 제1 메모리 블록(BLK1)에 대한 동작 중에 제2 SPO(SPO2)가 발생한 경우가 도시되어 있다. 한편, 도 9b를 참조하면 제2 SPO(SPO2)의 발생에 따라 업데이트 되는 SPO 블록 테이블(251)의 예시적인 실시 예가 도시되어 있다.
제2 SPO(SPO2) 발생 이전에 커맨드 생성부(230)가 제1 메모리 블록(BLK1)에 대한 프로그램 커맨드(CMDPGM)를 생성하여 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치(100)는 프로그램 커맨드(CMDPGM)에 응답하여 제1 메모리 블록(BLK1)에 대한 프로그램 동작을 수행할 것이다.
반도체 메모리 장치(100)가 제1 메모리 블록(BLK1)에 대한 프로그램 동작을 수행하는 동안, 제2 SPO(SPO2)가 발생한 경우를 가정하기로 한다. SPO 감지부(210)는 제2 SPO(SPO2)를 감지한다. SPO 감지부(210)는 제2 SPO(SPO2)의 감지에 응답하여 SPO 감지 신호(SIGSPO)를 생성하여 SPO 정보 저장부(250)로 전달할 것이다.
SPO 정보 저장부(250)는 SPO 감지 신호(SIGSPO)에 응답하여, 현재 동작 대상인 메모리 블록을 SPO 블록 테이블에 등록한다. 현재 제1 메모리 블록(BLK1)에 대한 프로그램 동작이 수행되고 있으므로, SPO 정보 저장부(250)는 도 9b에 도시된 바와 같이 제1 메모리 블록(BLK1)을 SPO 블록 테이블(251)에 등록할 것이다. 도 9b를 참조하면, 도 9a에 도시된 제2 SPO(SPO2)에 따라 두 번째 SPO 블록으로서 제1 메모리 블록(BLK1)이 등록되었다.
도 10은 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다. 보다 구체적으로, 도 10은 SPO 발생 시 컨트롤러(200)의 동작 방법을 도시하고 있다.
도 10에 도시된 컨트롤러의 동작 방법은, SPO 발생을 감지하는 단계(S110), 동작 수행 중인 메모리 블록을 SPO 정보 테이블에 등록하는 단계(S130) 및 SPO에 대응하는 종료 동작을 수행하는 단계(S150)를 포함한다.
단계(S110)에서, 컨트롤러(100)의 SPO 감지부(210)가 SPO를 감지할 수 있다. 전술한 바와 같이, SPO 감지부(210)는 전원 공급단으로 입력되는 전압이 급격히 낮아지는 경우 SPO가 발생한 것으로 결정할 수 있다. SPO 감지부(210)는 감지된 SPO에 응답하여 SPO 감지 신호(SIGSPO)를 SPO 정보 저장부(250)로 전달할 수 있다.
단계(S130)에서, SPO 정보 저장부(250)는 SPO 감지 신호(SIGSPO)에 응답하여 현재 동작 수행 중인 메모리 블록을 SPO 블록 테이블(251)에 등록할 수 있다. 현재 동작 수행 중인 메모리 블록은, 커맨드 생성부(230)로부터 생성된 특정 커맨드의 어드레스 정보에 기초하여 결정될 수 있다. 예를 들어, 도 8a의 예시에서, 커맨드 생성부(230)가 제4 메모리 블록(BLK4)을 가리키는 어드레스를 프로그램 커맨드(PGMCMD)와 함께 반도체 메모리 장치(100)로 전달한 경우, 현재 동작 중인 메모리 블록은 상기 어드레스에 기초하여 제4 메모리 블록(BLK4)으로 결정될 수 있을 것이다. 도 8b에 도시된 바와 같이, SPO 정보 저장부(250)는 현재 동작 중인 것으로 결정된 제4 메모리 블록(BLK4)을 SPO 블록 테이블(251)에 등록한다.
단계(S150)에서, 컨트롤러(200)는 SPO에 대응하는 종료 동작을 수행한다. 전술한 바와 같이, SPO 발생 이후 임시 전원이 소진되기 전까지 컨트롤러는 호스트로부터 수신한 기입 데이터를 반도체 메모리 장치(100)로 플러싱(flushing)하거나, SPO 발생 직전까지 업데이트 된 맵핑 테이블을 프로그램하도록 반도체 메모리 장치(100)를 제어할 수 있다. 해당 종료 동작이 완료되고 SPO에 따라 메모리 시스템(1000) 전체가 턴-오프될 수 있다.
도 10에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법에 의하면, 메모리 시스템(1000) 또는 컨트롤러(200)의 SPO 발생 시 컨트롤러(200)는 SPO 발생 당시 동작 대상인 메모리 블록을 SPO 블록으로서 SPO 블록 테이블(251)에 등록한다. 이에 따라 추후 반도체 메모리 장치(100)에 대한 스캔 동작 시 SPO 블록 테이블(251)에 등록되어 있는 메모리 블록을 스캔 동작에서 제외할 수 있다. 결과적으로 SPO 블록에 대한 불필요한 스캔 동작을 생략할 수 있으며, SPO에 의해 데이터가 불완전하게 저장된 메모리 블록의 메모리 셀들이 열화된 것으로 잘못 판단하게 되는 상황을 방지할 수 있다.
도 11은 SPO 블록 정보에 기초한 스캔 동작을 설명하기 위한 도면이다. 도 11에서, SPO 감지부(210) 및 블록 정보 저장부(290)의 도시는 생략하였다.
전술한 바와 같이, 블록 스캔 제어부(270)는 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들(BLK1~BLKz)에 대한 스캔 동작을 수행할 것을 결정할 수 있다. 이 경우, 블록 스캔 제어부(270)는 SPO 정보 저장부(250)로부터 SPO 블록 정보(INFSPO)를 수신할 수 있다. SPO 블록 정보(INFSPO)는 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 SPO 블록 테이블(251)에 등록되어 있는 메모리 블록들을 나타내는 정보일 수 있다.
블록 스캔 제어부(270)는 SPO 블록 정보(INFSPO)에 기초하여 스캔 동작을 제어할 수 있다. 보다 구체적으로, 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중, SPO 블록 테이블(251)에 등록된 SPO 블록들(BLK1, BLK4)을 제외한 나머지 메모리 블록들에 대하여만 스캔 동작이 수행되도록 커맨드 생성부(230)를 제어하는 스캔 제어 신호(CTRSCN)를 생성할 수 있다. 커맨드 생성부(230)는 블록 스캔 제어부(270)로부터 수신되는 스캔 제어 신호(CTRSCN)에 기초하여, 반도체 메모리 장치(100)에 포함된 메모리 블록들을 스캔하기 위한 커맨드들(CMDs)을 생성한다. 블록 스캔 제어부(270)가 SPO 블록 테이블(251)에 등록된 SPO 블록들(BLK1, BLK4)을 제외한 나머지 메모리 블록들에 대하여만 스캔 동작이 수행되도록 스캔 제어 신호(CTRSCN)를 생성하므로, 커맨드 생성부(230) 또한 SPO 블록 테이블(251)에 등록된 SPO 블록들(BLK1, BLK4)을 제외한 나머지 메모리 블록들에 대하여만 스캔 동작이 수행되도록 커맨드들(CMDs)을 생성할 수 있다.
스캔 동작을 위해 생성된 커맨드들(CMDs)은 반도체 메모리 장치(100)로 전달된다. 이에 따라, 반도체 메모리 장치(100)는 SPO 블록 테이블(251)에 등록된 SPO 블록들(BLK1, BLK4)을 제외한 나머지 메모리 블록들에 대하여만 스캔 동작을 수행할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 12를 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법은 반도체 메모리 장치의 스캔 동작을 결정하는 단계(S210), 동작 도중 SPO가 발생한 메모리 블록에 관한 SPO 블록 정보를 참조하는 단계(S230) 및 SPO 블록 정보에 기초하여, 반도체 메모리 장치(100)에 포함된 메모리 블록들에 대한 스캔 동작을 수행하는 단계(S250)를 포함한다.
단계(S210)에서, 블록 스캔 제어부(270)는 다양한 조건에 기초하여 반도체 메모리 장치(100)의 스캔 동작을 결정할 수 있다. 일 예에서, 블록 스캔 제어부(270)는 일정 주기마다 상기 스캔 동작을 수행할 것을 결정할 수 있다. 다른 예에서, 블록 스캔 제어부(270)는 메모리 시스템(1000)이 턴-온 되는 때에 상기 스캔 동작을 수행할 것을 결정할 수 있다. 또 다른 예에서, 블록 스캔 제어부(270)는 메모리 시스템(1000)의 유휴 시간에 상기 스캔 동작을 수행할 것을 결정할 수 있다.
단계(S230)에서, 컨트롤러(200)는 SPO 정보 저장부(250)에 저장되어 있는 SPO 블록 정보(INFSPO)를 참조할 수 있다. 구체적으로, 컨트롤러(200)의 블록 스캔 제어부(270)가 SPO 정보 저장부(250)로부터 SPO 블록 정보(INFSPO)를 수신한다. SPO 블록 정보(INFSPO)는 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 SPO 블록 테이블(251)에 등록되어 있는 메모리 블록들을 나타내는 정보일 수 있다. 이와 같이, SPO 블록 정보를 참조하는 단계(S230)에서는 SPO 발생 당시 동작 대상이었던 메모리 블록들을 식별할 수 있다.
단계(S250)에서, 컨트롤러(200)는 참조한 SPO 블록 정보에 기초하여, 반도체 메모리 장치에 포함된 메모리 블록들에 대한 스캔 동작을 수행한다. 보다 구체적으로, 컨트롤러(200)의 블록 스캔 제어부(270)는 SPO 블록 정보(INFSPO)에 기초하여, SPO 블록 테이블(251)에 등록된 SPO 블록들(BLK1, BLK4)을 제외한 나머지 메모리 블록들에 대하여만 스캔 동작이 수행되도록 스캔 제어 신호(CTRSCN)를 생성할 수 있다. 생성된 스캔 제어 신호(CTRSCN)에 응답하여, 커맨드 생성부(230)는 SPO 블록 테이블(251)에 등록된 SPO 블록들(BLK1, BLK4)을 제외한 나머지 메모리 블록들에 대하여만 스캔 동작이 수행되도록 커맨드들(CMDs)을 생성할 수 있다. 생성된 커맨드들(CMDs)에 기초하여 반도체 메모리 장치(100)는 SPO 블록 테이블(251)에 등록된 SPO 블록들(BLK1, BLK4)을 제외한 나머지 메모리 블록들에 대하여만 스캔 동작을 수행할 수 있다. 단계(S250)의 보다 자세한 실시 예에 대해서는 도 13을 참조하여 후술하기로 한다.
도 13은 도 12의 단계(S250)의 예시적인 실시 예를 나타내는 순서도이다.
도 13을 참조하면, 단계(S250)에서 먼저 인덱스를 초기화한다(S251). 인덱스는 스캔 동작을 순차적으로 수행할 메모리 블록을 나타내는 번호일 수 있다. 도 2 또는 도 11을 참조하면, 반도체 메모리 장치(100)는 제1 내지 제z 메모리 블록(BLK1~BLKz)을 포함한다. 따라서 인덱스는 1 내지 z 중 어느 하나의 값을 갖는다. 단계(S251)에서 인덱스는 1로 초기화되며, 스캔 대상인 메모리 블록이 변경될 때 인덱스도 변경된다.
단계(S253)에서, 현재 인덱스의 메모리 블록이 SPO 블록 테이블에 등록되어 있는지 여부를 판단한다. 현재 인덱스가 1이므로, 제1 메모리 블록(BLK1)이 SPO 블록 테이블(251)에 등록되어 있는지 여부를 판단한다. 도 9b에 도시된 SPO 블록 테이블(251)의 예시 및 도 11을 참조하면 제1 메모리 블록은 SPO 블록 테이블(251)에 등록되어 있다. 따라서 단계(S255)로 진행하지 않고 단계(S257)로 진행한다.
제1 메모리 블록(BLK1)에 대해서는 단계(S255)가 수행되지 않는다. 즉, 제1 메모리 블록(BLK1)에 대해서는 스캔 동작이 수행되지 않는다.
단계(S257)에서 현재 인덱스가 마지막 인덱스인지 여부를 판단한다. 현재 인덱스는 1이고, 마지막 인덱스는 z이므로, 단계(S259)로 진행한다. 단계(S259)에서 인덱스가 업데이트 된다. 일 실시 예에서, 인덱스 값을 1 증가시키는 방식으로 인덱스를 업데이트할 수 있다. 이 경우, 인덱스는 2로 업데이트된다. 단계(S259)의 수행 이후에 단계(S253)로 다시 진행한다.
단계(S253)의 판단 결과, 현재 인덱스의 메모리 블록인 제2 메모리 블록(BLK2)이 SPO 블록 테이블(251)에 등록되어 있지 않으므로, 단계(S255)로 진행한다. 단계(S255)에서, 제2 메모리 블록(BLK2)에 대한 스캔 동작을 수행한다. 이후 단계(S257)의 판단 결과 현재 인덱스인 2가 마지막 인덱스인 z와 같이 않으므로 단계(S259)로 진행한다.
이와 같은 방식으로, 제1 메모리 블록(BLK1)부터 제z 메모리 블록(BLKz)까지 선택적으로 스캔 동작을 수행한다. SPO 블록 테이블(251)에 등록된 메모리 블록의 경우 단계(S253)의 판단에 따라 스캔 동작이 수행되지 않으며, 나머지 메모리 블록의 경우 단계(S253)의 판단에 따라 스캔 동작이 수행된다. 이러한 과정이 제z 메모리 블록(BLKz)까지 모두 수행된 이후에, 단계(S250)가 종료된다.
도 12 및 도 13에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법에 의하면, 컨트롤러(200)는 SPO 블록 테이블(251)을 참조하여, SPO 블록 테이블(251)에 등록된 SPO 블록들을 제외한 나머지 메모리 블록들에 대하여만 스캔 동작이 수행되도록 반도체 메모리 장치(100)를 제어한다. 이에 따라 SPO 블록에 대한 불필요한 스캔 동작을 생략할 수 있으며, SPO에 의해 데이터가 불완전하게 저장된 메모리 블록의 메모리 셀들이 열화된 것으로 잘못 판단하게 되는 상황을 방지할 수 있다.
도 14a 및 도 14b는 가비지 컬렉션에 따라 프리 블록으로 전환되는 메모리 블록을 SPO 블록 테이블에서 삭제하는 동작을 설명하기 위한 도면이다. 도 14a에서, SPO 감지부(210) 및 블록 스캔 제어부(270)의 도시는 생략하였다.
도 14a를 참조하면, 컨트롤러(200)가 제1 및 제2 메모리 블록(BLK1, BLK2)을 희생 블록으로 하는 가비지 컬렉션 동작을 수행하는 경우를 예시적으로 도시한다. 제1 및 제2 메모리 블록(BLK1, BLK2)이 희생 블록으로 선정되었으므로, 가비지 컬렉션 동작에 따라 제1 및 제2 메모리 블록(BLK1, BLK2)에 저장되어 있는 유효 데이터는 제3 내지 제z 메모리 블록들(BLK3~BLKz)에 포함된 프리 블록들 중 어느 하나로 이동하게 된다. 이에 따라, 제1 및 제2 메모리 블록(BLK1, BLK2)에 저장되어 있는 유효 데이터는 모두 무효 데이터로 변경되며, 제1 및 제2 메모리 블록(BLK1, BLK2)은 오픈 블록에서 프리 블록으로 전환된다.
이와 같은 가비지 컬렉션 동작에 따라, 블록 정보 저장부(290)가 업데이트 된다. 가비지 컬렉션 동작 이전에, 제1 및 제2 메모리 블록(BLK1, BLK2)은 오픈 블록 상태이다. 따라서 블록 정보 저장부(290)는 제1 및 제2 메모리 블록(BLK1, BLK2)이 오픈 블록임을 나타내는 블록 정보를 저장하고 있을 것이다. 가비지 컬렉션 동작이 수행됨에 따라 제1 및 제2 메모리 블록(BLK1, BLK2)이 프리 블록이 되면 블록 정보 저장부(290)는 블록 정보를 업데이트한다. 업데이트 결과, 블록 정보 저장부(290)는 제1 및 제2 메모리 블록(BLK1, BLK2)이 프리 블록임을 나타내는 블록 정보를 저장하게 된다.
제1 및 제2 메모리 블록(BLK1, BLK2)이 프리 블록임을 나타내는 블록 정보가 업데이트되면, 블록 정보 저장부(290)는 이에 대응하는 프리 블록 정보(INFFBL)를 생성한다. 프리 블록 정보(INFFBL)는 업데이트 된 프리 블록에 관한 정보일 수 있다. 즉, 프리 블록 정보(INFFBL)는 제1 및 제2 메모리 블록(BLK1, BLK2)이 프리 블록으로 업데이트 되었음을 나타내는 정보일 수 있다. 생성된 프리 블록 정보(INFFBL)는 SPO 정보 저장부(250)로 전달된다.
SPO 정보 저장부(250)는 수신한 프리 블록 정보(INFFBL)에 기초하여 SPO 블록 테이블(251)을 업데이트한다. SPO 정보 저장부(250)는 수신한 프리 블록 정보(INFFBL)에 대응하는 메모리 블록들 중 SPO 블록 테이블(251)에 등록되어 있는 메모리 블록이 있는지 여부를 결정한다. 수신한 프리 블록 정보(INFFBL)에 대응하는 메모리 블록들 중 SPO 블록 테이블(251)에 등록되어 있는 메모리 블록이 있는 경우, SPO 정보 저장부(250)는 해당 메모리 블록을 SPO 블록 테이블(251)에서 삭제한다.
도 9b에 도시된 SPO 블록 테이블(251)을 참조하면, 가비지 컬렉션 동작 이전에 제1 및 제4 메모리 블록(BLK1, BLK4)이 SPO 블록으로서 SPO 블록 테이블(251)에 등록되어 있다. 이후 수신한 프리 블록 정보(INFFBL)에 대응하는 메모리 블록이 제1 및 제2 메모리 블록(BLK1, BLK2)이므로, 도 14b에 도시된 바와 같이 SPO 정보 저장부(250)는 제1 메모리 블록(BLK1)을 SPO 블록 테이블(251)에서 삭제한다. 제1 메모리 블록(BLK1)이 프리 블록으로 전환되었으므로, 이전에 동작 중 SPO를 겪었는지 여부를 관리할 필요가 없기 때문이다. 다만 제1 메모리 블록(BLK1)의 추후 동작 동안 다시 SPO가 발생한다면 제1 메모리 블록(BLK1)은 다시 SPO 블록 테이블(251)에 등록될 것이다.
도 15는 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다. 전술한 바와 같이, SPO 블록 테이블에 등록되어 있는 어느 특정 블록이 오픈 블록에서 프리 블록으로 전환되는 경우 해당 메모리 블록을 SPO 블록 테이블에서 삭제할 필요가 있다. 도 15는 이와 같은 과정을 설명한다.
단계(S310)에서, 블록 정보 저장부(290)가 업데이트 된다. 도 14a에 도시된 바와 같이, 가비지 컬렉션 동작에 의해 블록 정보 저장부(290)가 업데이트 될 수 있다. 이 경우, 오픈 블록이었던 제1 및 제2 메모리 블록(BLK1, BLK2)이 프리 블록으로 업데이트 될 수 있다.
단계(S330)에서, 블록 정보 저장부의 업데이트에 기초하여, SPO 정보 저장부를 업데이트한다. 블록 정보 저장부(290)가 업데이트 되면, 블록 정보 저장부(290)는 프리 블록으로 전환된 메모리 블록을 나타내는 프리 블록 정보(INFFBL)를 생성하여 SPO 정보 저장부(250)로 전달한다. SPO 정보 저장부(250)는 수신한 프리 블록 정보(INFFBL)에 기초하여 SPO 블록 테이블(251)을 업데이트한다.
블록 정보 저장부의 업데이트에 기초하여, SPO 정보 저장부를 업데이트하는 단계(S330)의 구체적인 실시 예에 대해서는 도 16을 참조하여 후술하기로 한다.
도 16은 도 15의 단계(S330)의 예시적인 실시 예를 나타내는 순서도이다.
도 16을 참조하면, 컨트롤러(200)는 프리 블록으로 릴리즈 된 블록을 가리키는 프리 블록 정보를 참조한다(S331). 보다 구체적으로, 단계(S331)에서 SPO 정보 저장부(250)는 프리 블록으로 릴리즈 된 블록을 가리키는 프리 블록 정보(INFFBL)를 블록 정보 저장부(290)로부터 수신한다. 도 14a의 예시에서, 프리 블록 정보(INFFBL)는 제1 및 제2 메모리 블록(BLK1, BLK2)을 가리킨다.
이후에, 컨트롤러(200)는 프리 블록 정보(INFFBL)가 가리키는 블록이 SPO 블록 테이블에 등록되어 있는지 여부를 판단한다(S333). 도 9b 및 도 14a를 함께 참조하면, SPO 블록 테이블(251)에는 제1 및 제4 메모리 블록(BLK1, BLK4)이 등록되어 있고, 프리 블록 정보(INFFBL)는 제1 및 제2 메모리 블록(BLK1, BLK2)을 가리킨다. 따라서 단계(S333)의 판단 결과는 “예”이며, 단계(S335)로 진행한다.
이후에, 컨트롤러(200)는 프리 블록 정보(INFFBL)가 가리키는 메모리 블록을 SPO 블록 테이블(251)에서 삭제한다(S335). SPO 블록 테이블(251)에는 제1 및 제4 메모리 블록(BLK1, BLK4)이 등록되어 있고, 프리 블록 정보(INFFBL)는 제1 및 제2 메모리 블록(BLK1, BLK2)을 가리키므로, 도 14b에 도시된 바와 같이 단계(S335)에서는 SPO 블록 테이블(251)에서 제1 메모리 블록(BLK1)을 삭제할 것이다.
다른 예로서 프리 블록 정보(INFFBL)가 가리키는 블록이 SPO 블록 테이블에 등록되어 있지 않았다면(S333; 아니오), SPO 블록 테이블(251)에서 삭제할 메모리 블록이 없으므로 단계(S335)를 수행하지 않고 도 15의 단계(S330)를 종료할 것이다.
도 17은 도 2의 반도체 메모리 장치 및 도 7의 컨트롤러를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다. 도 7에 도시된 SPO 정보 저장부(250) 및 블록 정보 저장부(290) 중 적어도 하나는 도 17에 도시된 램(1210)의 형태로 구현될 수 있다. 다만, 전술한 바와 같이, 다른 실시 예에서 SPO 정보 저장부(250)는 비휘발성 메모리 소자로도 구현될 수 있다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1000)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
도 7에 도시된 SPO 감지부(210), 커맨드 생성부(230), 및 블록 스캔 제어부(270)는 프로세싱 유닛(1220)에 의해 구동되는 소프트웨어(software) 또는 펌웨어(firmware)의 형태로 구현될 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 18은 도 17의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 18을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 18에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 17을 참조하여 설명된 반도체 메모리 장치(1000) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 17을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 18에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 19를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 19에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 19에서, 도 18을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 17을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시예로서, 컴퓨팅 시스템(3000)은 도 17 및 도 18을 참조하여 설명된 메모리 시스템(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200, 1200: 컨트롤러 210: SPO 감지부
230: 커맨드 생성부 250: SPO 정보 저장부
270: 블록 스캔 제어부 290: 블록 정보 저장부
1210: 램 1220: 프로세싱 유닛
1230: 호스트 인터페이스 1240: 메모리 인터페이스
1250: 에러 정정 블록

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작을 제어하는 컨트롤러로서:
    상기 반도체 메모리 장치의 동작을 제어하는 커맨드를 생성하는 커맨드 생성부;
    서든 파워 오프(Sudden Power Off; SPO)의 발생을 감지하여 SPO 감지 신호를 생성하는 SPO 감지부;
    상기 SPO 감지 신호에 응답하여, 상기 반도체 메모리 장치의 현재 동작 대상인 메모리 블록을 나타내는 정보를 저장하는 SPO 정보 저장부; 및
    상기 SPO 정보 저장부로부터 수신되는 SPO 블록 정보에 기초하여, 상기 복수의 메모리 블록들 중 상기 SPO 블록 정보에 대응하는 메모리 블록을 제외한 메모리 블록들에 대하여 스캔 동작을 수행하도록 상기 커맨드 생성부를 제어하는 블록 스캔 제어부를 포함하는, 컨트롤러.
  2. 제1 항에 있어서, 상기 SPO 정보 저장부는 SPO 블록 테이블을 저장하고,
    상기 SPO 감지 신호에 응답하여, 상기 SPO 정보 저장부는 상기 복수의 메모리 블록들 중 상기 반도체 메모리 장치의 현재 동작 대상인 메모리 블록을 상기 SPO 블록 테이블에 등록하는 것을 특징으로 하는, 컨트롤러.
  3. 제1 항에 있어서, 상기 SPO 감지부는 상기 서든 파워 오프를 감지하여 SPO 제어 신호를 생성하고,
    상기 커맨드 생성부는 상기 SPO 제어 신호에 응답하여 상기 서든 파워 오프에 대응하여 수행되는 종료 동작을 제어하기 위한 커맨드들을 생성하는 것을 특징으로 하는, 컨트롤러.
  4. 제3 항에 있어서, 상기 종료 동작은 호스트로부터 수신한 기입 데이터를 반도체 메모리 장치로 플러싱(flushing)하는 동작인 것을 특징으로 하는, 컨트롤러.
  5. 제3 항에 있어서, 상기 종료 동작은 업데이트 된 맵핑 테이블을 상기 반도체 메모리 장치에 저장하는 동작인 것을 특징으로 하는, 컨트롤러.
  6. 제1 항에 있어서, 상기 블록 스캔 제어부는 상기 SPO 정보 저장부로부터 수신되는 SPO 블록 정보에 기초하여 상기 복수의 메모리 블록들의 스캔 동작을 제어하는 스캔 제어 신호를 생성하여 상기 커맨드 생성부로 전달하고,
    상기 커맨드 생성부는 상기 스캔 제어 신호에 기초하여 상기 복수의 메모리 블록들의 스캔 동작을 제어하는 커맨드를 생성하는 것을 특징으로 하는, 컨트롤러.
  7. 제6 항에 있어서, 상기 SPO 블록 정보는 상기 SPO 블록 테이블에 등록되어 있는 메모리 블록을 나타내는 정보이고,
    상기 블록 스캔 제어부는, 상기 복수의 메모리 블록들 중 상기 SPO 블록 정보에 대응하는 메모리 블록을 제외한 메모리 블록들에 대하여 스캔 동작을 수행하도록 하기 위한, 상기 스캔 제어 신호를 생성하는 것을 특징으로 하는, 컨트롤러.
  8. 제2 항에 있어서, 상기 복수의 메모리 블록들 각각에 대한 블록 상태를 나타내는 정보를 저장하는 블록 정보 저장부를 더 포함하고,
    상기 블록 정보 저장부는, 상기 복수의 메모리 블록들 중 적어도 하나의 메모리 블록이 오픈 블록에서 프리 블록으로 전환되는 경우, 상기 프리 블록으로 전환된 메모리 블록을 나타내는 프리 블록 정보를 생성하여 상기 SPO 정보 저장부로 전달하는 것을 특징으로 하는, 컨트롤러.
  9. 제8 항에 있어서, 상기 SPO 정보 저장부는, 상기 SPO 블록 테이블에 등록된 메모리 블록들 중 상기 프리 블록 정보에 대응하는 메모리 블록을 상기 SPO 블록 테이블에서 삭제하는 것을 특징으로 하는, 컨트롤러.
  10. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서:
    서든 파워 오프(Sudden Power Off; SPO)의 발생을 감지하는 단계;
    상기 복수의 메모리 블록들 중 상기 SPO 발생 시 동작 수행 중인 메모리 블록을 SPO 블록 테이블에 등록하는 단계;
    상기 반도체 메모리 장치의 스캔 동작을 수행할 것을 결정하는 단계;
    상기 SPO 블록 테이블에 등록된 적어도 하나의 메모리 블록을 식별하는 단계; 및
    상기 복수의 메모리 블록들 중, 상기 식별된 적어도 하나의 메모리 블록을 제외한 메모리 블록들에 대한 스캔 동작을 수행하는 단계를 포함하는, 컨트롤러의 동작 방법.
  11. 제10 항에 있어서, 상기 등록하는 단계 이후에,
    상기 서든 파워 오프에 대응하는 종료 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  12. 제11 항에 있어서, 상기 종료 동작은 호스트로부터 수신한 기입 데이터를 반도체 메모리 장치로 플러싱(flushing)하는 동작인 것을 특징으로 하는, 컨트롤러의 동작 방법.
  13. 제11 항에 있어서, 상기 종료 동작은 업데이트 된 맵핑 테이블을 상기 반도체 메모리 장치에 저장하는 동작인 것을 특징으로 하는, 컨트롤러의 동작 방법.
  14. 제10 항에 있어서, 상기 등록하는 단계 이후에,
    상기 복수의 메모리 블록들 중 적어도 하나의 오픈 블록을 프리 블록으로 전환하는 단계; 및
    상기 프리 블록으로 전환된 메모리 블록을 상기 SPO 블록 테이블에서 삭제하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  15. 제10 항에 있어서, 상기 복수의 메모리 블록들 중, 상기 식별된 적어도 하나의 메모리 블록을 제외한 메모리 블록들에 대한 스캔 동작을 수행하는 단계는:
    스캔 동작을 순차적으로 수행할 대상인 메모리 블록을 나타내는 인덱스를 초기화하는 단계;
    현재 인덱스의 메모리 블록이 상기 식별된 적어도 하나의 메모리 블록에 포함되는지 여부를 판단하는 단계; 및
    상기 판단 결과에 기초하여, 현재 인덱스의 메모리 블록에 대한 스캔 동작을 선택적으로 수행하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  16. 제15 항에 있어서, 상기 판단 결과에 기초하여, 현재 인덱스의 메모리 블록에 대한 스캔 동작을 선택적으로 수행하는 단계에서는,
    현재 인덱스의 메모리 블록이 상기 식별된 적어도 하나의 메모리 블록에 포함되는 경우, 현재 인덱스의 메모리 블록에 대하여 상기 스캔 동작을 수행하지 않고 상기 인덱스를 업데이트하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  17. 제15 항에 있어서, 상기 판단 결과에 기초하여, 현재 인덱스의 메모리 블록에 대한 스캔 동작을 선택적으로 수행하는 단계에서는,
    현재 인덱스의 메모리 블록이 상기 식별된 적어도 하나의 메모리 블록에 포함되지 않는 경우, 현재 인덱스의 메모리 블록에 대하여 상기 스캔 동작을 수행하고, 상기 인덱스를 업데이트하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  18. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서:
    상기 반도체 메모리 장치의 스캔 동작을 결정하는 단계;
    서든 파워 오프(Sudden Power Off; SPO)의 발생 시 동작 대상인 메모리 블록에 관한 정보인 SPO 블록 정보를 참조하는 단계; 및
    상기 SPO 블록 정보에 기초하여, 상기 복수의 메모리 블록들에 대한 스캔 동작을 수행하는 단계를 포함하는, 컨트롤러의 동작 방법.
  19. 제18 항에 있어서, 상기 스캔 동작을 수행하는 단계에서는,
    상기 복수의 메모리 블록들 중 상기 SPO 블록 정보에 대응하는 메모리 블록을 제외한 나머지 메모리 블록들에 대하여 스캔 동작을 수행하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  20. 제18 항에 있어서, 상기 SPO 블록 정보에 기초하여, 상기 복수의 메모리 블록들에 대한 스캔 동작을 수행하는 단계는:
    스캔 동작을 순차적으로 수행할 대상인 메모리 블록을 나타내는 인덱스를 초기화하는 단계;
    현재 인덱스의 메모리 블록이 상기 SPO 블록 정보에 대응하는 메모리 블록인지 여부를 판단하는 단계; 및
    현재 인덱스의 메모리 블록이 상기 SPO 블록 정보에 대응하는 메모리 블록이 아닌 경우, 현재 인덱스의 메모리 블록에 대한 스캔 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
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