CN113012733A - 半导体存储器装置和控制器 - Google Patents

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Abstract

半导体存储器装置和控制器。一种半导体存储器装置包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括多个存储器单元。外围电路被配置成对存储器单元阵列执行对应于第一命令的第一操作。控制逻辑被配置成控制外围电路的第一操作。控制逻辑被配置成响应于在第一操作正执行时接收到第二命令而控制外围电路暂停第一操作的执行，并且执行对应于第二命令的第二操作。

Description

半导体存储器装置和控制器
技术领域
本公开总体上涉及一种电子装置，更具体地，涉及一种半导体存储器装置、一种控制器以及该半导体存储器装置和该控制器的操作方法。
背景技术
半导体存储器装置可以形成为其中平行于半导体基板水平地布置串的二维结构，或者可以形成为其中垂直于半导体基板垂直地布置串的三维结构。三维半导体存储器装置被设计成克服在二维半导体存储器装置中的集成度的限制，并且可以包括垂直层叠在半导体基板上的多个存储器单元。控制器可以控制半导体存储器装置的操作。
发明内容
根据本公开的一个实施方式，一种半导体存储器装置包括：存储器单元阵列，其包括多个存储器单元；外围电路，其被配置成对存储器单元阵列执行对应于第一命令的第一操作；以及控制逻辑，其被配置成控制由外围电路执行的第一操作，其中，控制逻辑被配置成响应于在执行第一操作时接收到的第二命令而控制外围电路暂停第一操作的执行，并且执行对应于第二命令的第二操作。
根据本公开的另一实施方式，一种控制半导体存储器装置的操作的控制器包括：主机请求接收器，其被配置成从主机接收操作请求；操作模式确定器，其被配置成存储半导体存储器装置的操作模式信息；就绪-忙碌信号接收器，其被配置成从半导体存储器装置接收就绪-忙碌信号；以及命令发生器，其被配置成生成对应于操作请求的操作命令，其中，当就绪-忙碌信号处于忙碌状态时，命令发生器被配置成基于操作模式信息而生成操作命令。
附图说明
现在将在下文中参照附图更全面地描述示例性实施方式；然而，它们可以以不同的形式实施，并且不应解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本领域技术人员能够实现本公开。
在附图中，为了图示清楚，可能夸大尺寸。应当理解，当一个元件被称为在两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者还可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
图1是示出包括半导体存储器装置和控制器的存储器系统的框图。
图2是示出图1所示的半导体存储器装置的结构的框图。
图3是示出图2所示的存储器单元阵列的一个实施方式的图。
图4是示出图2所示的存储器单元阵列的另一实施方式的图。
图5是示出图2所示的存储器单元阵列的又一实施方式的图。
图6是示出半导体存储器装置的引脚配置的图。
图7是示出图1所示的控制器的一个实施方式的框图。
图8是示出根据本公开的一个实施方式的控制器的操作方法的流程图。
图9是示出图8所示的步骤的一个实施方式的流程图。
图10A是示出图2所示的控制逻辑的一个实施方式的框图。
图10B是示出图10A所示的控制信号发生器的一个实施方式的框图。
图11是示出半导体存储器装置在第一模式下的操作的流程图。
图12是示出半导体存储器装置在第二模式下的操作的流程图。
图13是示出半导体存储器装置在第一模式下的操作的时序图。
图14是示出半导体存储器装置在第二模式下的操作的时序图。
图15是示出包括图2所示的半导体存储器装置的存储器系统的框图。
图16是示出图15中所示的存储器系统的应用示例的框图。
图17是示出包括参照图16描述的存储器系统的计算系统的框图。
具体实施方式
本文公开的具体的结构描述或功能描述仅仅是例示性的，以用于描述根据本公开的构思的实施方式。实施方式可以以各种形式实现，并且不应当被解释为限于本文阐述的实施方式。一些实施方式针对能够获得提高的操作速度的半导体存储器装置、控制器以及它们的操作方法。
图1是示出包括半导体存储器装置100和控制器200的存储器系统10的框图。
参照图1，存储器系统10可以包括半导体存储器装置100和控制器200。
半导体存储器装置100在控制器200的控制下操作。半导体存储器装置100包括具有多个存储器块的存储器单元阵列。在一个实施方式中，半导体存储器装置100可以是闪存存储器装置。
半导体存储器装置100通过信道CH从控制器200接收命令和地址，并且访问存储器单元阵列中的由地址选择的区域。也就是说，半导体存储器装置100对由地址选择的区域执行对应于命令的内部操作。
例如，半导体存储器装置100可以执行编程操作、读取操作和擦除操作。在编程操作中，半导体存储器装置100可以将数据编程到由地址选择的区域中。在读取操作中，半导体存储器装置100可以从由地址选择的区域读取数据。在擦除操作中，半导体存储器装置100可以擦除存储在由地址选择的区域中的数据。
半导体存储器装置100可以包括状态寄存器(未示出)。状态寄存器可以存储表示半导体存储器装置100是对应于就绪状态(ready status)还是对应于忙碌状态(busystatus)的值。状态寄存器向控制器200输出表示半导体存储器装置100是对应于就绪状态还是对应于忙碌状态的就绪-忙碌信号。
半导体存储器装置100对应于就绪状态可以表示在对应的半导体存储器装置100完成内部操作之后对应的半导体存储器装置100正在待机。例如，半导体存储器装置100对应于就绪状态可以表示对应的半导体存储器装置100已经完成了对应于命令的编程操作、读取操作或擦除操作。就绪-忙碌信号输出表示“就绪状态”的值。
半导体存储器装置100对应于忙碌状态可以表示对应的存储器装置100仍然正在执行内部操作。例如，半导体存储器装置100对应于忙碌状态可以表示对应的半导体存储器装置100仍然正在执行对应于命令的编程操作、读取操作或擦除操作。就绪-忙碌信号输出表示“忙碌状态”的值。
在本公开的一个实施方式中，当半导体存储器装置100由于半导体存储器装置100的第一操作没有完成而处于忙碌状态时，控制器200可以根据半导体存储器装置100的操作模式而将用于第二操作的命令和操作暂停命令中的任何一个传输到半导体存储器装置100。
例如，在半导体存储器装置100的操作模式被设置为第一模式的情况下，当半导体存储器装置100处于忙碌状态时，控制器200可以生成操作暂停命令并且将操作暂停命令传输到半导体存储器装置100。随后，控制器200可以生成用于执行第二操作的操作命令，并且将该操作命令传输到半导体存储器装置100。在完成第二操作的执行之后，控制器200可以生成用于恢复第一操作的操作恢复命令，并且将操作恢复命令传输到半导体存储器装置100。
在本公开的一个实施方式中，半导体存储器装置100可以响应于来自控制器200的操作暂停命令而暂停第一操作。此外，半导体存储器装置100可以响应于用于执行第二操作的操作命令而执行第二操作。在第二操作完成之后，半导体存储器装置100可以响应于从控制器200接收的操作恢复命令而恢复第一操作的执行。
同时，在半导体存储器装置的操作模式被设置为第二模式的情况下，当半导体存储器装置100处于忙碌状态时，控制器200可以生成用于执行第二操作的操作命令，并且将该操作命令传输到半导体存储器装置100。响应于用于执行第二操作的操作命令的接收，半导体存储器装置100可以暂停第一操作的执行、执行第二操作、并且在第二操作的执行完成之后恢复第一操作。
在本公开的一个实施方式中，即使当半导体存储器装置100由于当前正在执行的第一操作没有完成而处于忙碌状态时，半导体存储器装置100也可以从控制器200接收用于执行不同于第一操作的第二操作的命令。半导体存储器装置100响应于该命令的接收而暂停第一操作并且执行第二操作。在完成第二操作的执行之后，半导体存储器装置恢复第一操作的执行。
图2是示出图1所示的半导体存储器装置100的结构的框图。
参照图2，半导体存储器装置100可以包括存储器单元阵列100、外围电路120、控制逻辑130和接口140。外围电路120可以包括地址解码器121、电压发生器122、读取/写入电路123和高速缓存缓冲器124。
存储器单元阵列110可以通过行线RL联接到地址解码器121。行线RL可以包括源极选择线SSL、字线WL和漏极选择线DSL。同时，存储器单元阵列100可以通过位线BL联接到读取/写入电路123。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL联接到地址解码器121。多个存储器块BLK1至BLKz通过位线BL1至BLm联接到读取/写入电路123。多个存储器块BLK1至BLKz中的每一个包括多个存储器单元。在一个实施方式中，多个存储器单元是非易失性存储器单元。将多个存储器单元中的联接到相同字线的存储器单元定义为一个页。也就是说，存储器单元阵列110配置有多个页。
半导体存储器装置100的存储器单元中的每一个可以被配置成存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
图3是示出图2所示的存储器单元阵列110的一个实施方式的图。
参照图3，被包括在存储器单元阵列110_1中的第一存储器块BLK1至第z存储器块BLKz共同联接到第一位线BL1至第m位线BLm。在图3中，为了便于描述，示出了多个存储器块BLK1至BLKz中的第一存储器块BLK1中包括的组件，并且省略了其它存储器块BLK2至BLKz中的每一个中包括的组件。应当理解，其它存储器块BLK2至BLKz中的每一个与第一存储器块BLK1相同地进行配置。
存储器块BLK1包括多个单元串CS1_1至CS1_m。第一单元串CS1_1至第m单元串CS1_m分别联接到第一位线BL1至第m位线BLm。
第一单元串CS1_1至第m单元串CS1_m中的每一个包括漏极选择晶体管DST、串联联接的多个存储器单元MC1至MCn以及源极选择晶体管SST。漏极选择晶体管DST联接到漏极选择线DSL。第一存储器单元MC1至第n存储器单元MCn分别联接到第一字线WL1至第n字线WLn。源极选择晶体管SST联接到源极选择线SSL1。漏极选择晶体管DST的漏极侧联接到对应的位线。第一单元串CS1_1至第m单元串CS1_m的漏极选择晶体管分别联接到第一位线BL1至第m位线BLm。源极选择晶体管SST的源极侧联接到公共源极线CSL。在一个实施方式中，公共源极线CSL可以共同联接到第一存储器块BLK1至第z存储器块BLKz。
漏极选择线DSL、第一字线WL1至第n字线WLn以及源极选择线SSL被包括在图2所示的行线RL中。漏极选择线DSL、第一字线WL1至第n字线WLn以及源极选择线SSL由地址解码器121控制。公共源极线CSL由控制逻辑130控制。第一位线BL1至第m位线BLm由读取/写入电路123控制。
回到图2，外围电路120可以包括地址解码器121、电压发生器122、读取/写入电路123和高速缓存缓冲器124。
外围电路120驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL联接到存储器单元阵列110。地址解码器121在控制逻辑130的控制下操作。地址解码器121通过半导体存储器装置100中的输入/输出缓冲器(未示出)从控制逻辑130接收地址ADDR。
地址解码器121对接收到的地址ADDR中的块地址进行解码。地址解码器121根据经解码的块地址从存储器块BLK1至BLKz中选择至少一个存储器块。地址解码器121对接收到的地址ADDR中的行地址进行解码。地址解码器121可以通过根据经解码的行地址将从电压发生器122提供的电压施加到至少一条字线WL来选择选定存储器块的至少一条字线。
在编程操作中，地址解码器121可以将编程电压施加到选定字线，并且将低于编程电压的通过电压施加到未选字线。在编程验证操作中，地址解码器121可以将验证电压施加到选定字线，并且将高于验证电压的验证通过电压施加到未选字线。
在读取操作中，地址解码器121可以将读取电压施加到选定字线，并且将高于读取电压的通过电压施加到未选字线。
在一个实施方式中，以存储器块为单位执行半导体存储器装置100的擦除操作。在擦除操作中输入到半导体存储器装置100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并且根据经解码的块地址选择一个存储器块。在擦除操作中，地址解码器121可以将接地电压到选定存储器块的选定字线。
在一个实施方式中，地址解码器121可以对传输的地址ADDR中的列地址进行解码。可以将经解码的列地址传输到读取/写入电路123。在一个示例中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的组件。
电压发生器122通过使用提供给半导体存储器装置100的外部电源电压来生成多个电压。电压发生器122在控制逻辑130的控制下操作。
在一个实施方式中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作半导体存储器装置100的操作电压。
在一个实施方式中，电压发生器122可以通过使用外部电源电压或内部电源电压来生成多个电压。电压发生器122可以生成半导体存储器装置100所需的各种电压。例如，电压发生器122可以生成多个编程电压、多个通过电压、多个选择读取电压和多个未选读取电压。
例如，电压发生器122可以包括接收内部电源电压的多个泵浦电容器(pumpingcapacitor)，并且通过在控制逻辑130的控制下选择性地激活多个泵浦电容器来生成多个电压。
多个生成的电压可以由地址解码器121提供给存储器单元阵列110。
读取/写入电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm联接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm在控制逻辑130的控制下操作。
第一页缓冲器PB1至第m页缓冲器PBm联接到高速缓存缓冲器124。更具体地，高速缓存缓冲器124可以包括对应于第一页缓冲器PB1至第m页缓冲器PBm中的每一个的高速缓存锁存器。
在编程操作中，将通过接口140接收到半导体存储器装置100的数据临时存储在高速缓存缓冲器124中。随后，可以将存储在高速缓存缓冲器124中的数据DATA传输到第一页缓冲器PB1至第m页缓冲器PBm。根据传输到第一页缓冲器PB1至第m页缓冲器PBm的数据DATA对选定页的存储器单元进行编程。联接到被施加有编程允许电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。联接到被施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可以保持。在编程验证操作中，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从选定存储器单元读取页数据。
在读取操作中，被包括在读取/写入电路123中的第一页缓冲器PB1至第m页缓冲器PBm通过位线BL从选定页的存储器单元读取数据DATA。将读取数据DATA从第一页缓冲器PB1至第m页缓冲器PBm传输到高速缓存缓冲器124。可以根据数据输出命令将存储在高速缓存缓冲器124中的数据输出到控制器200。
在擦除操作中，读取/写入电路123可以使位线BL浮置。在一个实施方式中，读取/写入电路123可以包括列选择电路。
高速缓存缓冲器124通过数据线DL联接到第一页缓冲器PB1至第m页缓冲器PBm。高速缓存缓冲器124在控制逻辑130的控制下操作。高速缓存缓冲器124临时存储从外部控制器(未示出)接收的数据DATA。在读取操作中，高速缓存缓冲器124临时存储从被包括在读取/写入电路123中的第一页缓冲器PB1至第m页缓冲器PBm传输的数据，并且然后将存储的数据输出到外部控制器。
控制逻辑130可以联接到地址解码器121、电压发生器122、读取/写入电路123和高速缓存缓冲器124。控制逻辑130可以控制半导体存储器装置100的整体操作。控制逻辑130可以响应于从外部装置传输的命令CMD而操作。
控制逻辑130输出表示半导体存储器装置100是对应于就绪状态还是对应于忙碌状态的状态信号。例如，控制逻辑130可以向接口140输出状态信号。接口140可以根据所接收的状态信号而通过就绪-忙碌线路输出就绪信号和忙碌信号中的任何一个。控制逻辑130可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
半导体存储器装置100对应于就绪状态可以表示在对应的半导体存储器装置100完成内部操作之后对应的半导体存储器装置100正在待机。例如，半导体存储器装置100对应于就绪状态可以表示对应的半导体存储器装置100已经完成了对应于命令的编程操作、读取操作或擦除操作。
半导体存储器装置100对应于忙碌状态可以表示对应的存储器装置100仍然正在执行内部操作。例如，半导体存储器装置100对应于忙碌状态可以表示对应的半导体存储器装置100仍然正在执行对应于命令的编程操作、读取操作或擦除操作。
接口140可以对半导体存储器装置100和外部装置之间的数据通信进行接口连接。根据半导体存储器装置100的种类，接口140可以包括NAND接口或NOR接口。
图4是示出图2所示的存储器单元阵列110的另一实施方式的图。
参照图4，存储器单元阵列110_2包括多个存储器块BLK1至BLKz。在图4中，为了便于描述，示出了第一存储器块BLK1的内部配置，并且省略了其它存储器块BLK2至BLKz的内部配置。应当理解，第二存储器块BLK2至第z存储器块BLKz与第一存储器块BLK1相同地进行配置。
第一存储器块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形形状。在第一存储器块BLK1中，m个单元串沿行方向(即，+X方向)布置。在图4中，示出了两个单元串沿列方向(即，+Y方向)布置的情况。然而，这是为了便于描述，并且应当理解，三个或更多个单元串可以沿列方向布置。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有彼此相似的结构。在一个实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在一个实施方式中，可以在每个单元串中设置用于设置沟道层的柱。在一个实施方式中，可以在每个单元串中设置用于设置沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCp之间。
在一个实施方式中，布置在相同行上的单元串的源极选择晶体管联接到沿行方向延伸的源极选择线，并且布置在不同行上的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行上的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接到一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被分为第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp沿+Z方向的相反方向顺序布置，并且串联联接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn沿+Z方向顺序布置，并且串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅电极分别联接到第一字线WL1至第n字线WLn。
在一个实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。当设置虚设存储器单元时，可以稳定地控制对应单元串的电压或电流。因此，存储在存储器块BLK1中的数据的可靠性得到提高。
每个单元串的管式晶体管PT的栅极联接到管线PL。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MCp+1至MCn之间。沿行方向布置的单元串联接到沿行方向延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
沿列方向布置的单元串联接到沿列方向延伸的位线。在图4中，第一列上的单元串CS11和CS21联接到第一位线BL1。第m列上的单元串CS1m和CS2m联接到第m位线BLm。
沿行方向布置的单元串中的联接到相同字线的存储器单元构成一个页。例如，第一行上的单元串CS11至CS1m中的联接到第一字线WL1的存储器单元构成一个页。第二行上的单元串CS21至CS2m中的联接到第一字线WL1的存储器单元构成另一页。当选择漏极选择线DSL1和DSL2中的任何一条时，可以选择沿一行方向布置的单元串。当选择字线WL1至WLn中的任何一条时，可以在选定单元串中选择一个页。
图5是示出图2所示的存储器单元阵列110的又一实施方式的图。
参照图5，存储器单元阵列110_3包括多个存储器块BLK1’至BLKz’。在图5中，为了便于描述，示出了第一存储器块BLK1’的内部配置，并且省略了其它存储器块BLK2’至BLKz’的内部配置。应当理解，第二存储器块BLK2’至第z存储器块BLKz’与第一存储器块BLK 1’相同地进行配置。
第一存储器块BLK1’包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个可以沿+Z方向延伸。在第一存储器块BLK1’中，m个单元串沿+X方向布置。在图5中，示出了两个单元串沿+Y方向布置的情况。然而，这是为了便于描述，并且应当理解，三个或更多个单元串可以沿+Y方向布置。
多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。布置在相同行上的单元串的源极选择晶体管联接到相同源极选择线。布置在第一行上的单元串CS11’至CS1m’的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行上的单元串CS21’至CS2m’的源极选择晶体管联接到第二源极选择线SSL2。在另一实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以共同联接到一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅电极分别联接到第一字线WL1至第n字线WLn。
在一个实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。当设置虚设存储器单元时，可以稳定地控制对应单元串的电压或电流。因此，存储在存储器块BLK1’中的数据的可靠性得到提高。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管联接到沿行方向延伸的漏极选择线。第一行上的单元串CS11’到CS1m’的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21’至CS2m’的漏极选择晶体管联接到第二漏极选择线DSL2。
因此，图5所示的存储器块BLK1’与图4所示的存储器块BLK1具有相似的电路，只是在图5所示的每个单元串中排除了管式晶体管PT。
图6是示出半导体存储器装置100的引脚配置(pin configuration)的图。
参照图6，半导体存储器装置100通过多条线路与外部控制器通信。
半导体存储器装置100通过芯片使能CE#线路、命令锁存使能CLE线路、地址锁存使能ALE线路、写入使能WE#线路、读取使能RE#线路、就绪-忙碌RB#线路以及数据输入/输出DQ0至DQ7线路与控制器通信。
芯片使能CE#线路的信号指示对应的半导体存储器装置100能够操作。芯片使能CE#线路的信号可以选择性地被施加到联接到相同信道的存储装置。芯片使能CE#线路的信号可以降低到低电平，以表示所有操作能够在对应的芯片中执行。当芯片使能CE#线路的信号处于高电平时，对应的芯片可以处于待机状态。
当在芯片中正在执行操作时，就绪-忙碌RB#线路的信号降低到低电平，从而防止芯片与外部装置交换另一信号。当就绪-忙碌RB#线路的信号处于高电平时，这表示芯片处于就绪状态。
当命令CMD正被输入到存储装置时，命令锁存器使能CLE信号处于高电平。当地址ADD正被输入到存储装置时，地址锁存使能ALE信号处于高电平。
当写入使能WE#信号从高电平变为低电平时，将命令CMD和地址ADD输入到存储装置。
当命令和地址被加载到存储装置上时，写入使能WE#信号触发(toggle)，并且当数据被加载到控制器上时，读取使能RE#信号可以触发。
数据输入/输出DQ0至DQ7线路向半导体存储器装置100输入命令、地址和数据，或者从半导体存储器装置100向控制器输出数据。因为数据配置有8位，所以数据输入/输出DQ0至DQ7线路的数量也是8。然而，数据输入/输出DQ0至DQ7线路的数量不限于8。在各种实施方式中，数据输入/输出DQ0至DQ7线路的数量可以扩展到16或32。
图7是示出图1所示控制器200的一个实施方式的框图。
参照图7，控制器200可以包括主机请求接收器201、命令发生器203、操作模式确定器205和就绪-忙碌信号接收器207。
主机请求接收器201可以从主机接收用于存储器系统10的特定操作的操作请求RQ。例如，操作请求RQ可以是用于将数据存储在存储器系统10中的半导体存储器装置100中的数据写入请求，或者是用于读取存储在存储器系统10中的半导体存储器装置100中的数据的数据读取请求。主机请求接收器201可以生成对应于接收到的操作请求RQ的请求信息RQINF，并且将所生成的请求信息RQINF传输到命令发生器203。请求信息RQINF可以是用于标识接收到的操作请求RQ是用于执行哪个操作的请求的信息。命令发生器203可以基于接收到的请求信息RQINF而生成命令CMD。
操作模式确定器205可以将操作模式信息OMD存储为关于半导体存储器装置100的操作模式的信息。在一个示例中，半导体存储器装置100可以在第一模式和第二模式中的任何一种模式下操作。在第一模式下，控制器200可以生成操作暂停命令，并且将所生成的操作暂停命令传输到半导体存储器装置100，使得在半导体存储器装置100正在执行特定操作(例如，第一操作)(处于忙碌状态)时，半导体存储器装置100优先执行第二操作。在半导体存储器装置100正在执行第一操作的情况下，当半导体存储器装置100接收到操作暂停命令时，半导体存储器装置100暂停正在执行的操作。当半导体存储器装置100暂停操作时，控制器200可以将对应于第二操作的操作命令传输到半导体存储器装置100。半导体存储器装置100可以响应于接收到的操作命令而执行第二操作。当第二操作的执行完成时，控制器200可以生成用于恢复已经被暂停的第一操作的操作恢复命令，并且将所生成的操作恢复命令传输到半导体存储器装置100。半导体存储器装置100可以响应于接收到的操作恢复命令而恢复第一操作。在一个实施方式中，第一操作可以是擦除操作或编程操作。同时，第二操作可以是读取操作。允许半导体存储器装置100执行第二操作的操作命令可以是读取命令。
在第二模式下，控制器200不生成操作暂停命令，而是可以生成用于第二操作的操作命令，并且将所生成的操作命令传输到半导体存储器装置100，使得在半导体存储器装置100正在执行特定操作(例如，第一操作)(处于忙碌状态)时，半导体存储器装置100优先执行第二操作。在半导体存储器装置100正在执行第一操作的情况下，当半导体存储器装置100接收到该操作命令时，半导体存储器装置100可以暂停正在执行的操作。随后，半导体存储器装置100可以执行对应于接收到的操作命令的第二操作。在第二操作的执行完成之后，半导体存储器装置100可以恢复第一操作的执行。
也就是说，在第一模式下，控制器200可以顺序地生成操作暂停命令、第二命令和操作恢复命令，并且将所生成的命令传输到半导体存储器装置100，使得在半导体存储器装置100处于忙碌状态的情况下，半导体存储器装置100暂停第一操作，并且执行第二操作。第一模式可以是允许半导体存储器装置100更加稳定地操作的模式。
另一方面，在第二模式下，控制器200可以仅生成第二命令，并且将所生成的第二命令传输到半导体存储器装置100，使得在半导体存储器装置100处于忙碌状态的情况下，半导体存储器装置100暂停第一操作，并且执行第二操作。第二模式可以是允许半导体存储器装置100以更快的速度操作的模式。
操作模式确定器205可以将操作模式信息OMD存储为表示半导体存储器装置100以第一模式和第二模式中的哪一个操作的信息。半导体存储器装置100的操作模式可以根据各种条件而改变。操作模式确定器205可以将操作模式信息OMD传输到命令发生器203。
就绪-忙碌信号接收器207可以从半导体存储器装置100接收就绪-忙碌信号RB#。就绪-忙碌信号接收器207可以生成对应于接收到的就绪-忙碌信号RB#的就绪-忙碌信息RBINF，并且将所生成的就绪-忙碌信息RBINF传输到命令发生器203。就绪-忙碌信息RBINF可以是用于标识接收到的就绪-忙碌信号RB#是表示就绪状态还是表示忙碌状态的信息。
命令发生器203可以基于从操作模式确定器205接收的操作模式信息OMD以及从就绪-忙碌信号接收器207接收的就绪-忙碌信息RBINF，根据操作请求RQ而生成命令CMD。
例如，当作为通过参考就绪-忙碌信息RBINF而获得的结果半导体存储器装置100当前处于就绪状态时，命令发生器203可以生成对应于操作请求RQ的命令CMD，并且将所生成的命令CMD传输到半导体存储器装置100。
在另一示例中，当作为通过参考就绪-忙碌信息RBINF而获得的结果半导体存储器装置100当前处于忙碌状态时，命令发生器203可以根据操作模式信息OMD生成命令。
在半导体存储器装置100当前处于忙碌状态的情况下，当作为通过参考操作模式信息OMD而获得的结果半导体存储器装置100的操作模式是第一模式时，命令发生器203生成操作暂停命令，并且将所生成的操作暂停命令传输到半导体存储器装置100。半导体存储器装置100可以响应于接收到的操作暂停命令而暂停正在执行的操作。因此，半导体存储器装置100的状态可以从忙碌状态改变为就绪状态。当半导体存储器装置100的状态改变为就绪状态时，命令发生器203生成对应于从主机接收的操作请求RQ的命令，并且将所生成的命令传输到半导体存储器装置100。半导体存储器装置100可以执行对应于接收到的命令的操作。因此，半导体存储器装置的状态从就绪状态改变为忙碌状态。当半导体存储器装置100完成对应于接收到的命令的操作时，半导体存储器装置100的状态可以从忙碌状态改变为就绪状态。当半导体存储器装置100的状态改变为就绪状态时，命令发生器203生成用于恢复已经被暂停的操作的操作恢复命令，并且将所生成的操作恢复命令传输到半导体存储器装置100。半导体存储器装置100响应于接收到的操作恢复命令而恢复已经被暂停的操作。
在半导体存储器装置100当前处于忙碌状态的情况下，当作为通过参考操作模式信息OMD而获得的结果半导体存储器装置100的操作模式是第二模式时，命令发生器203可以生成对应于操作请求RQ的命令CMD，并且将所生成的命令CMD传输到半导体存储器装置100。半导体存储器装置100响应于接收到的命令而暂停正在执行的操作，执行对应于接收到的命令CMD的操作，并且然后恢复已经被暂停的操作的执行。
图8是示出根据本公开的一个实施方式的控制器200的操作方法的流程图。
参照图8，控制器200从主机接收操作请求RQ(S110)。步骤S110可以由主机请求接收器201执行。随后，在步骤S130中，控制器200检查半导体存储器装置100的操作模式。步骤S130可以由命令发生器203执行。命令发生器203可以通过参考从操作模式确定器205接收的操作模式信息OMD来检查半导体存储器装置100的操作模式。操作模式可以是第一模式或第二模式。随后，在步骤S150中，控制器200基于半导体存储器装置100的操作模式，将对应于从主机接收的操作请求RQ的操作命令传输到半导体存储器装置100。稍后将参照图9描述步骤S150的更详细的配置。
图9是示出图8所示的步骤S150的一个实施方式的流程图。
参照图9，在步骤S150中，控制器200检查半导体存储器装置100的就绪-忙碌状态(S210)。步骤S210可以由命令发生器203执行。命令发生器203可以基于通过就绪-忙碌信号接收器207接收的就绪-忙碌信号RB#来检查半导体存储器装置100的就绪-忙碌状态。
在步骤S220中，控制器200确定半导体存储器装置100是否处于就绪状态。作为步骤S220的确定结果，当半导体存储器装置100处于忙碌状态时(S220)(否)，控制器200确定半导体存储器装置100的操作模式是否是第一模式(S230)。当半导体存储器装置100的操作模式是第一模式时(S230)(是)，控制器200生成针对半导体存储器装置100正在执行的第一操作的操作暂停命令，并且将所生成的操作暂停命令传输到半导体存储器装置100(S240)。当执行步骤S240时，接收到操作暂停命令的半导体存储器装置100可以暂停第一操作的执行。当第一操作的执行暂停时，半导体存储器装置100的状态可以从忙碌状态改变为就绪状态。
当半导体存储器装置100的状态改变为就绪状态时，控制器200生成用于与在图8所示的步骤S110中从主机接收的操作请求RQ相对应的第二操作的操作命令，并且将所生成的操作命令传输给半导体存储器装置100(S250)。当执行步骤S250时，接收到操作命令的半导体存储器装置100可以执行对应于从主机接收的操作命令的操作。当开始操作的执行时，半导体存储器装置100的状态可以从就绪状态改变为忙碌状态。当操作完成时，半导体存储器装置的状态可以再次从忙碌状态改变为就绪状态。
当半导体存储器装置100的状态再次改变为就绪状态时，控制器200生成用于恢复已经被暂停的第一操作的操作恢复命令，并且将所生成的操作恢复命令传输到半导体存储器装置100(S260)。响应于接收到的操作恢复命令，半导体存储器装置100可以恢复已经被暂停的第一操作的执行。
作为步骤S230的确定结果，当半导体存储器装置100的操作模式是第二模式时(S230)(否)，控制器200生成对应于从主机接收的操作请求的操作命令，并且将所生成的操作命令传输到半导体存储器装置100(S270)。半导体存储器装置100可以响应于接收到的操作命令而暂停正在执行的第一操作，执行对应于接收到的操作命令的操作，并且然后恢复已经被暂停的第一操作的执行。
同时，作为步骤S220的确定结果，当半导体存储器装置100处于就绪状态时(S220)(是)，控制器220生成对应于从主机接收的操作请求的操作命令而不管操作模式如何，并且将所生成的操作命令传输到半导体存储器装置100(S270)。
图10A是示出图2所示的控制逻辑130的一个实施方式的框图。
参照图10A，控制逻辑130可以包括命令接收器131、控制信号发生器133、状态寄存器135和操作状态确定器137。命令接收器131从控制器100接收命令CMD1，并且将接收到的命令CMD1传输到控制信号发生器133。
操作状态确定器137确定半导体存储器装置100的操作状态，并且生成表示所确定的操作状态的状态信息SIF。状态信息SIF可以是表示半导体存储器装置100是处于半导体存储器装置100的操作当前正在执行的状态(忙碌状态)还是处于半导体存储器装置100的操作完成的状态(就绪状态)的信息。状态信息SIF被传输到状态寄存器135和控制信号发生器133。
控制信号发生器133可以基于状态信息SIF和命令信息CMDINF而生成控制信号CTR。控制信号CTR可以是用于控制半导体存储器装置100的一般操作的信号。例如，控制信号CTR可以是用于控制图2所示的外围电路120的读取操作、编程操作或擦除操作的信号。
状态寄存器135存储表示半导体存储器装置100的操作状态的值。状态寄存器135基于从操作状态确定器137接收的状态信息来更新表示半导体存储器装置100的操作状态的值。状态寄存器135基于所存储的值来生成就绪-忙碌信号RB#。所生成的就绪-忙碌信号RB#被传输到控制器200。
当状态信息SIF是表示就绪状态的信息时，控制信号发生器133生成用于执行对应于从控制器200传输的命令CMD1的操作的控制信号CTR。更具体地，控制信号发生器133基于从命令接收器131接收的命令信息CMDINF，生成用于执行对应于从控制器200传输的命令CMD1的操作的控制信号CTR。
当状态信息SIF是表示忙碌状态的信息并且命令CMD是操作暂停命令时，控制信号发生器133可以生成用于暂停正在执行的操作的控制信号。当正在执行的操作被暂停时，状态信息SIF可以改变为表示就绪状态，并且因此，存储在状态寄存器135中的值也可以改变为表示就绪状态。因此，控制器200可以向半导体存储器装置100传输对应于要优先执行的操作的命令(例如，读取命令)。读取命令通过命令接收器131被传输到控制信号发生器133。控制信号发生器133可以生成用于执行对应于接收到的读取命令的操作的控制信号CTR。当读取操作完成时，控制器200可以将操作恢复命令传输到半导体存储器装置100。操作恢复命令通过命令接收器131被传输到控制信号发生器133。响应于接收到的操作恢复命令，控制信号发生器133可以生成用于恢复已经被暂停的操作的控制信号CTR。
当状态信息SIF是表示忙碌状态的信息并且命令CMD是用于特定操作的命令时，控制信号发生器133可以生成用于暂停半导体存储器装置100当前正在执行的操作的控制信号CTR。例如，当半导体存储器装置100执行擦除操作时，状态信息SIF可以表示半导体存储器装置100的忙碌状态。在这种情况下，当控制信号发生器133接收到读取命令时，控制信号发生器133可以暂停当前正在执行的擦除操作，并且生成用于执行读取操作的控制信号CTR。随后，当读取操作完成时，控制信号发生器133生成用于恢复已经被暂停的擦除操作的控制信号CTR。因此，外围电路120可以恢复擦除操作。
图10B是示出图10A所示的控制信号发生器133的一个实施方式的框图。
参照图10B，控制信号发生器133可以包括编程操作控制器151、操作暂停控制器152、读取操作控制器153和操作恢复控制器154。编程操作控制器151可以基于状态信息SIF和命令信息CMDINF而生成用于控制外围电路120的编程操作的编程控制信号CTRPGM。操作暂停控制器152可以基于状态信息SIF和命令信息CMDINF而生成用于暂停外围电路120当前正在执行的操作的暂停控制信号CTRSSP。读取操作控制器153可以基于状态信息SIF和命令信息CMDINF而生成用于控制外围电路120的读取操作的读取控制信号CTRRD。操作恢复控制器154可以基于状态信息SIF和命令信息CMDINF而生成用于恢复在操作暂停控制器152的控制下已经被暂停的操作的恢复控制信号CTRRSM。
例如，当命令信息CMDINF表示编程操作，并且状态信息SIF表示半导体存储器装置100的就绪状态时，编程操作控制器151可以生成用于控制外围电路120的编程操作的编程控制信号CTRPGM。
状态信息SIF可以在编程操作正在执行时表示半导体存储器装置100的忙碌状态。当接收到的命令信息CMDINF表示读取命令时，操作暂停控制器152可以生成用于暂停当前正在执行的编程操作的暂停控制信号CTRSSP。当编程操作暂停时，状态信息SIF可以表示半导体存储器装置100的就绪状态。读取操作控制器153可以响应于就绪状态的状态信息SIF和对应于读取命令的命令信息CMDINF，而生成用于控制外围电路120的读取操作的读取控制信号CTRRD。因此，外围电路120可以开始读取操作，并且状态信息SIF可以在读取操作期间表示半导体存储器装置100的忙碌状态。
当外围电路120完成读取操作时，状态信息SIF可以从忙碌状态改变为就绪状态。操作恢复控制器154可以基于就绪状态的状态信息SIF而生成用于恢复在操作暂停控制器152的控制下已经被暂停的编程操作的恢复控制信号CTRRSM。
然而，尽管在图10B中未示出，但是控制信号发生器133还可以包括擦除操作控制器。擦除操作控制器可以响应于就绪状态的状态信息SIF和对应于擦除命令的命令信息CMDINF，而生成用于控制外围电路120的擦除操作的擦除控制信号。
图11是示出半导体存储器装置在第一模式下的操作的流程图。
首先，在步骤S310中，半导体存储器装置100可以从控制器200接收第一命令。例如，第一命令可以是擦除命令或编程命令。在步骤S320中，半导体存储器装置100可以开始对应于接收到的第一命令的第一操作。也就是说，在步骤S320中，半导体存储器装置100可以开始擦除操作或编程操作。
因为半导体存储器装置100在第一模式下操作，如参照图7至图9所述，控制器200可以生成操作暂停命令，并且将所生成的操作暂停命令传输到半导体存储器装置100，从而暂停半导体存储器装置100当前正在执行的操作，并优先执行新的操作(图9所示的S230和S240)。因此，在步骤S330中，半导体存储器装置100可以从控制器200接收操作暂停命令。响应于接收到的操作暂停命令，半导体存储器装置100暂停正在执行的第一操作(S340)。
当半导体存储器装置100的状态由于第一操作暂停而改变为就绪状态时，控制器200可以生成用于第二操作的操作命令，并且将所生成的操作命令传输到半导体存储器装置100，如在图9所示的步骤S250中所述。因此，在步骤S350中，半导体存储器装置100可以从控制器200接收第二命令。第二命令可以是在图9所示的步骤S250中描述的操作命令。在步骤S360中，半导体存储器装置执行对应于第二命令的第二操作。在一个示例中，第二命令可以是读取命令，并且第二操作可以是读取操作。
当第二操作完成时，控制器200可以生成用于恢复第一操作的操作恢复命令，并且将所生成的操作恢复命令传输到半导体存储器装置100，如在图9所示的步骤S260中所述。因此，在步骤S370中，半导体存储器装置100可以从控制器200接收操作恢复命令。随后，在步骤S380中，半导体存储器装置100可以恢复已经被暂停的操作。
图12是示出半导体存储器装置100在第二模式下的操作的流程图。
首先，在步骤S410中，半导体存储器装置100可以从控制器200接收第一命令。例如，第一命令可以是擦除命令或编程命令。在步骤S420中，半导体存储器装置100可以开始对应于接收到的第一命令的第一操作。也就是说，在步骤S420中，半导体存储器装置100可以开始擦除操作或编程操作。
因为半导体存储器装置100在第二模式下操作，所以如参照图7至图9所述，控制器200可以生成对应于从主机接收的操作请求的操作命令，并且将所生成的操作命令传输到半导体存储器装置100，从而暂停半导体存储器装置100当前正在执行的操作，并且优先执行新的操作(图9中所示的S270)。因此，在步骤S430中，半导体存储器装置100可以从控制器200接收第二命令。第二命令可以是在图9所示的步骤S270中描述的操作命令。
在步骤S440中，半导体存储器装置100确定第一操作是否已经完成。作为步骤S440的确定结果，当第一操作未完成时(S440)(否)，半导体存储器装置100暂停第一操作的执行(S450)。随后，半导体存储器装置100执行对应于在步骤S430中接收的第二命令的第二操作(S460)。在一个示例中，第二命令可以是读取命令，并且第二操作可以是读取操作。
当第二操作完成时，半导体存储器装置100恢复已经被暂停的第一操作的执行(S470)。
作为步骤S440的确定结果，当第一操作完成时(S440)(是)，半导体存储器装置100处于就绪状态，并且因此，半导体存储器装置100执行对应于第二命令的第二操作(S480)。
对于根据本公开的实施方式的半导体存储器装置100，在因为半导体存储器装置100正在执行第一操作而使半导体存储器装置100处于忙碌状态的情况下，当半导体存储器装置100从控制器接收到用于执行第二操作的命令时，半导体存储器装置100暂停当前正在执行的第一操作并且执行第二操作。随后，当第二操作的执行完成时，半导体存储器装置100恢复第一操作。也就是说，可以在不使用操作暂停命令和操作恢复命令的情况下，执行半导体存储器装置100的第一操作的暂停、半导体存储器装置100的第二操作的执行和半导体存储器装置100的第一操作的恢复。因此，可以提高半导体存储器装置和具有该半导体存储器装置的存储器系统的操作速度。
图13是示出半导体存储器装置100在第一模式下的操作的时序图。
参照图13，顺序示出了通过数据输入/输出线路DQ[7:0]输入/输出的命令和数据、半导体存储器装置100的操作以及就绪-忙碌信号RB#的状态。半导体存储器装置100在开始时具有就绪状态。在时间t1，擦除命令CMDERS通过数据输入/输出线路DQ[7:0]从控制器200输入到半导体存储器装置100。因此，半导体存储器装置100从时间t1开始擦除操作，并且就绪-忙碌信号RB#的状态变为忙碌状态。
随后，假设在时间t2控制器200从主机接收到读取请求的情况。半导体存储器装置100的操作模式被设置为第一模式，并且半导体存储器装置100在时间t2处于忙碌状态。因此，根据图9所示的步骤S240，控制器生成操作暂停命令CMDSSP，并且将所生成的操作暂停命令CMDSSP传输到半导体存储器装置100。半导体存储器装置100响应于接收到的操作暂停命令CMDSSP而暂停擦除操作。当擦除操作被暂停时，在t2至t3的时段期间，电压发生器122中的电压泵浦可以放电，并且联接到存储器单元阵列110的字线和位线可以放电。当上述操作完成时，在时间t3，半导体存储器装置100的状态改变为就绪状态。因此，在时间t3，就绪-忙碌信号RB#的状态改变为就绪状态。
根据图9所示的步骤S250，在时间t4，控制器200生成读取命令CMDRD，并且通过数据输入/输出线路DQ[7:0]将所生成的读取命令CMDRD传输到半导体存储器装置100。半导体存储器装置100响应于接收到的读取命令CMDRD而执行读取操作。可以在读取时间tR期间执行读取操作。当读取操作完成时，在时间t5，半导体存储器装置100的状态改变为就绪状态。因此，就绪-忙碌信号RB#的状态在时间t5改变为就绪状态。读取数据可以被存储在图2所示的高速缓存缓冲器124中。在时间t5开始存储在高速缓存缓冲器124中的数据的输出操作Dout。因此，在t5至t6的时段期间，读取数据DATARD通过数据输入/输出线路DQ[7:0]输出到控制器200。
根据图9所示的步骤S260，在时间t7，控制器200生成操作恢复命令CMDRSM，并且通过数据输入/输出线路DQ[7:0]将所生成的操作恢复命令CMDRSM传输到半导体存储器装置100。响应于接收到的操作恢复命令CMDRSM，半导体存储器装置100恢复已经被暂停的擦除操作。在时间t8，当擦除操作完成时，半导体存储器装置100的状态改变为就绪状态。因此，在时间t8，就绪-忙碌信号RB#的状态改变为就绪状态。
图14是示出半导体存储器装置100在第二模式下的操作的时序图。
参照图14，类似于图13，顺序示出了通过数据输入/输出线路DQ[7:0]输入/输出的命令和数据、半导体存储器装置100的操作以及就绪-忙碌信号RB#的状态。半导体存储器装置100在开始时具有就绪状态。在时间t11，擦除命令CMDERS通过数据输入/输出线路DQ[7:0]从控制器200输入到半导体存储器装置100。因此，半导体存储器装置100从时间t11开始擦除操作，并且就绪-忙碌信号RB#的状态改变为忙碌状态。
随后，假设在时间t12控制器200从主机接收到读取请求的情况。半导体存储器装置100的操作模式被设置为第二模式，并且半导体存储器装置100在时间t12处于忙碌状态。因此，根据图9所示的步骤S270，控制器200生成对应于读取请求的读取命令CMDRD，并且通过数据输入/输出线路DQ[7:0]将所生成的读取命令CMDRD传输到半导体存储器装置100。根据图12所示的步骤S450，半导体存储器装置100响应于接收到的读取命令CMDRD而暂停擦除操作。当擦除操作被暂停时，在t12至t13的时段期间，电压发生器122中的电压泵浦可以放电，并且联接到存储器单元阵列110的字线和位线可以放电。当上述操作完成时，在时间t13，半导体存储器装置100执行对应于接收到的读取命令CMDRD的读取操作。可以在读取时间tR期间执行读取操作。当读取操作完成时，读数据可以被存储在图2所示的高速缓存缓冲器124中。在时间t4，开始存储在高速缓存缓冲器124中的数据的输出操作Dout。因此，在t14至t15的时段期间，通过数据输入/输出线路DQ[7:0]读取的数据DATARD被输出到控制器200。
与此同时，在时间t14，半导体存储器装置100可以恢复已经被暂停的擦除操作。因为擦除操作不需要高速缓存缓冲器124，所以恢复的擦除操作和数据从高速缓存缓冲器124的输出操作Dout可以在彼此重叠的情况下执行。在时间t16，当擦除操作完成时，半导体存储器装置100的状态改变为就绪状态。因此，在时间t16，就绪-忙碌信号RB#的状态改变为就绪状态。
一起参照图13和图14，因为当半导体存储器装置在第一模式下操作时使用操作暂停命令和操作恢复命令，所以整个操作期间存在半导体存储器装置具有就绪状态的t3至t4的时段和t5至t6的时段。另一方面，当半导体存储器装置在第二模式下操作时，仅使用读取命令来顺序地执行擦除操作的暂停、读取操作的执行和擦除操作的恢复，而不使用操作暂停命令和操作恢复命令。因此，在整个操作期间，不存在半导体存储器装置具有就绪状态的时段。
因此，当半导体存储器装置在第二模式下操作时，与半导体存储器装置在第一模式下操作时相比，可以提高半导体存储器装置和具有该半导体存储器装置的存储器系统的操作速度。另一方面，当半导体存储器装置在第一模式下操作时，与半导体存储器装置在第二模式下操作时相比，可以稳定地操作半导体存储器装置和具有该半导体存储器装置的存储器系统。
图15是示出包括图2所示的半导体存储器装置的存储器系统1000的框图。
参照图15，存储器系统1000包括半导体存储器装置1300和控制器1200。
半导体存储器装置1300可以与参照图2描述的半导体存储器装置100相同地配置和操作。在下文中，将省略重复的描述。
控制器1200联接到主机Host和半导体存储器装置1300。控制器1200响应于来自主机Host的请求而访问半导体存储器装置1300。例如，控制器1200控制半导体存储器装置1300的读取操作、编程操作、擦除操作和后台操作。控制器1200提供半导体存储器装置1300和主机Host之间的接口。控制器1200驱动用于控制半导体存储器装置1300的固件。
控制器1200包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和纠错块1250。
RAM 1210用作处理单元1220的工作存储器、半导体存储器装置1300和主机Host之间的高速缓存存储器以及半导体存储器装置1300和主机Host之间的缓冲器存储器中的任何一个。
处理单元1220控制控制器1200的整体操作。处理单元1220控制半导体存储器装置1300的读取操作、编程操作、擦除操作和后台操作。处理单元1220驱动用于控制半导体存储器装置1300的固件。处理单元1220可以执行闪存转换层(FTL)的功能。处理单元1220可以通过FTL将由主机Host提供的逻辑块地址(LBA)转换成物理块地址(PBA)。FTL可以使用映射表接收待转换成PBA的LBA。根据映射单元存在几种FTL的地址映射方法。代表性的地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理单元1220对从主机Host接收的数据进行随机化。例如，处理单元1220可以通过使用随机化种子来对从主机Host接收的数据进行随机化。随机化的数据被提供作为待存储到半导体存储器装置1300的数据，以被编程在存储器单元阵列中。
处理单元1220在读取操作中对从半导体存储器装置1300接收的数据进行去随机化。例如，处理单元1220可以通过使用去随机化种子来对从半导体存储器装置1300接收的数据进行去随机化。去随机化的数据可以被输出到主机Host。
在一个实施方式中，处理单元1220可以通过驱动软件或固件来执行随机化和去随机化。
主机接口1230包括用于在主机Host和控制器1200之间交换数据的协议。在一个实施方式中，控制器1200通过各种接口协议中的至少一种与主机Host进行通信，所述接口协议例如是通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子装置(IDE)协议和私有协议。
存储器接口1240与半导体存储器装置1300进行接口连接。例如，存储器接口1240可以包括NAND接口或NOR接口。
纠错块1250通过使用纠错码(ECC)来检测和纠正从半导体存储器装置1300接收的数据的错误。纠错块1250可以使用ECC来纠正读取的页数据的错误。纠错块1250可以使用编码调制来纠正错误，所述编码调制包括低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH)码、turbo码、里德-所罗门码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)、汉明码等。
在读取操作中，纠错块1250可以纠正读取的页数据的错误。当读取的页数据中包括数量超过可纠错位数(error correctable bit number)的错误位时，解码可能失败。当读取的页数据中包括数量等于或小于可纠错位数的错误位时，解码可能成功。解码成功表示对应的读取命令已经通过。解码失败表示对应的命令已经失败。当解码成功时，控制器1200向主机Host输出其错误已经得到纠正的页数据。
控制器1200和半导体存储器装置1300可以被集成到一个半导体装置中。在一个实施方式中，控制器1200和半导体存储器装置1300可以被集成到一个半导体装置中以构成存储卡。例如，控制器1200和半导体存储器装置1300可以被集成到一个半导体装置中以构成例如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存存储(UFS)的存储卡。
控制器1200和半导体存储器装置1300可以被集成到一个半导体装置中以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括被配置成在半导体存储器中存储数据的存储装置。如果存储器系统1000用作半导体驱动器SSD，则联接到存储器系统1000的主机Host的操作速度能够显著提高。
作为另一示例，存储器系统1000可以被设置为电子装置的各种组件中的一种，该电子装置例如为计算机、超移动PC(UMPC)、工作站、网络图书、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制台、导航系统、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程信息处理网络的各种电子装置中的一种、RFID装置或构成计算系统的各种组件中的一种。
在一个实施方式中，半导体存储器装置1300或存储器系统1000可以以各种形式封装。例如，半导体存储器装置1300或存储器系统1000可以以诸如堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle管芯封装(die in Waffle pack)、晶片式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)的方式封装。
图16是示出图15所示的存储器系统的应用示例2000的框图。
参照图16，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。多个半导体存储器芯片被分成多个组。
在图16中，示出了多个组通过第一信道CH1至第k信道CHk与控制器2200通信的情况。每个半导体存储器芯片可以与参照图15描述的半导体存储器装置1300相同地配置和操作。
每个组被配置成通过一个公共信道与控制器2200通信。控制器2200与参照图15描述的控制器1200相同地配置。控制器2200通过多个信道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。
在图16中，描述了多个半导体存储器芯片联接到一个信道的情况。然而，应当理解，可以改变存储器系统2000，使得一个半导体存储器芯片联接到一个信道。
图17是示出包括参照图16描述的存储器系统2000的计算系统3000的框图。
参照图17，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理单元3100处理的数据存储在存储器系统2000中。
在图17中，示出了半导体存储器装置2100通过控制器2200联接到系统总线3500的情况。然而，半导体存储器装置2100可以直接联接到系统总线3500。控制器2200的功能可以由中央处理单元3100和RAM 3200执行。
在图17中，示出了设置参照图16描述的存储器系统2000的情况。然而，存储器系统2000可以由参照图15描述的存储器系统1000代替。在一个实施方式中，计算系统3000可以包括参照图15和图16描述的存储器系统1000和2000。
根据本公开的实施方式，半导体存储器装置、控制器以及该半导体存储器装置和该控制器的操作方法可以提供提高的操作速度。
尽管已经参照本公开的某些实施方式例示和描述了本公开，但本领域技术人员应当理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，本公开的范围不应限于上述实施方式，而是应不仅由所附权利要求确定，而且还由其等同物确定。
在上述实施方式中，可以选择性执行所有步骤，并且可以省略一些步骤。在每个实施方式中，并不必须按照描述的顺序来执行这些步骤，并且可以重新排列这些步骤。本说明书和附图中公开的实施方式仅仅是帮助理解本公开的示例，并且本公开不限于此。也就是说，对于本领域的技术人员来说，显然可以基于本公开的技术范围进行各种变型。
同时，已经在附图和说明书中描述了本公开的实施方式。尽管这里使用了特定术语，但是这些术语仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内可以进行许多变化。对于本领域技术人员来说，除了本文公开的实施方式之外，显然可以基于本公开的技术范围进行各种变型。
相关申请的交叉引用
本申请要求2019年12月19日提交的韩国专利申请No.10-2019-0171248的优先权，其全部公开内容通过引用并入本文。

Claims (17)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元；
外围电路，所述外围电路被配置成对所述存储器单元阵列执行对应于第一命令的第一操作；以及
控制逻辑，所述控制逻辑被配置成控制由所述外围电路执行的所述第一操作，
其中，所述控制逻辑被配置成响应于在所述第一操作正在执行时接收到的第二命令而控制所述外围电路暂停所述第一操作的执行并且执行对应于所述第二命令的第二操作。
2.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑包括：
命令接收器，所述命令接收器被配置成接收所述第一命令和所述第二命令；
操作状态确定器，所述操作状态确定器被配置成生成表示所述半导体存储器装置的操作状态的状态信息；
状态寄存器，所述状态寄存器被配置成基于所述状态信息而生成就绪-忙碌信号；以及
控制信号发生器，所述控制信号发生器被配置成基于所述状态信息以及所述第一命令和所述第二命令而生成用于控制所述外围电路的控制信号。
3.根据权利要求2所述的半导体存储器装置，其中，所述控制逻辑被配置成当所述第二操作完成时控制所述外围电路恢复所述第一操作的执行。
4.根据权利要求3所述的半导体存储器装置，其中，所述控制信号发生器包括：
第一操作控制器，所述第一操作控制器被配置成生成用于执行所述第一操作的控制信号；
操作暂停控制器，所述操作暂停控制器被配置成生成用于暂停所述第一操作的执行的控制信号；
第二操作控制器，所述第二操作控制器被配置成生成用于执行所述第二操作的控制信号；以及
操作恢复控制器，所述操作恢复控制器被配置成生成用于恢复所述第一操作的执行的控制信号。
5.根据权利要求4所述的半导体存储器装置，其中，当所述状态信息表示忙碌状态并且所述第二命令是读取命令时，
所述操作暂停控制器被配置成生成用于控制所述外围电路暂停所述第一操作的执行的第一控制信号，并且
所述第二操作控制器被配置成生成用于控制所述外围电路执行读取操作的第二控制信号。
6.根据权利要求5所述的半导体存储器装置，其中，当所述状态信息表示所述第二操作已经完成时，
所述操作恢复控制器被配置成生成用于控制所述外围电路恢复所述第一操作的执行的第三控制信号。
7.根据权利要求6所述的半导体存储器装置，其中，在所述第一操作的执行被暂停时，在所述第二操作执行时，以及在所述第一操作恢复时，所述就绪-忙碌信号表示忙碌状态。
8.根据权利要求7所述的半导体存储器装置，其中，所述第一操作是编程操作和擦除操作中的任何一种。
9.根据权利要求1所述的半导体存储器装置，其中，响应于在所述第一操作完成之后在就绪状态下接收到的第三命令，
所述控制逻辑被配置成控制所述外围电路执行对应于所述第三命令的第三操作。
10.根据权利要求1所述的半导体存储器装置，其中，响应于在所述第一操作正在执行时接收到的操作暂停命令，
所述控制逻辑被配置成控制所述外围电路暂停所述第一操作的执行。
11.根据权利要求10所述的半导体存储器装置，其中，响应于在所述第一操作的执行被暂停的状态下接收到的第三命令，
所述控制逻辑被配置成控制所述外围电路执行对应于所述第三命令的第三操作。
12.根据权利要求11所述的半导体存储器装置，其中，响应于在所述第三操作的执行完成的状态下接收到的操作恢复命令，
所述控制逻辑被配置成控制所述外围电路恢复所述第一操作。
13.一种控制半导体存储器装置的操作的控制器，该控制器包括：
主机请求接收器，所述主机请求接收器被配置成从主机接收操作请求；
操作模式确定器，所述操作模式确定器被配置成存储所述半导体存储器装置的操作模式信息；
就绪-忙碌信号接收器，所述就绪-忙碌信号接收器被配置成从所述半导体存储器装置接收就绪-忙碌信号；以及
命令发生器，所述命令发生器被配置成生成对应于所述操作请求的操作命令，
其中，当所述就绪-忙碌信号处于忙碌状态时，所述命令发生器被配置成基于所述操作模式信息而生成所述操作命令。
14.根据权利要求13所述的控制器，其中，当所述操作模式信息表示第一模式时，
所述命令发生器被配置成响应于忙碌状态的所述就绪-忙碌信号而生成操作暂停命令，并且将所生成的所述操作暂停命令传输到所述半导体存储器装置。
15.根据权利要求14所述的控制器，其中，所述命令发生器被配置成在所述命令发生器将所述操作暂停命令传输到所述半导体存储器装置之后，响应于就绪状态的所述就绪-忙碌信号而将所述操作命令传输到所述半导体存储器装置。
16.根据权利要求15所述的控制器，其中，所述命令发生器被配置成在所述命令发生器将所述操作命令传输到所述半导体存储器装置之后，响应于就绪状态的所述就绪-忙碌信号而将操作恢复命令传输到所述半导体存储器装置。
17.根据权利要求13所述的控制器，其中，当所述操作模式表示第二模式时，
所述命令发生器被配置成响应于忙碌状态的所述就绪-忙碌信号而生成所述操作命令，并且将所生成的所述操作命令传输到所述半导体存储器装置。
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