CN112017699A - 包括半导体存储器装置和控制器的存储器系统及操作控制器的方法 - Google Patents

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Abstract

包括半导体存储器装置和控制器的存储器系统及操作控制器的方法。一种操作控制半导体存储器装置的操作的控制器的方法包括：控制半导体存储器装置以对被选存储器块执行操作；确定操作是否成功；以及基于操作是否成功，通过改变施加到被选存储器块中所包括的选择晶体管的操作电压来补偿选择晶体管的阈值电压分布的变化。

Description

包括半导体存储器装置和控制器的存储器系统及操作控制器 的方法
技术领域
本公开涉及一种电子装置，更具体地，涉及一种包括半导体存储器装置和控制器的存储器系统以及操作该控制器的方法。
背景技术
半导体存储器装置可以以串水平地布置在半导体基板上的二维结构、或者以串垂直地层叠在半导体基板上的三维结构形成。三维半导体存储器装置是为了解决二维半导体存储器装置的集成度限制而设计的存储器装置，并且可以包括在半导体基板上垂直层叠的多个存储器单元。
控制器可以控制半导体存储器装置的所有操作。存储器系统可以包括控制器和半导体存储器装置。
发明内容
根据本公开的实施方式，一种操作控制半导体存储器装置的操作的控制器的方法，该方法包括：控制半导体存储器装置以对被选存储器块执行操作；确定操作是否成功；以及基于操作是否成功，通过改变施加到被选存储器块中所包括的选择晶体管的操作电压来补偿选择晶体管的阈值电压分布的变化。
根据本公开的另一实施方式，一种存储器系统包括：包括多个存储器块的半导体存储器装置；以及被配置为控制半导体存储器装置的操作的控制器。多个存储器块分别包括连接到多条字线的多个存储器单元和连接到选择线的多个选择晶体管，并且控制器控制半导体存储器装置，以对多个存储器块当中的被选存储器块执行操作，并且在操作已经失败时控制半导体存储器装置以通过改变被选存储器块中所包括的选择晶体管的操作电压来补偿选择晶体管的阈值电压分布的变化。
附图说明
图1是例示半导体存储器装置的框图。
图2是例示图1的存储器单元阵列的实施方式的图。
图3是例示图2的存储器块BLK1至BLKz中的任何一个存储器块BLK1的实施方式的电路图。
图4是例示图2的存储器块BLK1至BLKz中的任何一个BLK1的另一实施方式BLK1'的电路图。
图5是例示存储器单元阵列中所包括的存储器块的配置的一部分的电路图。
图6是例示漏极选择晶体管的阈值电压分布的图。
图7是用于描述根据漏极选择晶体管的阈值电压分布变化的效果的图。
图8A和图8B是用于描述根据漏极选择晶体管的阈值电压分布变化的故障的图。
图9是例示根据本公开的实施方式的操作控制器的方法的流程图。
图10是例示图9的步骤S150的流程图。
图11A是用于描述根据图10的补偿选择晶体管的导通电压的方法的图。
图11B是用于描述补偿选择晶体管的截止电压的方法的图。
图12是例示图9的步骤S170的流程图。
图13是例示包括图1的半导体存储器装置的存储器系统的框图。
图14是例示图13的存储器系统的应用示例的框图。
图15是例示包括参照图14描述的存储器系统的计算系统的框图。
具体实施方式
将通过下面与附图一起描述的实施方式来描述本公开的优点和特征以及实现优点和特征的方法。然而，本公开不限于本文描述的实施方式，而是可以以其它形式实施。提供本实施方式以向本公开所属领域的普通技术人员描述本公开的技术精神，使得本领域技术人员可以容易地实现本公开的技术精神。
在整个说明书中，在一部分“连接”到另一部分的情况下，该情况不仅包括该部分“直接连接”到另一部分的情况，而且还包括该部分“间接连接”到另一部分且另一元件插置于它们之间的情况。在整个说明书中，在其中一部分包括组件的情况下，除非另有说明，否则该情况意味着该部分可以包括其它组件而不排除其它元件。
在下文中，将参照附图描述本公开的优选实施方式。此时，应注意，在附图中相同的组件尽可能用相同的附图标记表示。另外，将省略可能使本公开的主旨模糊的公知功能和配置的详细描述。
本公开的实施方式提供一种操作控制器的方法，该方法可以能够提高操作稳定性。
本公开的另一实施方式可以提供一种能够提高操作稳定性的存储器系统。
图1是例示半导体存储器装置的框图。
参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压发生器150。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过字线WL连接到地址解码器120。多个存储器块BLK1至BLKz通过位线BL1至BLm连接到读写电路130。多个存储器块BLK1至BLKz中的每个包括多个存储器单元。作为实施方式，多个存储器单元是非易失性存储器单元，并且可以由具有垂直沟道结构的非易失性存储器单元来配置。存储器单元阵列110可以被配置为二维结构的存储器单元阵列。根据实施方式，存储器单元阵列110可以被配置为具有三维结构的存储器单元阵列。此外，存储器单元阵列中所包括的多个存储器单元中的每个可以存储至少一位数据。在实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储一位数据的单级单元(SLC)。在另一实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储两位数据的多级单元(MLC)。在又一实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储三位数据的三级单元。在再一实施方式中，存储器单元阵列110中所包括的多个存储器单元中的每个可以是存储四位数据的四级单元。根据实施方式，存储器单元阵列110可以包括各自存储五位或更多位的数据的多个存储器单元。
地址解码器120、读写电路130、控制逻辑140和电压发生器150作为驱动存储器单元阵列110的外围电路操作。地址解码器120通过字线WL连接到存储器单元阵列110。地址解码器120被配置为响应于控制逻辑140的控制而操作。地址解码器120通过半导体存储器装置100内部的输入/输出缓冲器(未示出)接收地址。
地址解码器120被配置为解码接收到的地址中的块地址。地址解码器120根据已解码的块地址选择至少一个存储器块。另外，地址读取器120在读取操作期间在读取电压施加操作时将电压发生器150中生成的读取电压Vread施加至被选存储器块的被选字线，并且将通过电压Vpass施加至其余未选字线。另外，在编程验证操作期间，地址解码器120将电压发生器150中生成的验证电压施加到被选存储器块的被选字线，将通过电压Vpass施加到其余未选字线。
地址解码器120被配置为解码接收到的地址的列地址。地址解码器120将已解码的列地址发送给读写电路130。
以页为单位执行半导体存储器装置100的读取操作和编程操作。在请求读取操作和编程操作时接收到的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址选择一个存储器块和一条字线。列地址由地址解码器120解码，并且提供给读写电路130。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读写电路130包括多个页缓冲器PB1至PBm。读写电路130可以在存储器单元阵列110的读取操作期间作为“读取电路”操作，并且可以在存储器单元阵列110的写入操作期间作为“写入电路”操作。多个页缓冲器PB1至PBm通过位线BL1至BLm连接到存储器单元阵列110。在读取操作和编程验证操作期间，为了感测存储器单元的阈值电压，多个页缓冲器PB1至PBm在向连接到存储器单元的位线持续地提供感测电流的同时通过感测节点根据相应存储器单元的编程状态，来感测流过的电流量的变化，并且锁存所感测到的变化作为感测数据。读写电路130响应于从控制逻辑140输出的页缓冲器控制信号而操作。
在读取操作期间，读写电路130感测存储器单元的数据，临时存储所读取的数据，并将数据DATA输出至半导体存储器装置100的输入/输出缓冲器(未示出)。作为实施方式的示例，读写电路130除了页缓冲器(或页寄存器)之外还可以包括列选择电路等。
控制逻辑140连接到地址解码器120、读写电路130以及电压发生器150。控制逻辑140通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140被配置为响应于控制信号CTRL来控制半导体存储器装置100的所有操作。另外，控制逻辑140还输出用于调整多个页缓冲器PB1至PBm的感测节点预充电电位电平的控制信号。控制逻辑140可以控制读写电路130以执行存储器单元阵列110的读取操作。控制逻辑140可以实现为硬件、软件、或者硬件和软件的组合。例如，控制逻辑140可以是根据算法进行操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
此外，在编程操作期间，控制逻辑140控制外围电路以执行用于存储LSB数据的LSB编程循环和用于存储MSB数据的MSB编程循环。根据MSB编程循环的执行，连接到被选字线的存储器单元的阈值电压可以被划分为擦除状态以及第一编程状态至第三编程状态。另外，在MSB编程循环的执行期间，在执行第一编程状态至第三编程状态的至少一个验证操作之后，控制逻辑140可以控制外围电路以编程指示根据编程操作所编程的数据是MSB数据的标志数据。
作为示例，在执行针对第一编程状态的验证操作之后，控制逻辑可以控制外围电路以编程标志数据。另选地，在另一示例中，在执行针对第三编程状态的验证操作之后，控制逻辑可以控制外围电路以编程标志数据。
电压发生器150响应于从控制逻辑140输出的控制信号而生成读取操作的读取电压Vread和通过电压Vpass。为了生成具有各种电压电平的多个电压，电压发生器150包括接收内部电源电压的多个泵送电容器，并且响应于控制逻辑140的控制，通过选择性地激活多个泵送电容器来生成多个电压。
图2是例示图1的存储器单元阵列的实施方式的图。
参照图2，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维结构。每个存储器块包括层叠在基板上的多个存储器单元。这样的多个存储器单元沿着+X方向、+Y方向和+Z方向布置。参照图3和图4描述每个存储器块的结构。
图3是例示图2的存储器块BLK1至BLKz中的任何一个存储器块BLK1的实施方式的电路图。
参照图3，第一存储器块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在第一存储器块BLK1中，m个单元串沿行方向(即，+X方向)布置。沿行方向布置的m个单元串分别连接到第一位线BL1至第m位线BLm。q(q是自然数)个单元串沿列方向(即，+Y方向)布置。在图3中，为了便于描述，仅示出了沿列方向布置的两个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每个形成为“U”形状。多个单元串CS11至CS1m和CS21至CS2m中的每个包括层叠在存储器块BLK1下方的基板(未示出)上的管式晶体管PT、存储器单元MC1至MCn、源极选择晶体管SST和漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以具有相似的结构。例如，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括连接至相应行线的沟道层、隧道绝缘膜、电荷储存膜和阻挡绝缘膜。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCp之间。源极选择晶体管SST的栅极共同连接至源极选择线SSL。
每个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn被划分为第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT连接。第一存储器单元MC1至第p存储器单元MCp沿与+Z方向相反的方向顺序布置，并且串联连接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn沿+Z方向顺序层叠，并串联连接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接至第一字线WL1至第n字线WLn。
每个单元串的管式晶体管PT的栅极连接至管线PL。
每个单元串的漏极选择晶体管DST连接在相应位线与存储器单元MCp+1至MCn之间。第一行的单元串CS11至CS1m的漏极选择晶体管DST连接至第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管DST连接至第二漏极选择线DSL2。
布置在同一行(+X方向)中的单元串(例如，CS11至CS1m)通过相应漏极选择晶体管连接至同一漏极选择线(例如，DSL1)。布置在不同行中的单元串(例如，CS11和CS21)连接到不同的漏极选择线DSL1和DSL2。
共同连接到一条位线的单元串构成一列。例如，共同连接到第一位线BL1的单元串CS11和CS21对应于第一列。类似地，共同连接到第m位线BLm的单元串CS1m和CS2m可以对应于第m列。根据图3，存储器块BLK1包括m列，并且每列包括两个单元串。
另外，连接到一条漏极选择线的单元串构成一行。例如，连接到第一漏极选择线DSL1的单元串CS11至CS1m对应于第一行，并且连接到第二漏极选择线DSL2的单元串CS21至CS1m对应于第二行。根据图3，存储器块BLK1包括两行，并且每行包括m个单元串。
图4是例示图2的存储器块BLK1至BLKz中的任何一个BLK1的另一实施方式BLK1'的电路图。
参照图4，第一存储器块BLK1'包括多个单元串CS11'至CS1m'和CS21'至CS2m'。在第一存储器块BLK1'中，m个单元串沿行方向(即，+X方向)布置。沿行方向布置的m个单元串分别连接到第一位线BL1至第m位线BLm。q(q是自然数)个单元串沿列方向(即，+Y方向)布置。在图4中，为了便于描述，仅示出了沿列方向排列的两个单元串。
多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个沿+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个包括层叠在存储器块BLK1'下方的基板(未示出)上的源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及漏极选择晶体管DST。
每个单元串的源极选择晶体管SST共同连接到公共源极线CSL。每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCn之间。每个单元串的源极选择晶体管SST的栅极连接到源极选择线SSL。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。相同高度的存储器单元连接到同一字线。第一存储器单元MC1至第n存储器单元MCn分别连接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST连接在相应位线与存储器单元MC1至MCn之间。布置在同一行(+X方向)中的单元串的漏极选择晶体管连接到同一漏极选择线。第一行的单元串CS11'至CS1m'的漏极选择晶体管DST连接至第一漏极选择线DSL1。第二行的单元串CS21'至CS2m'的漏极选择晶体管DST连接至第二漏极选择线DSL2。
共同连接到一条位线的单元串构成一列。例如，共同连接到第一位线BL1的单元串CS11'和CS21'对应于第一列。类似地，共同连接到第m位线BLm的单元串CS1m'和CS2m'可以对应于第m列。根据图4，存储器块BLK1'包括m列，并且每列包括两个单元串。
另外，连接到一条漏极选择线的单元串构成一行。例如，连接到第一漏极选择线DSL1的单元串CS11'至CS1m'对应于第一行，并且连接到第二漏极选择线DSL2的单元串CS21'至CS2m'对应于第二行。根据图4，存储器块BLK1'包括两行，并且每行包括m个单元串。
结果，图4的存储器块BLK1'除了从每个单元串中排除了管式选择晶体管PT之外，具有类似于图3的存储器块BLK1的等效电路。
在图4中，沿行方向布置的第一单元串CS11'至第m单元串CS1m'或第一单元串CS21'至第m单元串CS2m'分别连接至第一位线BL1至第m位线BLm。作为另一实施方式，可以提供偶数位线和奇数位线代替第一位线BL1至第m位线BLm。另外，可以理解，沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的偶数单元串分别连接到偶数位线，并且沿行方向布置的单元串CS11'至CS1m'或CS21'至CS2m'当中的奇数单元串分别连接至奇数位线。
图5是例示存储器单元阵列中所包括的存储器块的配置中的一部分的电路图。
参照图5，存储器块可以连接到漏极选择线DSL、第一字线WL1和第n字线WLn以及源极选择线SSL。漏极选择线连接到漏极选择晶体管DST1至DSTm。第一字线至第n字线分别连接到相应存储器单元MC11至MCm1、MC12至MCm2、…以及MC1至MCmn。源极选择线连接至源极选择晶体管SST1至SSTm。漏极选择晶体管DST1至DSTm分别连接至相应位线BL1至BLm，并且源极选择晶体管SST1至SSTm连接至公共源极线CSL。
连接到一条字线的存储器单元配置为一个页。例如，连接到第一字线WL1的存储器单元MC11至MCm1可以构成一个页。此外，连接到一条位线的存储器单元和选择晶体管构成一个串。例如，连接到第一位线BL1的漏极选择晶体管DST1、存储器单元MC11至MC1n以及源极选择晶体管SST1可以构成一个串。漏极选择晶体管DST1至DSTm和源极选择晶体管SST1至SSTm可以实现为单元型的晶体管，该单元型晶体管包括与存储器单元MC11至MCm1、MC12至MCm2、…、以及MC1n至MCmn等同的电荷储存层。
图6是例示漏极选择晶体管的阈值电压分布的图。参照图6，示出了存储器块BLK1中的漏极选择晶体管的阈值电压Vth的分布P0。当向漏极选择晶体管的栅电极施加截止电压Voff时，由于截止电压Voff小于漏极选择晶体管的阈值电压，因此漏极选择晶体管截止。另外，当向漏极选择晶体管的栅电极施加导通电压Von时，由于导通电压Von大于漏极选择晶体管的阈值电压，因此漏极选择晶体管截止。尽管图6中示出了漏极选择晶体管的阈值电压分布，但是，也可以类似地示出源极选择晶体管的阈值电压分布。
图7是用于描述根据漏极选择晶体管的阈值电压分布变化的影响的图。参照图7，示出了阈值电压分布随着重复使用漏极选择晶体管而从分布P0变为分布P1的情况。随着漏极选择晶体管的阈值电压变为分布P1，产生了即使在施加截止电压Voff时也保持导通状态的漏极选择晶体管。另外，随着漏极选择晶体管的阈值电压变为分布P1，产生了即使施加导通电压Von也保持截止状态的漏极选择晶体管。漏极选择晶体管的这种故障导致在相应单元串中存储数据，从单元串读取数据，或擦除数据的操作中的错误。尽管图7中示出了漏极选择晶体管的阈值电压分布的变化，但是也可以类似地示出源极选择晶体管的阈值电压分布的变化。
图8A和图8B是用于描述根据漏极选择晶体管的阈值电压分布变化的故障的图。
参照图8A，当将导通电压Von施加到分布P1的漏极选择晶体管时，阈值电压大于导通电压Von的漏极选择晶体管A不导通。因此，阈值电压大于导通电压Von的漏极选择晶体管A被错误地操作。
参照图8B，当将截止电压Voff施加到分布P1的漏极选择晶体管时，阈值电压小于截止电压Voff的漏极选择晶体管B不截止。因此，阈值电压小于截止电压Voff的漏极选择晶体管B被错误地操作。
依据根据本公开的实施方式的控制器和操作该控制器的方法，当被选存储器块的操作执行失败时，控制半导体存储器装置以执行选择晶体管的操作电压补偿操作，并且基于补偿后的操作电压执行第一失败操作。因此，可以提高半导体存储器装置的操作可靠性。
图9是例示根据本公开的实施方式的操作控制器(即，图13的1100或图14和图15的2200)的方法的流程图。
参照图9，根据本公开的实施方式的操作控制器的方法包括：对被选存储器块执行操作(S110)；确定针对被选存储器块的操作是否成功(S130)；以及当操作失败时，对被选存储器块的选择晶体管执行电压补偿操作(S150)。此外，在实施方式中，根据本公开的实施方式的操作控制器的方法可以包括基于补偿后的操作电压来执行操作(S170)。
在步骤S110中，控制器可以通过发送特定命令来控制半导体存储器装置100，以对被选存储器块执行特定操作。例如，控制器可以通过向半导体存储器装置100传送读取命令、编程命令和擦除命令中的任何之一，控制半导体存储器装置100以执行可以包括读取操作、编程操作和擦除操作中的任何之一的操作。
在步骤S130中，确定步骤S110的操作是否成功。当步骤S110的操作是读取操作时，控制器可以分析从半导体存储器装置100接收的读取数据，以确定读取操作是否成功。例如，控制器可以通过对接收到的读取数据执行纠错操作来确定读取操作是否成功。当步骤S110的操作是编程操作或擦除操作时，控制器可以从半导体存储器装置100接收指示编程操作或擦除操作是否成功的信号。在实施方式中，如果已成功对接收到的读取数据执行了纠错操作，则控制器可以确定出读取操作未成功。在实施方式中，如果对接收到的读取数据的纠错操作已经失败，则控制器可以确定出读取操作成功。在实施方式中，控制器可以在接收到具有关于编程操作或擦除操作是成功还是失败的信息的信号之后，确定半导体存储器装置100内的编程操作或擦除操作是否成功。
当成功地执行了步骤S110的操作时(S130：是)，该操作结束，而不执行选择晶体管的操作电压补偿操作。当步骤S110的操作不成功时(S130：否)，执行补偿被选存储器块中所包括的选择晶体管的操作电压的操作(S150)。稍后将参照图10、图11A和图11B描述步骤S150的配置。
根据实施方式，在步骤S150之后，可以基于选择晶体管的补偿后的操作电压再次执行步骤S110的操作(步骤S170)。例如，当步骤S110的操作是读取操作时，可以在步骤S170中基于选择晶体管的补偿后的操作电压再次执行读取操作。
根据选择晶体管的操作电压执行对被选存储器块的操作所需的补偿程度，步骤S170可以执行将被选存储器块作为坏块的处理。稍后将参照图12描述步骤S170的实施方式的示例。
图10是例示图9的步骤S150的流程图。在图10中，示出了图8A中所示的漏极选择晶体管的导通电压Von的示例。此外，图11A是用于描述根据图10的补偿选择晶体管的导通电压的方法的图。在下文中，将参照图10和图11A给出描述。
参照图10，补偿选择晶体管的操作电压的步骤S150包括增加选择晶体管的导通电压(S210)，向选择晶体管施加增加的导通电压以及向字线施加通过电压(S230)，执行位线感测操作(S250)，并基于感测操作结果来确定操作电压的补偿是否成功(S270)。
在步骤S210中，将漏极选择晶体管的导通电压Von增加到导通电压Von'，如图11A所示。可以通过控制器向半导体存储器装置发送设置参数命令，来执行增加漏极选择晶体管的导通电压的操作。设置参数命令可以是用于设置在半导体存储器装置的所有操作中使用的参数的命令。作为示例，设置参数命令包括用于设置半导体存储器装置的操作电压的命令。响应于接收到的设置参数命令，半导体存储器装置100可以将漏极选择晶体管的导通电压Von增加到导通电压Von'。
此后，在步骤S230中，半导体存储器装置100将导通电压Von'施加到漏极选择晶体管，并将通过电压施加到被选存储器块的字线。响应于从控制器发送的特定命令，可以由半导体存储器装置100执行步骤230。施加到字线的通过电压可以是读取通过电压。在步骤S230中，可以将经增加的导通电压Von'施加到被选存储器块的漏极选择晶体管，并且可以将第一导通电压Von施加到被选存储器块的源极选择晶体管。当图9的步骤S130的操作失败是预期由漏极选择晶体管的阈值电压分布劣化引起的时，可以将第一导通电压Von施加到源极选择晶体管。另一方面，当在图9中的步骤S130的操作失败预期是由漏极选择晶体管和源极选择晶体管的阈值电压分布劣化引起的时，可以将经增加的导通电压Von'也施加到源极选择晶体管。
此后，在步骤S250中执行位线感测操作。响应于从控制器传送的特定命令，可以由半导体存储器装置100执行步骤S250。在步骤S250中，由于将通过电压施加到所有字线，因此所有存储器单元将被导通。另一方面，当假设源极选择晶体管的阈值电压分布没有劣化时，所有源极选择晶体管也将导通。因此，作为位线感测的结果，阈值电压小于经增加的导通电压Von'的漏极选择晶体管被导通。连接到导通的漏极选择晶体管的位线处于激活状态，并且电流流过。另一方面，阈值电压大于经增加的导通电压Von'的漏极选择晶体管被截止。连接到被截止的漏极选择晶体管的位线处于非激活状态，并且没有电流流动。当阈值电压分布劣化时，由于存在被截止的漏极选择晶体管，因此在步骤S250中，一些位线将处于非激活，并且将没有电流流过。根据通过各条位线有无电流流过，读取数据可以由读写电路130的页缓冲器生成，并且传送至控制器。例如，有电流流过的位线的数据可以生成为“1”，没有电流流过的位线的数据可以生成为“0”。控制器可以根据接收到的数据中所包括的0的数目来确定补偿是否成功。当接收到的数据中的“0”的数目大时，这意味着阈值电压大于经增加的导通电压Von'的漏极选择晶体管的数目大。因此，在这种情况下，在步骤S270中，控制器确定补偿失败，并再次进入步骤S210。
在步骤S210中，将漏极选择晶体管的导通电压Von'增加到导通电压Von”。此后，重复执行步骤S230、S250和S270，并且电流将不流过一些位线。因此，在步骤S270中确定补偿失败，并且处理再次前进至步骤S210。
在步骤S210中，将漏极选择晶体管的导通电压Von”增加到导通电压Von”'。参照图11A，由于不存在阈值电压大于导通电压Von”'的漏极选择晶体管，因此在步骤S270中确定出补偿成功。因此，步骤S150结束。通过图10所示的步骤，导通电压Von被补偿为具有导通电压Von”'。
图11A示出了当电流流过所有位线时确定补偿成功的示例。然而，根据实施方式，当电流流过位线的数目小于特定阈值时，可以确定补偿成功。
例如，当在图11A所示的导通电压Von”下截止的漏极选择晶体管少于预定阈值时，可以确定补偿成功。如本文中针对参数(诸如，预定阈值或预定参考数等)所使用的词“预定”是指在过程或算法中使用参数之前确定该参数的值。对于一些实施方式，在过程或算法开始之前确定参数的值。在其它实施方式中，在过程或算法期间但在过程或算法中使用参数之前，确定参数的值。
在图10和图11A中，示出了其中漏极选择晶体管的导通电压被补偿的实施方式。然而，根据本公开的实施方式，也可以补偿漏极选择晶体管或源极选择晶体管的截止电压。图11B是用于描述补偿选择晶体管的截止电压的方法的图。
首先，将选择晶体管的截止电压Voff降低到截止电压Voff'。此后，将经降低的截止电压Voff'施加到漏极选择晶体管，并将通过电压施加到字线。另外，将导通电压Von施加到源极选择晶体管。
由于通过电压被施加到所有字线，所以所有存储器单元将导通。另一方面，当假设源极选择晶体管的阈值电压分布没有劣化时，所有源极选择晶体管也将导通。因此，作为位线感测的结果，阈值电压小于经降低的截止电压Voff'的的漏极选择晶体管导通。另一方面，阈值电压大于经降低的截止电压Voff'的漏极选择晶体管截止。由于存在导通的漏极选择晶体管，因此作为感测的结果，电流将流过一些位线。因此，确定出补偿失败，并且漏极选择晶体管的截止电压Voff'再次降低至截止电压Voff”。
存在即使在降低的截止电压Voff”的情况下也导通的一些漏极选择晶体管。因此，截止电压Voff”再次降低至截止电压Voff”'。由于不存在阈值电压小于经降低的截止电压Voff”'的漏极选择晶体管，所以所有位线都没有电流流过。因此，确定出补偿成功。在实施方式中，在确定截止电压的补偿是否成功时，可以在激活的位线的数目小于预定参考数时确定截止电压的补偿成功。
图12是例示图9的步骤S170的流程图。具体地，图12例示了例如当图9的步骤S110中执行的操作是读取操作时的步骤S170。
参照图12，步骤S170包括基于补偿后的操作电压对被选存储器块执行读取操作(S310)，并且确定补偿后的操作电压是否大于预定阈值电压(S330)。根据实施方式，当补偿后的操作电压大于阈值电压(S330：是)时，可以进一步包括将被选存储器块的数据复制到另一存储器块(S350)，并且将被选存储器块处理为坏块(S370)。
在步骤S310中，可以基于补偿后的操作电压再次执行在步骤S110中已经失败的读取操作。补偿后的操作电压可以是选择晶体管的导通电压或截止电压。另外，补偿后的操作电压所施加于的选择晶体管可以是漏极选择晶体管或源极选择晶体管。尽管在图12中示出了读取操作的示例，但是也可以针对编程操作或擦除操作执行步骤S310。也就是说，当在步骤S110中已经失败的操作是编程操作时，在步骤S310中将基于补偿后的操作电压来执行编程操作。另一方面，当在步骤S110中已经失败的操作是擦除操作时，在步骤S310中将基于补偿后的操作电压来执行擦除操作。
此后，在步骤S330中，确定补偿后的操作电压是否大于阈值电压。例如，在步骤S330中，确定补偿后的导通电压是否大于阈值电压。在这种情况下，阈值电压可以具有显著大于正常导通电压的值。当补偿后的导通电压不大于阈值电压时，确定出可以继续使用相应存储器块，并且结束步骤S170。
当补偿后的导通电压大于阈值电压时，由于选择晶体管的阈值电压分布的劣化程度大，因此就操作稳定性而言，不再使用存储器块是有利的。
因此，在步骤S350中，将被选存储器块的数据复制到另一存储器块(S350)。此后，被选存储器块被处理为坏块，从而不再使用相应存储器块。
在图12的步骤S330中，确定补偿后的操作电压(即，导通电压)是否大于阈值电压。当补偿后的操作电压是截止电压时，在步骤S330中，确定补偿后的操作电压是否小于阈值电压。在这种情况下，阈值电压可以具有显著小于正常截止电压的值。当补偿后的截止电压不小于阈值电压时，确定出可以继续使用存储器块，并且结束步骤S170。
当补偿后的截止电压小于阈值电压时，由于选择晶体管的阈值电压分布的劣化程度大，因此就操作稳定性而言，不再使用存储器块是有利的。因此，在这种情况下，执行步骤S350和S370。
在图12中，示出了读取操作的示例，并且因此示出了将存储器块中所存储的数据复制到另一存储器块(S350)。针对编程操作也可以执行步骤S330、S350和S370。也就是说，在步骤S310中基于补偿后的操作电压执行编程操作，并且当补偿后的操作电压大于阈值电压(S330：是)时，可以将被选存储器块中所编程的数据复制到另一存储器块(S350)，并且可以将被选存储器块处理为坏块(S370)。
然而，当在步骤S310中执行的操作是擦除操作时，由于作为擦除操作的结果，没有数据存储在相应存储器块中，因此可以不执行步骤S350。在这种情况下，在步骤S310中基于补偿后的操作电压执行擦除操作，并且当补偿后的操作电压大于阈值电压(S330：是)时，将相应存储器块处理为坏块(S370)。
依据根据本公开的实施方式的控制器，当由于选择晶体管的阈值电压分布劣化而导致半导体存储器装置的操作失败时，半导体存储器装置被控制以通过补偿选择晶体管的操作电压(即，导通电压或截止电压)再次执行相应操作(S310)。另外，当补偿后的导通电压的值过大或补偿后的截止电压的值过小(S330：是)时，相应存储器块被处理为坏块，从而不再使用(S370)。当在被选存储器块的坏块处理之前在相应存储器块中存储了有效数据时，将相应数据复制到另一存储器块(S350)。因此，提高了包括半导体存储器装置和控制器的存储器系统的操作稳定性。
图13是例示包括图1的半导体存储器装置的存储器系统的框图。
参照图13，存储器系统1000包括半导体存储器装置100和控制器1100。半导体存储器装置100可以是参照图1描述的半导体存储器装置。在下文中，将省略重复的描述。
控制器1100连接到主机Host和半导体存储器装置100。控制器1100被配置为响应于来自主机Host的请求来访问半导体存储器装置100。例如，控制器1100被配置为控制半导体存储器装置100的读取操作、写入操作和后台操作。控制器1100被配置为提供半导体存储器装置100与主机Host之间的接口。控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器装置100与主机Host之间的高速缓冲存储器、以及半导体存储器装置100与主机Host之间的缓冲存储器中的至少一个。处理单元1120控制控制器1100的所有操作。此外，控制器1100可以在写入操作期间临时存储从主机Host提供的编程数据。
主机接口1130包括用于执行主机Host和控制器1100之间的数据交换的协议。作为实施方式的示例，控制器1100被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、外围组件互连-快速(PCI-Express)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、和私有协议之类的各种接口协议中的至少之一与主机Host进行通信。
存储器接口1140与半导体存储器装置100接口连接。例如，存储器接口包括NAND接口或NOR接口。
纠错块1150被配置为使用纠错码(ECC)来检测和纠正从半导体存储器装置100接收的数据的错误。处理单元1120将根据纠错块1150的错误检测结果来控制半导体存储器装置100以调整读取电压并再次执行读取操作。作为实施方式的示例，纠错块1150可以设置为控制器1100的组件。
控制器1100和半导体存储器装置100可以集成到一个半导体装置中。作为实施方式的示例，控制器1100和半导体存储器装置100可以集成到一个半导体装置中以形成存储卡。例如，控制器1100和半导体存储器装置100可以集成到一个半导体装置中以形成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微MMC)、SD卡(SD、迷你SD、微SD或SDHC)和通用闪存(UFS)之类的存储卡。
控制器1100和半导体存储器装置100可以集成到一个半导体装置中以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)包括被配置为将数据存储在半导体存储器中的储存装置。当存储器系统1000用作半导体驱动器(SSD)时，极大地提高了连接到存储器系统1000的主机Host的操作速度。
作为另一示例，存储器系统1000被提供为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪和数字视频播放器、能够在无线环境中发送和接收信息的装置、配置家用网络的各种电子装置中的一种、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、RFID装置、或配置计算系统的各种组件之一之类的电子装置的各种组件之一。
作为实施方式的示例，半导体存储器装置100或存储器系统1000可以被安装为各种类型的封装件。例如，半导体存储器装置100或存储器系统1000可以以诸如堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中晶片、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形(SOIC)、缩小外形封装(SSOP)、薄型小外形(TSOP)、薄型四方扁平包(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)之类的方法来封装或安装。
图14是例示图13的存储器系统的应用示例的框图。
参照图14，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储芯片。多个半导体存储芯片被分成多个组。
在图14中，多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储芯片与参照图1描述的半导体存储器装置100之一类似地配置和操作。
每个组被配置为通过一个公共通道与控制器2200通信。控制器2200与参照图13描述的控制器1100类似地配置并且被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储芯片。
图15是例示包括参照图14描述的存储器系统的计算系统的框图。
计算系统3000包括中央处理装置3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电连接到中央处理装置3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的或由中央处理装置3100处理的数据存储在存储器系统2000中。
在图15中，半导体存储器装置2100通过控制器2200连接到系统总线3500。然而，半导体存储器装置2100可以被配置为直接连接到系统总线3500。这时，控制器2200的功能由中央处理装置3100和RAM 3200执行。
在图15中，提供了参照图14描述的存储器系统2000。然而，可以用参照图13描述的存储器系统1000来代替存储器系统2000。作为实施方式的示例，计算系统3000可以被配置为包括参照图13描述的存储器系统1000和参照图14描述的存储器系统2000。
在本说明书和附图中公开的本公开的实施方式仅是用于描述本公开的技术内容并且促进对本公开的理解的示例，并且不限制本公开的范围。对于本公开所属领域的技术人员将显而易见的是，除了本文公开的实施方式之外，还可以基于本公开的技术精神进行其它变型。
相关申请的交叉引用
本申请要求于2019年5月29日在韩国知识产权局提交的韩国专利申请No.10-2019-0063450的优先权，其全部公开内容通过引用合并于此。

Claims (20)

1.一种操作控制器的方法，该控制器控制半导体存储器装置的操作，该方法包括以下步骤：
控制所述半导体存储器装置以对被选存储器块执行操作；
确定所述操作是否成功；以及
基于所述操作是否成功，通过改变施加到所述被选存储器块中所包括的选择晶体管的操作电压来补偿所述选择晶体管的阈值电压分布的变化。
2.根据权利要求1所述的方法，其中，所述操作电压是施加到所述选择晶体管的栅极的导通电压，并且
基于所述操作是否成功，通过改变施加到所述被选存储器块中所包括的所述选择晶体管的所述操作电压来补偿所述选择晶体管的所述阈值电压分布的变化的步骤包括以下步骤：
当所述操作失败时，控制所述半导体存储器装置以增加所述导通电压；
控制所述半导体存储器装置以向所述选择晶体管施加所述导通电压并向与所述被选存储器块连接的字线施加通过电压；
控制所述半导体存储器装置以对连接到所述选择晶体管的各条位线执行电流感测操作；以及
基于所述电流感测操作的结果，确定所述导通电压的改变是否成功地补偿了所述选择晶体管的所述阈值电压分布的变化。
3.根据权利要求2所述的方法，其中，当非激活的位线的数目小于预定参考数时，所述导通电压的改变成功地补偿了所述选择晶体管的所述阈值电压分布的变化。
4.根据权利要求3所述的方法，其中，通过改变施加到所述被选存储器块中所包括的所述选择晶体管的所述操作电压来补偿所述选择晶体管的所述阈值电压分布的变化的步骤包括以下步骤：
当所述导通电压对所述选择晶体管的所述阈值电压分布的变化的补偿失败时，控制所述半导体存储器装置以再次增加所述导通电压。
5.根据权利要求1所述的方法，其中，所述操作电压是施加到所述选择晶体管的栅极的截止电压，并且
基于所述操作是否成功，通过改变施加到所述被选存储器块中所包括的所述选择晶体管的所述操作电压来补偿所述选择晶体管的所述阈值电压分布的变化的步骤包括以下步骤：
当所述操作失败时，控制所述半导体存储器装置以降低所述截止电压；
控制所述半导体存储器装置以向所述选择晶体管施加所述截止电压并向与所述被选存储器块连接的字线施加通过电压；
控制所述半导体存储器装置以对连接到所述选择晶体管的各条位线执行电流感测操作；以及
基于所述电流感测操作的结果，确定所述截止电压的改变是否成功地补偿了所述选择晶体管的所述阈值电压分布的变化。
6.根据权利要求5所述的方法，其中，当激活的位线的数目小于预定参考数时，所述截止电压的改变成功地补偿了所述选择晶体管的所述阈值电压分布的变化。
7.根据权利要求6所述的方法，其中，通过改变施加到所述被选存储器块中所包括的所述选择晶体管的所述操作电压来补偿所述选择晶体管的所述阈值电压分布的变化的步骤包括以下步骤：
当所述截止电压对所述选择晶体管的所述阈值电压分布的变化的补偿失败时，控制所述半导体存储器装置以再次降低所述截止电压。
8.根据权利要求1所述的方法，该方法还包括以下步骤：
基于施加到所述选择晶体管的改变后的操作电压来执行所述操作。
9.根据权利要求8所述的方法，其中，所述操作是读取操作或编程操作，所述操作电压是施加到所述选择晶体管的栅极的导通电压，并且
基于改变后的操作电压执行所述操作的步骤包括以下步骤：
控制所述半导体存储器装置以基于补偿后的导通电压对所述被选存储器块执行读取操作或编程操作；
确定所述补偿后的导通电压是否大于预定阈值电压；
当所述补偿后的导通电压大于所述阈值电压时，将所述被选存储器块的数据复制到另一存储器块；以及
将所述被选存储器块处理为坏存储器块。
10.根据权利要求8所述的方法，其中，所述操作是擦除操作，所述操作电压是施加到所述选择晶体管的栅极的导通电压，并且
基于补偿后的操作电压执行所述操作的步骤包括以下步骤：
控制所述半导体存储器装置以基于补偿后的导通电压对所述被选存储器块执行擦除操作；
确定所述补偿后的导通电压是否大于预定阈值电压；以及
当所述补偿后的导通电压大于所述阈值电压时，将所述被选存储器块处理为坏存储器块。
11.根据权利要求8所述的方法，其中，所述操作是读取操作或编程操作，所述操作电压是施加到所述选择晶体管的栅极的截止电压，并且
基于补偿后的操作电压执行所述操作的步骤包括以下步骤：
控制所述半导体存储器装置以基于补偿后的截止电压对所述被选存储器块执行读取操作或编程操作；
确定所述补偿后的截止电压是否小于预定阈值电压；
当所述补偿后的截止电压小于所述阈值电压时，将所述被选存储器块的数据复制到另一存储器块；以及
将所述被选存储器块处理为坏存储器块。
12.根据权利要求8所述的方法，其中，所述操作是擦除操作，所述操作电压是施加到所述选择晶体管的栅极的截止电压，并且
基于补偿后的操作电压执行所述操作的步骤包括以下步骤：
控制所述半导体存储器装置以基于补偿后的截止电压对所述被选存储器块执行擦除操作；
确定所述补偿后的截止电压是否小于预定阈值电压；以及
当所述补偿后的截止电压小于所述阈值电压时，将所述被选存储器块处理为坏存储器块。
13.一种存储器系统，该存储器系统包括：
半导体存储器装置，该半导体存储器装置包括多个存储器块；以及
控制器，该控制器被配置为控制所述半导体存储器装置的操作，
其中，所述多个存储器块分别包括连接到多条字线的多个存储器单元和连接到选择线的多个选择晶体管，并且
所述控制器控制所述半导体存储器装置以对所述多个存储器块当中的被选存储器块执行操作，并且在所述操作失败时，控制所述半导体存储器装置以通过改变所述被选存储器块中所包括的选择晶体管的操作电压来补偿所述选择晶体管的阈值电压分布的变化。
14.根据权利要求13所述的存储器系统，其中，所述操作电压是施加到所述选择晶体管的栅极的导通电压，
当所述操作失败时，所述控制器控制所述半导体存储器装置以增加所述导通电压，并且
所述半导体存储器装置将增加后的导通电压施加到所述选择晶体管，将通过电压施加到与所述被选存储器块连接的字线，并对连接到所述选择晶体管的各条位线执行电流感测操作，以将所述电流感测操作的结果传送给所述控制器。
15.根据权利要求14所述的存储器系统，其中，所述控制器基于接收到的所述电流感测操作的结果来确定所述导通电压的增加是否成功地补偿了所述选择晶体管的阈值电压分布的变化，并且当通过增加所述导通电压来补偿所述选择晶体管的所述阈值电压分布的变化已经失败时，控制所述半导体存储器装置以再次增加所述导通电压。
16.根据权利要求13所述的存储器系统，其中，所述操作电压是施加到所述选择晶体管的栅极的截止电压，
当所述操作失败时，所述控制器控制所述半导体存储器装置以降低所述截止电压，并且
所述半导体存储器装置将降低后的截止电压施加到所述选择晶体管，将通过电压施加到与所述被选存储器块连接的字线，并对连接到所述选择晶体管的各条位线执行电流感测操作，以将所述电流感测操作的结果传送给所述控制器。
17.根据权利要求16所述的存储器系统，其中，所述控制器基于接收到的所述电流感测操作的结果来确定所述截止电压的降低是否成功地补偿了所述选择晶体管的所述阈值电压分布的变化，并且当通过降低所述截止电压来补偿所述选择晶体管的所述阈值电压分布的变化已经失败时，控制所述半导体存储器装置以再次降低所述截止电压。
18.根据权利要求14所述的存储器系统，其中，所述控制器基于接收到的所述电流感测操作的结果来确定所述导通电压的增加是否成功地补偿了所述选择晶体管的阈值电压分布的变化，并且当通过增加所述导通电压成功补偿了所述选择晶体管的所述阈值电压分布的变化时，确定所述导通电压是否大于预定阈值电压。
19.根据权利要求18所述的存储器系统，其中，当所述导通电压大于所述阈值电压时，所述控制器将所述被选存储器块处理为坏存储器块。
20.根据权利要求15所述的存储器系统，其中，所述控制器基于接收到的所述电流感测操作的结果来确定截止电压的降低是否成功地补偿了所述选择晶体管的所述阈值电压分布的变化，并且当通过降低所述截止电压成功地补偿了所述选择晶体管的所述阈值电压分布的变化时，确定所述截止电压是否小于预定阈值电压。
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