CN104471649A - 堆叠式非易失性存储设备中的选择栅极晶体管的阈值电压调节 - Google Patents

堆叠式非易失性存储设备中的选择栅极晶体管的阈值电压调节 Download PDF

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Abstract

在一种3D堆叠式非易失性存储设备中，针对在串联连接的存储单元的串的漏极端处的选择栅极漏极(SGD)晶体管来评价和调节阈值电压。为了优化和缩紧阈值电压分布，读取处于可接受范围的下电平和上电平的SGD晶体管。具有低阈值电压的SGD晶体管经受编程，具有高阈值电压的SGD晶体管经受擦除，以使阈值电压进入可接受范围中。可以例如在关联子块的指定数目的编程擦除循环之后重复评价和调节。重复评价和调节的条件可以针对不同组的SGD晶体管而定制。方面包括使用验证和抑制对SGD晶体管编程，使用验证和抑制擦除SGD晶体管以及上述二者。

Description

堆叠式非易失性存储设备中的选择栅极晶体管的阈值电压调节
技术领域
本发明涉及用于配置3D非易失性存储设备的技术。
背景技术
近来，已经提出了使用有时被称为位成本可扩展(BiCS)架构的3D堆叠式存储结构的超高密度存储设备。例如，3D NAND堆叠式存储设备可以由交替的导电层和介电层的阵列形成。在该层中钻有存储空穴以同时限定很多存储层。然后通过使用适当的材料填充存储空穴来形成NAND串。直的NAND串在一个存储空穴中延伸，而管状或U形NAND串(P-BiCS)包括一对存储单元的竖直列，该竖直列在两个存储空穴中延伸并且通过底部背栅接合。存储单元的控制栅极由导电层提供。
附图说明
在不同的附图中，具有相同附图标记的元件指代相同部件。
图1A是3D堆叠式非易失性存储设备的立体图。
图1B是图1A的3D堆叠式非易失性存储设备100的功能框图。
图2A描绘块200的U形NAND实施方式的顶视图，作为图1A中的BLK0的示例实现，其示出了示例SGD线子集SGDL-SB0和SGDL-SB1。
图2B描绘图2A的块200，其示出了示例字线子集WL3D-SB和WL3S-SB以及示例位线子集BL-SB0和BL-SB1。
图2C描绘图2A的块200的部分210沿线220的横截面图。
图2D描绘图2C的列C0的区域236的特写图，其示出了漏极侧选择栅极SGD0和存储单元MC303。
图2E描绘图2D的列C0沿线295的横截面图。
图3A描绘与图2A的块的部分210一致的、电路300的一种实施方式，其示出了U形NAND串的漏极侧之间的电气连接。
图3B描绘与图3A中的电路一致的、U形NAND串的源极侧之间的连接的一种实施方式。
图3C描绘与图3A和图3B一致的、图2A的SGD线子集SGDL-SB0的示例。
图3D描绘与图3A和图3B一致的、图2B的位线子集BL-SB0的示例。
图3E描绘与图3A和图3B的U形NAND串的电路一致的存储单元的示例设置。
图4A描绘图1A的块BLK0的直的NAND串实施方式480的顶视图，其示出了示例SGD线子集SGDL-SB0A和SGDL-SB1A以及示例位线子集。
图4B描绘图4A的块BLK0，其示出了示例WL线子集WL3-SB以及示例位线子集BL-SB0A和BL-SB1A。
图4C描绘图4A的块部分480沿线486的横截面图。
图4D描绘与图4A的直的NAND串的电路一致的、存储单元的示例布置。
图5A描绘用于评价和调节SGD晶体管的阈值电压(Vth)的过程。
图5B描绘另一不具有Vth分布的初始评价的、用于评价和调节SGD晶体管的Vth的过程，在该过程中擦除操作之后是编程操作。
图5C描绘另一不具有Vth分布的初始评价的、用于评价和调节SGD晶体管的Vth的过程，在该过程中在编程操作之后是擦除操作。
图6A描绘图5A的读取SGD晶体管的过程的一种实施方式，在该过程之后发生编程然后擦除。
图6B描绘图5A的读取SGD晶体管以识别低Vth的过程的一种实施方式，在该过程之后发生编程，在编程之后读取SGD晶体管以识别高Vth，在识别高Vth之后发生擦除。
图6C描绘图5A的读取SGD晶体管以识别高Vth的过程的一种实施方式，在该过程之后发生擦除，在擦除之后读取SGD晶体管以识别低Vth，在识别低Vth之后发生编程。
图6D描绘图5A的读取SGD晶体管的过程的步骤502的一种实施方式。
图7描绘图5A的发生SGD晶体管的编程的过程的步骤508的一种实施方式。
图8描绘图5A的发生SGD晶体管的擦除的过程的步骤508的一种实施方式。
图9A描绘Vth低于可接受范围的SGD晶体管的编程。
图9B描绘Vth高于可接受范围的SGD晶体管的擦除。
图9C描绘SGD晶体管的Vth分布，其示出了在编程之后擦除的效果。
图9D描绘SGD晶体管的Vth分布，其示出了在擦除之后编程的效果。
图10A描绘SGD晶体管的擦除操作的示例波形。
图10B描绘SGD晶体管的编程操作的示例波形。
图11A至图11E描绘在图10A的擦除操作的擦除验证迭代的擦除部分期间的示例电压。
图11A描绘针对选中的SGD晶体管的的控制栅极的示例电压(Vsgd)(Vsgd_sel)以及未选中的SGD晶体管的控制栅极的示例电压(Vsgd)(Vsgd_unsel)。
图11B描绘与选中的SGD晶体管通信的选中的位线的示例电压(Vbl_sel)以及与未选中的SGD晶体管通信的未选中的位线的示例电压(Vbl_unsel)。
图11C描绘字线的示例电压(Vwl)、选择线的示例电压(Vsl)、背栅的示例电压(Vbg)以及SGS晶体管的示例电压(Vsgs)。
图11D描绘选中的SGD晶体管的柱状电压(Vpillar)。
图11E描绘被擦除的SGD晶体管的Vth。
图12A至图12E描绘在图11A的编程操作的编程验证迭代的编程部分期间的示例电压。
图12A描绘选中的SGD晶体管的控制栅极的示例电压(Vsgd)(Vsgd_sel)。
图12B描绘与选中的SGD晶体管通信的选中的位线的示例电压(Vbl_sel)以及与未选中的SGD晶体管通信的未选中的位线的示例电压(Vbl_unsel)。
图12C描绘字线的示例电压(Vwl)、选择线的示例电压(Vsl)、背栅的示例电压(Vbg)、SGS晶体管的示例电压(Vsgs)以及未选中的SGD晶体管的示例电压(Vsgd_unsel)。
图12D描绘选中的SGD晶体管的柱状电压(Vpillar)。
图12E描绘被编程的SGD晶体管的Vth。
图13A描绘在图6D的读取操作期间的示例电压。
图13B描绘在SGD晶体管感测期间的选中的位线电压。
图13C描绘字线的示例电压(Vwl)、背栅的示例电压(Vbg)以及SGS线的示例电压(Vsgs)。
具体实施方式
3D堆叠式非易失性存储设备包括串联连接的存储单元的串。串的漏极端连接至位线并且具有控制位线是否与存储单元通信的选择栅极漏极(SGD)晶体管。串的源极端连接至源极线并且具有控制源极线是否与存储单元通信的选择栅极源极(SGS)晶体管。例如，可以根据对存储串要执行的是擦除操作、编程操作还是感测操作来控制SGD晶体管和SGS晶体管。
SGD晶体管具有必须在指定的窗或范围内的控制栅极电压Vsgd。为了对串中的存储单元编程，串的漏极端连接至位线电压Vbl_mc_pgm(“b1”表示“位线”、“mc”表示“存储单元”、“pgm”表示“程序”),位线电压Vbl_mc_pgm接地(0V)或被设置成使得编程发生的相对低的非零电压(例如0.5V至1V)。Vsgd应当足够高以使得SGD晶体管导通并且将该位线电压传给存储单元。例如，Vsgd>Vbl_mc_pgm+Vth，其中Vth为SGD晶体管的阈值电压。为了抑制串被编程，使SGD晶体管不导通。串的漏极端连接至被设置为抑制编程发生的相对高的非零电压Vbl_mc_inhibit(例如Vdd，电源电压例如2V至3V)的位线电压。Vsgd应当足够低以使得SGD晶体管不导通。这要求Vsgd<Vbl_mc_inhibit+Vth。
然而，Vth可以针对不同SGD晶体管由于正常的工艺变化而进行变化。不同的SGD晶体管的Vth通常具有关于中值的分布。为了使Vsgd窗最大化，Vth分布应当尽可能窄。Vth可以通过制造期间的工艺变化(例如：物理尺寸的变化诸如凹进步进、本体厚度和半径等，以及漏极注入/掺杂的变化)来调节。然而，这样的工艺变化的有效性是受限的并且控制这样的工艺变化困难且昂贵。这些是设备工程的方面。另外，当存储设备经历了附加的编程擦除循环时Vth分布可以随时间而变化。
在本文中提供的技术使得SGD晶体管的Vth的评价和调节与设备工程独立。在一种方法中，在终端用户设备(例如相机、手机、数字音频播放器或膝上型计算机)中封装和安装之前，在圆晶上对存储芯片进行测试时，在晶片分类(圆晶分类)期间初始地执行评价和调节。终端用户设备由终端用户(例如人)来操作。评价可以包括读取处于可接受范围的下电平和上电平的SGD晶体管。其Vth低于下电平的SGD晶体管可以经受编程，其Vth高于上电平的SGD晶体管可以经受擦除。其Vth在可接受范围内的SGD晶体管可以不改变。在一种方法中，SGD晶体管被设置在SGD子集(例如子块)中，其中SGD子集中的每个SGD晶体管连接至公共SGD控制线从而接收公共电压。块可以包括多个SGD子集。在一种方法中，可以一次在一个子集中发生评价和调节。另外，可以限定重复评价和调节的条件，例如存储设备的关联子块、其它子集或块发生指定次数的编程擦除循环。在另一选项中，该条件针对不同SGD晶体管或SGD晶体管的组而不同。
方面包括使用验证和抑制对SGD晶体管编程、使用验证和抑制来擦除SGD晶体管，以及上述二者。
在以下讨论中，图1A至图4D提供3D堆叠式非易失性存储设备的结构细节，图5至图13C提供流程图、Vth电压分布和电压波形。
图1A是3D堆叠式非易失性存储设备的立体图。存储设备100包括衬底101。衬底上是存储单元的示例块BLK0和BLK1以及具有用于由块来使用的电路的外围区域104。衬底101还可以承载该块下的电路以及沿导电路径被图案化以承载电路的信号的一个或更多个下部金属层。该块被形成在存储设备的中间区域102中。在存储设备的上部区域103中，一个或更多个上部金属层沿导电路径被图案化以承载电路的信号。每个块包括存储单元的堆叠区，其中堆叠的交替电平代表字线。在一种可能的方法中，每个块具有相对的分层的侧面，竖直触点从该侧面朝向上部金属层向上延伸以形成至导电路径的连接。尽管以两个块为例进行描述，但是可以使用沿x方向和/或y方向延伸的附加块。
在一种可能的方法中，平面沿x方向的长度代表至字线的信号路径在所述一个或更多个上部金属层中延伸的方向(字线方向或SGD线方向)，平面沿y方向的宽度代表至位线的信号路径在一个或更多个上部金属层中延伸的方向(位线方向)。Z方向代表存储设备的高度。
图1B是图1A的3D堆叠式非易失性存储设备100的功能框图。存储设备100可以包括一个或更多个存储晶片108。所述存储晶片108包括存储元件的3D(三维)存储器阵列126，该存储器阵列126例如包括块BLK0和BLK1、控制电路110以及读/写电路128。存储器阵列126通过字线经由行解码器124以及通过位线经由列解码器132可寻址。读/写电路128包括多个感测块130(感测电路)，并且使得能够对一页存储元件并行地读取或编程。通常，控制器122与一个或更多个存储晶片108包括在同一存储设备100(例如可移除存储卡)中。命令和数据经由线路120在主机与控制器122之间以及经由线路118在控制器与一个或更多个存储晶片108之间传输。
控制电路110与读/写电路128配合以对存储器阵列126执行存储操作，并且控制电路110包括状态机112、片上地址解码器114以及电力控制模块116。状态机112提供对存储操作的芯片级控制。片上地址解码器114提供由主机或存储控制器使用的地址与由解码器124和132使用的硬件地址之间的地址接口。电力控制模块116控制在存储操作期间被供应至字线和位线的电力和电压。电力控制模块116可以包括用于字线层和字线层部分的驱动器、漏极和源极侧选择栅极驱动器(例如称为存储单元的串例如NAND串的漏极和源极侧或端)以及源极线。在一种方法中，感测块130可以包括位线驱动器。
在一些实现中，可以将其中一些部件进行组合。在各种设计中，可以将除了存储器阵列126之外的部件中的一个或更多个部件(单独地或组合地)视作至少一个控制电路。例如，控制电路可以包括以下项中的任一项或其组合：控制电路110、状态机112、解码器114/132、电力控制装置116、感测块130、读/写电路128和控制器122等。
在另一实施方式中，非易失性存储系统使用双行/列解码器以及读/写电路。各个外围电路对存储器阵列126的访问在阵列的相对侧以对称方式来实现，以使得每侧的访问线路和电路的密度降低一半。因此，将行解码器分成两个行解码器，将列解码器分成两个列解码器。相似地，将读/写电路分成从阵列126的底部连接至位线的读/写电路以及从阵列126的顶部连接至位线的读/写电路。以这种方式，将读/写模块的密度降低一半。
还可以使用除了NAND闪存存储器以外的其它类型的非易失性存储器。
图2A描绘块200的U形NAND实施方式的顶视图，作为图1A中的BLK0的示例实现，其示出了示例SGD线子集SGDL-SB0和SGDL-SB1。该图表示堆叠中的多个字线层中的代表层。还参照图2C，堆叠包括交替的介电层和导电层。介电层包括D0至D5，并且可以由例如SiO2制成。导电层包括：作为背栅层的BG；形成字线层的WL0至WL3，例如在该层中至存储单元的控制栅极的导电路径；以及形成选择栅极层的SG，例如至NAND串的选择栅极晶体管的控制栅极的导电路径。图2A的字线层可以代表例如WL0至WL3中的任一个。导电层可以包括例如掺杂的多晶硅或金属硅化物。可以向背栅施加5V至10V(Vbg)的示例电压以保持连接漏极侧列与源极侧列的导通状态。
对于每个块，将字线层划分成两个字线层部分202和204。每个块包括缝隙图案。缝隙是指例如在堆叠中通常从在底部的蚀刻终止层竖直延伸至堆叠的至少顶层的空隙。可使用绝缘材料填充该空隙以使字线层部分彼此绝缘。缝隙206是单个连续缝隙，其在块中以之字形图案延伸以使得块被划分成彼此绝缘的两个部分202和204。该方法可以提供在控制存储单元时的更大的灵活性，这是因为可以独立地驱动字线层部分。
每个块包括用圆代表的若干行柱状物，例如竖直的存储空穴或存储柱。每行代表附图中的列的竖直组。存储空穴在堆叠中竖直延伸，并且包括诸如竖直NAND串中的存储单元。存储单元沿线220的示例列包括C0至C11。该附图代表简化情况，通常使用在图中左右延伸的尽可能多行的存储空穴。此外，附图未必按比例。可以将存储单元的列布置成子集或子块。
存储单元的子集可以具有不同的类型，诸如WL子集、SGD线子集和BL子集。
图2B描绘图2A的块200，其示出了示例字线子集WL3D-SB和WL3S-SB以及示例位线子集BL-SB0和BL-SB1。该示例假设描绘WL3层。WL3S-SB是与每个U形NAND串的源极侧的一个(例如恰好一个)存储单元通信的字线层或字线层部分，WL3D-SB是与每个U形NAND串的漏极侧的一个(例如恰好一个)存储单元通信的字线层或字线层部分。
可以独立地防止每个子集被擦除。例如，可以通过浮动WL的电压来独立地防止WL子集被擦除。可以通过将SGD线的电压设置为抑制擦除的足够高(但低于选中的BL偏置)的电平来独立地防止SGD线子集被擦除。如果Vdg足够小而不能生成用以对未选中的沟道充电的GIDL，则可以防止未选中的SGD线子集被擦除。相似地，可以通过将BL的电压设置为抑制擦除的足够低的电平来独立地防止BL子集被擦除。用语“抑制擦除”等是指例如基本上防止或不激励擦除。本文中所使用的“子集”总体上指代真子集。当但A≠B时，子集“A”是集合“B”的真子集。也就是说，A包含也被包含在B中的一个或更多个单元，但是A没有包含B中的所有单元。A包含比B少的存储单元。相同类型的子集通常彼此不同并且不包含公共单元。不同类型的子集可以包含一个或更多个公共单元。
在使用U形NAND串时，每个SGD线子集可以包括存储单元的列的两个相邻行。在子集中，相邻行被缝隙分隔开。在缝隙的单侧的存储单元的列是NAND串的漏极侧列(如图2C中的C0、C3、C4和C7)，在缝隙的另一侧的存储单元的列是NAND串的源极侧列(例如图2C中的C1、C2、C5和C6)。应当注意，两个漏极侧列之间的两个源极侧列的图案沿y方向重复。
字线驱动器可以向字线层部分202和204独立地提供信号，诸如电压波形。
附图不是按比例的并且未示出所有的存储器列。例如，更实际的块可以如所示沿y方向具有12个存储器列，但是沿x方向具有很大数目的诸如32k个存储器列，块中总共具有384k个存储器列。对于U形NAND串，该示例中提供了192k个NAND串。关于直的NAND串，该示例中提供了384k个NAND串。假设每列具有四个存储单元，则集合中具有总计384k×4＝1,536k或1,536,000个单元。
以下结合图3A进一步描述块200的部分210。
图2C描绘图2A的块200的部分210沿线220的横截面图。在多层堆叠中描绘存储单元的列C0至C7。堆叠230包括衬底101、衬底上的绝缘膜250以及在绝缘膜上的作为导电层的背栅层BG。在背栅的比U形NAND串的存储单元的若干对的列低的部分设置有沟槽。在沟槽中还设置有被设置成列以形成存储单元的材料层，使用半导体材料填充沟槽中的剩余空间以提供连接列的连接部分263至266。背栅从而连接每个U形NAND串的两个列。例如，NS0(NS＝NAND串)包括列C0和C1以及连接部分263。NS0具有漏极端232和源极端240。NS1包括列C2和C3以及连接部分264。NS1具有漏极端244和源极端242。NS2包括列C4和C5以及连接部分265。NS3包括列C6和C7以及连接部分266。
源极线SL0连接至两个相邻存储器串NS0和NS1的源极端240和242。源极线SL0还连接至沿x方向在NS0和NS1之后的存储器串的其它集合。注意，在堆叠230中的附加U形NAND串在横截面图中描绘的U形NAND串之后例如沿x轴、沿SGD线方向延伸。U形NAND串NS0至NS3分别位于不同的SGD线子集中，但是位于共同的BL子集中。
还以图2A的缝隙部分206作为示例进行描绘。在横截面中可以看见多个缝隙部分，其中每个缝隙部分位于U形NAND串的漏极侧列与源极侧列之间。还描绘位线BL0的部分。
如以下进一步讨论的，短虚线描绘存储单元和选择栅极晶体管。在图2D中更详细地示出堆叠的区域236。
图2D描绘图2C的列C0的区域236的特写图，其示出了漏极侧选择栅极晶体管SGD0和存储单元MC303。这一区域示出介电层D3至D5的部分以及导电层WL3和SG的部分。每列包括沿列的内壁沉积的多个层。这些层可以包括例如使用原子层沉积技术而沉积的氧化物-氮化物-氧化物层和多晶硅层。例如，可以沉积块氧化物作为层296，可以沉积氮化物诸如作为电荷俘获层的SiN作为层297，可以沉积隧道氧化物作为层298，可以沉积多晶硅体或沟道作为层299，可以沉积型芯填料电介质作为区域300。类似地遍及该列形成附加存储单元。
在对存储单元编程时，将电子存储在电荷俘获层的与存储单元关联的部分中。例如，在MC303的电荷俘获层297中用“-”符号代表电子。这些电子从多晶硅体并且通过隧道氧化层被汲取到电荷俘获层中。存储单元的阈值电压与存储的电荷量成比例地增加。
在擦除操作期间，多晶硅体中的电压(Vpillar)由于栅极感应漏极泄漏(GIDL)而升高，如所提及的，而一个或更多个被选中的字线层的电压浮动。然后将一个或更多个被选中的字线层的电压急剧降低至低电平(诸如0V)以跨隧道氧化层产生电场，该电场使得空穴从存储单元的本体注入到电荷俘获层中，从而导致朝向擦除验证电平Vv-erase的大的Vth降级。这一过程可以以连续迭代被重复直至验证条件满足，如以下进一步讨论。对于未被选中的字线，字线浮动但未被驱动下降至低电平使得跨隧道氧化层的电场相对较小，并且不发生或发生很小的空穴隧穿。未选中的字线的存储单元将经历很小的Vth降级或不经历Vth降级，结果是未选中的字线的存储单元未被擦除。
可以以与存储单元相似的方式对SGD晶体管编程或擦除，如以下进一步讨论。在对SGD晶体管编程时，将电子存储在电荷俘获层的与存储单元关联的部分中。例如，在MC303的电荷俘获层297中，通过“-”符号289代表电子。
图2E描绘图2D中的列C0的横截面图。在一种可能的方法中，除了呈圆柱形的型芯填料之外每层是环形的。
图3A描绘与图2A的块的部分210一致的、电路300的一种实施方式，其示出了U形NAND串的漏极侧之间的电气连接。多个NAND串NS0至NS3与位线BL0通信，多个NAND串NS4至NS7与位线BL1通信。每个NAND串具有：带有SGD晶体管和四个存储单元的漏极侧列；以及带有四个存储单元和SGS晶体管的源极侧列。例如，在漏极侧，NS0具有CG0至CG3和SGD0，NS1具有CG8至CG11和SGD1，NS2具有CG8至CG11和SGD2，NS3具有CG16至CG19和SGD3，NS4具有CG20至CG23和SGD4，NS5具有CG28至CG31和SGD5，NS6具有CG28至CG31和SGD6，NS7具有CG36至CG39和SGD7。在源极侧，NS0具有CG4至CG7和SGS0，NS1具有CG4至CG7和SGS1，NS2具有CG12至CG15和SGS2，NS3具有CG12至CG15和SGS3，NS4具有CG24至CG27和SGS4，NS5具有CG24至CG27和SGS5，NS6具有CG32至CG35和SGS6，以及NS7具有CG32至CG35和SGS7。漏极侧列分别为NS0至NS7的C0、C3、C4、C7、C0A、C3A、C4A和C7A。源极侧列分别为NS0至NS7的C1、C2、C5、C6、C1A、C2A、C5A和C6A。
另外，每个NAND串具有源极侧端(由NS0和NS1共享的SSE0、由NS2和NS3共享的SSE1、由NS4和NS5共享的SSE2以及由NS6和NS7共享的SSE3)以及漏极侧端(NS0的DSE0、NS1的DSE1、NS2的DSE2、NS3的DSE3、NS4的DSE4、NS5的DSE5、NS6的DSE6以及NS7的DSE7)。每个NAND串具有背栅(NS0的BG0、NS1的BG1、NS2的BG2以及NS3的BG3)。背栅可以彼此连接。源极线SL0连接SSE0与SSE2，源极线SL1连接SSE1与SSE3。可选地，源极线连接器(SLC)连接SL0与SL1。通常，对于单侧擦除，源极线被束在一起，并且使用SLC。对于双侧擦除，源极线没有被束在一起，并且不使用SLC。
漏极侧存储单元的控制栅极(CG)通过字线层彼此连接。例如，CG0至CG3分别连接至CG20至CG23，CG8至CG11分别连接至CG28至CG31，CG16至CG19分别连接至CG36至CG39。源极侧存储单元的控制栅极(CG)也通过字线层彼此连接。例如，CG4至CG7分别连接至CG24至CG27，CG12至CG15分别连接至CG32至CG35。
另外，存储单元的漏极侧控制栅极在堆叠式3D存储设备的给定电平处彼此连接。例如CG0、CG8、CG16、CG20、CG28和CG36在第一字线电平(WL0)处彼此连接。CG1、CG9、CG17、CG21、CG29和CG37在第二字线电平(WL1)处彼此连接。CG2、CG10、CG18、CG22、CG30和CG38在第三字线电平(WL2)处彼此连接。CG3、CG11、CG19、CG23、CG31和CG39在第四字线电平(WL3)处彼此连接。
另外，SGD晶体管控制栅极用相应的SGD线子集彼此连接。例如，SGD0通过SGD线390连接至SGD4，SGD1通过SGD线391连接至SGD5，SGD2通过SGD线392连接至SGD6，SGD3通过SGD线393连接至SGD6。
在一种实现中，例如与公共SGD线通信的SGD线子集中的SGD晶体管与其它SGD线子集中的SGD晶体管独立。例如，SGD0和SGD4与SGD1和SGD5、SGD2和SGD6以及SGD3和SGD6独立。可以同时对SGD线子集中的一个或更多个选中的SGD晶体管进行编程或擦除。
另外，存储单元的源极侧控制栅极在堆叠式3D存储设备的给定电平处彼此连接。例如，CG4、CG12、CG24和CG32在第一字线电平(WL0)处彼此连接。CG5、CG13、CG25和CG33在第二字线电平(WL1)处彼此连接。CG6、CG14、CG26和CG34在第三字线电平(WL2)处彼此连接。CG7、CG15、CG27和CG35在第四字线电平(WL3)处彼此连接。
还通过参照图3E可见控制栅极与存储单元关联。具体地，CG0至CG3分别与MC300至MC303关联。CG4至CG7分别与MC304至MC307以及分别与MC308至MC311关联。CG8至CG11分别与MC312至MC315以及分别与MC316至MC319关联。CG12至CG15分别与MC320至MC323以及分别与MC324至MC327关联。CG16至CG19分别与MC328至MC321关联。另外，CG20至CG23分别与MC340至MC343关联。CG24至CG27分别与MC344至MC347以及分别与MC348至MC351关联。CG28至CG31分别与MC352至MC355以及分别与MS356至MC359关联。CG32至CG35分别与MC360至MC363以及分别与MC364至MC367关联。CG36至CG39分别与MC368至MC371关联。
黑色圆表示存储单元和SGD晶体管的漏极侧控制栅极。图3B描绘与图3A的电路一致的在U形NAND串的源极侧之间的连接的一种实施方式。
SGS晶体管控制栅极沿x方向彼此连接。例如，SGS0连接至SGS4，SGS1连接至SGS5，SGS2连接至SGS6，SGS3连接至SGS7。黑色圆表示存储单元和SGS晶体管的源极侧控制栅极。
为了清楚起见，将图3A和图3B的电路连接分开示出，但是将它们设置在公共电路中。
图3C描绘与图3A和图3B一致的、图2A中的SGD线子集SGDL-SB0的示例。该子集包括与一条(例如恰好一条)SGD线关联的NAND串，例如NS0和NS4(以及它们之间的任何附加NAND串)。其它示例SGD线子集可以通过如下项来提供：与SGD线391通信的NS1和NS5(以及它们之间的任何附加NAND串)；与SGD线392通信的NS2和NS6(以及它们之间的任何附加NAND串)；以及与SGD线393通信的NS3和NS7(以及它们之间的任何附加NAND串)。
换言之，SGD线子集包括其SGD晶体管与一条(例如恰好一条)SGD线通信的NAND串。可以通过SGD线的控制来一起防止SGD线子集的NAND串被擦除。例如，在SGDL-SB0中，可以通过控制SGD线390来抑制NS0和NS4。
可以与另一SGD线子集的NAND串相独立地抑制一个SGD线子集的NAND串。SGD线与SGD线子集中的每个NAND串的SGD晶体管通信，并且可以在位线电压被施加至NAND串的漏极侧端时诸如通过设置不允许GIDL发生并对NAND串的沟道充电的电压来抑制擦除。例如，SGD线390与SGD0和SGD4通信，并且可以因此设置在这些选择栅极晶体管的控制栅极处的电压。可以将SGD晶体管视作NAND串的位线与沟道之间的栅极。
例如，假设第一SGD线子集具有未被抑制的状态，从而在当前擦除迭代期间没有被抑制以防止被擦除，第二SGD线子集具有被抑制的状态，从而在当前的擦除迭代期间被抑制以防止被擦除。当将擦除电压施加至位线以擦除在第一SGD线子集的NAND串中的SGD晶体管时，可以控制第一SGD线子集的SGD线以使得能够对第一SGD线子集中的NAND串的沟道充电，同时可以控制第二SGD线子集的SGD线以防止或不激励对第二SGD线子集中的NAND串的沟道的充电。
图3D描绘与图3A和图3B一致的、图2B的位线子集BL-SB0的示例。
该子集包括与一条(例如恰好一条)位线通信的NAND串。可以通过BL的控制来一起防止BL子集的NAND串被擦除。可以与另一BL子集的NAND串相独立地抑制一个BL子集的NAND串。BL与BL子集中的每个NAND串的漏极侧端通信，并且可以在施加位线电压时诸如通过设置不允许GIDL发生并对NAND串的沟道充电的电压来抑制擦除。例如，在位线子集BL-SB0中，BL0与DSE0至DSE3通信但不与DSE4至DSE7通信。在另一位线子集中，BL1与DSE4至DSE7通信但不与DSE0至DSE3通信。
例如，假设第一BL子集(与BL0关联)具有未被抑制的状态，从而在当前的擦除迭代期间没有被抑制以防止被擦除，第二BL子集(与BL1关联)具有被抑制的状态，从而在当前的擦除迭代期间被抑制以防止被擦除。足够高的擦除电压被施加至BL0以使得能够对第一BL子集中的NAND串的沟道充电，而较低的电压被施加至BL1以基本上防止或不激励对第二BL子集中的NAND串的沟道的充电。
图3E描绘与图3A和图3B的U形NAND串的电路一致的存储单元的示例布置。还可以参见图3B的讨论。
图4A描绘图1A的块BLK0的直的NAND串实施方式480的顶视图，其示出了示例SGD线子集SGDL-SB0A和SGDL-SB1A。在该配置中，NAND串仅具有一列，源极侧选择栅极位于列的底部而非如在U形NANAD串中时位于列的顶部。另外，给定电平的块具有一个字线层，该字线层连接至该层的存储单元中的每一个。例如，图4B描绘图4A的块BLK0，其示出了示例WL线子集WL3-SB以及示例位线子集BL-SB0A和BL-SB1A。还可以使用多条缝隙，诸如示例缝隙482。这些绝缘填充的缝隙用于制造过程，以在通过湿法蚀刻去除未掺杂的多晶硅体层并且沉积电介质以形成交替的介电层时提供堆叠的结构支撑。虚线486延伸通过列C12至C17。图4C示出了部分488沿线486的横截面图。
图4C描绘图4A的块480的部分488沿线486的横截面图。在多层堆叠中描绘与NAND串NS8至NS11对应的存储单元的列。堆叠490包括衬底101、衬底上的绝缘膜250以及源极线SL0A的部分。注意，SGD线子集中的附加的直的NAND串沿横截面图中描绘的NAND串的前后(例如沿x轴)延伸。NS8具有源极端494和漏极端492。还使用其它缝隙描绘图4A的缝隙482。还描绘位线BL0A的部分。虚线描绘存储单元和选择栅极晶体管。
图4D描绘与图4A的直的NAND串的电路一致的、存储单元的示例布置。用与位线BL0A和源极线SL0A通信的NAND串NS0B至NS7B的存储单元来代表一个示例位线子集，用与位线BL1A和源极线SL1A通信的NAND串NS0C至NS7C的存储单元来代表另一示例位线子集。在一个位线子集中，NAND串及其存储单元为：NS0B(MC400至MC403)、NS1B(MC404至MC407)、NS2B(MC408至MC411)、NS3B(MC412至MC415)、NS4B(MC416至MC419)、NS5B(MC420至MC423)、NS6B(MC424至MC427)以及NS7B(MC428至MC431)。在另一位线子集中，NAND串及其存储单元为：NS0C(MC440至MC443)、NS1C(MC444至MC447)、NS2C(MC448至MC451)、NS3C(MC452至MC455)、NS4C(MC456至MC459)、NS5C(MC460至MC463)、NS6C(MC464至MC467)以及NS7C(MC468至MC471)。
另外，用以下各项来代表八个示例SGD线子集：NS0B和NS0C(以及它们之间的任何NAND串)、NS1B和NS1C(以及它们之间的任何NAND串)、NS2B和NS2C(以及它们之间的任何NAND串)、NS3B和NS3C(以及它们之间的任何NAND串)、NS4B和NS4C(以及它们之间的任何NAND串)、NS5B和NS5C(以及它们之间的任何NAND串)、NS6B和NS6C(以及它们之间的任何NAND串)以及NS7B和NS7C(以及它们之间的任何NAND串)。
每个NANDA串包括在其存储单元与位线之间的SGD晶体管以及在其存储单元与源极线之间的SGS晶体管。NAND串的SGD晶体管和SGS晶体管为：NS0B(SGD0C和SGS0C)、NS1B(SGD1C和SGS1C)、NS2B(SGD2C和SGS2C)、NS3B(SGD3C和SGS3C)、NS4B(SGD4C和SGS4C)、NS5B(SGD5C和SGS5C)、NS6B(SGD6C和SGS6C)、NS7B(SGD7C和SGS7C)、NS0C(SGD0C和SGS0C)、NS1C(SGD1C和SGS1C)、NS2C(SGD2C和SGS2C)、NS3C(SGD3C和SGS3C)、NS4C(SGD4C和SGS4C)、NS5C(SGD5C和SGS5C)、NS6C(SGD6C和SGS6C)以及NS7C(SGD7C和SGS7C)。
图5A描绘用于评价和调节SGD晶体管的Vth的过程。如在开头时提及地，与设备工艺独立地调节SGS晶体管的Vth的技术是有利地，这是因为该技术可以缩窄Vth分布并且使得能够进行周期性重新调整。步骤包括：500，制造存储设备，包括将SGD晶体管掺杂至目标Vth电平；502，通过读取评价SGD晶体管的Vth(如果决定步骤510成立也到达步骤502)；503，存储读取结果，对具有可接受范围之外的Vth的SGD晶体管的数目N进行计数；504，除N个SGD晶体管之外的全部SGD晶体管具有可接受范围内的Vth？；506，不调节SGD晶体管的Vth(如果决定步骤504成立(T)则到达506)；508，调节SGD晶体管的Vth(如果决定步骤504不成立(F)，则到达508)；509，执行后续的编程操作和擦除操作，存储每个子块的循环p/e的数目；510，满足重复评估的条件？；以及512等待(如果决定步骤510不成立则到达512)。
步骤502可以包括读取处于针对Vth的可接受范围的上边界(Vth_max)和下边界(Vth_min)的控制栅极电压(比较点)处的SGD晶体管的集合。关于进一步的细节可以参见图6D。
步骤504指示：在特定自然数N＝0或更多个SGD晶体管不具有在可接受范围内的Vth时，避免调节Vth是可接受的。例如，如果在图5A的第一遍中决定步骤504成立，则不需要调节。或者，如果在图5A的第二遍或随后遍中决定步骤504成立，则不需要进一步的调节。在一种方法中，在如下情况下将SGD晶体管的编程视作成功完成：在其阈值电压被验证为没有达到可接受范围的、经受编程的SGD晶体管的数目低于指定数目N时；和/或在如下情况下降SGD晶体管的擦除视作成功完成：在其阈值电压被验证为没有达到可接受范围的、经受擦除的SGD晶体管的数目低于指定数目N时。针对编程和擦除而指定的数目可以相同或不同。
用于发起在步骤502处启动的过程重复的条件可以固定或适于SGD晶体管。另外，重复可以针对单个SGD晶体管或SGD晶体管的集合(例如子块、块的其它子集或整个块)来进行。
步骤510指示：在满足条件(例如在关联子块、块的其它子集或整个块中发生的编程擦除循环的数目)时(步骤509)，可以重复评价和调节(如果需要)。因为Vth随着编程擦除循环的增加而降级，所以这是适当的。SGD晶体管主要由于来自相邻字线的编程干扰以及擦除期间来自GIDL的热载流子注入而降级。为了保持跟踪该降级，我们可以存储与SGD线关联的块或子块的编程/擦除循环数目的计数。存储设备的一个特征指示上尾可以降级。即SGD晶体管的集合的Vth分布可以趋于朝向更高的Vth值而变得倾斜。
因此，在3D堆叠式非易失性存储设备的关联子块、块的其它子集或整个块经受了一个或更多个指定数目的编程擦除循环时，对SGD晶体管的调节处理可以重复执行一次或更多次。示例过程包括对3D堆叠式非易失性存储设备中的编程擦除循环的数目进行计数，并且基于计数重复对SGD晶体管的评价和/或调节处理。
在另一选项中，在存储单元的集合中存在特定数目的可校正错误时，满足步骤510的条件。方法可以包括：对存储串的存储单元编程；读取使用纠错码的存储单元；基于存储单元的读取确定可校正错误的数目；以及如果可校正错误的数目超过了阈值数目，则触发对SGD晶体管执行调节处理。存在不止阈值数目个可校正错误的事实指示可能需要重复评价和调节处理。事实上，该重复可以帮助降低未来的错误的数目。
图5B描绘不具有Vth分布的初始评价的、用于评价和调节SGD晶体管的Vth的另一过程，在该过程中擦除操作之后是编程操作。步骤包括：550，制造存储设备，包括将SGD晶体管掺杂至目标Vth电平；552，执行一个或更多个擦除验证迭代，直至SGD晶体管的Vth低于Vth_max；554，执行一个或更多个编程验证迭代，直至SGD晶体管的Vth高于Vth_min；556，满足重复评估的条件？；以及558，等待。
图5C描绘没有Vth分布的初始评价的、用于评价和调节SGD晶体管的Vth的另一过程，在该过程中在编程操作之后是擦除操作。步骤包括：570，制造存储设备，包括将SGD晶体管掺杂至目标Vth电平；572，执行一次或更多次编程验证迭代，直至SGD晶体管的Vth高于Vth_min；574，执行一个或更多个擦除验证迭代，直至SGD晶体管的Vth低于Vth_max；576，满足重复评价的条件；以及578，等待。
在图5B和图5C的方法中，不使用执行Vth分布的初始评价另外所需的时间。代替地，每个SGD晶体管经受至少一次编程或擦除迭代。由需要最多次编程或擦除迭代的SGD晶体管来控制调节处理的最大时间。例如，假设需要四次编程迭代。在第一次编程期间所有SGD晶体管被编程的事实不增加总的编程时间。初始的编程或擦除迭代可以使用相对弱的编程或擦除脉冲以避免在可接受范围中的SGD晶体管的Vth的过量移动。还可以使用更高的Vth削弱第一编程迭代。
以下讨论图5A至图5C的各个方面。
图6A描绘图5A中的读取SGD晶体管的过程的一种实施方式，在所述过程之后发生编程然后擦除。步骤包括：600，开始对SGD晶体管的调节操作；602，读取处于下控制栅极电压Vth_min处的SGD晶体管；604，存储识别其Vth低于Vth_min的SGD晶体管的读取结果；606，读取处于上控制栅极电压Vth_Max处的SGD晶体管；608，存储识别其Vth高于Vth_max的SGD晶体管的读取结果；610，基于存储数据，对其Vth低于Vth_min的SGD晶体管进行编程；612，基于存储的读取结果对其Vth高于Vth_max的SGD晶体管进行擦除；以及614，结束对SGD晶体管的调节操作。在该方法中，确定其Vth低于或高于可接受范围的SGD晶体管。随后，对具有低于可接受范围的Vth的SGD晶体管发生编程，对具有高于可接受范围的Vth的SGD晶体管发生擦除。或者，针对SGD晶体管的特定集合，可以在编程之前发生擦除。
图6B描绘图5A中的读取SGD晶体管以识别低Vth的过程的一种实施方式，在该过程之后发生编程，在编程之后读取SGD晶体管以识别高Vth，在识别高Vth之后发生擦除。步骤包括：620，开始对SGD晶体管的调节操作；622，读取处于下控制栅极电压Vth_min处的SGD晶体管；624，存储识别其Vth低于Vth_min的SGD晶体管的读取结果；626，基于存储数据，对其Vth低于Vth_min的SGD晶体管编程；628，读取处于上控制栅极电压Vth_max处的SGD晶体管；630，存储识别其Vth高于Vth_max的SGD晶体管的读取结果；632，基于存储的读取结果，对其Vth高于Vth_max的SGD晶体管进行擦除；以及634，结束对SGD晶体管的调节操作。
在该方法中，确定其Vth低于可接受范围的SGD晶体管，并且对这些SGD晶体管编程。随后，确定其Vth高于可接受范围的SGD晶体管，并且对这些SGD晶体管进行擦除。该方法可以在如下情况下有利：在过度编程时或关于其它SGD晶体管的Vth增加的编程结果使得它们的Vth移动至高于可接受范围时。由于步骤628的读取发生在步骤626的编程之后，所以除了其Vth初始被确定为高于可接受范围的其它SGD晶体管之外，擦除将促使该SGD晶体管将它们移动返回至可接受范围中。还可以构思：可以根据因素(例如可接受范围的宽度、编程脉冲幅度、步进尺寸以及SGD晶体管的特性)，将SGD晶体管从低于可接受范围的Vth编程至高于可接受范围的Vth。由于在步骤628的读取发生在步骤626的编程之后，所以擦除将促使这些SGD晶体管并且可以能够将它们移动至可接受范围。
图6C描绘图5A中的读取SGD晶体管以识别高Vth的过程的一种实施方式，在该过程之后发生擦除，在擦除之后读取SGD晶体管以识别低Vth，在识别低Vth之后发生编程。步骤包括：640，开始对SGD晶体管的调节操作；642，读取处于上控制栅极电压Vth_max处的SGD晶体管；644，存储识别其Vth高于Vth_max的SGD晶体管的读取结果；646，基于存储的读取结果，擦除其Vth高于Vth_max的SGD晶体管；648，读取处于下控制栅极电压Vth_min处的SGD晶体管；650，存储识别其Vth低于Vth_min的SGD晶体管的数据；652，基于存储的读取结果，对其Vth低于Vth_min的SGD晶体管编程；以及654，结束对SGD晶体管的调节处理。
在该方法中，确定其Vth高于可接受范围的SGD晶体管并且擦除这些SGD晶体管。随后，确定其Vth低于可接受范围的SGD晶体管并且对这些SGD晶体管编程。该方法可以在如下情况下有利：在过度擦除时或在关于其它SGD晶体管的Vth降低的擦除结果使得它们的Vth移动至低于可接受范围时。由于步骤648的读取发生在步骤646的擦除之后，所以除了其Vth被初始确定为低于可接受范围的其它SGD晶体管之外，编程将促使这些SGD晶体管以将它们移动返回至可接受范围。还可以构思：可以根据因素(例如可接受范围的宽度、擦除脉冲幅度、步进尺寸以及SGD晶体管的特性)，来将SGD晶体管从高于可接受范围的Vth擦除至低于可接受范围的Vth。由于步骤648的读取发生在步骤646的擦除之后，所以编程将促使这些SGD晶体管并且可以能够将它们移动至可接受范围。
图6D描绘图5A中的读取SGD晶体管的过程的步骤502的一种实施方式。该步骤包括：660，选择第一SGD子集；662，将读到的电压(Vth_max或Vth_min)施加至选中的SGD子集的SGD控制线；664，对在选中的子集中未被抑制的SGD晶体管执行感测，存储结果；666，选择下一个SGD子集；以及668，结束读取操作。在步骤664之后到达步骤666或步骤668。在该情况下，一次在一个子集中发生评价和调节。另一种选项是：在评价步骤中读取多个子集，一次读取一个子集；然后一次对一个子集执行调节步骤。例如可以由图1B的状态机112提供关于读取结果的数据存储容量。可以提供识别具有低于可接受范围、在可接受范围内或高于可接受范围的Vth的各自SGD晶体管的能力。
图7描绘图5A的发生SGD晶体管的编程的过程的步骤508的一种实施方式。步骤包括：700，选择第一SGD子集；702，选择下一个SGD子集或结束编程操作；704，开始编程验证迭代的编程部分；706，访问存储的读取结果以确定要对哪些SGD晶体管编程；708，访问存储的验证结果(在第一迭代之后)以确定哪些SGD晶体管完成了编程；710，将Vpgm施加至选中的SGD子集的SGD控制线，驱动或浮动其它SGD控制线，设置关于与被编程的任何SGD晶体管通信的任何位线的Vbl_sgd_pgm以及设置关于其它位线的Vbl_sgd_inhibit；712，开始编程验证迭代的验证部分；714，将控制栅极电压(例如Vth_min)施加至SGD控制线并且使用关联的位线感测被编程的SGD晶体管的导通或非导通状态，以及存储验证结果；716，除N个SGD晶体管之外的全部SGD晶体管通过验证测试？；718，对SGD子集的编程成功；720，达到Vpgm_max？；722，设置Vpgm；以及724，对SGD子集的编程不成功。如果决定步骤716成立，则到达步骤718。如果决定步骤716不成立，则到达步骤720。如果决定步骤720成立，则到达步骤724。如果决定步骤720不成立，则到达步骤722。在不同附图中值“N”可以相同或不同。
图8描绘图5A的发生SGD晶体管的擦除的过程的步骤508的一种实施方式。步骤包括：800，选择第一SGD子集；802，选择下一个SGD子集或结束擦除操作；804，开始擦除验证迭代的擦除部分；806，访问存储的读取结果以确定要擦除哪些SGD晶体管；808，访问存储的验证结果(第一次迭代之后)以确定哪些SGD晶体管完成了擦除；810，将Vbl_erase施加至与待擦除的SGD晶体管通信的任何位线，设置其它位线的Vbl_sgd_inhibit，驱动选中的子集的SGD控制线，驱动或浮动其它SGD控制线；812，开始擦除验证迭代的验证部分；814，将控制栅极电压(例如Vth_max)施加至SGD控制线并且使用关联的位线感测被擦除的SGD晶体管的导通或非导通状态，存储验证结果；816，除N个SGD晶体管之外的全部SGD晶体管通过验证测试？；818，对SGD子集的擦除成功；820，达到Verase_max；822，设置Verase；以及824，对SGD子集的擦除不成功。如果决定步骤816成立，则到达步骤818。如果决定步骤816不成立，则到达步骤820。如果决定步骤820成立，则到达步骤824。如果决定步骤820不成立，则到达步骤822。
图9A描绘其Vth低于可接受范围的SGD晶体管的编程。Vth_min是SGD晶体管的Vth值的可接受范围的下界。Vth_max是SGD晶体管的Vth值的可接受范围的上界。Vth_target位于Vth_min与Vth_max之间。曲线900代表例如在制造存储设备之后SGD晶体管的集合或子集的初始Vth分布，对SGD晶体管进行掺杂以试图实现Vth_target的中值Vth。然而，由于各种因素，分布的中值低于Vth_target。曲线902代表在编程之后的最终Vth分布，其中Vth_min用作验证电平。
图9B描绘其Vth高于可接受范围的SGD晶体管的擦除。曲线910代表SGD晶体管的集合或子集的初始Vth分布。然而，由于各种因素，分布的中值高于Vth_target。曲线912代表在擦除之后的最终Vth分布，其中Vth_max用作验证电平。
图9C描绘SGD晶体管的Vth分布，其示出了在编程之后擦除的效果。曲线920代表SGD晶体管的集合或子集的初始Vth分布。尽管分布的中值处于Vth_target，但是分布过宽使得在低于和高于可接受范围时可见明显的尾部。曲线922代表使用Vth_min作为验证电平在编程之后的Vth分布，曲线924代表使用Vth_max作为验证电平在擦除之后的Vth分布。
图9D描绘SGD晶体管的Vth分布，其示出了在擦除之后编程的效果。曲线940代表SGD晶体管的集合或子集的初始Vth分布。曲线942代表使用Vth_max作为验证电平在擦除之后的Vth分布，曲线944代表使用Vth_min作为验证电平在编程之后的Vth分布。
如在开头提及地，Vsgd窗是NAND编程操作的重要特性。在选中的子块或子集中，向选中的位线施加低偏置(针对正常编程0V，针对快速通过写入编程通常约0.6V)。Vsgd应当足够高以导通SGD晶体管并通过该低偏置。因此，我们令Vsgd-Vbl_qpw>Vth_max(Vth_max是SGD晶体管的Vth的最大值)。Vbl_qpw是Vbl_mc_pgm的示例。将Vdd施加至未被选中的位线(抑制的位线)。Vdd是Vbl_mc_inhibit的示例。Vsgd应当足够低以使SGD晶体管截止(使非导通)，所以我们令Vsgd–Vdd<Vth_min(Vth_min是SGD晶体管的Vth的最小值)。在数据编程期间的未选中的子块或子集中，一些位线被偏置为低至0V(与被编程的选中的子块中的那些位线关联的存储单元)，其它位线被偏置为Vdd(与被抑制的选中的子块中的那些位线关联的存储单元)。Vsgd应当足够低以使所有位线上的SGD晶体管截止，所以我们令Vsgd<Vth_min。另外，考虑更大的源极/漏极横向场以及更高的泄漏(未选中的子块中的Vboost与0V，针对选中的子块中的抑制的位线的Vboost与Vdd)，研究发现在一些实现中Vsgd<Vt_min-1V可能是适当的。
可以针对选中的子块和未选中的子块来分开设计Vsgd的值。关于选中的子块的Vsgd窗：Vbl_qpw+Vth_max<Vsgd<Vdd+Vth_min。可以发现为了实现最大的Vsgd窗，SGD晶体管的Vth分布应当应尽可能紧密。
如提及的，SGD Vth可以通过处理步骤来调节。然而，由于工艺复杂度(凹进步进、本体厚度、漏极注入、半径等)，Vth分布难以被控制并缩紧在与2D NAND可比较的范围内。此外，SGD Vth的上尾部可能在循环之后降级。因此，仅通过处理优化可能难以实现与2D NAND可比较的Vsgd操作窗。然而，与2D NAND相反，在3D堆叠式存储设备中可以通过编程或擦除进行SGD Vth调节。这样的编程或擦除有利地使得SGD Vth分布缩紧。
图10A描绘SGD晶体管的擦除操作的示例波形。波形描绘擦除操作中的一系列擦除脉冲和验证脉冲，其中位线电压Vbl_erase增加直至达到最大或直至通过验证测试、擦除操作结束的点。波形1000代表多个擦除迭代EV0、EV1、EV2…。每个擦除验证迭代包括：擦除脉冲1001至1005，以及在擦除脉冲之后的验证脉冲例如幅度Vth_max的1009。在该示例中，在每次迭代中以步进尺寸Vbl_erase_step来增加Verase。步进尺寸可以均匀或非均匀。擦除脉冲1001、1002、1003、1004以及1005分别具有峰值幅度Vbl_erase0、Vbl_erase1、Vbl_erase2、Vbl_erase3以及Vbl_erase4。
图10B描绘SGD晶体管的编程操作的示例波形。波形描绘编程操作中的一系列编程脉冲和验证脉冲，其中增加SGD晶体管控制栅极电压Vsgd_pgm直至达到最大，或直至通过验证测试、结束编程操作的点。波形1050代表多个编程验证迭代PV0、PV1、PV2……。每个编程验证迭代包括：编程脉冲1051至1055，以及在编程脉冲之后的验证脉冲，例如幅度Vth_min的验证脉冲1059。在该示例中，在每次迭代中Vsgd_pgm以步进尺寸Vsgd_pgm_step来增加。步进尺寸可以均匀或非均匀。编程脉冲1051、1052、1053、1054以及1055分别具有峰值幅度：Vsgd_pgm0、Vsgd_pgm1、Vsgd_pgm2、Vsgd_pgm3以及Vsgd_pgm4。
图11A至图11E描绘在图10A的擦除操作的擦除验证迭代的擦除部分期间的示例电压。图11A至图11E具有公共时间轴但是时间增量未必等间隔，附图未必按比例。
擦除操作可以包括多个擦除验证迭代，例如EV0、EV1、EV2……。每个擦除验证迭代可以包括擦除部分(例如脉冲或迭代)以及在擦除部分之后的验证部分(例如脉冲或迭代)。为了简单起见，每个擦除脉冲被描绘为具有遍及脉冲的、在峰值电平处的均匀幅度。可替代地，在擦除脉冲中在一个或更多个步进后电压增加至峰值电平。另外，可以使用如下单侧擦除：其将电压经由位线施加至NAND串的漏极端以对NAND串充电，而NAND串的源极端不用于对NAND串充电。
图11A描绘被选中的SGD晶体管的控制栅极的示例电压(Vsgd)(Vsgd_sel)和未被选中的SGD晶体管的控制栅极的示例电压(Vsgd)(Vsgd_unsel)。应当注意，“sel”是“选中”的缩写，“unsel”是“未选中”的缩写。在一种方法中，Vsgd_sel(波形1102)在Vss＝0V处被驱动，Vsgd_unsel(波形1100)浮动。或者，Vsgd_unsel可以例如在8V至10V处被驱动。被选中的并且未被抑制的SGD晶体管是在擦除迭代中待擦除的SGD晶体管。选中的SGD晶体管可以随后在擦除操作中、在其达到擦除验证条件时变成抑制的。被选中的SGD晶体管是具有与被选中的位线通信的漏极端的存储串。被抑制的SGD晶体管是在擦除迭代中不被擦除的SGD晶体管。抑制的SGD晶体管是具有与未选中的位线通信的漏极端的存储串。
图11B描绘与被选中的SGD晶体管通信的被选中的位线(Vbl_sel)以及与被抑制的SGD晶体管通信的未被选中的位线(Vbl_unsel)的示例电压。将Vbl_sel(波形1104)设置为当前擦除脉冲的幅度例如Vbl_erase0、Vbl_erase1……，在Vss处驱动Vbl_unsel(波形1106)。位线电压从t0到t1斜升，从t1到t2保持在峰值电平，从t2到t3斜降。
图11C描绘字线的示例电压(Vwl)、选择线的示例电压(Vsl)、背栅的示例电压(Vbg)以及SGS晶体管的示例电压(Vsgs)(Vsgs_sel或Vsgs_unsel)。如波形1108所描绘的，可以允许这些电压浮动。尽管为了简单起见示出了一个波形，但是这些电压可以在不同的相应电平处浮动。
可选地，驱动这些电压中的一些或全部。例如，可以针对选中的串将Vwl和Vgb设置为Vpass值(例如8V)。可以在8V处驱动Vsgs_sel和Vsgs_unsel。可以例如在10V处驱动Vsl以使得在源极侧的串截止，从而SGS晶体管的Vgs(栅极源极电压)为-2V。针对被选中的子块，Vsgd_sel在0V处偏置，被选中的位线处于15V至20V以擦除关联的SGD晶体管，未被选中的位线处于例如8V至10V以抑制关联的SGD晶体管。针对未被选中的子块，Vsgd_sel在8V至10V处偏置，被选中的位线处于15V至20V，未被选中的位线处于8V至10V，因此与SGD线关联的SGD晶体管不全被擦除。
图11D描绘选中的SGD晶体管的柱状电压(Vpillar)。如波形1110所描绘的，Vpillar通常跟踪Vbl并且可能由于GIDL电流而增加。在选择栅极处的GIDL电流由选择栅极的漏极电压(Vd)与栅极电压(Vg)之间的偏置差(Vdg＝Vd-Vg)来确定。GIDL电流密度可以被建模如下：J＝A*Es*exp(-B/Es)，其中Es是在表面处的横向电场，并且Es＝(Vdg+C)/Tox。因此，J＝A’*(Vdg+C)*exp(-B’/(Vdg+C))，其中A’、B’以及C是由一些物理参数确定的常量。通常，选择栅极的Vdg>>Vth以获得相当大的GIDL电流。一些情况下，需要Vdg>2V至5V以生成针对约一毫秒的擦除脉冲宽度的足够GIDL。
图11E描绘被擦除的SGD晶体管的Vth。如波形1112所描绘的，在Vbl从t1到t2上升时，例如被擦除的示例SGD晶体管的Vth降低。一些情况下，Vth降低至低于Vth_max。
例如，考虑被选中用于擦除的SGD晶体管之一位于存储串之一中(例如图3A中的NS0中的SGD0)。所述存储串之一包括：在所述存储串之一的源极端处的选择栅极源极(SGS)晶体管(例如SGS0)、以及在所述SGD晶体管之一与SGS晶体管之间的存储单元(例如分别在图3E中的MC300至MC303以及在图3A中的控制栅极CG0至CG3)，并且存储串之一的漏极端与位线(例如BL0)。SGD晶体管之一的擦除包括：在驱动SGD晶体管之一的控制栅极的同时向位线施加足够高以对SGD晶体管的沟道充电的擦除脉冲(1104)(例如比Vsgd_sel大至少2V至5V)，以及使存储单元和SGS晶体管的控制栅极的电压浮动。另外，假设未被选中的用于擦除的另一SGD晶体管(例如图3A中的SGD1)位于另一存储串(例如NS1)中。另一存储串的漏极端与位线(例如BL0)通信。当将擦除脉冲施加至位线时，浮动或驱动另一SGD晶体管的控制栅极。
在擦除期间，存储单元控制栅极(字线)、背栅、SGS晶体管以及未选中的SGD晶体管可以浮动。选中的SGD线(可以选中一个、多个或所有SGD线)在0V处偏置，位线从低电压Vbl_erase0启动。福勒-诺德海姆(Fowler-Nordheim)隧穿在SGD晶体管的漏极与栅极的重叠区域发生，选中的SGD晶体管开始被擦除。一旦共享同一位线的所有SGD晶体管通过验证电平，则将位线电压降低至0V使得不再发生隧穿，SGD晶体管的擦除被抑制。针对其它位线，Vbl_erase以小步进尺寸增加，直至所有位线上的SGD晶体管通过擦除验证电平并且它们的Vth在可接受范围内。在一种方法中，擦除验证电平可以为Vth_max，尽管其它实施也可以。例如，擦除验证电平可以低于Vth_max特定余量。可以以第一擦除脉冲启动来实现擦除抑制。
可以将以上擦除过程视作存储单元的擦除抑制技术的修改。在这样的擦除操作中，可以在双侧擦除中在SGD晶体管和SGS晶体管二者处生成GIDL电流。位线和源极线在Verase处偏置，SGD晶体管和SGS晶体管分别在Vsgd和Vsgs处偏置。一旦与同一位线通信的所有单元通过擦除验证，则它们的位线电压被降低至Vsgd，因此在位线侧在下一个擦除脉冲处不生成GIDL电流。此外，源极线偏置略高于Vsgs控制栅极电压以使SGS晶体管截止而不需要在源极线侧生成GIDL。因此，在源极线侧也不生成GIDL。从而实现对通过验证电平的单元的擦除抑制，而没有通过验证电平的单元必须由仅在位线侧(在单侧擦除中)生成的GIDL电流来擦除。
图12A至图12E描绘图11A的编程操作的编程验证迭代的编程部分期间的示例电压。
图12A描绘选中的SGD线的控制栅极的示例电压(Vsgd)(Vsgd_sel)。在一种方法中，Vsgd_sel(波形1200)被当前编程脉冲的幅度例如Vsgd_pgm0、Vsgd_pgm1、Vsgd_pgm2……(例如15V至20V)而驱动。
图12B描绘与选中的SGD晶体管通信的选中的位线的示例电压(Vbl_sel)以及与抑制的SGD晶体管通信的未选中的位线的示例电压(Vbl_unsel)。Vbl_unsel(波形1202)被驱动至小于Vsgd_sel的非零电平(例如8V至10V)，而Vbl_sel(波形1204)在Vss处被驱动。
图12C描绘字线的示例电压(Vwl)、源极线的示例电压(Vsl)、背栅的示例电压(Vbg)、SGS线的示例电压(Vsgs)以及未选中的SGS线的示例电压(Vsgd_unsel)。如波形1206描绘的，可以允许这些电压浮动。尽管为了简单起见示出了一个波形，但是这些电压可以在不同的相应电平处浮动。
可选地，这些电压中的一些或全部被驱动。例如，Vsgs_sel和Vsgs_unsel可以在0V处驱动。Vsl可以在例如2V处被驱动以使在源极侧的串截止，使得SGS晶体管的Vgs(栅极源极电压)为-2V。
针对选中的子块，Vsgd_sel为15V至20V，选中的位线处于0V以对选中的SGD晶体管编程，未选中的位线处于例如8V至10V以抑制关联的SGD晶体管。针对未选中的子块，Vsgd_unsel为0V，选中的位线处于0V并且未选中的位线在8V至10V，所以与未选中的SGD线关联的SGD晶体管不全被编程。
图12D描绘选中的SGD晶体管的柱状电压(Vpillar)。波形1208指示Vpillar遵循Vbl_sel＝Vss。
图12E描绘被编程的SGD晶体管的Vth。波形1210指示当施加Vsgd_sel时逐渐增加Vth。在这种情况下，Vth上升至高于Vth_min。
例如，考虑被选中用于编程的SGD晶体管之一位于存储串之一中(例如图3A中的NS0中的SGD0)。所述存储串之一包括：在所述存储串之一的源极端处的选择栅极源极(SGS)晶体管(例如SGS0)、以及在所述SGD晶体管之一与SGS晶体管之间的存储单元(例如分别在图3E中的MC300至MC303以及在图3A中的控制栅极CG0至CG3)，并且存储串之一的漏极端与位线(例如BL0)通信。SGD晶体管之一的编程包括在使存储单元的控制栅极的电压(Vwl)和SGS晶体管的控制栅极的电压(Vsgs)浮动的同时向SGD晶体管之一的控制栅极施加编程脉冲(1200)，以及向位线施加足够低以使得能够对SGD晶体管之一编程的电压(Vbl_sel)(例如低于Vsgd_sel-Vth-特定余量)。另外，假设未被选中用于编程的另一SGD晶体管位于另一存储串中(例如在图3A中的NS1中的SGD1)，并且另一存储串的漏极端与位线(例如BL0)通信。然后，尽管将编程脉冲施加至SGD晶体管之一的控制栅极，但是另一SGD晶体管的控制栅极的电压(Vsgd_unsel)被浮动。可选地，另一SGD晶体管的控制栅极的电压被驱动。
在编程期间，存储单元控制栅极(字线)、背栅、SGS线以及未选中的SGD线可以浮动。位线在0V处偏置，选中的位线(可以选中一个、多个或所有SGD线)从低电压Vsgd_pgm0例如5V至10V启动。福勒-诺德海姆(Fowler-Nordheim)隧穿在SGD晶体管的源极和栅极的重叠区域发生，使得选中的SGD晶体管开始被编程。一旦共享同一位线的所有SGD晶体管通过验证电平，则将位线电压增加至接近Vsgd_pgm的抑制电平，使得不再发生隧穿并且SGD晶体管的编程被抑制。针对其它位线，SGD电压(Vsgd_pgm)以小的步进尺寸增加，直至所有位线上的SGD晶体管通过验证电平并且它们的Vth在可接受范围内。在一种方法中，编程验证电平可以为Vth_min，但是其它实现也可以。例如，编程验证电平可以超过Vth_min特定余量。可以以第一编程脉冲启动来实现编程抑制。
图13A至图13C描绘在图6D的读取或验证操作期间的示例电压。
图13A描绘读到的选中的SGD线的控制栅极电压。电压针对擦除验证操作或编程验证操作可以例如分别处于Vth_max(波形1300)或Vth_min(波形1302)。
图13B描绘在感测SGD晶体管期间的选中的位线电压。选中的位线与存储串中的选中的SGD晶体管通信。在一种感测技术中，将电压Vsense施加至位线，位线被允许放电。如波形1306所示，如果位线放电至比在感测时间tsense处的与感测电流相关的跳闸电压Vtrip低，则SGD晶体管处于导通状态并且其Vth低于控制栅极电压。如果位线不放电至低于Vtrip，则SGD晶体管处于非导通状态并且其Vth大于(或等于)控制栅极电压。
图13C描绘字线的示例电压(Vwl)、背栅的示例电压(Vbg)以及SGS线的示例电压(Vsgs)。源极线电压(Vsl)处于0V。如波形1308所描绘的，这些电压可以以通过电平Vpass驱动以使得SGD晶体管被读取。将Vpass应用至存储单元、背栅晶体管以及SGS晶体管的控制栅极以使得这些晶体管处于导通状态。
在一种实施方式中，提供一种用于控制3D堆叠式非易失性存储设备的方法。3D堆叠式非易失性存储设备包括多个存储串，每个存储串包括在存储串的漏极端处的选择栅极漏极(SGD)晶体管。该方法包括：对SGD晶体管执行调节处理。对SGD晶体管执行调节处理包括针对每个SGD晶体管：读取处于下控制栅极电压Vth_min和处于上控制栅极电压Vth_max的SGD晶体管，下控制栅极电压Vth_min与上控制栅极电压Vth_max限了SGD晶体管的阈值电压的可接受范围；如果读取指示SGD晶体管的阈值电压低于可接受范围，则对SGD晶体管编程以将阈值电压升高至在可接受范围内；以及如果读取指示SGD晶体管的阈值电压高于可接受范围，则擦除SGD晶体管以将阈值电压降低至在可接受范围内。
在另一种实施方式中，一种3D堆叠式非易失性存储设备，包括：在堆叠中与介电层交替的导电材料层；NAND串的集合，每个NAND串包括存储单元的集合以及在NAND串的漏极侧端处的选择栅极漏极(SGD)晶体管，存储单元与导电材料层通信，SGD晶体管与公共SGD控制线通信；与NAND串的漏极侧端通信的位线的集合；以及控制电路。控制电路为了执行对每个SGD晶体管的调节：执行读取处于下控制栅极电压Vth_min和处于上控制栅极电压Vth_max的SGD晶体管，下控制栅极电压Vth_min和上控制栅极电压Vth_max限定可SGD晶体管的阈值电压的可接受范围；如果读取指示SGD晶体管的阈值电压低于可接受范围，则对SGD晶体管编程以将阈值电压升高至在可接受范围内；以及如果读取指示SGD晶体管的阈值电压高于可接受范围，则擦除SGD晶体管以将阈值电压降低至在可接受范围内。
在另一种实施方式中，提供了一种用于控制3D堆叠式非易失性存储设备的方法。3D堆叠式非易失性存储设备包括多个存储串，每个存储串包括在存储串的漏极端处的选择栅极漏极(SGD)晶体管。该方法包括对SGD晶体管执行调节处理，对SGD晶体管执行调节处理包括针对SGD晶体管中的一个或更多个:执行一次或更多次擦除验证迭代，直至SGD晶体管的阈值电压低于相应电平；以及执行一次或更多次编程验证迭代，直至SGD晶体管的阈值电压高于作为SGD晶体管的阈值电压的可接受范围的下界的相应电平。
在另一种实施方式中，提供了一种用于控制3D堆叠式非易失性存储设备的方法。3D堆叠式非易失性存储设备包括多个存储串，每个存储串包括在存储串的漏极端处的选择栅极漏极(SGD)晶体管。该方法包括对SGD晶体管执行调节处理，对SGD晶体管执行调节处理包括针对SGD晶体管中的一个或更多个：执行一次或更多次编程验证迭代，直至SGD晶体管的阈值电压高于相应电平；以及执行一次或更多次擦除验证迭代，直至SGD晶体管的阈值电压低于作为SGD晶体管的阈值电压的可接受范围的上界的相应电平。
已经出于说明和描述的目的呈现了本发明的在前详细描述。所述详细描述并不意在穷举或将本发明限制为所公开的确切形式。根据以上教导可以进行很多修改和变型。选择所描述的实施方式以最佳地解释本发明的原理及其实际应用，从而使得本领域普通技术人员能够适合所构思的特定应用而在各种实施方式中与各种修改一起最佳地利用本发明。意在由所附权利要求来限定本发明的范围。

Claims (15)

1.一种用于控制3D堆叠式非易失性存储设备(100)的方法，所述3D堆叠式非易失性存储设备包括多个NAND串(NS0至NS7)，每个NAND串包括在所述NAND串的漏极端(232、234、492)处的选择栅极漏极(SGD)晶体管(SGD0至SGD7)，所述方法包括：
对所述SGD晶体管执行调节处理，所述对所述SGD晶体管执行调节处理包括,针对每个SGD晶体管：
读取处于下控制栅极电压Vth_min和处于上控制栅极电压Vth_max的所述SGD晶体管，所述下控制栅极电压Vth_min和所述上控制栅极电压Vth_max限定所述SGD晶体管的阈值电压的可接受范围；
如果所述读取指示所述SGD晶体管的阈值电压低于所述可接受范围，则对所述SGD晶体管编程以将所述阈值电压升高至在所述可接受范围内；以及
如果所述读取指示所述SGD晶体管的阈值电压高于所述可接受范围，则擦除所述SGD晶体管以将所述阈值电压降低至在所述可接受范围内。
2.根据权利要求1所述的方法，其中：
所述NAND串的漏极端与位线的集合(BL0、BL1)通信；
所述下控制栅极电压Vth_min≥Vsgd–Vbl_mc_inhibit；
Vsgd为在对所述NAND串中的存储单元的随后编程操作期间被施加至所述SGD晶体管的电压；
Vb1_mc_inhibit为在所述随后编程操作期间被施加至所述位线的集合中的未被选中的位线的电压；
所述上控制栅极电压Vth_max≤Vsgd–Vbl_mc_pgm；以及
Vbl_mc_pgm为在所述随后编程操作期间被施加至所述位线的集合中的被选中的位线的电压。
3.根据权利要求2所述的方法，还包括：
在所述SGD晶体管的子块(SGDL-SB0、SGDL-SB1)经历了指定次数的编程擦除循环时，对所述子块重复执行所述调节处理。
4.根据权利要求1或2所述的方法，还包括：
对所述3D堆叠式非易失性存储设备中的编程擦除循环(EV0至EV4)的次数进行计数；以及
基于所述计数对所述SGD晶体管重复执行所述调节处理。
5.根据权利要求1至4中任一项所述的方法，还包括：
随后对所述NAND串的存储单元(MC300至MC371)编程；
读取使用纠错码的存储单元；
基于对所述存储单元的所述读取确定可校正错误的数目；以及
如果所述可校正错误的数目超过阈值，则重复对所述SGD晶体管执行所述调节处理。
6.根据权利要求1至5中任一项所述的方法，其中：
在阈值电压被验证为没有达到所述可接受范围的、经受所述编程的所述SGD晶体管的数目低于指定数目时，认为对所述SGD晶体管的所述编程成功完成；以及
在阈值电压被验证为没有达到所述可接受范围的、经受所述擦除的所述SGD晶体管的数目低于指定数目时，认为对所述SGD晶体管的所述擦除成功完成。
7.根据权利要求1至6中任一项所述的方法，其中：
所述对所述SGD晶体管编程以将所述阈值电压升高至在所述可接受范围内包括对处于所述下控制栅极电压的所述SGD晶体管进行验证；以及
所述擦除所述SGD晶体管以将所述阈值电压降低至在所述可接受范围内包括对处于所述上控制栅极电压的所述SGD晶体管进行验证。
8.根据权利要求1至7中任一项所述的方法，其中：
被选中用于编程的所述SGD晶体管之一(SGD0)位于所述NAND串之一(NS0)中；
所述NAND串之一包括：在所述NAND串之一的源极端(240)处的选择栅极源极(SGS)晶体管(SGS0)、以及在所述SGD晶体管之一与所述SGS晶体管之间的存储单元(MC300至MC307)，并且所述NAND串之一的漏极端与位线(BL0)通信；
所述对所述SGD晶体管之一编程包括：在使所述存储单元和所述SGS晶体管的控制栅极的电压浮动的同时向所述SGD晶体管之一的控制栅极施加编程脉冲(Vsgd_pgm0至Vsgd_pgm4)；以及向所述位线施加足够低以使得能够对所述SGD晶体管之一编程的电压；
未被选中用于编程的、所述SGD晶体管(SGD1至SGD3)中的另一SGD晶体管位于所述NAND串(NS1至NS3)中的另一NAND串；
所述NAND串中的另一NAND串的漏极端与所述位线通信；以及
在将所述编程脉冲施加至所述SGD晶体管之一的控制栅极的同时，浮动或驱动所述SGD晶体管中的另一SGD晶体管的控制栅极的电压。
9.根据权利要求1至8中任一项所述的方法，其中：
被选中用于擦除的所述SGD晶体管之一(SGD0)位于所述NAND串之一(NS0)中；
所述NAND串之一包括：在所述NAND串之一的源极端(240)处的选择栅极源极(SGS)晶体管(SGS0)、以及在所述SGD晶体管之一与所述SGS晶体管之间的存储单元(MC300至MC307)，并且所述NAND串之一的漏极端与位线(BL0)通信；
擦除所述SGD晶体管之一包括：在驱动所述SGD晶体管之一的控制栅极的同时，向所述位线施加足够高以对所述SGD晶体管的沟道(299)充电的擦除脉冲(Vbl_erase0至Vbl_erase4)；以及使所述存储单元和所述SGS晶体管的控制栅极的电压浮动；
未被选中用于擦除的所述SGD晶体管(SGD1至SGD3)中的另一SGD晶体管位于所述NAND串(NS1至NS3)中的另一NAND串中；
所述NAND串中的另一NAND串的漏极端与所述位线通信；以及
在将所述擦除脉冲施加至所述位线的同时，浮动或驱动所述SGD晶体管中的另一SGD晶体管的控制栅极。
10.根据权利要求1至9中任一项所述的方法，其中：
在所述3D堆叠式非易失性存储设备的晶片分类期间发生所述对所述SGD晶体管执行调节处理；以及
在所述3D堆叠式非易失性存储设备由终端用户操作时，所执行的方法还包括重新检查并且重复所述对所述SGD晶体管执行调节处理。
11.一种3D堆叠式非易失性存储设备，包括：
在堆叠(230)中与介电层(D0至D5)交替的导电材料层(WL0至WL3、SG)；
NAND串的集合(NS0、NS4)，每个NAND串包括存储单元的集合(MC300至MC307、MC340至MC347)以及在所述NAND串的漏极端处的选择栅极漏极(SGD)晶体管(SGD0、SGD4)，所述存储单元与所述导电材料层通信，所述SGD晶体管与公共SGD控制线(390)通信；
与所述NAND串的漏极端通信的位线的集合(BL0、BL1)；以及
控制电路(110、112、114、116、122、128、130、132)，所述控制电路为了对每个SGD晶体管执行调节：执行对处于下控制栅极电压Vth_min和处于上控制栅极电压Vth_max的SGD晶体管的读取，所述下控制栅极电压Vth_min和所述上控制栅极电压Vth_max限定所述SGD晶体管的阈值电压的可接受范围；如果所述读取指示所述SGD晶体管的阈值电压低于所述可接受范围，则对所述SGD晶体管编程以将所述阈值电压升高至在所述可接受范围内；以及如果所述读取指示所述SGD晶体管的阈值电压高于所述可接受范围，则擦除所述SGD晶体管以将所述阈值电压降低至在所述可接受范围内。
12.根据权利要求11所述的3D堆叠式非易失性存储设备，其中：
所述下控制栅极电压Vth_min≥Vsgd–Vbl_mc_inhibit；
Vsgd为在对所述NAND串中的存储单元的随后编程操作期间被施加至所述SGD晶体管的电压；
Vbl_mc_inhibit为在所述随后编程操作期间被施加至所述位线的集合中的未被选中的位线的电压；
所述上控制栅极电压Vth_max≤Vsgd–Vbl_mc_pgm；以及
Vbl_mc_pgm为在所述随后编程操作期间被施加至所述位线的集合中的被选中的位线的电压。
13.根据权利要求11或12所述的3D堆叠式非易失性存储设备，其中：
在所述SGD晶体管的子块(SGDL-SB0、SGDL-SB1)经历了指定次数的编程擦除循环时，所述控制电路重复对所述子块的所述调节。
14.根据权利要求11至13中任一项所述的3D堆叠式非易失性存储设备，其中，所述控制电路：
对所述NAND串的所述存储单元编程；
读取使用纠错码的存储单元；
基于对所述存储单元的所述读取确定可校正错误的数目；以及
如果所述可校正错误的数目超过阈值，则重复对所述SGD晶体管的所述调节。
15.根据权利要求11至14中任一项所述的3D堆叠式非易失性存储设备，其中，所述控制电路：
在阈值电压被验证为没有达到所述可接受范围的、经受所述编程的所述SGD晶体管的数目低于指定数目时，认为对所述SGD晶体管的所述编程成功完成；以及
在阈值电压被验证为没有达到所述可接受范围的、经受所述擦除的所述SGD晶体管的数目低于指定数目时，认为对所述SGD晶体管的所述擦除成功完成。
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