CN111292792B - 3d存储器中的晶体管阈值电压维持 - Google Patents

3d存储器中的晶体管阈值电压维持 Download PDF

Info

Publication number
CN111292792B
CN111292792B CN201910878500.8A CN201910878500A CN111292792B CN 111292792 B CN111292792 B CN 111292792B CN 201910878500 A CN201910878500 A CN 201910878500A CN 111292792 B CN111292792 B CN 111292792B
Authority
CN
China
Prior art keywords
data
memory cells
transistors
threshold voltage
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910878500.8A
Other languages
English (en)
Other versions
CN111292792A (zh
Inventor
S·西塔拉曼
P·萨格迪奥
S·桑科勒
C·叶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Western Digital Technologies Inc
Original Assignee
Western Digital Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Digital Technologies Inc filed Critical Western Digital Technologies Inc
Publication of CN111292792A publication Critical patent/CN111292792A/zh
Application granted granted Critical
Publication of CN111292792B publication Critical patent/CN111292792B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0616—Improving the reliability of storage systems in relation to life time, e.g. increasing Mean Time Between Failures [MTBF]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明题为“3D存储器中的晶体管阈值电压维持”。本发明提供了用于维持存储器设备中的非数据晶体管的阈值电压的技术。该存储器设备具有叠堆，该叠堆包括交替的水平导电层和水平介电层。控制电路被配置为响应于相对于叠堆的第一层中的数据存储器单元的擦除满足触发条件，测试非数据晶体管的阈值电压标准。该控制电路被配置为响应于确定不满足阈值电压标准而将有效数据从叠堆的第二层中的数据存储器单元移出。控制电路被配置为在将有效数据从第二组数据存储器单元移出之后，调整非数据晶体管的阈值电压，使得满足阈值电压标准。

Description

3D存储器中的晶体管阈值电压维持
背景技术
半导体存储器广泛用于各种电子设备，诸如蜂窝电话、数码相机、个人数字助理、医疗电子器件、移动计算设备、服务器、固态驱动器、非移动计算设备和其他设备。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接到电源(例如，电池)时，非易失性存储器也允许存储和保留信息。
一种类型的非易失性存储器具有非易失性存储器单元串，该非易失性存储器单元在串的每一端处具有选择晶体管。通常，此类串称为NAND串。NAND串可以在一端处具有漏极侧选择晶体管，该漏极侧选择晶体管将该串连接到位线。NAND串可以在一端处具有源极侧选择晶体管，该源极侧选择晶体管将该串连接到源极线。非易失性存储器单元也可以称为非易失性存储器单元晶体管，其中非易失性存储器单元晶体管的沟道统称为NAND串沟道。
附图说明
类似编号的元件是指不同的图中的共同部件。
图1是存储器设备的功能框图。
图2是描绘存储器系统的一个实施方案的框图。
图3是存储器设备的透视图。
图4A描绘了直NAND串实施方案中的3D存储器结构的示例性字线层的顶视图。
图4B描绘了与图4A一致的示例性SGD层420的顶视图。
图4C描绘了叠堆的实施方案，其示出了沿着图4A的线412a和图4B的线412b的截面图。
图4D描绘了图4C的叠堆440的选择栅极层和字线层的替代视图。
图4E描绘了图4C的区域442的视图。
图5是NAND串的示意图。
图6是维持存储器设备中的晶体管的阈值电压的过程的一个实施方案的流程图。
图7A至图7C示出了非数据晶体管的示例性阈值电压分布。
图8是测试非数据晶体管的阈值电压标准的过程的一个实施方案的流程图。
图9是调整非数据晶体管的阈值电压的过程的一个实施方案的流程图。
图10是执行非易失性存储设备中的非数据晶体管的阈值电压维持的过程的一个实施方案的流程图。
具体实施方式
本发明提供了用于维持存储器设备中的非数据晶体管的阈值电压的技术。在一个实施方案中，非数据晶体管在三维存储器设备中的NAND串上。在一个实施方案中，NAND串垂直穿过交替的水平导电层和水平介电层的叠堆。NAND串包括数据晶体管和非数据晶体管。数据晶体管(例如，数据存储器单元晶体管)是用于存储用户或系统数据的晶体管。非数据晶体管不用于存储用户或系统数据。非数据晶体管包括选择晶体管和虚设存储器单元晶体管。应当注意，数据存储器单元晶体管可以更简洁地称为数据存储器单元。而且，虚设存储器单元晶体管可以更简洁地称为虚设存储器单元。选择晶体管可以用于选择NAND串或NAND串的一部分以用于存储器操作。
在一个实施方案中，叠堆包括层。在一个实施方案中，每个NAND串具有在叠堆的第一层中的第一组数据存储器单元，以及在叠堆的第二层中的第二组数据存储器单元。控制电路可以对NAND串组执行存储器阵列操作(例如，读取、编程、擦除)。在一个实施方案中，控制电路将每个层操作为独立运行的单元。例如，可以擦除一层中的数据存储器单元，同时在另一个层中维持有效数据。
NAND串包括多个存储器单元，该多个存储器单元串联连接在位于连接到位线的NAND串的漏极侧上的一个或多个漏极侧选择晶体管(或SGD晶体管)与位于连接到源极线的NAND串的源极侧上的一个或多个源极侧选择晶体管(或SGS晶体管)之间。SGD晶体管可以设置在导通状态，诸如当在读取或验证操作中感测到NAND串时，或者设置在非导通状态，诸如当NAND串被禁止编程并且其沟道电压被提升时。SGD晶体管通常可以由控制栅极电压和位线电压控制，而SGS晶体管通常可以由控制栅极电压和源极线电压控制。
为了准确地控制选择晶体管，其阈值电压(Vth)应当在预期范围内。然而，阈值电压可能由于各种原因而改变。例如，读取干扰压力可以致使Vth增加。在其控制栅极与沟道之间具有大电压差的晶体管可以经历读取干扰压力。例如，在读取NAND串中的存储器单元期间，未选择的存储器单元和选择晶体管可以接收可导致读取干扰的高通电压。由于高控制栅极-沟道电压，因此可以将电荷注入选择晶体管的电荷存储区域中，从而逐渐增加选择晶体管的Vth。
数据保留损失可致使Vth减少。数据保留损失可能会在长时间段内逐渐发生。选择晶体管的Vth也可能由于其他因素而改变，诸如编程干扰和存储器设备中的缺陷。一些缺陷在制造时不明显，但可能在存储器设备累积编程-擦除周期并且受到压力时出现。缺陷的一个示例是短路。此外，即使当存储器设备是新的时，芯片内的不同的选择晶体管的Vth也可以由于过程变化或缺陷而变化。
如果选择晶体管的Vth显著变化，则其可能导致存储器设备中的故障。例如，如果SGD晶体管中的Vth太高，则在感测或编程操作期间，相关联的NAND串可能不处于完全导通状态。如果SGD晶体管中的Vth太低，则在编程期间，相关联的NAND串可能不会对于未选择的NAND串处于完全非导通状态，从而削弱了升高沟道电压并防止编程干扰的能力。
NAND串可以具有虚设存储器单元晶体管，其是不用于存储用户或系统数据的存储器单元。有时在数据存储单元晶体管与选择晶体管之间使用虚设存储器单元晶体管。虚设存储器单元晶体管的Vth也可能影响存储器设备的操作。如果NAND串上的虚设存储器单元晶体管的Vth太高或太低，则该NAND串上的数据存储器单元的存储器操作可能失败。
图1至图4E描述了可用于实现本文提出的技术的存储器系统的一个示例。图1是示例性存储器系统100的功能框图。图1中描绘的部件为电路。存储系统100包括一个或多个存储器管芯108。一个或多个存储器管芯108可以是完整存储器管芯或部分存储器管芯。在一个实施方案中，每个存储器管芯108包括存储器结构126、控制电路110，以及读取/写入电路128。存储器结构126能够经由行解码器124由字线来寻址，并且经由列解码器132由位线来寻址。读取/写入/擦除电路128包括多个感测块150并且允许存储器单元页面被并行读取或并行编程，该感测块包括SB1、SB2、…、SBp(感测电路)。而且，可以并行擦除许多存储器单元串。
在一些系统中，控制器122被包括在与一个或多个存储器管芯108相同的封装(例如，可移动存储卡)中。然而，在其他系统中，控制器可与存储器管芯108分开。在一些实施方案中，控制器将位于不同于存储器管芯108的管芯上。在一些实施方案中，一个控制器122将与多个存储器管芯108通信。在其他实施方案中，每个存储器管芯108具有其自己的控制器。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器122和一个或多个存储器管芯108之间传输。在一个实施方案中，存储器管芯108包括连接到线路118的一组输入和/或输出(I/O)引脚。
控制电路110与读取/写入电路128配合以在存储器结构126上执行存储器操作(例如，写入、读取、擦除等等)，并且包括状态机112、芯片上地址解码器114、以及功率控制电路116。在一个实施方案中，控制电路110包括缓冲区，诸如寄存器、ROM熔丝和用于存储默认值(诸如基准电压和其他参数)的其他存储设备。
芯片上地址解码器114将主机140或控制器122使用的地址之间的地址接口提供给解码器124和解码器132使用的硬件地址。功率控制电路116控制在存储器操作期间提供给字线、位线和选择线的功率和电压。在一个实施方案中，功率控制电路116包括电压电路。功率控制电路116可以包括用于产生电压的充电泵。感测块包括位线驱动器。在一个实施方案中，功率控制电路116在状态机112的控制下执行。
状态机112和/或控制器122(或等效功能电路)与图1中描绘的其他电路的全部或子集的结合可以认为是执行本文描述的功能的控制电路。控制电路可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程以执行本文描述的功能的控制器是控制电路的一个示例。控制电路可以包括处理器、PGA(可编程门阵列)、FPGA(现场可编程门阵列)、ASIC(专用集成电路)、集成电路或其他类型的电路。
(芯片上或芯片外)控制器122(在一个实施方案中为电路)可包括一个或多个处理器122c、ROM 122a、RAM 122b、存储器接口(MI)122d和主机接口(HI)122e，所有这些都是互相连接的。存储设备(ROM 122a、RAM 122b)存储诸如一组指令(包括固件)的代码(软件)，并且一个或多个处理器122c可操作以执行该组指令来提供本文描述的功能。另选地或除此之外，一个或多个处理器122c可从存储器结构中的存储设备访问代码，诸如连接到一个或多个字线的存储器单元的保留区域。RAM 122b可以用于存储针对控制器122的数据，包括高速缓存程序数据(下面讨论)。与ROM 122a、RAM 122b和处理器122c通信的存储器接口122d是在控制器122与一个或多个存储器管芯108之间提供电接口的电路。例如，存储器接口122d可改变信号的格式或定时、提供缓冲区、与浪涌隔离、锁存I/O等。一个或多个处理器122c可通过存储器接口122d向控制电路110(或存储器管芯108的另一个部件)下命令。主机接口122e提供与主机140数据总线120的电接口，以便从主机140接收命令、地址和/或数据以向主机140提供数据和/或状态。
在一个实施方案中，存储器结构126包括非易失性存储器单元的三维存储器阵列，其中多个存储器级形成在单个衬底(诸如晶圆)上方。存储器结构可以包括在存储器单元阵列的一个或多个物理层中单片地形成的任何类型的非易失性存储器，其具有设置在硅(或其他类型)衬底上方的有源区域。在一个示例中，非易失性存储器单元包括具有电荷俘获材料的垂直NAND串。
在另一个实施方案中，存储器结构126包括非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器单元是利用浮动栅极的NAND闪存存储器单元。也可使用其他类型的存储器单元(例如，NOR型闪存存储器)。
包括在存储器结构126中的存储器阵列架构或存储器单元的确切类型不限于上述示例。许多不同的类型的存储器阵列架构或存储器技术可用于形成存储器结构126。实现本文提出的要求保护的新实施方案不需要特定的非易失性存储器技术。用于存储器结构126的存储器单元的合适技术的其他示例包括ReRAM存储器、磁阻存储器(例如，MRAM、自旋转移力矩MRAM、自旋轨道扭矩MRAM)、相变存储器(例如，PCM)等等。用于存储器结构126的存储器单元架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、叠堆二维阵列、竖直位线阵列等等。
ReRAM、或PCMRAM、交叉点存储器的一个示例包括可逆电阻切换元件，其布置在由X线和Y线(例如，字线和位线)访问的交叉点阵列中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围内具有宽范围的编程阈值。
磁阻存储器(MRAM)通过磁存储元件存储数据。元件由两个铁磁板形成，每个铁磁板可保持磁化，由薄的绝缘层隔开。两个板中的一个是设置为特定极性的永磁体；可以改变另一个板的磁化以匹配外磁场的磁化来存储内存。存储器设备由此类存储器单元的网格构建。在用于编程的一个实施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通过它们时，产生感应磁场。
相变存储器(PCM)利用了硫属化物玻璃的独特性能。一个实施方案使用GeTe-Sb2Te3超晶格通过简单地用激光脉冲(或来自另一个源的光脉冲)改变锗原子的配位状态来实现非热相变。因此，编程的剂量是激光脉冲。可以通过阻止存储器单元接收光来抑制存储器单元。应当注意，在该文件中使用“脉冲”不需要正方形脉冲，但包括声音、电流、电压光或其他波的(连续或非连续)振动或脉冲串。
本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构，但涵盖了在本文所述和如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。
图2是示例性存储器系统100的框图，描绘了控制器122的一个实施方案的更多细节。图2中的控制器是闪存存储器控制器，但应当注意，非易失性存储器108不限于闪存。因此，控制器122不限于闪存存储器控制器的示例。如本文所用，闪存存储器控制器是管理存储在闪存存储器上的数据并且与主机诸如计算机或电子设备通信的设备。除了这里描述的特定功能外，闪存存储器控制器可以具有各种功能。例如，闪存存储器控制器可以格式化闪存存储器以确保存储器正常运行、映射出坏的闪存存储器单元，并分配备用存储器单元以替换日后的故障单元。备用单元中的部分备用单元可以用来容纳固件以操作闪存存储器控制器并实现其他特征。在操作中，当主机需要从闪存存储器读取数据或向闪存存储器写入数据时，它将与闪存存储器控制器通信。如果主机提供要读取/写入数据的逻辑地址，则闪存存储器控制器可以将从主机接收的逻辑地址转换为闪存存储器中的物理地址。(或者，主机可以提供物理地址)。闪存存储器控制器可还执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此可以擦除并且重用完整块)。
控制器122和非易失性存储器管芯108之间的交互可以是任何合适的闪存交互，诸如切换模式200、400或800。在一个实施方案中，存储器系统100可为基于卡的系统，诸如安全数字卡(SD)或微型安全数字(micro-SD)卡。在另选的实施方案中，存储器系统100可为嵌入式存储器系统的一部分。例如，闪存存储器可以嵌入在主机内。在其他示例中，存储器系统100可以是固态驱动器(SSD)的形式。
在一些实施方案中，非易失性存储器系统100包括控制器122与非易失性存储器管芯108之间的单个沟道，本文描述的主题不限于具有单个存储器沟道。例如，在一些存储器系统架构中，控制器和存储器管芯之间存在2、4、8个或更多个沟道，取决于控制器的能力。在本文描述的任何实施方案中，即使在附图中示出单个沟道，控制器和存储器管芯之间也可以存在超过一个单个沟道。
存储器管芯108上的存储器单元可以布置在一个或多个平面中。在一个实施方案中，在相同存储器管芯上的不同的平面上的存储器单元组上并行执行存储器操作。在一个实施方案中，在相同存储器管芯上的不同的平面上并行执行非数据晶体管(例如，选择晶体管和/或虚设存储器单元晶体管)的阈值电压维持。在一个实施方案中，在不同的存储器管芯108上的存储器单元组上并行执行存储器操作。在一个实施方案中，在不同的存储器管芯上并行执行非数据晶体管(例如，选择晶体管和/或虚设存储器单元晶体管)的阈值电压维持。
如图2中描绘的，控制器122包括与主机交互的前端模块208、与一个或多个非易失性存储器管芯108交互的后端模块210、以及执行现在将详细描述的功能的各种其他模块。
图2中描绘的控制器122的部件可采用设计用于与其他部件一起使用的封装功能硬件单元(例如，电路)、可由通常执行相关功能的特定功能的(微)处理器或处理电路执行的程序代码(例如，软件或固件)的一部分、或者与较大系统交互的独立硬件或软件部件的形式。例如，每个模块可包括专用集成电路(ASIC)，现场可编程门阵列(FPGA)，电路，数字逻辑电路，模拟电路，离散电路、门或任何其他类型的硬件的组合，或者其组合。另选地或除此之外，每个模块可包括存储在处理器可读设备(例如，存储器)中的软件，以对处理器进行编程，以使控制器122执行本文所述的功能。图2中描绘的架构是可以(或可以不)使用图1中示出的控制器122的部件(即RAM、ROM、处理器、接口)的一个示例性具体实施。
再次参考控制器122的模块，缓冲区管理器/总线控制器214管理随机存取存储器(RAM)216中的缓冲区，并且控制控制器122的内部总线仲裁。只读存储器(ROM)218存储系统引导代码。虽然如图2所示为与控制器122分开，但在其他实施方案中，RAM 216和ROM 218中的一者或两者可以位于控制器内。在又其他实施方案中，RAM和ROM的部分可以位于控制器122内和控制器之外。此外，在一些具体实施中，控制器122、RAM 216和ROM218可位于分离的半导体管芯上。
前端模块208包括提供与主机或下一级存储控制器的电接口的主机接口220和物理层接口(PHY)222。可取决于所使用的存储器的类型来选择主机接口220的类型。主机接口220的示例包括但不限于SATA、SATA Express、SAS、光纤信道、USB、PCIe和NVMe。主机接口220通常有利于数据、控制信号和定时信号的传输。
后端模块210包括错误校正代码(ECC)引擎224，该ECC引擎对从主机接收的数据字节进行编码，并且对从非易失性存储器读取的数据字节进行解码和错误校正。命令定序器226生成命令序列，诸如编程命令序列和擦除命令序列，以传输到非易失性存储器管芯108。RAID(独立管芯的冗余阵列)模块228管理RAID奇偶校验的生成和故障数据的恢复。RAID奇偶校验可用作写入到非易失性存储器系统100中的数据的附加级的完整性保护。在一些情况下，RAID模块228可以是ECC引擎224的一部分。需注意，RAID奇偶校验可以作为额外的一个或多个管芯添加，如公共名称所暗示的那样，但也可以在存在的管芯内添加，例如，作为额外的平面、或额外的块、或块内的额外WL。被配置为连接到非易失性存储器108的存储器接口230向非易失性存储器管芯108提供命令序列，并且从非易失性存储器管芯108接收状态信息。在一个实施方案中，存储器接口230可以是双倍数据速率(DDR)接口，诸如切换模式200、400或800接口。闪存控制层232控制后端模块210的总体操作。
图2所示的系统100的附加部件包括媒体管理层238，该媒体管理层执行非易失性存储器管芯108的存储器单元的损耗均衡。系统100还包括其他分立部件240，诸如外部电气接口、外部RAM、电阻器、电容器或可与控制器122交互的其他部件。在另选的实施方案中，物理层接口222、RAID模块228、媒体管理层238和缓冲区管理/总线控制器214中的一者或多者是控制器122中不必要的任选部件。
闪存转换层(FTL)或媒体管理层(MML)238可被集成为可以处理闪存错误并与主机界面接触的闪存管理的一部分。具体地讲，MML可以是闪存管理中的模块，并且可以负责NAND管理的内部。具体地讲，MML 238可包括存储器设备固件中的算法，该算法将来自主机的写入转换为对管芯108的存储器126的写入。可能需要MML 238，因为：1)存储器可能具有有限的耐久性；2)该存储器126可以只写入多个页面；和/或3)除非将存储器126作为块(或在一些实施方案中作为块内的层)擦除，否则可以不写入存储器。MML 238理解存储器126的这些潜在限制，这些限制可能对主机不可见。因此，MML 238尝试将来自主机的写入转换为到存储器126中的写入。
控制器122可以与一个或多个存储器管芯108进行接口连接。在一个实施方案中，控制器122和多个存储器管芯(一起包括非易失性存储系统100)实现固态驱动器(SSD)，其可以模拟、替换或代替主机(如NAS设备)内、笔记本电脑中、平板电脑中、服务器中等的硬盘驱动器使用。附加地，SSD不需要作为硬盘驱动器工作。
ECC 224、定序器226、RAID 228、闪存控制层232、媒体管理层238、和/或缓冲区管理/总线控制214中的一个或多个可以称为处理器电路。处理器电路可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程以执行本文描述的功能的控制器是控制电路的一个示例。处理器电路可以包括处理器、PGA(可编程门阵列)、FPGA(现场可编程门阵列)、ASIC(专用集成电路)、集成电路或其他类型的电路。
在一个实施方案中，处理器电路执行非易失性存储器108中的非数据晶体管的阈值电压维持。非数据晶体管可以包括与驻留在非易失性存储器108中的叠堆中的存储器单元相关联的选择晶体管。非数据晶体管可以包括与驻留在非易失性存储器108中的叠堆中的存储器单元相关联的虚设存储器单元晶体管。叠堆可以包括驻留在叠堆的第一层中的第一组数据存储器单元，以及驻留在叠堆的第二层中的第二组数据存储器单元。在一个实施方案中，处理器电路通过存储器接口230向非易失性存储器108发送一个或多个命令，以便执行非易失性存储器108中的非数据晶体管的阈值电压维持。处理器电路还可以经由存储器接口230从非易失性存储器108接收数据以执行阈值电压维持。数据可以与非易失性存储器108中的非数据晶体管的阈值电压有关。
非易失性存储系统的一些实施方案将包括连接到一个控制器122的一个存储器管芯108。然而，其他实施方案可以包括与一个或多个控制器122通信的多个存储器管芯108。在一个示例中，多个存储器管芯可以被分组为一组存储器封装件。每个存储器封装件包括与控制器122通信的一个或多个存储器管芯。在一个实施方案中，存储器封装件包括其上安装有一个或多个存储器管芯的印刷电路板(或类似结构)。在一些实施方案中，存储器封装件可以包括模制材料以包封存储器封装件的存储器管芯。在一些实施方案中，控制器122在物理上与任何存储器封装件分离。
图3是存储器设备300的透视图，该存储器设备包括图1的存储器结构126的示例性3D配置中的一组块。在基板上的是存储器单元(存储元件)的示例性块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。衬底具有在x-y平面中延伸的主表面。可以在主表面上形成块。外围区域304沿每个块的边缘延伸，而外围区域305位于该组块的端部。每个外围区域可以包括电路，包括但不限于电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。
基板301还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。块形成在存储器设备的中间区域302中。在存储器设备的上部区域303中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替水平表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。
在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。
图4A描绘了一个实施方案中的3D存储器结构的示例性字线层400的顶视图。3D存储器设备可以包括交替的导电层和介电层的叠堆。这里，由于层相对于衬底301的x-y表面的定向，所以这些层可以称为水平层。导电层提供SG晶体管和存储器单元的控制栅极。用于SG晶体管的层是SG层，并且用于存储器单元的层是字线层。此外，存储器孔形成在叠堆中并填充有电荷俘获材料和沟道材料。因此，形成垂直NAND串。源极线连接到叠堆下方的NAND串并且位线连接到叠堆上方的NAND串。
3D存储器设备中的块BLK可以被划分成子块，其中每个子块包括具有公共SGD控制线的一组NAND串。此外，块中的字线层可以被划分成区域。每个区域可以在狭缝之间延伸，这些狭缝周期性地形成在叠堆中以在存储器设备的制造过程期间处理字线层。该处理可以包括用金属替换字线层的牺牲材料。一般来讲，狭缝之间的距离应当相对较小以考虑蚀刻剂可以横向行进以移除牺牲材料，并且金属可以行进以填充通过移除牺牲材料而创建的空隙的距离的限制。例如，狭缝之间的距离可以允许相邻狭缝之间存在几行存储器孔。存储器孔和狭缝的布局还应当考虑当每个位线连接到不同的存储器单元时，可以跨区域延伸的位线数量的限制。在处理字线层之后，可以任选地用金属填充狭缝以提供通过叠堆的互连。
图4A和其他附图未必按比例绘制。在实践中，相对于y方向，区域在x方向上可以比描绘的更长以容纳附加的存储器孔。
在该示例中，在相邻狭缝之间存在四行存储器孔。这里的一行是一组在x方向上对准的存储器孔。此外，存储器孔的行以交错图案排列以增加存储器孔的密度。字线层被划分成区域406、407、408和409，其各自通过连接器413连接。在一种方法中，块中的字线层的最后区域可以连接到下一个块中的字线层的第一区域。连接器继而连接到字线层的电压驱动器。区域406具有沿线412a的示例性存储器孔410和411。区域407具有示例性存储器孔414和415。区域408具有示例性存储器孔416和417。区域409具有示例性存储器孔418和419。
每个圆圈表示字线层或SG层处的存储器孔的横截面。每个圆圈可以替代地表示由存储器孔中的材料和相邻字线层提供的存储器单元。
金属填充狭缝401、402、403和404(例如，金属互连)可以位于区域406-409的边缘之间并且与区域406-409的边缘相邻。金属填充狭缝提供从叠堆底部到叠堆顶部的导电路径。例如，叠堆底部处的源极线可以连接到叠堆上方的导线，其中导线连接到存储器设备的外围区域中的电压驱动器。
图4B描绘了与图4A一致的示例性SGD层420的顶视图。SGD层被划分成区域426、427、428和429。每个区域可以连接到不同的电压驱动器。这允许同时编程字线层的一个区域中的一组存储器单元，其中每个存储器单元位于连接到相应位线的相应NAND串中。可以在每个位线上设置电压以允许或禁止在每个编程电压期间编程。
区域426具有沿着与位线BL0重合的线412b的示例性存储器孔410和411。区域427还具有与位线BL1重合的示例性存储器孔414。许多位线在存储器孔上方延伸并连接到存储器孔，如“X”符号所指示。BL0连接到一组存储器孔，其包括存储器孔411、415、417和419。另一个示例性位线BL1连接到一组存储器孔，其包括存储器孔410、414、416和418。还描绘了图4A中的金属填充狭缝401、402、403和404，如它们垂直地延伸通过叠堆。可以在x方向上跨越SGD层420以顺序BL0-BL23对位线进行编号。实际上，可以针对SGD层420使用更多位线。
位线的不同的子集连接到不同的行中的单元。例如，BL0、BL4、BL8、BL12、BL16和BL20连接到每个区域的右手边缘处的第一行单元中的单元。BL2、BL6、BL10、BL14、BL18和BL22连接到与右手边缘处的第一行相邻的相邻行单元中的单元。BL3、BL7、BL11、BL15、BL19和BL23连接到每个区域的左手边缘处的第一行单元中的单元。BL1、BL5、BL9、BL13、BL17和BL21连接到与左手边缘处的第一行相邻的相邻行单元中的单元。
图4C描绘了叠堆440的实施方案，其示出了沿着图4A的线412a和图4B的线412b的截面图。除了数据字线层WLL0-WLL95之外，还提供两个SGD层(SGD0,SDG1)、两个SGS层(SGS0,SGS1)和六个虚设字线层DWLD0、DWLD1、DWLM1、DWLM0、DWLS0和DWLS1。还描绘了中间结晶体管(MJT)层。每个NAND串在SGD0层处具有漏极侧选择晶体管并且在SGD1层处具有漏极侧选择晶体管。在操作中，可以向每个层(SGD0,SGD1)施加相同的电压，使得每个晶体管的控制端子接收相同的电压。每个NAND串在SGS0层处具有源极侧选择晶体管并且在SGS1层处具有漏侧选择晶体管。在操作中，可以向每个层(SGS0,SGS1)施加相同的电压，使得每个晶体管的控制端子接收相同的电压。
在多层叠堆中描绘了对应于NAND串NS1和NS2的存储器单元列。该叠堆包括衬底301、衬底上的绝缘膜250和源极线SL的一部分。NS1在叠堆的底部处具有源极端439，并且在叠堆的顶部处具有漏极端438。还描绘了来自图4A和图4B的金属填充狭缝401和402。还描绘了位线BL0的一部分。导电通孔441将NS2的漏极端438连接到BL0。应当注意，NS1连接到BL1，但BL1未在图4C中描绘。在图4E中更详细地示出了叠堆的区域442。
叠堆440被划分成两层。中间结晶体管(MJT)层将叠堆440划分成层1和层2。在一个实施方案中，NAND串在MJT层中具有层选择栅极晶体管(或隔离晶体管)。层选择栅极晶体管可以用于在存储器操作期间(例如，擦除操作或编程操作)，将存储器串内的第一组存储器单元晶体管(例如，对应于层1字线WLL0-WLL47)与存储器串内的第二组存储器单元晶体管(例如，对应于层1字线WLL48-WLL95)电隔离。
在另一个实施方案中，中间结晶体管(MJT)层不用于将叠堆440划分成层1和层2。相反，可以使用一个或多个虚设字线层将叠堆440划分成层1和层2。在这种情况下，在存储器操作期间，可以使用一个或多个虚设存储器单元晶体管将第一组存储器单元晶体管与第二组存储器单元晶体管电隔离。
叠堆400可以具有超过两个层。例如，叠堆440可以被划分成三层、四层或更多层。每个层包含至少一个数据存储器单元。可以存在类似于中间结晶体管(MJT)层的附加层以便将叠堆400划分成附加层。例如，两个结晶体管(JT)层可以将叠堆400划分成三层，三个结晶体管(JT)层可以将叠堆400划分成四层等。
图4D描绘了图4C的叠堆440的SG层和字线层的替代视图。SGD层SGD0和SGD0(漏极侧SG层)各自包括与一组NAND串的漏极侧相关联的平行SG线行。例如，SGD0包括与图4B一致的漏极侧SG区域426、427、428和429。
在SGD层下面是漏极侧虚设字线层。在一种方法中，每个虚设字线层表示字线，并且在叠堆中的给定高度处连接到一组虚拟存储器单元。例如，DWLD0包括字线层区域450、451、452和453。虚设存储器单元(也称为非数据存储器单元)不存储数据并且无法存储数据，而数据存储器单元有资格存储数据。此外，虚拟存储器单元的Vth通常在制造商时固定或者可以周期性地调整，而数据存储器单元的Vth更频繁地改变，例如，在数据存储器单元的擦除和编程操作期间。
虚设字线层下面是数据字线层。例如，WLL10包括与图4A一致的字线层区域406、407、408和409。
数据字线层下面是源极侧虚设字线层。
源极侧虚设字线层下面是SGS层。SGS层SGS0和SGS1(源极侧SG层)各自包括与一组NAND串的源极侧相关联的平行SG线行。例如，SGS0包括源极侧SG线454、455、456和457。在一种方法中，每条SG线可以被独立控制。或者，SG线可以连接并共同控制。
图4E描绘了图4C的区域442的视图。在虚设存储器单元晶体管482和483以及数据存储器单元晶体管MC上方提供SGD晶体管480和481。可以沿着存储器孔410的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，每个列(例如，由存储器孔内的材料形成的柱)可以包括阻挡氧化物/块高k材料470、电荷俘获层或膜463(诸如SiN或其他氮化物)、隧道层464、多晶硅体或沟道465、以及介电芯466。字线层可包括作为控制栅极的导电金属462(诸如钨)。例如，提供控制栅极490、491、492、493和494。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。
当对数据存储器单元晶体管进行编程时，电子存储在与数据存储器单元晶体管相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。数据存储器单元晶体管的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。
非数据晶体管(例如，选择晶体管、虚设存储器单元晶体管)还可以包括电荷俘获层463。在图4E中，选择晶体管480、481和虚设存储器单元晶体管482、483包括电荷俘获层463。因此，还可以通过从电荷俘获层463存储或移除电子来调整至少一些非数据晶体管的阈值电压。并不需要所有非数据晶体管都具有可调整的Vth。例如，电荷俘获层463不需要存在于每个选择晶体管中。
存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区域填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区域和WLL之间。
在一些情况下，隧道层464可以包括多个层，诸如氧化物-氮化物-氧化物配置。
图5是NAND串500的示意图。NAND串500与图4C中的NAND串一致。NAND串500包括NAND串的第一部分(例如，对应于存储器单元晶体管的层1)、NAND串的第二部分(例如，对应于存储器单元晶体管的层2)、以及布置在NAND串的第一部分和NAND串的第二部分之间的层选择栅极晶体管518。NAND串500的第一部分包括连接到SGS0的第一源极侧选择栅极晶体管502，连接到SGS1的第二源极侧选择栅极晶体管504，分别连接到DWLS0和DWLS1的两个虚拟存储器单元晶体管506、508，连接到字线WLL0-WLL47的数据存储器单元晶体管510、512、514，连接到虚设字线DWLM0的虚设存储器单元晶体管516。NAND串500的第二部分包括连接到虚设字线DWLM1的虚设存储器单元晶体管520，连接到字线WLL48-WLL95的数据存储器单元晶体管522、524，分别连接到DWLD0和DWLD1的两个虚设存储器单元晶体管526、528，连接到SGD1的漏极侧选择栅极晶体管530，连接到SGD0的漏极侧选择栅极晶体管532。漏极侧选择栅极晶体管532连接到位线(BL)。第一源极侧选择栅极晶体管502连接到源极线(SL)。
层选择栅极晶体管518可以是可编程晶体管(诸如浮动栅极晶体管或电荷俘获晶体管)，或非可编程晶体管(诸如NMOS晶体管或PMOS晶体管)。层选择栅极晶体管518的晶体管沟道长度可以与用于第一组存储器单元晶体管和/或第二组存储器单元晶体管的晶体管沟道长度不同。沟道长度可以大于用于第一组存储器单元晶体管和第二组存储器单元晶体管的任何晶体管沟道长度。例如，沟道长度可以是用于第一组存储器单元晶体管和第二组存储器单元晶体管的晶体管沟道长度的三倍。
当层选择栅极晶体管518被设置为非导通状态时，层选择栅极晶体管518可以将第一组存储器单元晶体管与第二组存储器单元晶体管电隔离。在一个实施方案中，当层选择栅极晶体管被设置为导通状态时，连接到NAND串的漏极侧的位线然后可以电连接到下层的存储器单元晶体管下形成的沟道。
在一个实施方案中，在层1内的数据存储器单元的编程操作期间，层选择栅极晶体管518可以在层1内的数据存储器单元被编程时置于导通状态。在层2内的存储器单元的后续编程操作期间，层选择栅极晶体管518可以在层2内的数据存储器单元被编程时置于非导通状态。在这种情况下，层1内的存储器单元下的沟道可以是浮动的。层选择栅极晶体管518可以包括NMOS晶体管，在NMOS晶体管的沟道与NMOS晶体管的栅极之间没有电荷俘获层。在另一个实施方案中，在层2内的存储器单元的擦除操作期间，层选择栅极晶体管518可以在层2内的存储器单元被擦除时置于非导通状态。
图6是维持晶体管的阈值电压的过程600的一个实施方案的流程图。在一个实施方案中，过程600用于维持与驻留在非易失性存储器中的叠堆中的存储器单元相关联的非数据晶体管(例如，选择晶体管和/或虚拟存储器单元晶体管)的阈值电压。在一个实施方案中，非数据晶体管是与存储器单元组相关联的选择晶体管。在一个实施方案中，每个存储器单元组驻留在NAND串上，该NAND串具有为其提供阈值电压维持的一个或多个选择晶体管。在一个实施方案中，过程600用于维持NAND串组上的非数据晶体管(例如，选择晶体管和/或虚设存储器单元晶体管)的阈值电压。在一个实施方案中，NAND串在三维存储器阵列中。在一个实施方案中，NAND串垂直地定向为包括交替的水平导电层和水平介电层的叠堆。在一个实施方案中，对块中的NAND串组执行过程600，诸如图4A和图4B中描绘的块(BLK)。对子块中的一组一个或多个NAND串(例如，图4A中的SB0、SB1、SB2、SB3)执行过程600。可以在相同存储器管芯上的不同的平面中的NAND串组上并行执行过程600。可以在不同的存储器管芯中的NAND串组上并行执行过程600。
在一个实施方案中，过程600由控制器122上的处理器电路执行。在一个实施方案中，处理器电路包括ECC 224、定序器226、RAID 228、闪存控制层232、媒体管理层238和/或缓冲区管理/总线控制214中的一个或多个。在一个实施方案中，处理器电路使用存储器接口230向存储器管芯108发送命令和从存储器管芯接收数据，以便维持非数据晶体管的阈值电压。例如，过程600可以由状态机112和/或控制器122(或等效功能电路)与图1中描绘的其他电路的全部或子集组合来执行。
在一个实施方案中，过程600由控制电路执行。例如，过程600可以由状态机112和/或控制器122(或等效功能电路)与图1中描绘的其他电路的全部或子集组合来执行。
在一个实施方案中，叠堆被划分成多个层。过程600将相对于叠堆中的两个层描述，但可以应用于超过两个层。可以参考图4C或图5来描述过程600；然而，过程600不限于图4C或图5的实施方案。
响应于相对于叠堆的第一层中的第一组数据存储器单元的擦除满足触发条件，可以启动过程600。第一层可以是层1或层2。在一个实施方案中，触发条件基于第一层中的数据存储器单元的擦除计数。通常，在编程之前擦除给定层中的所有数据存储器单元(在诸如子块或块的单元中)。因此，给定层中的数据存储器单元经历被称为的擦除/编程(或编程/擦除)循环。因此，擦除计数也可以称为编程/擦除计数(或“P/E计数”)。然而，触发条件可能基于其他因素，诸如，是否最近由于相对于叠堆的第二层中的第二组数据存储器单元的擦除满足触发条件而已经执行非数据晶体管Vth维持检查。这可以通过减少不必要的非数据晶体管Vth维持检查来改善性能。
步骤602包括测试非数据晶体管的阈值电压标准。在一个实施方案中，阈值电压标准包括在叠堆的给定层处的非数据晶体管的允许Vth范围。对于叠堆的不同的层处的非数据晶体管，允许Vth范围可以不同。不需要测试叠堆的每个级处的非数据晶体管以符合阈值电压标准。相对于图4C，测试的非数据晶体管可以包括任何以下级：SGD0、SGD1、DWLD0、DWLD1、DWLM1、MJT、DWLM0、DWLS1、DWLS0、SGS1、SGS0，假设该级处的非数据晶体管具有可调整的Vth。在一个实施方案中，无论要擦除哪个层，都测试相同级处的非数据晶体管。例如，无论是要擦除层1还是层2中的数据存储器单元，都可以测试级SGD0和SGD1处的选择晶体管。
相对于图5，在步骤602中测试的非数据晶体管可以包括源极侧选择栅极晶体管502、504，虚设存储器单元晶体管506、508、516、520、526、528，漏极侧选择栅极晶体管530、532中的一者或多者。MJT晶体管518也是非数据晶体管，但在图5的示例中，该MJT晶体管没有可编程的阈值电压。然而，MJT晶体管518可以具有可编程的阈值电压，在这种情况下，可在步骤602中测试MJT晶体管518的阈值电压。
在一个实施方案中，步骤602测试在叠堆的给定级处的超过允许数量的非数据晶体管是否具有超出目标范围的阈值电压。应当注意，不需要叠堆的给定级处的每个非数据晶体管都测量其Vth。例如，可以测试SGD0级处的10,000个非数据晶体管中的1000个非数据晶体管的样本。对于叠堆的每个级，允许数量不需要相同。对于叠堆的每个级，目标范围不需要相同。
现在将讨论示出非数据晶体管的示例性Vth分布的图7A至图7C，以示出测试非数据晶体管的子集的阈值电压标准的实施方案。在一个实施方案中，对于一些NAND串组，Vth分布用于叠堆的相同级处的非数据晶体管。NAND串组可以在子块、块或一些其他单元中。
图7A描绘了Vth分布的曲线图，其示出了初始分布700、读取干扰之后的分布701、以及数据保留损失之后的分布702。在图7A中，垂直轴线表示以对数刻度的非数据晶体管的计数，并且水平轴线表示以伏特为单位的Vth。Vpgm_ver表示可用于将非数据晶体管增加(例如，编程)到初始分布的验证电压，诸如在制造时或在存储器设备的寿命期间。Ver_ver表示可用于将非数据晶体管减少(例如，擦除)到初始分布的验证电压，诸如在制造时或在存储器设备的寿命期间。在该上下文中使用术语“编程”来指示增加非数据晶体管的Vth。在该上下文中使用术语“擦除”来指示减少非数据晶体管的Vth。随后，Vth分布可以移到更高或更低。分布的形状(包括宽度)也可以改变，但通常是高斯的，具有带有倾斜边的明显峰。在一个实施方案中，Vth_min和Vth_max限定非数据晶体管子集的Vth分布的可接受范围。
图7B描绘了非数据晶体管Vth分布705的曲线图，该分布具有超过最大可允许电压Vth_max的上部。Vth分布705的区域707表示Vth>Vth_max的非数据晶体管。在一个实施方案中，控制电路对Vth高于Vth_max的非数据晶体管进行计数。如果数量超过允许具有高于Vth_max的Vth的数量，则控制电路可以停止计数。在一个实施方案中，允许预定数量的非数据晶体管具有高于Vth_max的Vth。例如，在一个实施方案中，可允许最多16个非数据晶体管具有高于Vth_max的Vth。
图7C描绘了非数据晶体管Vth分布710的曲线图，该分布具有低于最小可允许电压Vth_min的下部。Vth分布710的区域712表示Vth<Vth_min的非数据晶体管。在一个实施方案中，控制电路计数有多少非数据晶体管具有低于Vth_min的Vth。如果数量超过允许具有低于Vth_min的Vth的数量，则控制电路可以停止计数。在一个实施方案中，允许预定数量的非数据晶体管具有低于Vth_min的Vth。例如，在一个实施方案中，可允许子集中最多16个非数据晶体管具有低于Vth_min的Vth。
在一个实施方案中，步骤602包括测试在三维存储器阵列中的叠堆中垂直定向的NAND串组中的一组选择晶体管的阈值电压分布是否超出目标范围。如果超过允许数量的非数据晶体管具有超出目标范围的Vth，则一组非数据晶体管(例如，选择晶体管)的阈值电压分布超出目标范围。如果不超过允许数量的非数据晶体管具有超出目标范围的Vth，则一组非数据晶体管(例如，选择晶体管)的阈值电压分布在目标范围内。
再次回到图6的讨论，在步骤604中，控制电路确定是否满足非数据晶体管的Vth标准。在一个实施方案中，如果对于测试的叠堆的每个级，针对给定级不超过允许数量的非数据晶体管具有超出该级的目标范围的Vth，则满足Vth标准。例如，如果SGD0级处不超过16个晶体管具有超出SGD0级的目标范围的Vth，并且SGD1级处不超过16个晶体管具有超出SGD1级的目标范围的Vth，则可以满足Vth标准。Vth标准可以基于具有非数据晶体管的级(例如，SGD0、SGD1、DWLD0、DWLD1、DWLM1、DWLM0、DWLS1、DWLS0、SGS1、SGS0)的任何组合的测试。如上所述，不需要测试具有非数据晶体管的所有级。例如，一种选择是测试选择晶体管，但不测试虚设存储器单元晶体管。
在一个实施方案中，目标范围具有上Vth和下Vth。因此，在一个实施方案中，该范围包含允许Vth的窗口。作为一个示例，目标范围可以在Vth_min到Vth_max的范围内。在一个实施方案中，目标范围具有较低的Vth但在上端是无界的。作为一个示例，控制电路可以确定是否超过允许数量的非数据晶体管具有低于Vth_min的Vth，但不考虑非数据晶体管是否具有高于Vth_max的Vth。在一个实施方案中，目标范围具有较高的Vth但在下端是无界的。作为一个示例，控制电路可以确定是否超过允许数量的非数据晶体管具有高于Vth_max的Vth，但不考虑非数据晶体管是否具有低于Vth_min的Vth。
如果满足Vth标准，则在一个实施方案中，过程600结束。如果不满足Vth标准，则该过程在步骤606处继续。步骤606包括将有效数据从第二层中的第二组数据存储器单元移出到另一位置。该另一位置位置可以是除叠堆的第二层中的第二组数据存储器单元之外的任何位置。另一位置可以在存储器设备中的另一组NAND串中。其他NAND串组可以在不同的子块、不同的块、不同的平面、或不同的存储器管芯中。通过将有效数据移出第二组数据存储器单元，保护数据免于可能由于留在第二组数据存储器单元中而导致的可能的损坏或损失。
步骤608包括调整非数据晶体管的Vth，使得针对非数据晶体管满足Vth标准。不需要改变每个非数据晶体管的Vth。例如，在一个实施方案中，只有具有超出目标范围的Vth的非数据晶体管才调整其Vth。然而，即使具有目标范围内的Vth的非数据晶体管也可以调整其Vth，例如收紧Vth分布。
即使没有测试该级，也可以在层级处的非数据晶体管上执行步骤608。可以在一定级处的非数据晶体管上执行步骤608，针对该级不超过允许数量的非数据晶体管具有超出目标范围的Vth。这可用于收紧Vth分布。图9描绘了调整非数据晶体管的Vth使得针对非数据晶体管满足Vth标准的一个实施方案。如果在尝试调整非数据晶体管的Vth之后不满足Vth标准，则可以标记NAND串组，使得它们不再被使用。
图8是测试在叠堆的给定级处的非数据晶体管的阈值电压的过程800的一个实施方案的流程图。过程800可以在过程600的步骤602中使用。可以针对将在步骤602中测试的非数据晶体管的每个级重复过程800。应当注意，相对于一些NAND串组(诸如子块或块)执行过程800(参见图4A和图4B)。过程800可以单独地执行，但相对于不同的存储器管芯中的NAND串组或者相对于相同存储器管芯上的不同的平面中的NAND串组并行执行。
步骤802包括选择该级处的一组非数据晶体管。在该级处可能存在许多非数据晶体管(相对于NAND串组)。例如，参考图4A，在叠堆的给定级处，子块(例如，SB0、SB1、SB2、SB3)中可能存在许多(例如，数千个)非数据晶体管。在一个实施方案中，在步骤802中测试子集中的所有非数据晶体管。例如，可以选择在级SGD0处的每个选择晶体管。然而，不需要在步骤802中选择子集中的每个非数据晶体管。
步骤804包括在上尾(UT)参考电压处读取(或感测)。例如，可以在Vth_max处感测非数据晶体管。在一个实施方案中，Vth_max被施加到选定非数据晶体管的控制端子，而“读取通过”电压被施加到NAND串上的所有其他晶体管。在一个实施方案中，读取通过是预期大于所有其他晶体管的Vth的电压。
步骤806确定是否超过允许数量的非数据晶体管具有高于UT参考水平的Vth。允许数量至少为零。作为一个示例，对于子块，允许数量是16。在一个实施方案中，允许数量取决于有多少个非数据晶体管被选择用于测试。
当超过允许数量的非数据晶体管具有高于UT参考水平的Vth时，执行步骤808。在步骤808中，针对在叠堆的该级处的非数据晶体管记录“故障”状态。然后，过程800可以结束。应当注意，可以针对叠堆的不同的级处的非数据晶体管(在正在执行Vth维持的NAND串组中)重复过程800。还应当注意，可以在过程600的步骤604中使用状态信息(以及过程800中存储的其他状态信息)。
如果允许数量或更少的非数据晶体管具有高于UT参考水平的Vth，则执行步骤810。步骤810包括在下尾(LT)参考电压处读取(或感测)。例如，可以在Vth_min处感测非数据晶体管。在一个实施方案中，Vth_min被施加到选定非数据晶体管的控制端子，而“读取通过”电压被施加到NAND串上的所有其他晶体管。在一个实施方案中，读取通过是预期大于NAND串上的所有其他晶体管的Vth的电压。
步骤812确定是否超过允许数量的非数据晶体管具有低于LT参考水平的Vth。允许数量至少为零。在一个实施方案中，允许数量取决于有多少个非数据晶体管被选择用于测试。允许数量可以与针对UT参考水平的允许数量相同或不同。
当超过允许数量的非数据晶体管具有低于LT参考水平的Vth时，执行步骤814。在步骤814中，针对在叠堆的该级处的非数据晶体管记录“失败”状态。然后，过程800可以结束。
如果允许数量或更少的非数据晶体管具有低于LT参考水平的Vth，则执行步骤816。在步骤816中，针对在叠堆的该级处的非数据晶体管记录“通过”状态。然后，过程800可以结束。应当注意，可以针对叠堆的不同的级处的非数据晶体管(在正在执行Vth维持的NAND串组中)重复过程800。
过程800的许多变化是可能的。在一个实施方案中，测试上尾，但不测试下尾。因此，在一个实施方案中，省略了步骤810、812和814。在一个实施方案中，测试下尾，但不测试上尾。因此，在一个实施方案中，省略了步骤804、806和808。应当注意，可以相对于布置在NAND串之外的存储器单元执行过程800。在一个实施方案中，过程800用于维持三维存储器阵列中的叠堆中的存储器单元组的选择晶体管的阈值电压。每组存储器单元在该组的每一端处具有选择晶体管，其可用于选择该组。
另一种变化是同时测试在叠堆的两个或更多个级处的非数据晶体管。例如，可以同时测试在级SGD0和SGD1处的漏极侧选择晶体管。在这种情况下，漏极侧选择晶体管的操作可以作为一个单元处理。换句话说，测试可以基于电流是否由一对非数据晶体管导通。在步骤804期间，UT参考电压可以施加到两个级SGD0和SGD1处的漏极侧选择晶体管的控制栅极。相对于图5中的NAND串500，仅当两个漏极侧选择晶体管都具有低于UT参考电压的Vth时，大电流才将被传导(并且将存在于BL中)。因此，如果没有传导大电流，这指示漏极侧选择晶体管中的至少一个漏极侧选择晶体管具有高于UT参考电压的Vth。因此，在步骤808中记录失败状态。在步骤810期间，LT参考电压可以施加到两个级SGD0和SGD1处的漏极侧选择晶体管的控制栅极。仅当两个漏极侧选择晶体管都具有低于LT参考电压的Vth时，大电流才将会被传导(并且将存在于BL中)。如果任一漏极侧选择晶体管在漏极侧选择晶体管上具有Vth，则不传导大电流。因此，如果不传导大电流，则在步骤816中记录通过状态。
图9是调整非数据晶体管的Vth的过程900的一个实施方案的流程图。过程900为过程600的步骤608的一个实施方案。过程900将参考图7A中的参考电压进行描述，但不限于该示例。可以在叠堆的每个级处的非数据晶体管上单独地执行过程900。
步骤902包括确定哪些非数据晶体管具有高于Ver_ver的Vth。Ver_ver可以低于Vth_max，在这种情况下，具有低于Vth_max的Vth的一些非数据晶体管可以向下调整其Vth以收紧Vth分布。然而，替代方案是确定哪些非数据晶体管具有高于Vth_max的Vth。可以基于在过程800的一个实施方案中创建的记录来做出该确定。另一种替代方案是确定哪些非数据晶体管具有高于Ver_ver和Vth_max之间的特定水平的Vth。应当注意，在一个实施方案中，Ver_ver和Vth_max相等。此外，应当注意，Ver_ver可能比图7A中所示的低得多。例如，Ver_ver可以低于Vsg_pgm或甚至低于Vth_min。在这种情况下，目标可能是创建显著低于目标Vth分布的新Vth分布。
步骤904确定具有高于Ver_ver(或在步骤902中测试的另一个参考水平)的Vth的非数据晶体管的数量是否超过允许数量。该允许数量可以与过程800的步骤806的允许数量相同或不同。
如果超过允许数量的非数据晶体管具有高于Ver_ver的Vth(步骤904＝真)，则执行步骤906。步骤906是降低具有高于Ver_ver的Vth的晶体管的Vth。步骤906可以包括对非数据晶体管执行擦除操作以降低Vth。然后，执行步骤902以验证非数据晶体管的Vth是否已充分降低。当确定具有高于Ver_ver的Vth的非数据晶体管的数量不超过允许数量时，执行步骤908。应当注意，关于执行步骤906的次数可能存在限制。如果太多的非数据晶体管仍具有高于Ver_ver的Vth，则过程900可能以失败状态结束。在这种情况下，具有非数据晶体管的NAND串组可以被标记为无效以供进一步使用。
步骤908包括确定哪些非数据晶体管具有低于Vpgm_ver的Vth。Vpgm_ver可以大于Vth_min，在这种情况下，具有高于Vth_min的Vth的一些非数据晶体管可以向上调整其Vth以收紧Vth分布。然而，另选方案是确定哪些非数据晶体管具有低于Vth_min的Vth。可以基于在过程800的一个实施方案中创建的记录来做出该确定。另一种另选方案是确定哪些非数据晶体管具有低于Vpgm_ver和Vth_min之间的特定水平的Vth。应当注意，在一个实施方案中，Vpgm_ver和Vth_min相等。
步骤910确定具有低于Vpgm_ver(或在步骤908中测试的另一个参考水平)的Vth的非数据晶体管的数量是否超过允许数量。该允许数量可以与过程800的步骤812的允许数量相同或不同。
如果超过允许数量的非数据晶体管具有低于Vpgm_ver的Vth(步骤910＝真)，则执行步骤912。步骤912是增加具有低于Vpgm_ver的Vth的晶体管的Vth。步骤912可以包括对非数据晶体管执行编程操作以增加Vth。然后，执行步骤908以验证非数据晶体管的Vth是否已充分增加。当确定具有低于Vpgm_ver的Vth的非数据晶体管的数量不超过允许数量时，过程结束。应当注意，关于执行步骤908的次数可能存在限制。如果太多的非数据晶体管仍具有低于Vpgm_ver的Vth，则过程900可能以失败状态结束。在这种情况下，具有非数据晶体管的NAND串组可以被标记为无效以供进一步使用。
图10是执行非易失性存储设备中的非数据晶体管的Vth维持的过程1000的一个实施方案的流程图。过程1000是指子块的擦除。在过程1000中，控制电路能够擦除叠堆的一层中的存储器单元(在选定子块中)，同时在另一层中的存储器单元(在选定子块中)上留下有效数据。在一个实施方案中，子块是SB0、SB1、SB2或SB3中的一者。应当注意，过程1000可以用于同时擦除图4A中的块(BLK)中的所有子块。而且，可以并行执行过程1000以擦除不同的平面和/或不同的存储器管芯中的块。
步骤1002指示将要发生叠堆的第一层中的第一组数据存储器单元的擦除。擦除是将有效数据留在叠堆的第二层中的第二组数据存储器单元中。在一个实施方案中，该擦除是NAND串组的数据存储器单元，其中数据存储器单元驻留在叠堆的选定层中。在一个实施方案中，该擦除用于选定子块中的选定层。在一个实施方案中，该擦除用于选定块中的选定层。作为一个示例，闪存控制层232可以确定应当擦除层，因为选定层中的数据不再有效。
步骤1004确定第一层中的第一组数据存储器单元的编程/擦除(P/E)计数是否大于阈值(T)数。P/E计数可以存储在与第一组数据存储器单元相关联的备用存储器单元中。例如，备用存储器单元可以与第一组数据存储器单元处于相同的块或子块中。如果P/E计数不大于阈值，则在步骤1006中执行第一层中的存储器单元的擦除，同时在第二层中的第二组数据存储器单元中维持有效数据。然后，过程1000可以结束。如果P/E计数大于阈值(步骤1004＝真)，则执行步骤1008。应当注意，如果将P/E计数与固定阈值(例如，10,000)进行比较，则出于该比较的目的，在超过10,000之后可以将P/E计数重置为1。
在步骤1008中，控制电路确定是否设置了针对第一层的Vth维持标志。设置Vth维持标志以指示最近针对第一层中的第一组数据存储器单元执行Vth维持。应当注意，当通常一起擦除多个子块时，单个Vth维持标志可以用于超过一个子块。例如，单个Vth维持标志可以用于图4A中的块以表示每个子块的Vth维持状态。Vth维持标志可以是存储在非暂态存储装置中的任何信息。Vth维持标志可以存储在与第一组数据存储器单元相关联的备用存储器单元中。例如，备用存储器单元可以与第一组数据存储器单元处于相同的块或子块中。
如果设置了Vth维持标志，则该过程结束而不执行Vth维持。这样可以避免过于频繁地执行Vth维持。如果未设置Vth维持标志，则控制电路在步骤1010中执行Vth维持。在一个实施方案中，执行过程600。在一个实施方案中，对非数据晶体管的相同子集执行Vth维持，而不管要擦除哪个层。
步骤1012包括确定是否为第二层设置Vth维持标志。一旦确定应当设置Vth维持标志，控制电路在步骤1014中设置Vth维持标志。如果不设置Vth维持标志，则该过程可以结束。在一个实施方案中，控制电路检查第二层的P/E计数，并且如果P/E计数相对接近否则将触发Vth维持的阈值，则设置Vth维持标志。
在一个实施方案中，当对层2执行过程1000时，可以在步骤1008中检查Vth维持标记。以下示例将用于说明。对于步骤1004，层1和层2各自具有相同的阈值(T)。当对层1执行过程1000时，层1的P/E计数超过阈值(使得将执行步骤1008)。此时，层2的P/E计数低于但接近阈值。例如，阈值可能为10,000，其中层2的P/E计数为9990。在层2被擦除几次之后，步骤1004的检查将成真。然而，由于设置了Vth维持标志，尽管P/E计数超过了阈值(T)，但不会对该子块执行Vth维持。因此，避免了过度使用Vth维持。
本文公开的第一实施方案包括装置，该装置包括：存储器接口，该存储器接口被配置为连接到非易失性存储器；以及处理器电路，该处理器电路连接到存储器接口。该处理器电路被配置为测试与驻留在非易失性存储器中的叠堆中的存储器单元相关联的非数据晶体管的阈值电压标准。测试响应于相对于驻留在叠堆的第一层中的第一组数据存储器单元的擦除满足触发条件。存储器单元包括驻留在叠堆的第二层中的第二组数据存储器单元。处理器电路被配置为响应于确定不满足阈值电压标准，将有效数据从第二组数据存储器单元移出到非易失性存储器中的另一位置。处理器电路被配置为在将有效数据从第二组数据存储器单元移出到另一位置之后，调整非数据晶体管的阈值电压，使得针对非数据晶体管满足阈值电压标准。
在第二实施方案中并且为了促进第一实施方案，触发条件基于第一组数据存储器单元的擦除次数的计数。处理器电路被进一步配置为在不满足触发条件时擦除第一组数据存储器单元，同时在第二组数据存储器单元中维持有效数据。
在第三实施方案中并且为了促进第二实施方案，触发条件还基于是否已经响应于第二组数据存储器单元的擦除而测试非数据晶体管的阈值电压标准。
在第四实施方案中并且为了促进第二实施方案，处理器电路被进一步配置为存储信息，该信息指示已经响应于相应于第一组数据存储器单元的擦除满足触发条件而测试非数据晶体管的阈值电压标准。控制电路被进一步配置为当第二组数据存储器单元的擦除次数的计数达到阈值时，跳过对非数据晶体管的阈值电压标准的测试，该阈值指示，如果所存储的信息指示已经响应于相应于第一组数据存储器单元的擦除满足触发条件而测试非数据晶体管的阈值电压标准，则应当以其他方式执行测试。
在第五实施方案中并且为了促进第一至第四实施方案中的任何一个实施方案，存储器单元是NAND串组的一部分。该装置还包括多个位线。非数据晶体管包括连接到位线中的一者的每个NAND串上的选择晶体管。每个选择晶体管具有控制端子。该装置还包括连接到每个选择晶体管的控制端子的选择线。为了测试阈值电压标准，控制电路被进一步配置为确定是否超过允许数量的选择晶体管具有超出目标范围的阈值电压。
在第六实施方案中并且为了促进第一至第四实施方案中的任何一个实施方案，存储器单元是NAND串组的一部分。该装置还包括源极线。非数据晶体管包括连接到源极线的每个NAND串上的选择晶体管。每个选择晶体管具有控制端子。该装置还包括连接到每个选择晶体管的控制端子的选择线。为了测试阈值电压标准，控制电路被进一步配置为确定是否超过允许数量的选择晶体管具有超出目标范围的阈值电压。
在第七实施方案中并且为了促进第一至第六实施方案中的任何一个实施方案，存储器单元是NAND串组的一部分。非数据晶体管包括每个NAND串上的虚设存储器单元晶体管。为了测试阈值电压标准，控制电路被进一步配置为确定是否超过允许数量的虚设存储器单元晶体管具有超出目标范围的阈值电压。
在第八实施方案中并且为了促进第一至第七实施方案中的任何一个实施方案，存储器单元是NAND串组的一部分。非数据晶体管包括每个NAND串的第一端处的第一选择晶体管和每个NAND串的第二端处的第二选择晶体管。第一组数据存储器单元布置在第一选择晶体管与第二组数据存储器单元之间。第二组数据存储器单元布置在第一组数据存储器单元与第二选择晶体管之间。
在第九实施方案中并且为了促进第八实施方案，数据晶体管还包括布置在第二组数据存储器单元与第二选择晶体管之间的第三组数据存储器单元。控制电路被进一步配置为响应于确定不满足阈值电压标准并且在调整非数据晶体管的阈值电压以使得满足阈值电压标准之前，将有效数据从第三组数据存储器单元移出到另一位置。
一个实施方案包括操作非易失性存储装置的方法。该方法包括测试三维存储器阵列中的叠堆中的存储器单元组的一组选择晶体管的阈值电压分布是否超出目标范围。每组存储器单元包括驻留在叠堆的第一层中的第一组数据存储器单元以及驻留在叠堆的第二层中的第二组数据存储器单元。测试响应于第一组数据存储器单元的编程/擦除计数超过阈值。该方法还包括响应于确定阈值电压分布超出目标范围，将有效数据从第二组数据存储器单元移出到另一位置。该方法还包括在将有效数据从第二组数据存储器单元移出到另一位置之后，调整组选择晶体管的阈值电压，使得阈值电压分布在目标范围内。
一个实施方案包括非易失性存储器设备，该非易失性存储器设备包括三维存储器阵列，该三维存储器阵列包括存储器单元组、每组的第一端处的第一选择晶体管、以及每组的第二端处的第二选择晶体管。每组包括第一组数据存储器单元和第二组数据存储器单元。第一组数据存储器单元布置在第一选择晶体管与第二组数据存储器单元之间。第二组数据存储器单元布置在第一组数据存储器单元与第二选择晶体管之间。非易失性存储器设备还包括控制电路，该控制电路被配置为当不满足相对于第一组数据存储器单元的擦除的触发条件时，擦除第一组数据存储器单元，同时在第二组数据存储器单元中维持有效数据。控制电路被配置为响应于满足触发条件，感测第一选择晶体管的阈值电压。该控制电路被配置为响应于确定超过允许数量的第一选择晶体管具有超出目标范围的阈值电压，将有效数据从第二组数据存储器单元移出到另一位置。该控制电路被配置为在将有效数据从第二组数据存储器单元移出到另一位置之后，调整第一选择晶体管的阈值电压，使得不超过允许数量的第一选择晶体管具有超出目标范围的阈值电压。
出于本文件的目的，说明书中提到“实施方案”、“一个实施方案”、“一些实施方案”或“另一个实施方案”可用于描述不同的实施方案或相同的实施方案。
出于本文件的目的，连接可为直接连接或间接连接(例如，经由一个或多个其他部件)。在一些情况下，当元件被提及连接或耦接到另一个元件时，该元件可直接连接到另一个元件，或者经由居间元件间接连接到另一个元件。当元件被提及直接连接到另一个元件时，则在该元件与另一个元件之间没有居间元件。如果两个设备是直接连接或间接连接的，则两个设备是“通信”的，使得它们能够在它们之间进行电子信号通信。
出于本文档的目的，术语“基于”可理解为“至少部分地基于”。
出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。
出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。
出于说明和描述的目的已提供了上述详细描述。其并非旨在详尽的或旨在限制本发明所公开的精确形式。根据以上教导内容，很多修改和变型都是可能的。选择所述实施方案以便最好地解释所建议的技术的原理及其实际应用，从而使本领域的其他技术人员能够在各种实施方案中和适合于设想的具体使用的各种修改中最好地利用它。本发明的范围旨在由所附权利要求书限定。

Claims (20)

1.一种装置，包括：
存储器接口，所述存储器接口被配置为连接到非易失性存储器；和
处理器电路，所述处理器电路连接到所述存储器接口，所述处理器电路被配置为：
测试与驻留在所述非易失性存储器中的叠堆中的存储器单元相关联的非数据晶体管的阈值电压标准，所述测试响应于相对于驻留在所述叠堆的第一层中的第一组数据存储器单元的擦除满足触发条件，所述存储器单元包括驻留在所述叠堆的第二层中的第二组数据存储器单元；
响应于确定不满足所述阈值电压标准，将有效数据从所述第二组数据存储器单元移出到所述非易失性存储器中的另一位置；以及
在将所述有效数据从所述第二组数据存储器单元移出到所述另一位置之后，调整所述非数据晶体管的阈值电压，使得针对所述非数据晶体管满足所述阈值电压标准。
2.根据权利要求1所述的装置，其中：
所述触发条件基于所述第一组数据存储器单元的擦除次数的计数；并且
所述处理器电路被进一步配置为在不满足所述触发条件时擦除所述第一组数据存储器单元，同时在所述第二组数据存储器单元中维持有效数据。
3.根据权利要求2所述的装置，其中：
所述触发条件还基于是否已经响应于所述第二组数据存储器单元的擦除而测试所述非数据晶体管的所述阈值电压标准。
4.根据权利要求2所述的装置，其中所述处理器电路被进一步配置为：
存储信息，所述信息指示已经响应于相对于所述第一组数据存储器单元的擦除满足所述触发条件来测试所述非数据晶体管的所述阈值电压标准；以及
当所述第二组数据存储器单元的擦除次数的计数达到阈值时，跳过对所述非数据晶体管的所述阈值电压标准的测试，所述阈值指示如果所存储的信息指示已经响应于相对于所述第一组数据存储器单元的擦除满足所述触发条件来测试所述非数据晶体管的所述阈值电压标准，则应当以其他方式执行所述测试。
5.根据权利要求1所述的装置，其中：
所述存储器单元是NAND串组的一部分；
所述装置还包括多个位线；
所述非数据晶体管包括连接到所述位线中的一者的每个NAND串上的选择晶体管，每个选择晶体管具有控制端子；
所述装置还包括连接到每个选择晶体管的所述控制端子的选择线；并且
为了测试所述阈值电压标准，所述处理器电路被进一步配置为确定是否超过允许数量的所述选择晶体管具有超出目标范围的阈值电压。
6.根据权利要求1所述的装置，其中：
所述存储器单元是NAND串组的一部分；
所述装置还包括源极线；
所述非数据晶体管包括连接到所述源极线的每个NAND串上的选择晶体管，每个选择晶体管具有控制端子；
所述装置还包括连接到每个选择晶体管的所述控制端子的选择线；并且
为了测试所述阈值电压标准，所述处理器电路被进一步配置为确定是否超过允许数量的所述选择晶体管具有超出目标范围的阈值电压。
7.根据权利要求1所述的装置，其中：
所述存储器单元是NAND串组的一部分；
所述非数据晶体管包括每个NAND串上的虚设存储器单元晶体管；并且
为了测试所述阈值电压标准，所述处理器电路被进一步配置为确定是否超过允许数量的所述虚设存储器单元晶体管具有超出目标范围的阈值电压。
8.根据权利要求1所述的装置，其中：
所述存储器单元是NAND串组的一部分；
所述非数据晶体管包括每个NAND串的第一端处的第一选择晶体管和每个NAND串的第二端处的第二选择晶体管，所述第一组数据存储器单元布置在所述第一选择晶体管与所述第二组数据存储器单元之间，所述第二组数据存储器单元布置在所述第一组数据存储器单元与所述第二选择晶体管之间。
9.根据权利要求8所述的装置，其中：
所述数据晶体管还包括布置在所述第二组数据存储器单元与所述第二选择晶体管之间的第三组数据存储器单元；并且
所述处理器电路被进一步配置为响应于确定不满足所述阈值电压标准并且在调整所述非数据晶体管的所述阈值电压以使得满足所述阈值电压标准之前，将有效数据从所述第三组数据存储器单元移出到另一位置。
10.一种操作非易失性存储装置的方法，所述方法包括：
测试三维存储器阵列中的叠堆中的存储器单元组的一组选择晶体管的阈值电压分布是否超出目标范围，每个存储器单元组包括驻留在所述叠堆的第一层中的第一组数据存储器单元以及驻留在所述叠堆的第二层中的第二组数据存储器单元，所述测试响应于所述第一组数据存储器单元的编程/擦除计数超过阈值；
响应于确定所述阈值电压分布超出所述目标范围，将有效数据从所述第二组数据存储器单元移出到另一位置；以及
在将所述有效数据从所述第二组数据存储器单元移出到所述另一位置之后，调整所述一组选择晶体管的阈值电压，使得所述阈值电压分布在所述目标范围内。
11.根据权利要求10所述的方法，还包括：
当所述第一组数据存储器单元的编程/擦除计数不超过所述阈值时，擦除所述第一组数据存储器单元，同时在所述第二组数据存储器单元中维持有效数据。
12.根据权利要求10所述的方法，还包括：
存储指示已经响应于所述第一组数据存储器单元的编程/擦除计数超过所述阈值来测试所述一组选择晶体管的所述阈值电压分布的信息；以及
当所述第二组数据存储器单元的编程/擦除计数达到阈值时，跳过对所述一组选择晶体管的所述阈值电压分布的测试，所述阈值指示如果所存储的信息指示已经响应于相对于所述第一组数据存储器单元的擦除的编程/擦除计数超过所述阈值来测试所述一组选择晶体管的所述阈值电压分布，则应当以其他方式执行所述测试。
13.根据权利要求10所述的方法，其中测试所述一组选择晶体管的所述阈值电压分布包括：
测试是否超过允许数量的所述一组选择晶体管具有超出所述阈值电压分布的所述目标范围的阈值电压。
14.根据权利要求10所述的方法，其中测试所述一组选择晶体管的所述阈值电压分布包括：
测试NAND串组上的漏极侧选择晶体管的阈值电压，每个漏极侧选择晶体管连接到不同的位线，每个漏极侧选择晶体管具有连接到相同选择线的控制端子。
15.根据权利要求10所述的方法，其中测试所述一组选择晶体管的所述阈值电压分布包括：
测试NAND串组上的源极侧选择晶体管的阈值电压，每个源极侧选择晶体管连接到源极线，每个源极侧选择晶体管具有连接到相同选择线的控制端子。
16.一种非易失性存储器设备，包括：
三维存储器阵列，所述三维存储器阵列包括存储器单元组、每组的第一端处的第一选择晶体管、每组的第二端处的第二选择晶体管，每组包括第一组数据存储器单元和第二组数据存储器单元，所述第一组数据存储器单元布置在所述第一选择晶体管与所述第二组数据存储器单元之间，所述第二组数据存储器单元布置在所述第一组数据存储器单元与所述第二选择晶体管之间；和
控制电路，所述控制电路被配置为：
当不满足相对于所述第一组数据存储器单元的擦除的触发条件时，擦除所述第一组数据存储器单元，同时在所述第二组数据存储器单元中维持有效数据；
响应于满足所述触发条件，感测所述第一选择晶体管的阈值电压；
响应于确定超过允许数量的所述第一选择晶体管具有超出目标范围的阈值电压，将有效数据从所述第二组数据存储器单元移出到另一位置；以及
在将所述有效数据从所述第二组数据存储器单元移出到所述另一位置之后，调整所述第一选择晶体管的阈值电压，使得不超过所述允许数量的所述第一选择晶体管具有超出所述目标范围的阈值电压。
17.根据权利要求16所述的非易失性存储器设备，其中：
所述触发条件还基于是否已经响应于所述第二组数据存储器单元的擦除来感测所述第一选择晶体管的所述阈值电压。
18.根据权利要求16所述的非易失性存储器设备，其中：
所述非易失性存储器设备还包括多个位线；
与组相关联的所述第一选择晶体管连接到所述多个位线中的不同的位线；
所述第一选择晶体管中的每个第一选择晶体管包括控制栅极；并且
所述非易失性存储器设备还包括连接到所述第一选择晶体管中的每个第一选择晶体管的所述控制栅极的选择线。
19.根据权利要求16所述的非易失性存储器设备，其中：
所述非易失性存储器设备还包括源极线；
与组相关联的所述第一选择晶体管包括连接到所述源极线的控制端子；并且
所述非易失性存储器设备还包括连接到每个第一选择晶体管的所述控制端子的选择线。
20.根据权利要求16所述的非易失性存储器设备，其中：
每组还包括布置在所述第二组数据存储器单元与所述第二选择晶体管之间的第三组数据存储器单元；并且
所述控制电路被进一步配置为响应于确定超过所述允许数量的所述第一选择晶体管具有超出所述目标范围的阈值电压并且在调整所述第一选择晶体管的所述阈值电压之前，将有效数据从所述第三组数据存储器单元移出到另一位置。
CN201910878500.8A 2018-12-07 2019-09-18 3d存储器中的晶体管阈值电压维持 Active CN111292792B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/213,590 2018-12-07
US16/213,590 US10691372B1 (en) 2018-12-07 2018-12-07 Transistor threshold voltage maintenance in 3D memory

Publications (2)

Publication Number Publication Date
CN111292792A CN111292792A (zh) 2020-06-16
CN111292792B true CN111292792B (zh) 2023-05-23

Family

ID=70776865

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910878500.8A Active CN111292792B (zh) 2018-12-07 2019-09-18 3d存储器中的晶体管阈值电压维持

Country Status (3)

Country Link
US (1) US10691372B1 (zh)
CN (1) CN111292792B (zh)
DE (1) DE102019124668A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210039075A (ko) * 2019-10-01 2021-04-09 삼성전자주식회사 비휘발성 메모리 장치의 초기화 제어 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템
CN111158967B (zh) * 2019-12-31 2021-06-08 北京百度网讯科技有限公司 人工智能芯片测试方法、装置、设备及存储介质
TWI738390B (zh) * 2020-06-19 2021-09-01 群聯電子股份有限公司 資料保護方法、記憶體儲存裝置及記憶體控制電路單元
US11494111B2 (en) * 2020-12-17 2022-11-08 Micron Technology, Inc. Data operation based on valid memory unit count
US11315656B1 (en) * 2021-02-23 2022-04-26 Realtek Semiconductor Corp. Detection circuit and detection method
US11587618B2 (en) * 2021-03-26 2023-02-21 Sandisk Technologies Llc Prevention of latent block fails in three-dimensional NAND
CN113129994B (zh) * 2021-03-29 2023-11-28 深圳市国微电子有限公司 一种存储系统性能调节方法及存储系统
CN118116450A (zh) * 2024-04-29 2024-05-31 浙江力积存储科技有限公司 存储器内部电压测试系统和方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103119656A (zh) * 2010-09-24 2013-05-22 株式会社东芝 非易失性半导体存储器件
CN104471649A (zh) * 2012-05-30 2015-03-25 桑迪士克技术有限公司 堆叠式非易失性存储设备中的选择栅极晶体管的阈值电压调节
CN105144296A (zh) * 2012-11-06 2015-12-09 桑迪士克技术有限公司 3d nand堆叠式非易失性存储器编程至导电状态

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6850252B1 (en) * 1999-10-05 2005-02-01 Steven M. Hoffberg Intelligent electronic appliance system and method
EP0700229B1 (en) * 1994-08-22 2006-06-28 Fujitsu Limited Connectionless communications system, test method, and intra-station control system
US6961880B2 (en) * 2001-07-30 2005-11-01 Infineon Technologies Ag Recording test information to identify memory cell errors
US7480899B2 (en) * 2004-03-22 2009-01-20 International Business Machines Corporation Method and apparatus for autonomic test case feedback using hardware assistance for code coverage
US20060256623A1 (en) 2005-05-12 2006-11-16 Micron Technology, Inc. Partial string erase scheme in a flash memory device
US7368918B2 (en) * 2006-07-27 2008-05-06 Siemens Energy & Automation Devices, systems, and methods for adaptive RF sensing in arc fault detection
JP4867657B2 (ja) * 2006-12-28 2012-02-01 ソニー株式会社 電圧供給回路、表示装置、および電子機器、並びに電圧供給方法
US20080195903A1 (en) * 2007-02-14 2008-08-14 Qimonda Flash Gmbh & Co. Kg Non-volatile memory device with built-in test control unit and methods of testing and repairing a cell array
KR101478149B1 (ko) 2008-10-20 2015-01-05 삼성전자주식회사 더미 트랜지스터를 갖는 플래시 메모리 장치
JP4607257B2 (ja) * 2008-12-04 2011-01-05 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶装置
JPWO2010137330A1 (ja) * 2009-05-27 2012-11-12 パナソニック株式会社 遅延調整装置、遅延調整方法
US8161816B2 (en) * 2009-11-03 2012-04-24 Matthew Beck Hearing test method and apparatus
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
US10482994B2 (en) * 2012-10-04 2019-11-19 Sequenom, Inc. Methods and processes for non-invasive assessment of genetic variations
US9043457B2 (en) * 2012-10-25 2015-05-26 Qualcomm Incorporated Dynamic adjustment of an interrupt latency threshold and a resource supporting a processor in a portable computing device
US8988941B2 (en) 2012-12-18 2015-03-24 SanDisk Tehcnologies Inc. Select transistor tuning
TWI472778B (zh) * 2013-08-30 2015-02-11 Chroma Ate Inc System - level IC test machine automatic retest method and the test machine
US9298633B1 (en) * 2013-09-18 2016-03-29 Emc Corporation Adaptive prefecth for predicted write requests
US9036428B1 (en) 2014-06-13 2015-05-19 Sandisk Technologies Inc. Partial block erase for a three dimensional (3D) memory
US9418751B1 (en) 2015-01-23 2016-08-16 Sandisk Technologies Llc Pre-program detection of threshold voltages of select gate transistors in a memory device
US9449698B1 (en) 2015-10-20 2016-09-20 Sandisk Technologies Llc Block and zone erase algorithm for memory
US10157680B2 (en) 2015-12-22 2018-12-18 Sandisk Technologies Llp Sub-block mode for non-volatile memory
US10008277B2 (en) 2016-09-12 2018-06-26 Sandisk Technologies Llc Block health monitoring using threshold voltage of dummy memory cells
US9984760B1 (en) 2017-01-11 2018-05-29 Sandisk Technologies Llc Suppressing disturb of select gate transistors during erase in memory
US10068657B1 (en) * 2017-02-10 2018-09-04 Sandisk Technologies Llc Detecting misalignment in memory array and adjusting read and verify timing parameters on sub-block and block levels
JP2018160056A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 メモリコントローラ、メモリシステムおよび制御方法
US10223018B2 (en) * 2017-04-19 2019-03-05 Sandisk Technologies Llc Bad page and bad block management in memory
US10068651B1 (en) 2017-06-13 2018-09-04 Sandisk Technologies Llc Channel pre-charge to suppress disturb of select gate transistors during erase in memory
US10366729B2 (en) * 2017-06-22 2019-07-30 Sandisk Technologies Llc Sense circuit with two-step clock signal for consecutive sensing
US10008271B1 (en) 2017-09-01 2018-06-26 Sandisk Technologies Llc Programming of dummy memory cell to reduce charge loss in select gate transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103119656A (zh) * 2010-09-24 2013-05-22 株式会社东芝 非易失性半导体存储器件
CN104471649A (zh) * 2012-05-30 2015-03-25 桑迪士克技术有限公司 堆叠式非易失性存储设备中的选择栅极晶体管的阈值电压调节
CN105144296A (zh) * 2012-11-06 2015-12-09 桑迪士克技术有限公司 3d nand堆叠式非易失性存储器编程至导电状态

Also Published As

Publication number Publication date
US10691372B1 (en) 2020-06-23
CN111292792A (zh) 2020-06-16
US20200183610A1 (en) 2020-06-11
DE102019124668A1 (de) 2020-06-10

Similar Documents

Publication Publication Date Title
CN111292792B (zh) 3d存储器中的晶体管阈值电压维持
CN107958677B (zh) 具有智能温度感测和局部限制的非易失性存储器
CN109427396B (zh) 在非易失性存储器中确定快速编程字线
CN109119120B (zh) 非易失性存储器子区块擦除干扰管理方案
CN109074849B (zh) 非易失性存储器和操作非易失性存储器的方法
CN108573733B (zh) 具有编程失败恢复的非易失性存储器
EP3619710B1 (en) Electric field to reduce select gate threshold voltage shift
EP3420555B1 (en) Non-volatile memory with customized control of injection type of disturb during read operations
US9852803B2 (en) Dummy word line control scheme for non-volatile memory
US10636498B1 (en) Managing bit-line settling time in non-volatile memory
US10204689B1 (en) Non-volatile memory with methods to reduce creep-up field between dummy control gate and select gate
US10026488B2 (en) Non-volatile memory with read disturb detection for open blocks
US11031085B2 (en) Non-volatile memory with fast partial page operation
US11398285B2 (en) Memory cell mis-shape mitigation
US9570160B1 (en) Non-volatile storage system with defect detetction and early programming termination
EP3613047B1 (en) Non-volatile memory with reduced program speed variation
CN111164698A (zh) 具有可根据温度调节的选择栅极的非易失性储存系统
US9910749B2 (en) Non-volatile memory with dynamic repurpose of word line
US11798625B2 (en) Program dependent biasing of unselected sub-blocks
US11862260B2 (en) Audit techniques for read disturb detection in an open memory block
TWI845946B (zh) 未選擇子區塊之程式化相依偏壓

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant