CN111158967B - 人工智能芯片测试方法、装置、设备及存储介质 - Google Patents

人工智能芯片测试方法、装置、设备及存储介质 Download PDF

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Abstract

本申请公开了人工智能芯片测试方法、装置、设备及存储介质，涉及人工智能领域。具体实现方案为：目标人工智能芯片具有多个相同的运算单元，该方法包括：获取目标人工智能芯片的规模信息；根据规模信息判断目标人工智能芯片是否满足运算单元阵列级别的测试条件；若确定满足运算单元阵列级别的测试条件，则将所有运算单元划分为多个相同的运算单元阵列，对各运算单元阵列分别进行DFT测试；若确定不满足运算单元阵列级别的测试条件，则对各运算单元分别进行DFT测试。降低了测试成本，大大减小了测试时间，提高了测试效率。并且加载每个运算单元或运算单元阵列的DFT所需的存储器计算存储资源也会大大减小，大大降低了测试功耗。

Description

人工智能芯片测试方法、装置、设备及存储介质
技术领域
本申请涉及到数据处理技术领域，尤其涉及人工智能技术。
背景技术
随着人工智能技术的成熟，人工智能芯片(简称AI芯片)也得到了快速发展。如何在规模化生产中快速剔除不合格的AI芯片，减少AI芯片的测试周期和成本变得越来越重要，而这些都离不开可测试设计(英文为：Design for Test,简称为DFT)。
现有技术中，对AI芯片进行DFT测试时，仍然采用传统芯片的测试方式，由于传统芯片常常拥有大型异构IP核，导致传统芯片的DFT测试往往是在芯片级或者大型异构IP核上完成的，这也增加了传统芯片的测试时间。而AI芯片具有与传统芯片不同的结构。AI芯片中具有大量相同的AI运算单元来处理AI算法，大量相同的AI运算单元是整个AI芯片的核心，并且AI芯片的体量巨大。
所以现有技术中采用传统芯片的测试方式对AI芯片来说并不再适用，采用传统芯片的测试方式进行AI芯片的测试，增加了AI芯片的测试时间、成本和测试功耗，降低了AI芯片的测试效率。
发明内容
本申请实施例提供一种人工智能芯片测试方法、装置、设备及存储介质，解决了现有技术中采用传统芯片的测试方式对AI芯片来说并不再适用，采用传统芯片的测试方式进行AI芯片的测试，增加了AI芯片的测试时间、成本和测试功耗，降低了AI芯片的测试效率的技术问题。
本申请实施例第一方面提供一种人工智能芯片测试方法，目标人工智能芯片具有多个相同的运算单元，所述方法包括：
获取目标人工智能芯片的规模信息；根据所述规模信息判断所述目标人工智能芯片是否满足运算单元阵列级别的测试条件；若确定满足运算单元阵列级别的测试条件，则将所有运算单元划分为多个相同的运算单元阵列，对各所述运算单元阵列分别进行DFT测试；若确定不满足运算单元阵列级别的测试条件，则对各所述运算单元分别进行DFT测试。
本申请实施例中，由于对人工智能芯片相同的运算单元阵列或运算单元分别进行测试，每个运算单元阵列或运算单元的测试逻辑电路和测试向量是完全相同的。降低了测试成本。并且每个运算单元或运算单元阵列中的晶体管的规模均很小，使测试向量的规模也很小，所以大大减小了测试时间，提高了测试效率。并且加载每个运算单元或运算单元阵列的DFT所需的存储器计算存储资源也会大大减小，大大降低了测试功耗。
进一步地，如上所述的方法，所述规模信息包括运算单元中的晶体管规模，所述根据所述规模信息判断所述目标人工智能芯片是否满足运算单元阵列级别的测试条件，包括：
判断所述晶体管规模是否小于预设规模阈值；若确定所述晶体管规模小于预设规模阈值，则确定满足运算单元阵列级别的测试条件；若确定所述晶体管规模大于或等于所述预设规模阈值，则确定不满足运算单元阵列级别的测试条件。
本申请实施例中,判断晶体管规模是否小于预设规模阈值，若确定晶体管规模小于预设规模阈值，则说明每个运算单元的体量特别小，则确定满足运算单元阵列级别的测试条件，可将多个运算单元集合起来组成运算单元阵列，进行运算单元阵列级别的测试。若确定晶体管规模大于或等于预设规模阈值，则说明每个运算单元的体量相对来说较大，确定不满足运算单元阵列级别的测试条件，而满足运算单元级别的测试条件，进行运算单元级别的测试。能够使运算单元阵列或运算单元的体量均能满足单独测试的要求，进一步减小了测试时间。
进一步地，如上所述的方法，所述将所有运算单元划分为多个相同的运算单元阵列，包括：
根据所述晶体管规模和运算单元的总量确定所述运算单元阵列中的运单单元数量；根据所述运单单元数量将所有运算单元划分为多个相同的运算单元阵列。
本申请实施例中，根据晶体管规模和运算单元的将所有运算单元划分为多个相同的运算单元阵列，能够使人工智能芯片中的运算单元均匀划分为相同的运算单元阵列，并且能够使每个运算单元阵列的体量不至于太大，能够满足单独测试的要求，进而能够减小测试时间。
进一步地，如上所述的方法，各所述运算单元阵列中分别设置有第一测试逻辑电路；
所述对各所述运算单元阵列分别进行DFT测试，包括：
生成所述运算单元阵列对应的第一测试向量；各所述运算单元阵列对应的第一测试向量相同；将所述第一测试向量分别输入到各所述运算单元阵列对应的第一测试逻辑电路中，以对各所述运算单元阵列分别进行DFT测试；输出各所述运算单元阵列对应的测试结果。
本申请实施例中，在每个运算单元阵列设置第一测试逻辑电路，并采用相同的第一测试向量对各运算单元阵列分别进行测试，输出测试结果，由于每个运算单元阵列的第一测试逻辑电路和第一测试向量是完全相同的。所以大大降低了测试成本。
进一步地，如上所述的方法，所述第一测试逻辑电路包括：第一测试接口；
所述将所述第一测试向量分别输入到各所述运算单元阵列对应的第一测试逻辑电路中，以对各所述运算单元阵列分别进行DFT测试，包括：
将所述第一测试向量通过各第一测试接口广播给对应的运算单元阵列的第一测试逻辑电路，以并行对各运算单元阵列进行DFT测试。
本申请实施例中，在第一测试逻辑电路中包括第一测试接口，电子设备通过各第一测试接口将第一测试向量广播给对应的运算单元阵列的第一测试逻辑电路。能够同时并行对各运算单元阵列进行DFT测试。在原有的基础上，使对AI芯片的测试时间达到了单个运算单元阵列的测试时间，进一步大大降低了测试时间。
进一步地，如上所述的方法，各所述运算单元中分别设置有第二测试逻辑电路；
所述对各所述运算单元分别进行DFT测试，包括：
生成所述运算单元对应的第二测试向量；各所述运算单元对应的第二测试向量相同；将所述第二测试向量分别输入到各所述运算单元对应的第二测试逻辑电路中，以对各所述运算单元分别进行DFT测试；输出各所述运算单元对应的测试结果。
本申请实施例中，在每个运算单元设置第二测试逻辑电路，并采用相同的第二测试向量对各运算单元分别进行测试，输出测试结果，由于每个运算单元的第二测试逻辑电路和第二测试向量是完全相同的。所以大大降低了测试成本。
进一步地，如上所述的方法，所述第二测试逻辑电路包括：第二测试接口；
所述将所述第二测试向量分别输入到各所述运算单元对应的第二测试逻辑电路中，以对各所述运算单元分别进行DFT测试，包括：
将所述第二测试向量通过各第二测试接口广播给对应的运算单元的第二测试逻辑电路，以并行对各运算单元进行DFT测试。
本申请实施例中，在第二测试逻辑电路中包括第二测试接口，电子设备通过各第二测试接口将第二测试向量广播给对应的运算单元的第二测试逻辑电路。能够同时并行对各运算单元进行DFT测试。在原有的基础上，使对AI芯片的测试时间达到了单个运算单元的测试时间，进一步大大降低了测试时间。
进一步地，如上所述的方法，所述对各所述运算单元阵列分别进行DFT测试之前，还包括：
在所述目标人工智能芯片的RTL阶段对所述第一测试逻辑电路中的至少一个第一预设DFT逻辑电路进行测试；若所述第一预设DFT逻辑电路未通过测试，则在所述目标人工智能芯片的RTL阶段对该第一预设DFT逻辑电路进行修复。
本申请实施例中，运算单元阵列的DFT中的第一测试逻辑电路的一些第一预设DFT逻辑电路在目标人工智能芯片的RTL阶段就可进行设计及测试，以较早完成相应的测试，无需等待整个AI芯片完成后才开始设计及测试。并且若第一预设DFT逻辑电路未通过测试，对第一预设DFT逻辑电路进行修改，重新进行修改后的第一预设DFT逻辑电路的测试时，迭代过程无需在DFT配置和生成测试向量之间不断进行，而能在执行测试向量之前就可继续进行测试，避免这种不断迭代导致测试时间的浪费。能够有效降低第一预设DFT逻辑电路的测试和修复时间。
进一步地，如上所述的方法，所述对各所述运算单元分别进行DFT测试之前，还包括：
在所述目标人工智能芯片的RTL阶段对所述第二测试逻辑电路中的至少一个第二预设DFT逻辑电路进行测试；若所述第二预设DFT逻辑电路未通过测试，则在所述目标人工智能芯片的RTL阶段对该第二预设DFT逻辑电路进行修复。
本申请实施例中，运算单元的DFT中的第二测试逻辑电路的一些第二预设DFT逻辑电路在目标人工智能芯片的RTL阶段就可进行设计及测试，以较早完成相应的测试，无需等待整个AI芯片完成后才开始设计及测试。并且若第二预设DFT逻辑电路未通过测试，对第二预设DFT逻辑电路进行修改，重新进行修改后的第二预设DFT逻辑电路的测试时，迭代过程无需在DFT配置和生成测试向量之间不断进行，而能在执行测试向量之前就可继续进行测试，避免这种不断迭代导致测试时间的浪费。能够降低第二预设DFT逻辑电路的测试和修复时间。
本申请实施例第二方面提供一种人工智能芯片测试装置，目标人工智能芯片具有多个相同的运算单元，所述装置包括：
规模信息获取模块，用于获取目标人工智能芯片的规模信息；测试条件判断模块，用于根据所述规模信息判断所述目标人工智能芯片是否满足运算单元阵列级别的测试条件；阵列测试模块，用于若确定满足运算单元阵列级别的测试条件，则将所有运算单元划分为多个相同的运算单元阵列，对各所述运算单元阵列分别进行DFT测试；运算单元测试模块，用于若确定不满足运算单元阵列级别的测试条件，则对各所述运算单元分别进行DFT测试。
进一步地，如上所述的装置，所述规模信息包括运算单元中的晶体管规模，
所述测试条件判断模块，具体用于：
判断所述晶体管规模是否小于预设规模阈值；若确定所述晶体管规模小于预设规模阈值，则确定满足运算单元阵列级别的测试条件；若确定所述晶体管规模大于或等于所述预设规模阈值，则确定不满足运算单元阵列级别的测试条件。
进一步地，如上所述的装置，所述阵列测试模块，在将所有运算单元划分为多个相同的运算单元阵列时，具体用于：
根据所述晶体管规模和运算单元的总量确定所述运算单元阵列中的运单单元数量；根据所述运单单元数量将所有运算单元划分为多个相同的运算单元阵列。
进一步地，如上所述的装置，各所述运算单元阵列中分别设置有第一测试逻辑电路；
所述阵列测试模块，在对各所述运算单元阵列分别进行DFT测试时，具体用于：
生成所述运算单元阵列对应的第一测试向量；各所述运算单元阵列对应的第一测试向量相同；将所述第一测试向量分别输入到各所述运算单元阵列对应的第一测试逻辑电路中，以对各所述运算单元阵列分别进行DFT测试；输出各所述运算单元阵列对应的测试结果。
进一步地，如上所述的装置，所述第一测试逻辑电路包括：第一测试接口；
所述阵列测试模块，在将所述第一测试向量分别输入到各所述运算单元阵列对应的第一测试逻辑电路中，以对各所述运算单元阵列分别进行DFT测试时，具体用于：
将所述第一测试向量通过各第一测试接口广播给对应的运算单元阵列的第一测试逻辑电路，以并行对各运算单元阵列进行DFT测试。
进一步地，如上所述的装置，各所述运算单元中分别设置有第二测试逻辑电路；
所述运算单元测试模块，在对各所述运算单元分别进行DFT测试，时，具体用于：
生成所述运算单元对应的第二测试向量；各所述运算单元对应的第二测试向量相同；将所述第二测试向量分别输入到各所述运算单元对应的第二测试逻辑电路中，以对各所述运算单元分别进行DFT测试；输出各所述运算单元对应的测试结果。
进一步地，如上所述的装置，所述第二测试逻辑电路包括：第二测试接口；
所述运算单元测试模块，在将所述第二测试向量分别输入到各所述运算单元对应的第二测试逻辑电路中，以对各所述运算单元分别进行DFT测试时，具体用于：
将所述第二测试向量通过各第二测试接口广播给对应的运算单元的第二测试逻辑电路，以并行对各运算单元进行DFT测试。
进一步地，如上所述的装置，还包括：
第一电路测试修复模块，用于在所述目标人工智能芯片的RTL阶段对所述第一测试逻辑电路中的至少一个第一预设DFT逻辑电路进行测试；若所述第一预设DFT逻辑电路未通过测试，则在所述目标人工智能芯片的RTL阶段对该第一预设DFT逻辑电路进行修复。
进一步地，如上所述的装置，还包括：
第二电路测试修复模块，用于在所述目标人工智能芯片的RTL阶段对所述第二测试逻辑电路中的至少一个第二预设DFT逻辑电路进行测试；若所述第二预设DFT逻辑电路未通过测试，则在所述目标人工智能芯片的RTL阶段对该第二预设DFT逻辑电路进行修复。
本申请实施例第三方面提供一种电子设备,包括：至少一个处理器；以及与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够第一方面中任一项所述的方法。
本申请实施例第四方面提供一种存储有计算机指令的非瞬时计算机可读存储介质，所述计算机指令用于使所述计算机执行第一方面任一项所述的方法。
本申请实施例第五方面提供一种计算机程序，包括程序代码，当计算机运行所述计算机程序时，所述程序代码执行如第一方面所述的方法。
附图说明
附图用于更好地理解本方案，不构成对本申请的限定。其中：
图1是可以实现本申请实施例的人工智能芯片测试方法的应用场景图；
图2是根据本申请第一实施例提供的人工智能芯片测试方法的流程示意图；
图3是根据本申请第一实施例提供的人工智能芯片测试方法中划分成的运算单元阵列示意图；
图4是根据本申请第二实施例提供的人工智能芯片测试方法的流程示意图；
图5是根据本申请第二实施例提供的人工智能芯片测试方法中步骤203的流程示意图；
图6是根据本申请第二实施例提供的人工智能芯片测试方法中运算单元阵列测试结构示意图；
图7是根据本申请第二实施例提供的人工智能芯片测试方法中步骤204的流程示意图；
图8是根据本申请第二实施例中电子设备与各运算单元测试结构间的结构示意图；
图9是根据本申请第二实施例提供的人工智能芯片测试方法中运算单元测试结构示意图；
图10是根据本申请第二实施例提供的人工智能芯片测试方法中步骤205的流程示意图；
图11是根据本申请第二实施例中电子设备与各运算单元测试结构间的结构示意图；
图12是现有技术和本申请实施例中的人工智能芯片测试流程的对比示意图；
图13为根据本申请第三实施例提供的人工智能芯片测试装置的结构示意图；
图14为根据本申请第四实施例提供的人工智能芯片测试装置的结构示意图；
图15是用来实现本申请实施例的人工智能芯片测试方法的电子设备的框图。
具体实施方式
以下结合附图对本申请的示范性实施例做出说明，其中包括本申请实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本申请的范围和精神。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。
为了清楚理解本申请的技术方案，下面对现有技术和本申请中涉及的术语进行解释：
人工智能芯片：也被称为AI加速器或计算卡，即专门用于处理人工智能应用中的大量计算任务的模块。其他非计算任务仍由CPU负责，AI芯片主要分为GPU、FPGA、ASIC等。在AI芯片中算法逻辑单元是整个AI芯片的核心，通常在整个AI芯片中占用很高的比例。而AI算法逻辑单元通常是由相同的运算单元组成。而且AI芯片的体量巨大，所以在AI芯片中具有大量相同的运算单元。
传统芯片：传统芯片常常拥有多个大型异构IP核。如功耗控制模块，通讯接口模块，视频分析模块等。
可测试性设计：(英文为：Design for Test,简称为DFT)，是一种集成电路设计技术，主要任务是通过增加逻辑、替换元件以及增加引脚等方法设计特定的测试逻辑电路，同时对被测试电路的结构进行调整，提高电路的可测性，即可控制性和可观察性。在设计阶段添加这些结构虽然增加了电路的复杂程度，看似增加了成本，但是往往能够在测试阶段节约更多的时间和成本。
为了清楚理解本申请的技术方案，首先对现有技术中AI芯片测试方法进行详细介绍。现有技术中对AI芯片进行DFT测试时，一般为芯片级测试，在进行芯片级测试时，测试机台对一次性测试多少运算单元串联形成的扫描链是有限制的，所以首先将AI芯片的运算单元间插入一条条扫描链，每条扫描链连接的运算单元的个数不相同。然后每条扫描链上设置测试逻辑电路，并生成每条扫描链对应的测试向量，每条扫描链对应的测试逻辑电路和测试向量也不同。由测试机台将每条扫描链上对应的测试向量发送给AI芯片，输入到对应扫描链的测试逻辑电路中，完成该扫描链上的运算单元测试。由于每条扫描链上的运算单元很多，所以测试向量的规模一般都很大，测试时间会非常长，并且每条扫描链上的测试逻辑电路均不同，测试向量也不同，所以增加了测试成本。加载整个DFT所需的存储器计算存储资源也会很大，测试功耗也会受到约束。
由于AI芯片的结构不同于传统芯片，AI芯片中体量巨大，并且包括大量相同的运算单元。大量相同的运算单元占用AI芯片的主要比例。所以利用AI芯片的结构特点，并针对现有技术中对AI芯片测试方法的技术问题，提出了本申请实施例的AI芯片测试方法。
下面对本申请实施例提供的人工智能芯片测试方法的应用场景进行介绍。如图1所示，本申请实施例提供的人工智能芯片测试方法对应的应用场景中包括：电子设备和目标人工智能芯片。电子设备可以为测试机台。电子设备可与目标人工智能芯片进行通信。可获取到目标人工智能芯片的规模信息。由于目标人工智能芯片具有多个相同的运算单元，所以根据规模信息判断目标人工智能芯片是否满足运算单元阵列级别的测试条件，若确定满足运算单元阵列级别的测试条件，则将所有运算单元划分为多个相同的运算单元阵列，对各运算单元阵列分别进行DFT测试。若确定不满足运算单元阵列级别的测试条件，则对各运算单元分别进行DFT测试。完成人工智能芯片的DFT测试。在对各运算单元阵列分别进行DFT测试后，确定每个运算单元阵列的测试结果。或者对各运算单元分别进行DFT测试后，确定每个运算单元的测试结果。对测试未通过的运算单元阵列或运算单元进行修复。由于对人工智能芯片相同的运算单元阵列或运算单元分别进行测试，每个运算单元阵列或运算单元的测试逻辑电路和测试向量是完全相同的。降低了测试成本。并且每个运算单元或运算单元阵列中的晶体管的规模均很小，使测试向量的规模也很小，所以大大减小了测试时间，提高了测试效率。并且加载每个运算单元或运算单元阵列的DFT所需的存储器计算存储资源也会大大减小，大大降低了测试功耗。
以下将参照附图来具体描述本申请的实施例。
实施例一
图2是根据本申请第一实施例提供的人工智能芯片测试方法的流程示意图，如图2所示，本申请实施例的执行主体为人工智能芯片测试装置，该人工智能芯片测试装置可以集成在电子设备中，电子设备可以为测试机台。则本实施例提供的人工智能芯片测试方法包括以下几个步骤。
步骤101，获取目标人工智能芯片的规模信息。
本实施例中，目标人工智能芯片为需要测试的人工智能芯片。在目标人工智能芯片中包括多个相同的运算单元。
本实施例中，在目标人工智能芯片的设计前期，就可将目标人工智能芯片的规模信息存储到存储设备中。该存储设备可以为计算机、U盘、磁盘等设备，通过访问存储设备获取目标人工智能芯片的规模信息。
其中，规模信息可以包括：运算单元的总数，每个运算单元中的晶体管的规模等。
其中，运算单元中的晶体管是一种半导体器件，是运算单元的基本构建块。
步骤102，根据规模信息判断目标人工智能芯片是否满足运算单元阵列级别的测试条件。
作为一种可选实施方式，本实施例中，可根据运算单元的总数判断目标人工智能芯片是否满足运算单元阵列级别的测试条件。若运算单元的总数较少，则可分别对每个运算单元进行DFT测试，则确定不满足运算单元阵列级别的测试条件。若运算单元的总数较多，则确定满足运算单元阵列级别的测试条件。则可分别对每个运算单元阵列进行DFT测试。
其中，确定运算单元总数多少时，可将运算单元的总数与预设个数阈值进行对比的方式来确定。若运算单元的总数小于预设个数阈值，则确定运算单元的总数较少。若运算单元的总数大于或等于预设个数阈值，则确定运算单元的总数较多。
作为另一种可选实施方式，本实施例中，还可根据运算单元中晶体管规模判断目标人工智能芯片是否满足运算单元阵列级别的测试条件。若确定晶体管规模小于预设规模阈值，则说明每个运算单元的体量较小，则确定满足运算单元阵列级别的测试条件，可分别对每个运算单元进行DFT测试。若确定晶体管规模大于或等于预设规模阈值，则确定不满足运算单元阵列级别的测试条件，可分别对每个运算单元阵列进行DFT测试。
可以理解的是，根据规模信息判断目标人工智能芯片是否满足运算单元阵列级别的测试条件还可以为其他方式，本实施例中对此不做限定。
步骤103，若确定满足运算单元阵列级别的测试条件，则将所有运算单元划分为多个相同的运算单元阵列，对各运算单元阵列分别进行DFT测试。
本实施例中，在将所有运算单元划分为多个相同的运算单元阵列时，可根据运算单元的总数将所有运算单元划分为多个相同的运算单元阵列。即每个运算单元阵列中包括的运算单元的个数相同。或者采用其他方式将所有运算单元划分为多个相同的运算单元阵列，本实施例中，对此不作限定。
如图3所示，在图3中包括64个运算单元，将运算单元划分为了16个运算单元阵列，每个运算单元阵列包括4个运算单元。在图3中被圈住的4个运算单元为一个运算单元阵列。
本实施例中，在对各运算单元阵列分别进行DFT测试时，需要在每个运算单元阵列中设置测试逻辑电路，在测试逻辑电路包括扫描链，扫描链插入到运算单元阵列中。并还可生成运算单元阵列的测试向量，以完成对各运算单元阵列的DFT测试。
可以理解的是，由于各运算单元阵列是相同的，所以设置的测试逻辑电路及扫描链，及生成的测试向量均是相同的。
值得说明的是，在对各运算单元阵列分别进行DFT测试时，可在一个运算单元阵列完成DFT测试后，再进行另一个运算单元阵列的测试。或者将运算单元阵列分成不同的组，在一组运算单元阵列并行完成DFT测试后，再进行另一组运算单元阵列的并行DFT测试。或者还可以所有运算单元阵列同时并行进行DFT测试，本实施例中对此不作限定。
步骤104，若确定不满足运算单元阵列级别的测试条件，则对各运算单元分别进行DFT测试。
本实施例中，若确定不满足运算单元阵列级别的测试条件，则说明满足运算单元级别的测试条件，则对各运算单元分别进行DFT测试。
在对各运算单元分别进行DFT测试时，需要在每个运算单元中设置测试逻辑电路，在测试逻辑电路包括扫描链，扫描链插入到运算单元中。并还可生成运算单元的测试向量，以完成对各运算单元的DFT测试。
本实施例中，由于各运算单元是相同的，所以对运算单元设置的测试逻辑电路及扫描链，及生成的测试向量均是相同的。
同理，在对各运算单元分别进行DFT测试时，可在一个运算单元完成DFT测试后，再进行另一个运算单元的测试。或者还可以所有运算单元同时并行进行DFT测试，本实施例中对此不作限定。
可以理解的是，运算单元阵列对应的测试逻辑电路与运算单元对应的测试逻辑电路是不同的。运算单元阵列对应的测试向量与运算单元对应的测试向量也是不同的。
本实施例提供的人工智能芯片测试方法，获取目标人工智能芯片的规模信息；根据规模信息判断目标人工智能芯片是否满足运算单元阵列级别的测试条件；若确定满足运算单元阵列级别的测试条件，则将所有运算单元划分为多个相同的运算单元阵列，对各运算单元阵列分别进行DFT测试；若确定不满足运算单元阵列级别的测试条件，则对各运算单元分别进行DFT测试。由于对人工智能芯片相同的运算单元阵列或运算单元分别进行测试，每个运算单元阵列或运算单元的测试逻辑电路和测试向量是完全相同的。降低了测试成本。并且每个运算单元或运算单元阵列中的晶体管的规模均很小，使测试向量的规模也很小，所以大大减小了测试时间，提高了测试效率。并且加载每个运算单元或运算单元阵列的DFT所需的存储器计算存储资源也会大大减小，大大降低了测试功耗。
实施例二
图4是根据本申请第二实施例提供的人工智能芯片测试方法的流程示意图，如图4所示，本实施例提供的人工智能芯片测试方法，是在本申请实施例一提供的人工智能芯片测试方法的基础上，对步骤101-步骤104的进一步细化。则本实施例提供的人工智能芯片测试方法包括以下步骤。
步骤201，获取目标人工智能芯片的运算单元中的晶体管规模。
进一步地，本实施例中，直接获取人工智能芯片中的运算单元的晶体管规模，以根据晶体管规模确定是进行运算单元阵列级别的测试还是进行运算单元级别的测试。
步骤202，判断晶体管规模是否小于预设规模阈值，若是，则执行步骤203，否则执行步骤205。
其中，预设规模阈值的数值不作限定，可根据多次测试来确定预设规模阈值。
本实施例中，判断晶体管规模是否小于预设规模阈值，若确定晶体管规模小于预设规模阈值，则说明每个运算单元的体量特别小，则确定满足运算单元阵列级别的测试条件，可将多个运算单元集合起来组成运算单元阵列，进行运算单元阵列级别的测试。若确定晶体管规模大于或等于预设规模阈值，则说明每个运算单元的体量相对来说较大，确定不满足运算单元阵列级别的测试条件，而满足运算单元级别的测试条件，进行运算单元级别的测试。
本实施例中，采用运算单元中的晶体管规模是否小于预设规模阈值的方式判断是否满足运算单元阵列的测试条件，能够使运算单元阵列或运算单元的体量均能满足单独测试的要求，进一步减小了测试时间。
步骤203，将所有运算单元划分为多个相同的运算单元阵列。
作为一种可选实施方式，如图5所示，步骤203包括以下步骤：
步骤2031，根据晶体管规模和运算单元的总量确定运算单元阵列中的运单单元数量。
进一步地，本实施例中，首先根据运算单元的总量确定所有运算单元可划分成的运算单元阵列的候选数量。即运算单元阵列的候选数量能够整除运算单元的总量。然后根据运算单元的晶体管规模从运算单元阵列的候选数量中最终确定运算单元阵列的数量。
在根据运算单元的晶体管规模从运算单元阵列的候选数量中最终确定运算单元阵列的数量时，需要保证每个运算单元阵列中总的晶体管规模小于预设最大规模值。以使每个运算单元阵列中的总晶体管规模不会太大。
其中，预设最大规模值大于预设规模阈值，但具体的数值不作限定。可根据多次测试后设定。
步骤2032，根据运单单元数量将所有运算单元划分为多个相同的运算单元阵列。
本实施例中，根据每个运算单元阵列中包括的运算单元数量将所有运算单元划分为多个相同的运算单元阵列。并可将在一个区域附近的多个运算单元划分为一个运算单元阵列。
本实施例中，根据晶体管规模和运算单元的将所有运算单元划分为多个相同的运算单元阵列，能够使人工智能芯片中的运算单元均匀划分为相同的运算单元阵列，并且能够使每个运算单元阵列的体量不至于太大，能够满足单独测试的要求，进而能够减小测试时间。
步骤204，对各运算单元阵列分别进行DFT测试。
其中，如图6所示，在各运算单元阵列中分别设置有第一测试逻辑电路。第一测试逻辑电路即为对运算单元阵列进行测试的测试逻辑电路。在第一测试逻辑电路中可包括：第一测试接口，第一控制逻辑电路，至少一个第一寄存器，第一扫描链等。第一测试逻辑电路与对应的运算单元阵列连接。第一扫描链可连接运算单元阵列中的各运单单元。
作为一种可选实施方式，如图7所示，本实施例中，步骤204包括以下步骤：
步骤2041，生成运算单元阵列对应的第一测试向量。
其中，运算单元阵列对应的测试向量为第一测试向量，各运算单元阵列对应的第一测试向量相同。
本实施例中，可根据每个运算单元阵列需要完成的各功能和第一测试逻辑电路生成第一测试向量。使第一测试向量能够对每个运算单元阵列进行全方位的测试，实现最佳测试覆盖率。
步骤2042，将第一测试向量分别输入到各运算单元阵列对应的第一测试逻辑电路中，以对各运算单元阵列分别进行DFT测试。
作为一种可选实施方式，本实施例中，步骤2042具体为：
将第一测试向量通过各第一测试接口广播给对应的运算单元阵列的第一测试逻辑电路，以并行对各运算单元阵列进行DFT测试。
本实施例中，如图8所示，可在电子设备和AI芯片之间设置共享总线，共享总线分别与各第一测试接口连接。具体对各运算单元阵列进行DFT测试时，在第一时钟可通过共享总线将正确数据广播给各第一测试接口对应的运算单元阵列中的第一测试逻辑电路的第一寄存器中。在第二时钟可通过共享总线将第一测试向量发给共享总线后，通过各第一测试接口广播给对应的运算单元阵列的第一测试逻辑电路，各运算单元阵列的第一测试逻辑电路并行对该第一测试向量进行处理后，分别得到各测试数据，将各测试数据与对应的正确数据进行对比，若测试数据与对应的正确数据一致，则确定该运算单元阵列通过DFT测试，否则确定该运算单元阵列未通过DFT测试。
本实施例中，在第一测试逻辑电路中包括第一测试接口，电子设备通过各第一测试接口将第一测试向量广播给对应的运算单元阵列的第一测试逻辑电路。能够同时并行对各运算单元阵列进行DFT测试。在原有的基础上，使对AI芯片的测试时间达到了单个运算单元阵列的测试时间，进一步大大降低了测试时间。
步骤2043，输出各运算单元阵列对应的测试结果。
本实施例中，在第一测试逻辑电路中还可包括第一输出接口，以将对应的运算单元阵列对应的测试结果进行输出。测试结果可以包括是否通过测试，若未通过测试，还可包括测试数据，以对该运算单元阵列的故障进行诊断。
步骤205，对各运算单元分别进行DFT测试。
其中，如图9所示，在各运算单元中分别设置有第二测试逻辑电路。第二测试逻辑电路即为对运算单元进行测试的测试逻辑电路。在第二测试逻辑电路中可包括：第二测试接口，第二控制逻辑电路，至少一个第二寄存器，第二扫描链等。第二测试逻辑电路与对应的运算单元连接。第二扫描链可连接运单单元中的晶体管。
作为一种可选实施方式，如图10所示，步骤205包括以下步骤：
步骤2051，生成运算单元对应的第二测试向量。
其中，运算单元对应的测试向量为第二测试向量，各运算单元对应的第二测试向量相同。
本实施例中，可根据每个运算单元需要完成的各功能和第二测试逻辑电路生成第二测试向量。使第二测试向量能够对每个运算单元进行全方位的测试，实现最佳测试覆盖率。
步骤2052，将第二测试向量分别输入到各运算单元对应的第二测试逻辑电路中，以对各运算单元分别进行DFT测试。
作为一种可选实施方式，本实施例中，步骤2052具体为：
将第二测试向量通过各第二测试接口广播给对应的运算单元的第二测试逻辑电路，以并行对各运算单元进行DFT测试。
本实施例中，如图11所示，可在电子设备和AI芯片之间设置共享总线，共享总线分别与各第二测试接口连接。具体对各运算单元进行DFT测试时，在第一时钟可通过共享总线将正确数据广播给各第二测试接口对应的运算单元中第二测试逻辑电路的第二寄存器中。在第二时钟可通过共享总线将第二测试向量发给共享总线后，通过各第二测试接口广播给对应的运算单元的第二测试逻辑电路，各运算单元的第二测试逻辑电路并行对该第二测试向量进行处理后，分别得到各测试数据，将各测试数据与对应的正确数据进行对比，若测试数据与对应的正确数据一致，则确定该运算单元通过DFT测试，否则确定该运算单元未通过DFT测试。
本实施例中，在第二测试逻辑电路中包括第二测试接口，电子设备通过各第二测试接口将第二测试向量广播给对应的运算单元的第二测试逻辑电路。能够同时并行对各运算单元进行DFT测试。在原有的基础上，使对AI芯片的测试时间达到了单个运算单元的测试时间，进一步大大降低了测试时间。
步骤2053，输出各运算单元对应的测试结果。
本实施例中，在第二测试逻辑电路中还可包括第二输出接口，以将对应的运算单元对应的测试结果进行输出。测试结果可以包括是否通过测试，若未通过测试，还可包括测试数据，以对该运算单元的故障进行诊断。
如图12中的上部分所示，现有技术中，对AI芯片进行DFT测试时，是在AI芯片设计完成，对AI芯片的功能验证通过后，在AI芯片的综合阶段进行的。由于对AI芯片的DFT测试需要整个AI芯片完成后才能进行，因此AI芯片的测试在AI芯片整个过程较后进行的，延迟了对AI芯片的测试时间。并且若AI芯片进行功能的更新，对AI芯片的DFT测试也需要重新进行。所以DFT测试周期会受制于整个AI芯片设计开发进程。并且在对整个AI芯片进行DFT设计时，需要DFT配置和生成测试向量之间不断进行迭代，才能实现最佳测试覆盖率。由于迭代的过程是需要在整个AI芯片级进行的，所以这种迭代会耗费大量的时间。
所以本实施例中，如图12中的下部分所示，若对各运算单元阵列分别进行DFT测试，则在步骤204之前，还包括：
在目标人工智能芯片的RTL阶段对第一测试逻辑电路中的至少一个第一预设DFT逻辑电路进行测试。若第一预设DFT逻辑电路未通过测试，则在目标人工智能芯片的RTL阶段对该第一预设DFT逻辑电路进行修复。
其中，第一预设DFT逻辑电路可以包括：测试协议IJTAG逻辑电路，存储器内建自测电路和边界扫描扫描电路，片上时钟控制器，触发器的不可控异步设置/复位电路，用于触发器可扫描性的时钟分析电路，围绕存储器进行测试的控制逻辑电路，用于IJTAG网络的扫描测试的控制逻辑电路等。
具体地，本实施例中，在人工智能芯片中的运算单元的功能设计一般在芯片设计的早期就可以稳定，所以相应运算单元阵列的DFT中的第一测试逻辑电路的一些第一预设DFT逻辑电路可以在目标人工智能芯片的RTL阶段就可进行设计及测试，以较早完成相应的测试，无需等待整个AI芯片完成后才开始设计及测试。
本实施例中，目标人工智能芯片的RTL阶段对每个第一预设DFT逻辑电路进行测试的方法与现有技术中在综合阶段对每个第一预设DFT逻辑电路进行测试的方法的不同在于：若第一预设DFT逻辑电路未通过测试，对第一预设DFT逻辑电路进行修改，重新进行修改后的第一预设DFT逻辑电路的测试时，迭代过程无需在DFT配置和生成测试向量之间不断进行，而能在执行测试向量之前就可继续进行测试，避免这种不断迭代导致测试时间的浪费。如图12中的上下两部分进行对比，可看出对第一预设DFT逻辑电路的测试及修复时间明显小于现有技术中的测试及修复时间。
同理，若对各运算单元分别进行DFT测试，则在步骤205之前，还包括：
在目标人工智能芯片的RTL阶段对第二测试逻辑电路中的至少一个第二预设DFT逻辑电路进行测试。若第二预设DFT逻辑电路未通过测试，则在目标人工智能芯片的RTL阶段对该第二预设DFT逻辑电路进行修复。
其中，第二预设DFT逻辑电路也可以包括：测试协议IJTAG逻辑电路，存储器内建自测电路和边界扫描扫描电路，片上时钟控制器，触发器的不可控异步设置/复位电路，用于触发器可扫描性的时钟分析电路，围绕存储器进行测试的控制逻辑电路，用于IJTAG网络的扫描测试的控制逻辑电路等。
具体地，本实施例中，在人工智能芯片中的运算单元的功能设计一般在芯片设计的早期就可以稳定，所以相应运算单元的DFT中的第二测试逻辑电路的一些第二预设DFT逻辑电路可以在目标人工智能芯片的RTL阶段就可进行设计及测试，以较早完成相应的测试，无需等待整个AI芯片完成后才开始设计及测试。
其中，对第二预设DFT逻辑电路的测试和修复的原理与运算单元阵列中的第一预设DFT逻辑电路进行测试及修复的原理类似，在此不再一一赘述。
本实施例中，第一预设DFT逻辑电路和第二预设DFT逻辑电路在目标人工智能芯片的RTL阶段就可进行设计及测试，以较早完成相应的测试，无需等待整个AI芯片完成后才开始设计及测试。并且若第一预设DFT逻辑电路或第二预设DFT逻辑电路未通过测试，对第一预设DFT逻辑电路或第二预设DFT逻辑电路进行修改，重新进行修改后的第一预设DFT逻辑电路或第二预设DFT逻辑电路的测试时，迭代过程无需在DFT配置和生成测试向量之间不断进行，而能在执行测试向量之前就可继续进行测试，避免这种不断迭代导致测试时间的浪费。能够有效降低第一预设DFT逻辑电路和第二预设DFT逻辑电路的测试和修复时间。
需要说明的是，在图1、图3、图6、图8-图9及图11中的每个黑色方框均为运算单元。
实施例三
图13为根据本申请第三实施例提供的人工智能芯片测试装置的结构示意图，如图13所示，本实施例提供的人工智能芯片测试装置位于电子设备。目标人工智能芯片具有多个相同的运算单元，则该人工智能芯片测试装置1300包括：规模信息获取模块1301，测试条件判断模块1302，阵列测试模块1303和运算单元测试模块1304。
其中，规模信息获取模块1301，用于获取目标人工智能芯片的规模信息。测试条件判断模块1302，用于根据规模信息判断目标人工智能芯片是否满足运算单元阵列级别的测试条件。阵列测试模块1303，用于若确定满足运算单元阵列级别的测试条件，则将所有运算单元划分为多个相同的运算单元阵列，对各运算单元阵列分别进行DFT测试。运算单元测试模块1304，用于若确定不满足运算单元阵列级别的测试条件，则对各运算单元分别进行DFT测试。
本实施例提供的人工智能芯片测试装置可以执行图2所示方法实施例的技术方案，其实现原理和技术效果与图2所示方法实施例类似，在此不再一一赘述。
实施例四
图14为根据本申请第四实施例提供的人工智能芯片测试装置的结构示意图，如图14所示，本实施例提供的人工智能芯片测试装置1400在本申请第三实施例提供的人工智能芯片测试装置1300的基础上，还包括：第一电路测试修复模块1401和第二电路测试修复模块1402。
进一步地，规模信息包括运算单元中的晶体管规模，
测试条件判断模块1302，具体用于：
判断晶体管规模是否小于预设规模阈值；若确定晶体管规模小于预设规模阈值，则确定满足运算单元阵列级别的测试条件；若确定晶体管规模大于或等于预设规模阈值，则确定不满足运算单元阵列级别的测试条件。
进一步地，阵列测试模块1303，在将所有运算单元划分为多个相同的运算单元阵列时，具体用于：
根据晶体管规模和运算单元的总量确定运算单元阵列中的运单单元数量；根据运单单元数量将所有运算单元划分为多个相同的运算单元阵列。
进一步地，各运算单元阵列中分别设置有第一测试逻辑电路。
阵列测试模块1303，在对各运算单元阵列分别进行DFT测试时，具体用于：
生成运算单元阵列对应的第一测试向量；各运算单元阵列对应的第一测试向量相同；将第一测试向量分别输入到各运算单元阵列对应的第一测试逻辑电路中，以对各运算单元阵列分别进行DFT测试；输出各运算单元阵列对应的测试结果。
进一步地，第一测试逻辑电路包括：第一测试接口。
阵列测试模块1303，在将第一测试向量分别输入到各运算单元阵列对应的第一测试逻辑电路中，以对各运算单元阵列分别进行DFT测试时，具体用于：
将第一测试向量通过各第一测试接口广播给对应的运算单元阵列的第一测试逻辑电路，以并行对各运算单元阵列进行DFT测试。
进一步地，各运算单元中分别设置有第二测试逻辑电路。
运算单元测试模块1304，在对各运算单元分别进行DFT测试，时，具体用于：
生成运算单元对应的第二测试向量；各运算单元对应的第二测试向量相同；将第二测试向量分别输入到各运算单元对应的第二测试逻辑电路中，以对各运算单元分别进行DFT测试；输出各运算单元对应的测试结果。
进一步地，第二测试逻辑电路包括：第二测试接口。
运算单元测试模块1304，在将第二测试向量分别输入到各运算单元对应的第二测试逻辑电路中，以对各运算单元分别进行DFT测试时，具体用于：
将第二测试向量通过各第二测试接口广播给对应的运算单元的第二测试逻辑电路，以并行对各运算单元进行DFT测试。
进一步地，第一电路测试修复模块1401，用于在目标人工智能芯片的RTL阶段对第一测试逻辑电路中的至少一个第一预设DFT逻辑电路进行测试；若第一预设DFT逻辑电路未通过测试，则在目标人工智能芯片的RTL阶段对该第一预设DFT逻辑电路进行修复。
进一步地，第二电路测试修复模块1402，用于在目标人工智能芯片的RTL阶段对第二测试逻辑电路中的至少一个第二预设DFT逻辑电路进行测试；若第二预设DFT逻辑电路未通过测试，则在目标人工智能芯片的RTL阶段对该第二预设DFT逻辑电路进行修复。
本实施例提供的人工智能芯片测试装置可以执行图4-图5，图7、图10所示方法实施例的技术方案，其实现原理和技术效果与图4-图5，图7、图10所示方法实施例类似，在此不再一一赘述。
根据本申请的实施例，本申请还提供了一种电子设备和一种可读存储介质。
如图15所示，是根据本申请实施例的人工智能芯片测试方法的电子设备的框图。电子设备旨在各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、测试机台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本申请的实现。
如图15所示，该电子设备包括：一个或多个处理器1501、存储器1502，以及用于连接各部件的接口，包括高速接口和低速接口。各个部件利用不同的总线互相连接，并且可以被安装在公共主板上或者根据需要以其它方式安装。处理器可以对在电子设备内执行的指令进行处理，包括存储在存储器中或者存储器上以在外部输入/输出装置(诸如，耦合至接口的显示设备)上显示GUI的图形信息的指令。在其它实施方式中，若需要，可以将多个处理器和/或多条总线与多个存储器和多个存储器一起使用。同样，可以连接多个电子设备，各个设备提供部分必要的操作(例如，作为服务器阵列、一组刀片式服务器、或者多处理器系统)。图15中以一个处理器1501为例。
存储器1502即为本申请所提供的非瞬时计算机可读存储介质。其中，存储器存储有可由至少一个处理器执行的指令，以使至少一个处理器执行本申请所提供的人工智能芯片测试方法。本申请的非瞬时计算机可读存储介质存储计算机指令，该计算机指令用于使计算机执行本申请所提供的人工智能芯片测试方法。
存储器1502作为一种非瞬时计算机可读存储介质，可用于存储非瞬时软件程序、非瞬时计算机可执行程序以及模块，如本申请实施例中的人工智能芯片测试方法对应的程序指令/模块(例如，附图13所示的规模信息获取模块1301，测试条件判断模块1302，阵列测试模块1303和运算单元测试模块1304)。处理器1501通过运行存储在存储器1502中的非瞬时软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述方法实施例中的人工智能芯片测试方法。
存储器1502可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据图15的电子设备的使用所创建的数据等。此外，存储器1502可以包括高速随机存取存储器，还可以包括非瞬时存储器，例如至少一个磁盘存储器件、闪存器件、或其他非瞬时固态存储器件。在一些实施例中，存储器1502可选包括相对于处理器1501远程设置的存储器，这些远程存储器可以通过网络连接至图15的电子设备。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
图15的电子设备还可以包括：输入装置1503和输出装置1504。处理器1501、存储器1502、输入装置1503和输出装置1504可以通过总线或者其他方式连接，图15中以通过总线连接为例。
输入装置1503可接收输入的语音、数字或字符信息，以及产生与图15的电子设备的用户设置以及功能控制有关的键信号输入，例如触摸屏、小键盘、鼠标、轨迹板、触摸板、指示杆、一个或者多个鼠标按钮、轨迹球、操纵杆等输入装置。输出装置1504可以包括语音播放设备、显示设备、辅助照明装置(例如，LED)和触觉反馈装置(例如，振动电机)等。该显示设备可以包括但不限于，液晶显示器(LCD)、发光二极管(LED)显示器和等离子体显示器。在一些实施方式中，显示设备可以是触摸屏。
此处描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、专用ASIC(专用集成电路)、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。
这些计算程序(也称作程序、软件、软件应用、或者代码)包括可编程处理器的机器指令，并且可以利用高级过程和/或面向对象的编程语言、和/或汇编/机器语言来实施这些计算程序。如本文使用的，术语“机器可读介质”和“计算机可读介质”指的是用于将机器指令和/或数据提供给可编程处理器的任何计算机程序产品、设备、和/或装置(例如，磁盘、光盘、存储器、可编程逻辑装置(PLD))，包括，接收作为机器可读信号的机器指令的机器可读介质。术语“机器可读信号”指的是用于将机器指令和/或数据提供给可编程处理器的任何信号。
为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置(例如，CRT(阴极射线管)或者LCD(液晶显示器)监视器)；以及键盘和指向装置(例如，鼠标或者轨迹球)，用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈(例如，视觉反馈、听觉反馈、或者触觉反馈)；并且可以用任何形式(包括声输入、语音输入或者、触觉输入)来接收来自用户的输入。
可以将此处描述的系统和技术实施在包括后台部件的计算系统(例如，作为数据服务器)、或者包括中间件部件的计算系统(例如，应用服务器)、或者包括前端部件的计算系统(例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互)、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信(例如，通信网络)来将系统的部件相互连接。通信网络的示例包括：局域网(LAN)、广域网(WAN)和互联网。
计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。
根据本申请实施例的技术方案，由于对人工智能芯片相同的运算单元阵列或运算单元分别进行测试，每个运算单元阵列或运算单元的测试逻辑电路和测试向量是完全相同的。降低了测试成本。并且每个运算单元或运算单元阵列中的晶体管的规模均很小，使测试向量的规模也很小，所以大大减小了测试时间，提高了测试效率。并且加载每个运算单元或运算单元阵列的DFT所需的存储器计算存储资源也会大大减小，大大降低了测试功耗。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发申请中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本申请公开的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本申请保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本申请的精神和原则之内所作的修改、等同替换和改进等，均应包含在本申请保护范围之内。

Claims (20)

1.一种人工智能芯片测试方法，其特征在于，目标人工智能芯片具有多个相同的运算单元，所述方法包括：
获取目标人工智能芯片的规模信息；
根据所述规模信息判断所述目标人工智能芯片是否满足运算单元阵列级别的测试条件；
若确定满足运算单元阵列级别的测试条件，则将所有运算单元划分为多个相同的运算单元阵列，对各所述运算单元阵列分别进行DFT测试；
若确定不满足运算单元阵列级别的测试条件，则对各所述运算单元分别进行DFT测试。
2.根据权利要求1所述的方法，其特征在于，所述规模信息包括运算单元中的晶体管规模，所述根据所述规模信息判断所述目标人工智能芯片是否满足运算单元阵列级别的测试条件，包括：
判断所述晶体管规模是否小于预设规模阈值；
若确定所述晶体管规模小于预设规模阈值，则确定满足运算单元阵列级别的测试条件；
若确定所述晶体管规模大于或等于所述预设规模阈值，则确定不满足运算单元阵列级别的测试条件。
3.根据权利要求2所述的方法，其特征在于，所述将所有运算单元划分为多个相同的运算单元阵列，包括：
根据所述晶体管规模和运算单元的总量确定所述运算单元阵列中的运算单元数量；
根据所述运算单元数量将所有运算单元划分为多个相同的运算单元阵列。
4.根据权利要求1所述的方法，其特征在于，各所述运算单元阵列中分别设置有第一测试逻辑电路；
所述对各所述运算单元阵列分别进行DFT测试，包括：
生成所述运算单元阵列对应的第一测试向量；各所述运算单元阵列对应的第一测试向量相同；
将所述第一测试向量分别输入到各所述运算单元阵列对应的第一测试逻辑电路中，以对各所述运算单元阵列分别进行DFT测试；
输出各所述运算单元阵列对应的测试结果。
5.根据权利要求4所述的方法，其特征在于，所述第一测试逻辑电路包括：第一测试接口；
所述将所述第一测试向量分别输入到各所述运算单元阵列对应的第一测试逻辑电路中，以对各所述运算单元阵列分别进行DFT测试，包括：
将所述第一测试向量通过各第一测试接口广播给对应的运算单元阵列的第一测试逻辑电路，以并行对各运算单元阵列进行DFT测试。
6.根据权利要求1所述的方法，其特征在于，各所述运算单元中分别设置有第二测试逻辑电路；
所述对各所述运算单元分别进行DFT测试，包括：
生成所述运算单元对应的第二测试向量；各所述运算单元对应的第二测试向量相同；
将所述第二测试向量分别输入到各所述运算单元对应的第二测试逻辑电路中，以对各所述运算单元分别进行DFT测试；
输出各所述运算单元对应的测试结果。
7.根据权利要求6所述的方法，其特征在于，所述第二测试逻辑电路包括：第二测试接口；
所述将所述第二测试向量分别输入到各所述运算单元对应的第二测试逻辑电路中，以对各所述运算单元分别进行DFT测试，包括：
将所述第二测试向量通过各第二测试接口广播给对应的运算单元的第二测试逻辑电路，以并行对各运算单元进行DFT测试。
8.根据权利要求4所述的方法，其特征在于，所述对各所述运算单元阵列分别进行DFT测试之前，还包括：
在所述目标人工智能芯片的RTL阶段对所述第一测试逻辑电路中的至少一个第一预设DFT逻辑电路进行测试；
若所述第一预设DFT逻辑电路未通过测试，则在所述目标人工智能芯片的RTL阶段对该第一预设DFT逻辑电路进行修复。
9.根据权利要求6所述的方法，其特征在于，所述对各所述运算单元分别进行DFT测试之前，还包括：
在所述目标人工智能芯片的RTL阶段对所述第二测试逻辑电路中的至少一个第二预设DFT逻辑电路进行测试；
若所述第二预设DFT逻辑电路未通过测试，则在所述目标人工智能芯片的RTL阶段对该第二预设DFT逻辑电路进行修复。
10.一种人工智能芯片测试装置，其特征在于，目标人工智能芯片具有多个相同的运算单元，所述装置包括：
规模信息获取模块，用于获取目标人工智能芯片的规模信息；
测试条件判断模块，用于根据所述规模信息判断所述目标人工智能芯片是否满足运算单元阵列级别的测试条件；
阵列测试模块，用于若确定满足运算单元阵列级别的测试条件，则将所有运算单元划分为多个相同的运算单元阵列，对各所述运算单元阵列分别进行DFT测试；
运算单元测试模块，用于若确定不满足运算单元阵列级别的测试条件，则对各所述运算单元分别进行DFT测试。
11.根据权利要求10所述的装置，其特征在于，所述规模信息包括运算单元中的晶体管规模，
所述测试条件判断模块，具体用于：
判断所述晶体管规模是否小于预设规模阈值；若确定所述晶体管规模小于预设规模阈值，则确定满足运算单元阵列级别的测试条件；若确定所述晶体管规模大于或等于所述预设规模阈值，则确定不满足运算单元阵列级别的测试条件。
12.根据权利要求11所述的装置，其特征在于，所述阵列测试模块，在将所有运算单元划分为多个相同的运算单元阵列时，具体用于：
根据所述晶体管规模和运算单元的总量确定所述运算单元阵列中的运算单元数量；根据所述运算单元数量将所有运算单元划分为多个相同的运算单元阵列。
13.根据权利要求10所述的装置，其特征在于，各所述运算单元阵列中分别设置有第一测试逻辑电路；
所述阵列测试模块，在对各所述运算单元阵列分别进行DFT测试时，具体用于：
生成所述运算单元阵列对应的第一测试向量；各所述运算单元阵列对应的第一测试向量相同；将所述第一测试向量分别输入到各所述运算单元阵列对应的第一测试逻辑电路中，以对各所述运算单元阵列分别进行DFT测试；输出各所述运算单元阵列对应的测试结果。
14.根据权利要求13所述的装置，其特征在于，所述第一测试逻辑电路包括：第一测试接口；
所述阵列测试模块，在将所述第一测试向量分别输入到各所述运算单元阵列对应的第一测试逻辑电路中，以对各所述运算单元阵列分别进行DFT测试时，具体用于：
将所述第一测试向量通过各第一测试接口广播给对应的运算单元阵列的第一测试逻辑电路，以并行对各运算单元阵列进行DFT测试。
15.根据权利要求10所述的装置，其特征在于，各所述运算单元中分别设置有第二测试逻辑电路；
所述运算单元测试模块，在对各所述运算单元分别进行DFT测试时，具体用于：
生成所述运算单元对应的第二测试向量；各所述运算单元对应的第二测试向量相同；将所述第二测试向量分别输入到各所述运算单元对应的第二测试逻辑电路中，以对各所述运算单元分别进行DFT测试；输出各所述运算单元对应的测试结果。
16.根据权利要求15所述的装置，其特征在于，所述第二测试逻辑电路包括：第二测试接口；
所述运算单元测试模块，在将所述第二测试向量分别输入到各所述运算单元对应的第二测试逻辑电路中，以对各所述运算单元分别进行DFT测试时，具体用于：
将所述第二测试向量通过各第二测试接口广播给对应的运算单元的第二测试逻辑电路，以并行对各运算单元进行DFT测试。
17.根据权利要求13所述的装置，其特征在于，还包括：
第一电路测试修复模块，用于在所述目标人工智能芯片的RTL阶段对所述第一测试逻辑电路中的至少一个第一预设DFT逻辑电路进行测试；若所述第一预设DFT逻辑电路未通过测试，则在所述目标人工智能芯片的RTL阶段对该第一预设DFT逻辑电路进行修复。
18.根据权利要求15所述的装置，其特征在于，还包括：
第二电路测试修复模块，用于在所述目标人工智能芯片的RTL阶段对所述第二测试逻辑电路中的至少一个第二预设DFT逻辑电路进行测试；若所述第二预设DFT逻辑电路未通过测试，则在所述目标人工智能芯片的RTL阶段对该第二预设DFT逻辑电路进行修复。
19.一种电子设备，其特征在于，包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求1-9中任一项所述的方法。
20.一种存储有计算机指令的非瞬时计算机可读存储介质，其特征在于，所述计算机指令用于使所述计算机执行权利要求1-9中任一项所述的方法。
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