JPWO2008069025A1 - 半導体装置 - Google Patents

Abstract

本発明の目的は、微細化ＣＭＯＳデバイスにおいて、正常リーク電流が欠陥による異常リーク電流の検出を困難とするという課題を解消し、ＩＤＤＱテストを可能とする半導体装置の提供すること、である。半導体チップ内の回路が、複数のサブ回路１０１〜１０Ｎに分割され、前記サブ回路と電源（ＶＤＤ又はＧＮＤ）間にスイッチ１１１〜１１Ｎと、スイッチ１１１〜１１Ｎのオン抵抗を可変制御する回路１２を備えている（図１を参照）。

Description

（関連出願）本願は、先の日本特許出願２００６−３２２１４９号（２００６年１１月２９日出願）の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。
本発明は、半導体装置に関し、特に、微細化デバイスのＩＤＤＱ（VDD supply current Quiescent）テストを実現可能とする回路設計技術に関する。

ＣＭＯＳデバイスではスイッチング動作をしていないとき（静止状態時）には、リーク電流以外のＤＣ電流は流れないが、ブリッジ故障等の不良が存在すると、ＤＣ電流が流れる。ＩＤＤＱテストは、被試験デバイスであるチップの静止状態での電源端子間（ＶＤＤとＧＮＤ端子間）に流れる電源電流（静止電源電流、あるいは、ＩＤＤＱ（VDD supply current Quiescent）という）を測定し、異常なリーク電流を観測することで、不良チップの選別を行うものであり、テスタより被試験デバイスにベクトルを印加して、信号が安定化したのち、電源端子に流れる静止電源電流を測定する。なお、ＩＤＤＱテストについては、特許文献１等の記載が参照される。

特開２００４−１７０１２６号公報

以上の特許文献１の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下に本発明による関連技術の分析を与える。

近時のＣＭＯＳプロセスの微細化により、トランジスタのソースとドレイン間に流れるリーク電流（「ＳＤリーク電流」ともいう）が顕在化し、微細化プロセスの進展とともに、ＳＤリーク電流の変動（ばらつき）幅も大きくなっている。そして、高集積化に伴い、１つのチップに搭載されるトランジスタ数が増大し、個々のトランジスタが正常な場合であっても、チップ内のトランジスタのＳＤリーク電流の総和は大となり、チップの電源端子間に流れる静止電源電流が大きくなり、且つ、その変動幅も大きくなっている。また、消費電力削減のためデバイスの電源電圧が低減されているが、低電圧化によりトランジスタの伝播遅延時間が増加することから、トランジスタの閾値電圧が下げられており、低閾値電圧により、リーク電流が増大している。

このため、微細ＣＭＯＳデバイスでは、ＩＤＤＱテストにより、電源端子間の静止電源電流を観測しても、正常なＳＤリーク電流であるのか、ブリッジ等の不良を示す異常なリーク電流であるのかを、正しく判断できない状況に至っている。すなわち、ＩＤＤＱテストによるスクリーニングの実施は困難となっているというのが現状である。

したがって、本発明の目的は、微細化ＣＭＯＳデバイス等においてＩＤＤＱテストを実現可能とする半導体装置を提供することにある。

本願発明者は、このたび、チップの回路設計方式（アーキテクチャ）を見直し、ＩＤＤＱテスト向きの全く新規な回路設計方式（オンチップＩＤＤＱテスト）を提供することで、微細化ＣＭＯＳデバイスのＩＤＤＱテストを実現可能としたものである。本発明を微細化ＣＭＯＳデバイスに適用することで、既存のテスタ等を用いて、ＳＤリーク電流であるのか、ブリッジ等の不良を示す異常なリーク電流であるかを正しく判別可能としている。本願で開示される発明は、概略、以下の構成とされる。

本発明の１つのアスペクト（側面）に係る半導体装置は、半導体装置内の回路を複数に分割してなる複数のサブ回路と、少なくとも１つの前記サブ回路と電源との間に配設されたスイッチと、を備えている。

本発明に係る半導体装置において、前記複数のサブ回路のそれぞれに対応して、前記サブ回路と前記電源との間にそれぞれ配設された複数のスイッチを備えている。

本発明に係る半導体装置において、前記スイッチが少なくとも１つのトランジスタを含み、前記トランジスタの制御端子に電圧を供給し、前記トランジスタのオン抵抗を可変させる回路を備えた構成としてもよい。

本発明に係る半導体装置において、前記スイッチが並列に接続された複数のトランジスタを含み、並列に接続された前記複数のトランジスタの制御端子に論理信号を供給し、並列に接続された前記複数のトランジスタのオン・オフを制御する回路を備えた構成としてもよい。

本発明に係る半導体装置において、一のサブ回路と前記一のサブ回路に対応する一のスイッチとの接続点の電圧と、他のサブ回路と前記他のサブ回路に対応する他のスイッチとの接続点の電圧との差電圧を観測する回路を備えた構成としてもよい。

本発明に係る半導体装置において、前記サブ回路と前記サブ回路に対応する前記スイッチとの複数の組が、複数のグループにグループ分けされており、複数のグループのうち１つのグループのスイッチがオンとされ、他のグループのスイッチはオフとされ、スイッチがオンのグループのサブ回路の電源パスに流れるリーク電流の測定が行われる構成としてもよい。

本発明に係る半導体装置において、前記複数のグループのスイッチの一端が共通接続されて電流モニタに接続される構成としてもよい。

本発明に係る半導体装置において、１つのグループ内のサブ回路の合計の通常リーク電流の大きさが、想定される異常リーク電流値よりも小さくなるように、サブ回路のグループ分けが為されている。

本発明に係る半導体装置において、複数の前記サブ回路のそれぞれに対して、前記サブ回路と、前記サブ回路に対応する前記スイッチとの接続を、オン・オフ制御する出力スイッチを備え、前記複数の出力スイッチのオン・オフを制御する選択回路を備え、複数の前記サブ回路と前記出力スイッチの組に対して、前記選択回路で選択された前記出力スイッチに接続する前記スイッチの端子電圧を観測する電圧観測回路を１つ備えた構成としてもよい。

本発明に係る半導体装置において、前記サブ回路と前記サブ回路に対応する前記スイッチと前記出力スイッチとの複数の組が、複数のグループにグループ分けされており、各グループに対して、前記電圧観測回路と前記選択回路を備えた構成としてもよい。

本発明に係る半導体装置において、前記スイッチは、前記サブ回路と高位側電源との間、又は、前記サブ回路と低位側電源との間に配設されている。

本発明に係る半導体装置において、前記サブ回路のリーク電流の分布の標準偏差をσ、平均値をμとしたとき、リーク電流の分布において、μからσの所定倍はなれた電流値が、異常リーク電流と同じとなるように、複数のサブ回路の分割数が定められている。

本発明の他のアスペクトに係る半導体装置は、半導体装置内の回路が複数（Ｎ個）のサブ回路に分割されており、前記サブ回路の静止状態での電源電流を測定するための回路手段を有する。

本発明に係る半導体装置において、前記回路手段は、前記サブ回路の電源パスに挿入されたスイッチと、前記スイッチの端子電圧を観測する回路と、を備え、前記スイッチは、テスト時に、前記サブ回路の静止状態での電源電流測定用の抵抗素子として機能する。通常動作時は、前記サブ回路の電源パスに挿入されたスイッチ両端は短絡状態とされる。

本発明に係る半導体装置において、前記スイッチの抵抗を可変制御する手段を備えた構成としてもよい。

本発明に係る半導体装置において、前記回路手段は、前記サブ回路の電源パスに挿入されたスイッチを備え、テスト時に、ｉ個（但し、ｉは１≦ｉ＜Ｎの所定の整数）の前記サブ回路に対応するスイッチをオンとし、ｉ個（但し、１≦ｉ＜Ｎ）の前記サブ回路の静止状態での電源電流の測定が行われる。

本発明に係る半導体集積回路においては、複数のサブ回路を備え、前記複数のサブ回路は複数のグループにグループ分けされており、前記複数のグループのうち少なくとも１つのグループに属するサブ回路と電源パスとの接続をオンとし、別のグループのサブ回路と電源パスとの接続をオフとする制御を行う回路手段を備えている。本発明において、前記オンとされたグループに属するサブ回路の電源パスに流れるリーク電流の測定が行われる。本発明においては、前記サブ回路のリーク電流が流れるパスの抵抗値を可変させる構成としてもよい、

本発明によれば、チップ内の回路をサブ回路に分割し、サブ回路のリーク電流を測定することで、正常リーク電流が欠陥による異常リーク電流の検出を困難とするという課題を解消し、ＩＤＤＱテストにより、選別を行うことができる。

本発明の一実施形態の構成を示す図である。 リーク電流の分布例を模式的に示す図である。 本発明の第１の実施例の構成を示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 本発明の第４の実施例の構成を示す図である。 比較例を示す図である。 本発明の第５の実施例の構成を示す図である。

符号の説明

１ チップ
１０_１〜１０_Ｎ サブ回路
１１_１〜１１_Ｎ、１１_１−１〜１１_１−ｍスイッチ
１２ 電力制御回路
１３、１３_１〜１３_Ｎ 電圧観測回路
１４ 電流モニタ
１５_１〜１５_Ｎ 出力スイッチ
１６ 選択回路

上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。図１は、本発明の一実施の形態に係る半導体装置の構成の一例を説明するための図である。図１を参照すると、本実施の形態に係る半導体装置においては、チップ１の内部回路（論理回路）を複数の回路ブロック（「サブ回路」という）１０_１〜１０_Ｎに分割し、サブ回路１０_１〜１０_ＮとＧＮＤ間、又は電源ＶＤＤとサブ回路１０_１〜１０_Ｎ間に、スイッチ１１_１〜１１_Ｎをそれぞれ挿入し、サブ回路１０_１〜１０_Ｎのそれぞれの静止状態での電源電流（ＩＤＤＱ）を測定する。

例えばサブ回路１０_１の静止電源電流を測定する場合、サブ回路１０_１の電源パス上に挿入されたスイッチ１１_１の端子間電圧を電圧計（電圧観測回路）で測定してもよい。また、複数のサブ回路に対応するスイッチのそれぞれに対応して複数の電圧観測回路を備え、複数のサブ回路に対応するスイッチの端子間電圧を電圧観測回路で同時に測定するようにしてもよい。あるいは、電圧観測回路を複数のサブ回路に対応する複数のスイッチに対して１つ備え、選択されたスイッチの端子電圧を順次に測定するようにしてもよい。なお、本実施形態では、電圧観測回路を、サブ回路、スイッチと、同一チップ上に備えてもよい。

あるいは、図１のサブ回路１０_１の静止電源電流を測定する場合、スイッチ１１_１をオンとして、他のスイッチはオフとして、サブ回路１０_１からスイッチ１１_１に流れる電源電流を電流モニタで測定してもよい。あるいは、複数（２つ）のサブ回路１０_１と１０_２の静止電源電流を併せて測定する場合（サブ回路１０_１と１０_２の正常リーク電流の合計が欠陥による異常リーク電流よりも小さい場合）、スイッチ１１_１とスイッチ１１_２をオンとして、他のスイッチはオフとして、サブ回路１０_１とサブ回路１０_１からスイッチ１１_１とスイッチ１１_２に流れる電源電流の和電流を電流モニタで測定してもよい。

かかる構成により、観測対象のサブ回路に流れるリーク電流が電源端子間の電流として観測される。各サブ回路は、該サブ回路に流れる正常リーク電流が、欠陥による異常リーク電流よりも小さい電流値となるように、分割されている。

図２を参照して、本発明における、サブ回路の分割について説明する。図２（Ａ）、図２（Ｂ）は、リーク電流の分布の一例を模式的に示す図であり、横軸は対数表示のリーク電流、縦軸は数（度数）である。図２（Ａ）には、設計ルールとして、例えば２５０ｎｍルールでのリーク電流の分布が示されている。図２（Ｂ）には、９０ｎｍルールでのリーク電流の分布が示されている。図２（Ａ）及び図２（Ｂ）には、チップ全体のリーク電流（サブ回路への分割無し）の分布、チップ全体をＮ分割した個々のサブ回路、チップ全体をＭ（Ｎ＜Ｍ）分割した個々のサブ回路のリーク電流の分布の例、各トランジスタのリーク電流の分布の例が示されている。チップ内の各トランジスタのリーク電流のばらつきは、ほぼガウス分布に従う。

図２（Ａ）の場合、欠陥による異常リーク電流の値は、チップ全体のリーク電流よりも十分に大きい。このため、チップ全体のリーク電流を測定することで、不良チップの選別を行うことができる。すなわち、２５０ｎｍルールに従うＣＭＯＳデバイスについては、ＩＤＤＱテスト向きに、チップ内の内部回路をサブ回路へ分割することは不要であり、チップの電源端子間の静止電源電流を測る、通常のＩＤＤＱテストを行うことで、チップのスクリーニングが可能である。

これに対して、図２（Ｂ）の場合、チップ全体のリーク電流が大きくなり、欠陥による異常リーク電流か、正常リーク電流か区別できない。したがって、チップ全体のリーク電流をみただけでは、選別テストはできなくなる。すなわち、チップの電源端子間の静止電源電流を測る、通常のＩＤＤＱテストでは、チップのスクリーニングは不可能である。

そこで、本発明においては、チップ全体をサブ回路に分割し、個々のサブ回路のリーク電流を個別に観測する。観測対象のサブ回路以外のサブ回路のスイッチは全てオフとする。サブ回路の分割数を増やすことで、サブ回路のリーク電流は欠陥の異常リーク電流よりも小さくすることが可能である。このため、個々のサブ回路のリーク電流を観測することで、不良チップの選別が可能となる。チップ全体のリーク電流が欠陥の異常リーク電流と重なる図２（Ｂ）の場合、サブ回路の分割数を増やすと（各トランジスタは、サブ回路の分割数の上限）、各サブ回路のリーク電流の平均は小さくなり、欠陥の異常リーク電流と重なることはなくなる。

特に制限されないが、例えば９９．７４％（＝３σ）の正確さで、異常リーク電流による不良チップを選別する場合、サブ回路のリーク電流の分布の標準偏差をσ、平均値をμとして、対数軸上で、μから３σはなれた電流値が、欠陥による異常リーク電流と同じとなるように、チップ全体の分割数（サブ回路の規模と個数）を決定する。

なお、図２（Ａ）、図２（Ｂ）において、異常リーク電流の値の決定として、トランジスタのオン電流に基づき、予め決めることは可能である。また、複数チップのリーク電流の観測値の分布情報をもとに、統計的にみて他と明らかにリーク電流が大きなチップは、異常リーク電流によるものと判別してもよい。以下、本発明の回路構成についていくつかの具体例に即して説明する。

＜実施例１＞
図３は、本発明の一実施例の構成を示す図である。図３を参照すると、本実施例の半導体装置は、複数（Ｎ個）のサブ回路１０_１〜１０_Ｎと、複数のサブ回路１０_１〜１０_ＮとＧＮＤ間にそれぞれ接続されたＮＭＯＳトランジスタよりなるスイッチ１１_１〜１１_Ｎと、複数のスイッチ１１_１〜１１_Ｎの各ゲート電圧を与え、オン・オフ制御する電力制御回路１２と、スイッチ１１_１〜１１_Ｎのドレイン−ソース間電圧を観測する電圧観測回路１３_１〜１３_Ｎと、をオンチップで備えている。スイッチ１１_１〜１１_Ｎを構成するＮＭＯＳトランジスタは、いずれも高閾値とされ、スイッチ１１_１〜１１_Ｎの閾値以下でのリーク電流が、ＩＤＤＱテストの静止電源電流に影響を与えることがないように設定されている。

スイッチ１１_１〜１１_Ｎのドレインとソース間の抵抗（オン抵抗）をＲとし、サブ回路１０_１〜１０_Ｎの各々についてトランジスタのＳＤリーク電流の総和の最大値をＩｄｓとしたとき、サブ回路１０_１〜１０_Ｎに不良がなく、静止状態での電源電流に、異常なリーク電流が流れない場合、スイッチ１１_１〜１１_Ｎの端子間電圧（ドレイン−ソース間電圧）として電圧ＲｘＩｄｓが、それぞれ、電圧観測回路１３_１〜１３_Ｎで観測される。

したがって、あるサブ回路について、スイッチの端子間電圧（＝ＲｘＩｄｓ）が、予め定められた所定の電圧値よりも大となった場合、当該サブ回路が不良であることが検知できる。該所定の電圧値は、サブ回路のトランジスタのＳＤリーク電流の総和の最大値Ｉｄｓが正常値である範囲を確定し、最大値Ｉｄｓが正常値から外れている場合、スイッチの端子間電圧は所定の電圧値よりも大となる。

スイッチ１１_１〜１１_Ｎのドレインとソース間の抵抗Ｒ（オン抵抗）は、スイッチ１１_１〜１１_Ｎのゲート−ソース間電圧によって可変に制御されるため、ＲｘＩｄｓの電位差が電圧観測回路１３_１〜１３_Ｎの電圧観測感度が一番高くなるように、電力制御回路１２によって、ゲート電圧が調整される。すなわち、電力制御回路１２は、サブ回路１０_１〜１０_Ｎのリーク電流（互いに異なる場合がある）にそれぞれに対応して、スイッチ１１_１〜１１_Ｎのゲートにそれぞれアナログ電圧を供給し、スイッチ１１_１〜１１_Ｎのドレインとソース間の抵抗Ｒを個別に調整する。この場合、電圧観測回路１３_１〜１３_Ｎでの観測結果に基づき、電力制御回路１２は、スイッチ１１_１〜１１_Ｎのゲートに供給するアナログ電圧を可変制御する構成（フィードバック構成）としてもよい。

例えば図２（Ｂ）（９０ｎｍルール）において、欠陥による異常リーク電流がｕＡのオーダであると想定したとき、個々のサブ回路のリーク電流が欠陥による異常リーク電流の１/１０のオーダとなるように分割されている場合、スイッチ１１_１〜１１_Ｎの端子間電圧を１００ｍＶオーダとするには、オン抵抗が１０^６Ω（メガΩ）程度の高抵抗（スイッチ１１_１〜１１_Ｎは実質的にオフ状態）となるように、電力制御回路１２によって、スイッチ１１_１〜１１_Ｎのゲート電圧が設定される。なお、スイッチ１１_１〜１１_Ｎは通常動作時はオン状態とされる。スイッチ１１_１〜１１_Ｎは、閾値以下でのリーク電流が、ＩＤＤＱテストの静止電源電流に影響を与えることがないように設定されている。なお、電圧観測回路１３_１〜１３_Ｎは、利得可変型の増幅器を備えた構成（電圧レンジ可変型の構成）としてもよく、電力制御回路１２は、ＩＤＤＱテスト時のスイッチ１１_１〜１１_Ｎのゲート電圧（オン抵抗）を、電圧観測回路１３_１〜１３_Ｎ内の増幅器の利得（測定レンジ）等と連動させて設定するようにしてもよいことは勿論である。

サブ回路１０_１〜１０_Ｎ内のトランジスタのＳＤリーク電流は、トランジスタの微細化により大きくなり、その変動幅も大となる。

本実施例では、チップの内部回路を複数のサブ回路１０_１〜１０_Ｎに分割し、サブ回路１０_１〜１０_Ｎ内に含まれるトランジスタの個数を少なくすることで、サブ回路１０_１〜１０_Ｎ内のトランジスタに流れるＳＤリーク電流の総和の最大値を一定とする（上限を設ける）ことが可能である。

１つのサブ回路内のトランジスタの個数を少なくすると、サブ回路の個数は多くなるが（例えば図２（Ｂ）のＭ分割の場合、Ｎ分割よりもサブ回路の個数が多くなる）、正常リーク電流であるか、異常リーク電流であるかを判別可能としている。しかも、各サブ回路に対して、１つのスイッチと１つの電圧観測回路を付加するだけで、微細化ＣＭＯＳデバイスにおいて実現困難とされた、ＩＤＤＱテストを可能としている。

＜実施例２＞
図４は、本発明の第２の実施例の構成を示す図である。前記第１の実施例では、スイッチ１１_１〜１１_Ｎのそれぞれのソース端子とドレイン端子間の抵抗は、スイッチ１１_１〜１１_Ｎのゲート電位で制御している。この場合、スイッチ１１_１〜１１_Ｎのゲート電圧としては、アナログ電圧源からの電圧を供給する必要がある。すなわち、前記第１の実施例では、電力制御回路１２が、スイッチ１１_１〜１１_Ｎのゲート端子にアナログ電圧をそれぞれ供給している。

スイッチ１１_１〜１１_Ｎは、チャネル幅（Ｗ）の小さなトランジスタ（ＮＭＯＳパストランジスタ）から構成される。

本実施例では、図１の１つのスイッチ１１_１を、複数（ｍ個）の並列接続されたトランジスタ１１_１−１〜１１_１−ｍで構成し、並列接続された複数のトランジスタ１１_１−１〜１１_１−ｍについて、オン状態とオフ状態のトランジスタの数を可変させることで、スイッチ１１_１−１〜１１_１−ｍの両端間の抵抗を可変させる。

すなわち、本実施例によれば、並列接続されたトランジスタ１１_１−１〜１１_１−ｍのうちオンするトランジスタの個数を可変することで、サブ回路に接続するスイッチ１１_１の抵抗Ｒの抵抗値が可変制御される。並列接続されたトランジスタ１１_１−１〜１１_１−ｍのオンとオフは、ゲートに、２値（ロジック）信号（電源電圧ＶＤＤとＧＮＤ電位）を供給することで制御されるため、前記第１の実施例のように、スイッチのゲートにアナログ電圧を供給する必要はない。当然のことながら、並列接続されたトランジスタ１１_１−１〜１１_１−ｍのチャネル幅（Ｗ）は、図１のスイッチ１１_１のｍ分の１のサイズでよい。なお、スイッチ１１_１−１〜１１_１−ｍを構成するＮＭＯＳトランジスタはいずれも高閾値とされる。

＜実施例３＞
図５は、本発明の第３の実施例の構成を示す図である。図５を参照すると、本実施例は、サブ回路１０_１とスイッチ１１_１との接続点の電圧と、サブ回路１０_２とスイッチ１１_２との接続点の電圧の差電位を測定する電圧観測回路１３を備えている。２つのサブ回路１０_１、１０_２に対応する２つのスイッチ１１_１、１１_２の端子電圧を、電圧観測回路１３で、電圧比較することで、一方のサブ回路に異常なリーク電流が流れた場合、２つのスイッチ１１_１、１１_２の端子電圧の差電位が大となり、どちらかのサブ回路に不良があることが検出される。

＜実施例４＞
図６は、本発明の第４の実施例の構成を示す図である。図６を参照すると、本実施例においては、サブ回路１０_１〜１０_Ｎは、グループ分けされている。１つのグループ内のサブ回路の合計の通常リーク電流の大きさが、想定される異常リーク電流値よりも小さくなるように、チップ内のサブ回路をグループ分けしている。特に制限されないが、図６に示す例では、グループＡとグループＢにグループ分けされている。同じグループ内のＧＮＤは短絡されていてもよい。複数のグループのうちの１つのグループ内の全てのスイッチをオンとし、それ以外のグループ内の全てのスイッチをオフとする。スイッチがオンのグループのリーク電流を電流モニタ１４で検出し、異常リーク電流が流れていないか検知する。

この検査を、全グループに対して行う。図６に示した構成の場合、例えば、グループＡのスイッチをオンとし、残りのグループのスイッチをオフとし、リーク電流を電流モニタ１４で測定し、次に、残りのグループの１つであるグループＢのスイッチをオンとし、他のグループのスイッチをオフとし、リーク電流を電流モニタ１４で測定する。なお、電流モニタ１４はチップ１の静止電源電流を測定するもので、不図示のテスタ内の電流測定回路を用いてもよいことは勿論である。

＜比較例＞
図７は、本発明の比較例を示す図である。図７では、サブ回路１０_１〜１０_ＮのＧＮＤ側を短絡配線で接続しており、１つのグループ内のサブ回路の合計の通常リーク電流の大きさが、想定される異常リーク電流値よりも小さくなるように、チップ内のサブ回路をグループ分けしていない。

＜実施例５＞
図８は、本発明の第５の実施例の構成を示す図である。図８を参照すると、本実施例においては、各サブ回路１０_１〜１０_Ｎは、それぞれ出力スイッチ１５_１〜１５_Ｎを介してスイッチ１１_１〜１１_Ｎに接続されている。出力スイッチ１５_１〜１５_Ｎは、各々、ＣＭＯＳトランスファゲートよりなり、選択回路１６からの選択信号とその反転信号（選択信号を入力するインバータの出力）により、ＰＭＯＳトランジスタとＮＭＯＳトランジスタがオン、オフが制御される。電圧観測回路１３は、複数のサブ回路１０_１〜１０_Ｎに共通に１つ設けられ、スイッチ１１_１〜１１_Ｎのうち、オンに設定された出力スイッチ１５_１〜１５_Ｎに接続するスイッチの端子電圧を測定する。すなわち、スイッチ１１_１〜１１_Ｎのドレインとソース間の抵抗（オン抵抗）をＲとし、サブ回路１０_１〜１０_Ｎのリーク電流をＩｄｓとしたとき、電圧観測回路１３は、選択回路１６で選択された１つのサブ回路に流れるリーク電流による電圧降下ＲｘＩｄｓを測定する。

本実施例においても、前記第４の実施例のように、チップ内の複数のサブ回路をいくつかのグループにグループ分けし、それぞれのグループに対して、電圧観測回路と選択回路を備え、複数のグループで、並列にテストするようにしてもよい。

なお、上記各実施例では、サブ回路１０_１〜１０_ＮとＧＮＤ間に接続されたＮＭＯＳトランジスタによるスイッチ１１_１〜１１_Ｎを例に説明したが、スイッチ１１_１〜１１_Ｎはかかる構成に限定されるものでなく、電源ＶＤＤとサブ回路１０_１〜１０_Ｎの間に配設されたＰＭＯＳトランジスタで構成してもよい。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。

Claims (20)

1. 半導体装置内の所定の回路を複数に分割してなる複数のサブ回路と、
   少なくとも１つの前記サブ回路と電源との間に配設されたスイッチと、
   を備えている、ことを特徴とする半導体装置。
2. 前記複数のサブ回路のそれぞれに対応して、前記サブ回路と前記電源との間にそれぞれ配設された複数のスイッチを備えている、ことを特徴とする請求項１記載の半導体装置。
3. 前記スイッチが少なくとも１つのトランジスタを含み、
   前記トランジスタの制御端子に電圧を供給し、前記トランジスタのオン抵抗を可変させる回路を備えている、ことを特徴とする請求項１又は２記載の半導体装置。
4. 前記スイッチが並列に接続された複数のトランジスタを含み、
   並列に接続された前記複数のトランジスタの制御端子に論理信号を供給し、並列に接続された前記複数のトランジスタのオン・オフを制御する回路を備えている、ことを特徴とする請求項１又は２記載の半導体装置。
5. 一のサブ回路と前記一のサブ回路に対応する一のスイッチとの接続点の電圧と、他のサブ回路と前記他のサブ回路に対応する他のスイッチとの接続点の電圧との差電圧を観測する回路を備えている、ことを特徴とする請求項２記載の半導体装置。
6. 前記サブ回路と前記サブ回路に対応する前記スイッチとの複数の組が、複数のグループにグループ分けされており、
   複数のグループのうち１つのグループのスイッチがオンとされ、他のグループのスイッチはオフとされ、スイッチがオンのグループのサブ回路の電源パスに流れるリーク電流の測定が行われる、ことを特徴とする請求項２記載の半導体装置。
7. 前記サブ回路と前記サブ回路に対応する前記スイッチとの複数の組が、複数のグループにグループ分けされており、
   前記複数のグループのうち、スイッチがオンとされた少なくとも一つのグループのサブ回路の電源パスに流れるリーク電流の測定が行われる、ことを特徴とする請求項２記載の半導体装置。
8. 前記複数のグループのスイッチの一端が共通接続されて電流モニタに接続される、ことを特徴とする請求項６又は７記載の半導体装置。
9. １つのグループ内のサブ回路の合計の通常リーク電流の大きさが、想定される異常リーク電流値よりも小さくなるように、サブ回路のグループ分けが為されている、ことを特徴とする請求項６又は７記載の半導体装置。
10. 複数の前記サブ回路のそれぞれに対して、前記サブ回路と、前記サブ回路に対応する前記スイッチとの接続を、オン・オフ制御する出力スイッチを備え、
    前記複数の出力スイッチのオン・オフを制御する選択回路を備え、
    複数の前記サブ回路と前記出力スイッチの組に対して、前記選択回路で選択された前記出力スイッチに接続する前記スイッチの端子電圧を観測する電圧観測回路を１つ備えている、ことを特徴とする請求項２記載の半導体装置。
11. 前記サブ回路と前記サブ回路に対応する前記スイッチと前記出力スイッチとの複数の組が、複数のグループにグループ分けされており、各グループに対して、前記電圧観測回路と前記選択回路を備えている、ことを特徴とする請求項１０記載の半導体装置。
12. 前記スイッチは、前記サブ回路と高位側電源との間、又は、前記サブ回路と低位側電源との間に配設されている、ことを特徴とする請求項１記載の半導体装置。
13. 前記サブ回路のリーク電流の分布の標準偏差をσ、平均値をμとしたとき、リーク電流の分布において、μからσの所定倍はなれた電流値が、異常リーク電流と同じとなるように、複数のサブ回路の分割数が定められている、ことを特徴とする請求項１記載の半導体装置。
14. 半導体装置内の所定の回路が複数（Ｎ個）のサブ回路に分割されており、
    前記サブ回路の静止状態での電源電流を測定するための回路手段を有する、ことを特徴とする半導体装置。
15. 前記回路手段は、前記サブ回路の電源パスに挿入されたスイッチと、前記スイッチの端子電圧を観測する回路と、を備え、
    前記スイッチは、テスト時に、前記サブ回路の静止状態での電源電流測定用の抵抗素子として機能する、ことを特徴とする請求項１４記載の半導体装置。
16. 前記スイッチの抵抗を可変制御する手段を備えている、ことを特徴とする請求項１５記載の半導体装置。
17. 前記回路手段は、前記サブ回路の電源パスに挿入されたスイッチを備え、
    テスト時に、ｉ個（但し、ｉは１≦ｉ＜Ｎの所定の整数）の前記サブ回路に対応するスイッチをオンとし、ｉ個（但し、１≦ｉ＜Ｎ）の前記サブ回路の静止状態での電源電流の測定が行われる、ことを特徴とする請求項１４記載の半導体装置。
18. 複数のサブ回路を備え、前記複数のサブ回路は複数のグループにグループ分けされており、
    前記複数のグループのうち少なくとも１つのグループに属するサブ回路と電源パスとの接続をオンとし、別のグループのサブ回路と電源パスとの接続をオフとする制御を行う回路手段を備えている、ことを特徴とする半導体集積回路。
19. 前記オンとされた少なくとも１つのグループに属するサブ回路の電源パスに流れるリーク電流の測定が行われる、ことを特徴とする請求項１８記載の半導体集積回路。
20. 前記サブ回路のリーク電流が流れるパスの抵抗値を可変させる手段を備えている、ことを特徴とする請求項１９記載の半導体集積回路。

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