JP4835856B2 - 半導体集積回路装置 - Google Patents
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Description
2 リーク電流観測部
3,61,63,631〜636 比較部
4 しきい値電圧制御部
5 遅延観測部
6 電源電圧制御部
8 電源線
9 基板バイアス線
10 制御切替部
20 切替スイッチ
21 プリチャージpMOSトランジスタ
22 容量(C)
23 プリディスチャージnMOSトランジスタ
24 参照電流生成回路
25 比較回路
26,53 レジスタ(REG)
27 リーク電流生成回路
28 参照電流生成回路
40 しきい値電圧補償部
41 基準電流源
42,276 pMOSカレントミラー回路
43,275 nMOSカレントミラー回路
44 pMOSスイッチ
45 nMOSスイッチ
46,64 制御部
47 シフトレジスタ部
48 カウンタ部
49 外部設定信号
51 クリティカルパス回路
52 遅延回路
54 制御回路
63 保持部
241〜243,271,273,281〜283 nMOSトランジスタ
244〜246,272,274,284〜286 pMOSトランジスタ
277 差動増幅器
611,612 A/D(アナログ/デジタル)コンバータ
613 減算器
621,623,625 上限データ保持部
622,624,626 下限データ保持部
Claims (41)
- 半導体集積回路装置であって、
前記半導体集積回路装置におけるスイッチング電流を観測するスイッチング電流観測手段と、
前記半導体集積回路装置におけるリーク電流を観測するリーク電流観測手段と、
前記スイッチング電流と前記リーク電流とを比較する比較手段と、
前記スイッチング電流と前記リーク電流との比が一定になるように、前記半導体集積回路を構成する回路素子のしきい値電圧を制御するしきい値電圧制御手段と、
前記半導体集積回路装置における遅延量を観測する遅延観測手段と、
前記遅延量が所定の範囲内となるように前記半導体集積回路装置の動作に用いられる電源電圧を制御する電源電圧制御手段と、
を有する半導体集積回路装置。 - 半導体集積回路装置であって、
前記半導体集積回路装置におけるスイッチング電流を観測するスイッチング電流観測手段と、
前記半導体集積回路装置におけるリーク電流を観測するリーク電流観測手段と、
前記スイッチング電流と前記リーク電流とを比較する比較手段と、
前記スイッチング電流と前記リーク電流との比が一定になるように、前記半導体集積回路を構成する回路素子のしきい値電圧を制御するしきい値電圧制御手段と、
を有する半導体集積回路装置。 - 前記スイッチング電流観測手段は、
プリチャージまたはプリディスチャージ素子と、
前記プリチャージまたはプリディスチャージ素子に接続する容量素子及び/または寄生容量と、
からなる請求項1または2に記載の半導体集積回路装置。 - 前記スイッチング電流観測手段は、
プリチャージまたはプリディスチャージ素子と、
前記プリチャージまたはプリディスチャージ素子に接続する容量素子及び/または寄生容量と、
前記プリチャージまたはプリディスチャージ素子に接続し参照電流を生成する参照電流生成回路と、
前記容量素子及び/または寄生容量の電圧と所定の電圧とを比較する比較回路と、
前記比較回路による比較結果を保持するレジスタと、
からなり、前記レジスタに保持された前記比較結果に応じて前記参照電流が調整され、スイッチング電流に応じた参照電流を生成する、請求項1または2に記載の半導体集積回路装置。 - 前記参照電流生成回路は、基準電流源と、前記基準電流源に接続するカレントミラーアレイと、前記カレントミラーアレイの出力に接続する電流スイッチアレイと、前記電流スイッチアレイを制御する制御論理回路と、からなり、比較結果入力に応じて参照電流を生成する、請求項4に記載の半導体集積回路装置。
- 前記参照電流生成回路は、基準電流源と、前記基準電流源に接続するカレントミラーアレイと、前記カレントミラーアレイの出力に接続する電流スイッチアレイと、前記電流スイッチアレイを制御する制御論理回路と、からなり、参照電流の初期値及び/または固定値を設定可能である、請求項4に記載の半導体集積回路装置。
- 前記制御論理回路はカウンタを含む、請求項5または6に記載の半導体集積回路装置。
- 前記制御論理回路はシフトレジスタを含む、請求項5または6に記載の半導体集積回路装置。
- 前記スイッチング電流観測手段は、
プリチャージまたはプリディスチャージ素子と、
前記プリチャージまたはプリディスチャージ素子に接続する容量素子及び/または寄生容量と、
前記プリチャージまたはプリディスチャージ素子に接続し参照電流を生成する参照電流生成回路と、
前記容量素子及び/または寄生容量の電圧と所定の電圧とを比較する比較回路と、
前記比較回路による比較結果を保持するレジスタと、
からなり、複数の参照電流との比較によりスイッチング電流に応じたビット列を生成する、請求項1または2に記載の半導体集積回路装置。 - 前記プリチャージまたはプリディスチャージ素子は、制御対象回路のクロック信号または該クロック信号を分周して得られる信号で制御される、請求項3、4及び9のいずれか1項に記載の半導体集積回路装置。
- 前記レジスタは、制御対象回路のクロック信号または該クロック信号を分周して得られる信号で制御される、請求項4または9に記載の半導体集積回路装置。
- 前記プリチャージまたはプリディスチャージ素子は、制御対象回路の動作率に反比例してその動作クロック周波数を分周したクロック信号で制御される、請求項3、4及び9のいずれか1項に記載の半導体集積回路装置。
- 前記レジスタは、制御対象回路の動作率に反比例してその動作クロック周波数を分周したクロック信号で制御される、請求項4または9に記載の半導体集積回路装置。
- 前記リーク電流観測手段は、ゲート端子とソース端子との間に0または一定値のバイアス電位が印加されたトランジスタである、請求項1または2に記載の半導体集積回路装置。
- 前記リーク電流観測手段は、ドレイン端子とソース端子との間に電源電圧または電源電圧に比例した電圧が印加されたトランジスタである、請求項1または2に記載の半導体集積回路装置。
- 前記リーク電流観測手段は、リーク電流を生成するリーク電流生成トランジスタと、参照電流を生成する参照電流生成回路と、前記リーク電流と前記参照電流とを比較する比較回路と、からなり、複数の参照電流との比較によりリーク電流に応じたビット列を生成する、請求項1または2に記載の半導体集積回路装置。
- 前記比較手段は、比較対象とする電流の一定比率を比較する、請求項1、2及び4のいずれか1項に記載の半導体集積回路装置。
- 前記比較手段は、比較対象とする電流の流れる信号配線の結線と電圧比較回路とを有する、請求項1または2に記載の半導体集積回路装置。
- 前記比較手段は、ビット列の比較回路を有する、請求項1または2に記載の半導体集積回路装置。
- 前記電源電圧の制御を行うか前記しきい値電圧の制御を行うかを切り替える制御切替手段をさらに有する請求項1に記載の半導体集積回路装置。
- 前記制御切替手段は、電源電圧制御としきい値電圧制御を排他的に切り替える、請求項20に記載の半導体集積回路装置。
- 前記制御切替手段は、電源電圧制御としきい値電圧制御を交互に切り替える、請求項20に記載の半導体集積回路装置。
- 前記制御切替手段は、速度を保証できる条件でのみしきい値電圧制御が行われるようにする、請求項20に記載の半導体集積回路装置。
- 前記制御切替手段は、速度を保証できる条件、または電源電圧制御の上限または下限の制御限界でのみしきい値電圧制御が行われるようにする、請求項20に記載の半導体集積回路装置。
- 前記電源電圧制御手段及び/または前記しきい値電圧制御手段は初期値を与えられる、請求項1に記載の半導体集積回路装置。
- 前記しきい値電圧制御手段は初期値を与えられる、請求項2に記載の半導体集積回路装置。
- 動作可能信号生成手段をさらに有する、請求項1または2に記載の半導体集積回路装置。
- 前記動作可能信号生成手段は速度を保証できる条件で動作可能信号を出力する請求項27に記載の半導体集積回路装置。
- 前記動作可能信号生成手段は速度を保証できる条件かつスイッチング電流とリーク電流の比率が許容範囲内の条件で動作可能信号を出力する、請求項27に記載の半導体集積回路装置。
- 前記しきい値電圧制御手段は、電源電圧制御時に電源電圧の変化に伴うしきい値の変化を補償する、請求項1に記載の半導体集積回路装置。
- 前記制御切替手段は、電源電圧制御の際に、前記電源電圧制御手段に与えられる制御信号と同じ制御信号を前記しきい値電圧制御手段に与えて基板電圧を制御し、電源電圧の変化に伴うしきい値の変化を補償する、請求項20に記載の半導体集積回路装置。
- 前記電源電圧制御時に電源電圧の変化に伴うしきい値の変化を補償するしきい値補償手段をさらに有する請求項1に記載の半導体集積回路装置。
- 前記しきい値補償手段は、電源電圧制御切り替わり時の基板電圧とソース電圧の差を比較して第1の差を求める第1の比較手段と、前記第1の差を保持する保持手段と、電源電圧制御切り替わり後の前記基板電圧と前記ソース電圧との差を前記第1の差と比較する第2の比較手段と、前記第2の比較手段での比較結果に応じて前記基板電圧を増減させる制御信号を生成する制御手段と、を有する、請求項32に記載の半導体集積回路装置。
- 前記制御切替手段は、電源電圧制御の際に、前記しきい値補償手段からの制御信号を前記しきい値電圧制御手段に入力する、請求項32に記載の半導体集積回路装置。
- 前記制御切替手段は、前記半導体集積回路装置内のトランジスタの基板とソースとの間の電圧が所定の範囲限界内にあるように、電源電圧制御としきい値電圧制御とを切り替える、請求項20に記載の半導体集積回路装置。
- 前記制御切替手段は、電源電圧制御の際に前記電源電圧が所定の上下限に到達した場合にしきい値電圧制御へ切り替え、しきい値電圧制御の際に前記しきい値電圧または前記基板電圧が所定の上下限に到達した場合に電源電圧制御へ切り替える、請求項20に記載の半導体集積回路装置。
- 前記遅延観測手段は、クロックに同期した入力レジスタと、前記入力レジスタの出力が接続されるクリティカルパス回路と、相互に縦続接続されてその縦続接続の一端に前記クリティカルパス回路の出力が接続される複数の遅延回路と、クリティカルパス回路の出力と前記複数の遅延回路の出力とが接続され前記クロックに同期した出力レジスタと、を有し、前記複数の遅延回路の出力値と前記クロックとのタイミング関係に基づいて前記遅延量を観測する、請求項1に記載の半導体集積回路装置。
- 前記制御切替手段は、前記遅延観測手段により得られる前記遅延量が所定の範囲内であればしきい値電圧制御に切り替え、前記所定の範囲の外または別の所定の範囲の外であれば電源電圧制御に切り替える、請求項20または37に記載の半導体集積回路装置。
- 前記しきい値電圧制御手段は、フローティングゲートトランジスタのフローティングゲート電圧を変化させる、請求項1、2及び24のいずれか1項に記載の半導体集積回路装置。
- 前記しきい値電圧制御手段は、複数ゲート構造トランジスタのいくつかのゲートの電圧を変化させる、請求項1、2及び24のいずれか1項に記載の半導体集積回路装置。
- 前記スイッチング電流と前記リーク電流の比は、横軸が電源電圧で、遅延一定となるようしきい値を変化させた場合に、縦軸がそれぞれの対数表示のグラフにおいて、それぞれの直線近似線の傾きの絶対値の比の逆数、またはそれに近い整数、またはそれに近い2のべき乗であることを特徴とする、請求項1または2に記載の半導体集積回路装置。
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---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9310878B2 (en) | 2012-09-06 | 2016-04-12 | Fujitsu Limited | Power gated and voltage biased memory circuit for reducing power |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7750695B2 (en) * | 2004-12-13 | 2010-07-06 | Mosaid Technologies Incorporated | Phase-locked loop circuitry using charge pumps with current mirror circuitry |
JP4953716B2 (ja) * | 2006-07-25 | 2012-06-13 | パナソニック株式会社 | 半導体集積回路およびその関連技術 |
CN101606319B (zh) * | 2006-12-28 | 2012-06-20 | 日本电气株式会社 | 半导体集成电路器件和电源电压控制系统 |
WO2009119727A1 (ja) * | 2008-03-28 | 2009-10-01 | 日本電気株式会社 | 並列処理半導体集積回路装置、並列処理方法及びプログラム |
JP4374064B1 (ja) * | 2008-08-27 | 2009-12-02 | 学校法人 芝浦工業大学 | 電源遮断制御回路および電源遮断制御方法 |
US8710899B2 (en) * | 2008-09-17 | 2014-04-29 | Lockheed Martin Corporation | Stepped delay control of integrated switches |
KR100990089B1 (ko) * | 2008-09-29 | 2010-10-29 | 충북대학교 산학협력단 | 차지 펌프 회로 |
US7973594B2 (en) * | 2009-02-05 | 2011-07-05 | Indian Institute Of Science | Power monitoring for optimizing operation of a circuit |
US8214777B2 (en) * | 2009-04-07 | 2012-07-03 | International Business Machines Corporation | On-chip leakage current modeling and measurement circuit |
JP2011029965A (ja) * | 2009-07-27 | 2011-02-10 | Panasonic Corp | 半導体装置 |
WO2011058393A1 (en) * | 2009-11-12 | 2011-05-19 | Freescale Semiconductor, Inc. | Integrated circuit and method for reduction of supply voltage changes |
US8258861B2 (en) * | 2010-01-08 | 2012-09-04 | Analog Devices, Inc. | Systems and methods for minimizing power consumption |
US20130173944A1 (en) * | 2011-12-28 | 2013-07-04 | Lsi Corporation | Reducing power consumption of memory |
US8816754B1 (en) | 2012-11-02 | 2014-08-26 | Suvolta, Inc. | Body bias circuits and methods |
US9223327B1 (en) * | 2012-11-26 | 2015-12-29 | Marvell International Ltd. | Universal adaptive voltage scaling system |
US9535445B2 (en) * | 2014-04-04 | 2017-01-03 | Lattice Semiconductor Corporation | Transistor matching for generation of precise current ratios |
US10120967B2 (en) * | 2014-07-25 | 2018-11-06 | Plsense Ltd. | Methods and apparatuses for SW programmable adaptive bias control for speed and yield improvement in the near/sub-threshold domain |
US9625924B2 (en) | 2015-09-22 | 2017-04-18 | Qualcomm Incorporated | Leakage current supply circuit for reducing low drop-out voltage regulator headroom |
US10686996B2 (en) | 2017-06-26 | 2020-06-16 | Facebook Technologies, Llc | Digital pixel with extended dynamic range |
US10419701B2 (en) | 2017-06-26 | 2019-09-17 | Facebook Technologies, Llc | Digital pixel image sensor |
US10598546B2 (en) | 2017-08-17 | 2020-03-24 | Facebook Technologies, Llc | Detecting high intensity light in photo sensor |
US11393867B2 (en) | 2017-12-06 | 2022-07-19 | Facebook Technologies, Llc | Multi-photodiode pixel cell |
US10969273B2 (en) | 2018-03-19 | 2021-04-06 | Facebook Technologies, Llc | Analog-to-digital converter having programmable quantization resolution |
US11004881B2 (en) | 2018-04-03 | 2021-05-11 | Facebook Technologies, Llc | Global shutter image sensor |
US10651840B2 (en) * | 2018-04-16 | 2020-05-12 | Analog Devices Global Unlimited Company | Low quiescent current power on reset circuit |
US10804926B2 (en) * | 2018-06-08 | 2020-10-13 | Facebook Technologies, Llc | Charge leakage compensation in analog-to-digital converter |
US11089210B2 (en) | 2018-06-11 | 2021-08-10 | Facebook Technologies, Llc | Configurable image sensor |
US11906353B2 (en) | 2018-06-11 | 2024-02-20 | Meta Platforms Technologies, Llc | Digital pixel with extended dynamic range |
US11089241B2 (en) | 2018-06-11 | 2021-08-10 | Facebook Technologies, Llc | Pixel cell with multiple photodiodes |
US11463636B2 (en) | 2018-06-27 | 2022-10-04 | Facebook Technologies, Llc | Pixel sensor having multiple photodiodes |
US10897586B2 (en) | 2018-06-28 | 2021-01-19 | Facebook Technologies, Llc | Global shutter image sensor |
US10931884B2 (en) | 2018-08-20 | 2021-02-23 | Facebook Technologies, Llc | Pixel sensor having adaptive exposure time |
US10847189B1 (en) * | 2018-08-21 | 2020-11-24 | Dialog Semiconductor B.V. | Voltage regulator for generation of a voltage for a RAM cell |
US11956413B2 (en) | 2018-08-27 | 2024-04-09 | Meta Platforms Technologies, Llc | Pixel sensor having multiple photodiodes and shared comparator |
US11595602B2 (en) | 2018-11-05 | 2023-02-28 | Meta Platforms Technologies, Llc | Image sensor post processing |
US11102430B2 (en) | 2018-12-10 | 2021-08-24 | Facebook Technologies, Llc | Pixel sensor having multiple photodiodes |
US11218660B1 (en) | 2019-03-26 | 2022-01-04 | Facebook Technologies, Llc | Pixel sensor having shared readout structure |
US11943561B2 (en) | 2019-06-13 | 2024-03-26 | Meta Platforms Technologies, Llc | Non-linear quantization at pixel sensor |
US11936998B1 (en) | 2019-10-17 | 2024-03-19 | Meta Platforms Technologies, Llc | Digital pixel sensor having extended dynamic range |
US11139017B2 (en) * | 2019-11-12 | 2021-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-activated bias generator |
US11902685B1 (en) | 2020-04-28 | 2024-02-13 | Meta Platforms Technologies, Llc | Pixel sensor having hierarchical memory |
US11910114B2 (en) | 2020-07-17 | 2024-02-20 | Meta Platforms Technologies, Llc | Multi-mode image sensor |
US11956560B2 (en) | 2020-10-09 | 2024-04-09 | Meta Platforms Technologies, Llc | Digital pixel sensor having reduced quantization operation |
US12022218B2 (en) | 2020-12-29 | 2024-06-25 | Meta Platforms Technologies, Llc | Digital image sensor using a single-input comparator based quantizer |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63146614A (ja) * | 1986-12-10 | 1988-06-18 | Ricoh Co Ltd | 電界効果トランジスタのドレイン電流検出回路 |
JPH05108194A (ja) * | 1991-10-17 | 1993-04-30 | Hitachi Ltd | 低消費電力型半導体集積回路 |
JPH1194908A (ja) * | 1997-09-17 | 1999-04-09 | Fujitsu Ltd | 静止電流値算出方法、静止電流値算出装置、及び、記録媒体 |
JP2001074804A (ja) * | 1999-09-08 | 2001-03-23 | Sony Corp | 試験装置および試験方法 |
JP2001345693A (ja) * | 2000-05-30 | 2001-12-14 | Hitachi Ltd | 半導体集積回路装置 |
JP2003324158A (ja) * | 2002-05-07 | 2003-11-14 | Hitachi Ltd | 半導体集積回路装置 |
WO2008069025A1 (ja) * | 2006-11-29 | 2008-06-12 | Nec Corporation | 半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5604467A (en) * | 1993-02-11 | 1997-02-18 | Benchmarg Microelectronics | Temperature compensated current source operable to drive a current controlled oscillator |
JP3714696B2 (ja) * | 1994-10-21 | 2005-11-09 | 富士通株式会社 | 半導体記憶装置 |
JP3245037B2 (ja) | 1996-02-05 | 2002-01-07 | 株式会社東芝 | 半導体集積回路装置 |
US5990705A (en) * | 1997-06-04 | 1999-11-23 | Oak Technology, Inc. | CMOS I/O circuit with high-voltage input tolerance |
JP3505467B2 (ja) * | 2000-03-30 | 2004-03-08 | 株式会社東芝 | 半導体集積回路 |
US6967522B2 (en) * | 2001-04-17 | 2005-11-22 | Massachusetts Institute Of Technology | Adaptive power supply and substrate control for ultra low power digital processors using triple well control |
US6957163B2 (en) * | 2002-04-24 | 2005-10-18 | Yoshiyuki Ando | Integrated circuits having post-silicon adjustment control |
JP4346373B2 (ja) | 2002-10-31 | 2009-10-21 | 株式会社ルネサステクノロジ | 半導体装置 |
JP4106033B2 (ja) | 2004-02-04 | 2008-06-25 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP2007172766A (ja) * | 2005-12-22 | 2007-07-05 | Matsushita Electric Ind Co Ltd | 半導体リーク電流検出器とリーク電流測定方法および電圧トリミング機能付半導体リーク電流検出器とリファレンス電圧トリミング方法およびこれらの半導体集積回路 |
JP4757108B2 (ja) * | 2006-06-21 | 2011-08-24 | 富士通株式会社 | 半導体集積回路及びその電力低減方法 |
-
2006
- 2006-01-06 JP JP2006550905A patent/JP4835856B2/ja not_active Expired - Fee Related
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63146614A (ja) * | 1986-12-10 | 1988-06-18 | Ricoh Co Ltd | 電界効果トランジスタのドレイン電流検出回路 |
JPH05108194A (ja) * | 1991-10-17 | 1993-04-30 | Hitachi Ltd | 低消費電力型半導体集積回路 |
JPH1194908A (ja) * | 1997-09-17 | 1999-04-09 | Fujitsu Ltd | 静止電流値算出方法、静止電流値算出装置、及び、記録媒体 |
JP2001074804A (ja) * | 1999-09-08 | 2001-03-23 | Sony Corp | 試験装置および試験方法 |
JP2001345693A (ja) * | 2000-05-30 | 2001-12-14 | Hitachi Ltd | 半導体集積回路装置 |
JP2003324158A (ja) * | 2002-05-07 | 2003-11-14 | Hitachi Ltd | 半導体集積回路装置 |
WO2008069025A1 (ja) * | 2006-11-29 | 2008-06-12 | Nec Corporation | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9310878B2 (en) | 2012-09-06 | 2016-04-12 | Fujitsu Limited | Power gated and voltage biased memory circuit for reducing power |
Also Published As
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WO2006073176A1 (ja) | 2006-07-13 |
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