JP3245037B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関するもので、特にＭＯＳＦＥＴのしきい値を制御す
るのに用いられる。
に関するもので、特にＭＯＳＦＥＴのしきい値を制御す
るのに用いられる。
【０００２】
【従来の技術】一般にＭＯＳＦＥＴを含む半導体集積回
路装置の消費電力、特にＣＭＯＳ集積回路の消費電力を
低減する有効な方法の１つは、電源電圧を下げることで
ある。しかし、電源電圧を下げるとＣＭＯＳ回路のスピ
ードはＭＯＳトランジスタのしきい値に大きく依存する
ようになる。例えば３．３Ｖ電源では、しきい値が０．
１５Ｖ高くなっても、回路のスピードは５％遅くなる程
度である。ところが１Ｖ電源になると、回路のスピード
は２倍も遅くなってしまう。
路装置の消費電力、特にＣＭＯＳ集積回路の消費電力を
低減する有効な方法の１つは、電源電圧を下げることで
ある。しかし、電源電圧を下げるとＣＭＯＳ回路のスピ
ードはＭＯＳトランジスタのしきい値に大きく依存する
ようになる。例えば３．３Ｖ電源では、しきい値が０．
１５Ｖ高くなっても、回路のスピードは５％遅くなる程
度である。ところが１Ｖ電源になると、回路のスピード
は２倍も遅くなってしまう。
【０００３】そこで電源電圧ばかりでなく、しきい値も
下げると、回路のスピードを損わず、動作時の電力を低
減できる。しかし、しきい値を下げると、ＭＯＳＦＥＴ
のサブスレッショルド電流は増大し、待機時の電力を増
大させる。このため、待機時にはしきい値を高く、動作
時はしきい値を低くするのが望ましい。
下げると、回路のスピードを損わず、動作時の電力を低
減できる。しかし、しきい値を下げると、ＭＯＳＦＥＴ
のサブスレッショルド電流は増大し、待機時の電力を増
大させる。このため、待機時にはしきい値を高く、動作
時はしきい値を低くするのが望ましい。
【０００４】また上述のように電源電圧のみを下げる
と、回路のスピードのしきい値依存性が大きくなり、し
きい値のばらつきが回路のスピードのばらつきに大きく
反映する。そこで動作時のしきい値のばらつきは小さく
することが望ましい。
と、回路のスピードのしきい値依存性が大きくなり、し
きい値のばらつきが回路のスピードのばらつきに大きく
反映する。そこで動作時のしきい値のばらつきは小さく
することが望ましい。
【０００５】ＭＯＳＦＥＴのしきい値は、基板電位によ
って変調される（バックゲート効果）。基板バイアス
（ＮＭＯＳのときはソースより低い電位、ＰＭＯＳのと
きはソースより高い電位）をかけると、しきい値は高く
なる。この現象を利用して、上述の場合にしきい値を制
御する技術が開発されている。例えば参考文献１：K.Se
ta,et al.,“50% Active-Power Saving without Speed
Degradation using Stand by Power Reduction(SPR) Ci
rcuit,”ISSCC Digest of Technical Papers,pp.318-31
9,Feb.,1995.や、参考文献２:T.Kobayashi,et al.,“Se
lf-adjusting threshold-voltage scheme(SATS)for low
-voltage high-speed operation.”Proc.of CICC94,pp.
271-274,May.,1994 に開示されている。
って変調される（バックゲート効果）。基板バイアス
（ＮＭＯＳのときはソースより低い電位、ＰＭＯＳのと
きはソースより高い電位）をかけると、しきい値は高く
なる。この現象を利用して、上述の場合にしきい値を制
御する技術が開発されている。例えば参考文献１：K.Se
ta,et al.,“50% Active-Power Saving without Speed
Degradation using Stand by Power Reduction(SPR) Ci
rcuit,”ISSCC Digest of Technical Papers,pp.318-31
9,Feb.,1995.や、参考文献２:T.Kobayashi,et al.,“Se
lf-adjusting threshold-voltage scheme(SATS)for low
-voltage high-speed operation.”Proc.of CICC94,pp.
271-274,May.,1994 に開示されている。
【０００６】参考文献１に開示された回路は、待機時と
動作時のしきい値を切り替えるのに用いられ、参考文献
２に開示された回路は、動作時のしきい値のばらつきを
補償する目的に使用されている。
動作時のしきい値を切り替えるのに用いられ、参考文献
２に開示された回路は、動作時のしきい値のばらつきを
補償する目的に使用されている。
【０００７】
【発明が解決しようとする課題】しかし、ａ）待機時に
しきい値を高くし動作時にしきい値を低くすること、及
びｂ）動作時にしきい値のばらつきを小さくすることの
両方を遂行する技術は従来知られていない。例えば、参
考文献１の回路は、動作時のしきい値のばらつきを補償
できず、参考文献２の回路は待機時のしきい値を高くす
ることはできない。また、参考文献１及び参考文献２に
記載の技術を単純に組み合わせることはできない。例え
ば動作時に参考文献２の回路はＰ型基板の電位をＧＮＤ
以下にしてＮチャネルＭＯＳＦＥＴ（以下、単にＮＭＯ
Ｓともいう）のしきい値を制御しようとするが、参考文
献１の回路はＰ型基板の電位をＧＮＤに固定する。
しきい値を高くし動作時にしきい値を低くすること、及
びｂ）動作時にしきい値のばらつきを小さくすることの
両方を遂行する技術は従来知られていない。例えば、参
考文献１の回路は、動作時のしきい値のばらつきを補償
できず、参考文献２の回路は待機時のしきい値を高くす
ることはできない。また、参考文献１及び参考文献２に
記載の技術を単純に組み合わせることはできない。例え
ば動作時に参考文献２の回路はＰ型基板の電位をＧＮＤ
以下にしてＮチャネルＭＯＳＦＥＴ（以下、単にＮＭＯ
Ｓともいう）のしきい値を制御しようとするが、参考文
献１の回路はＰ型基板の電位をＧＮＤに固定する。
【０００８】また、参考文献１の回路は、ＶDD（＝２
Ｖ）とＧＮＤ（＝０Ｖ）の他に新たに２つの電源ＶPBB
（＝−２Ｖ）とＶNBB （＝４Ｖ）が必要になるのも問題
であった。
Ｖ）とＧＮＤ（＝０Ｖ）の他に新たに２つの電源ＶPBB
（＝−２Ｖ）とＶNBB （＝４Ｖ）が必要になるのも問題
であった。
【０００９】本発明は上記事情を考慮してなされたもの
であって、動作時は低くてばらつきの小さなしきい値に
制御可能でかつ待機時に高いしきい値に切り替えること
が外部電源の追加をせずにできる半導体集積回路装置を
提供することを目的とする。
であって、動作時は低くてばらつきの小さなしきい値に
制御可能でかつ待機時に高いしきい値に切り替えること
が外部電源の追加をせずにできる半導体集積回路装置を
提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明による半導体集積
回路装置の第１の態様は、半導体基板の基板バイアスに
相当する物理量を検出し、この検出値が、ｎ（≧２）個
の第１乃至第ｎの設定値によって分けられた領域のうち
のどの領域に属するかによって決定されるｎ個の第１乃
至第ｎの出力信号を出力する検出回路と、動作モードか
待機モードかを示す制御信号と前記検出回路からの第１
乃至第ｎの出力信号とに基づいて駆動信号を出力する制
御回路と、前記制御回路からの駆動信号に基づいて作動
し、前記半導体基板から電荷を汲み出すことにより前記
基板バイアスを深くする基板電位発生回路と、前記制御
回路からの駆動信号に基づいて作動し、前記半導体基板
へ電荷を注入することにより前記基板バイアスを浅くす
る基板電荷注入回路と、を備えていることを特徴とす
る。
回路装置の第１の態様は、半導体基板の基板バイアスに
相当する物理量を検出し、この検出値が、ｎ（≧２）個
の第１乃至第ｎの設定値によって分けられた領域のうち
のどの領域に属するかによって決定されるｎ個の第１乃
至第ｎの出力信号を出力する検出回路と、動作モードか
待機モードかを示す制御信号と前記検出回路からの第１
乃至第ｎの出力信号とに基づいて駆動信号を出力する制
御回路と、前記制御回路からの駆動信号に基づいて作動
し、前記半導体基板から電荷を汲み出すことにより前記
基板バイアスを深くする基板電位発生回路と、前記制御
回路からの駆動信号に基づいて作動し、前記半導体基板
へ電荷を注入することにより前記基板バイアスを浅くす
る基板電荷注入回路と、を備えていることを特徴とす
る。
【００１１】また本発明による半導体集積回路装置の第
２の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数ｎは３以上であり、前記制御回路はシ
ュミットトリガ回路を有し、前記シュミットトリガ回路
は、前記検出回路によって検出された検出値が、前記ｎ
個の設定値のうち隣接する２つの設定値の一方の設定値
の前後の領域で異なる値を有する前記検出回路の１つの
出力信号と、前記検出値が他方の設定値の前後の領域で
異なる値を有する前記検出回路の他の１つの出力信号と
に基づいて動作し、このシュミットトリガ回路の出力
と、前記第１乃至第ｎの出力信号から前記２個の出力信
号を除いたｎ−２個の出力信号とに基づいて前記制御回
路は駆動信号を作成することを特徴とする。
２の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数ｎは３以上であり、前記制御回路はシ
ュミットトリガ回路を有し、前記シュミットトリガ回路
は、前記検出回路によって検出された検出値が、前記ｎ
個の設定値のうち隣接する２つの設定値の一方の設定値
の前後の領域で異なる値を有する前記検出回路の１つの
出力信号と、前記検出値が他方の設定値の前後の領域で
異なる値を有する前記検出回路の他の１つの出力信号と
に基づいて動作し、このシュミットトリガ回路の出力
と、前記第１乃至第ｎの出力信号から前記２個の出力信
号を除いたｎ−２個の出力信号とに基づいて前記制御回
路は駆動信号を作成することを特徴とする。
【００１２】また本発明による半導体集積回路装置の第
３の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数ｎは３であり、前記検出回路は前記半
導体基板の電位を検出する基板電位検出回路であり、前
記制御回路は、 １）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を作動させるとともに前記基板電
荷注入回路を停止させ、 ２）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして深く前記第２
の設定値より基板バイアスとして浅いときは、前記基板
電位発生回路と前記基板電荷注入回路を停止させ、 ３）前記制御信号が動作モードで、かつ前記基板電位が
前記第２の設定値より基板バイアスとして深いときは、
前記基板電位発生回路を停止させるとともに、前記基板
電荷注入回路を作動させ、 ４）前記制御信号が待機モードで、かつ前記基板電位が
前記第３の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を作動させるとともに、前記基板
電荷注入回路を停止させ、 ５）前記制御信号が待機モードで、かつ前記基板電位が
前記第３の設定値より基板バイアスとして深いときは、
前記基板電位発生回路と前記基板電荷注入回路を停止さ
せることを特徴とする。
３の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数ｎは３であり、前記検出回路は前記半
導体基板の電位を検出する基板電位検出回路であり、前
記制御回路は、 １）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を作動させるとともに前記基板電
荷注入回路を停止させ、 ２）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして深く前記第２
の設定値より基板バイアスとして浅いときは、前記基板
電位発生回路と前記基板電荷注入回路を停止させ、 ３）前記制御信号が動作モードで、かつ前記基板電位が
前記第２の設定値より基板バイアスとして深いときは、
前記基板電位発生回路を停止させるとともに、前記基板
電荷注入回路を作動させ、 ４）前記制御信号が待機モードで、かつ前記基板電位が
前記第３の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を作動させるとともに、前記基板
電荷注入回路を停止させ、 ５）前記制御信号が待機モードで、かつ前記基板電位が
前記第３の設定値より基板バイアスとして深いときは、
前記基板電位発生回路と前記基板電荷注入回路を停止さ
せることを特徴とする。
【００１３】また本発明による半導体集積回路装置の第
４の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数ｎは３であり、前記検出回路は前記半
導体基板上に形成されたＭＯＳＦＥＴのリーク電流を検
出するリーク電流検出回路であり、前記制御回路は、 １）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より大きいときは、前記基板電位発
生回路を作動させるとともに前記基板電荷注入回路を停
止させ、 ２）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より小さく前記第２の設定値より大
きいときは、前記基板電位発生回路と前記基板電荷注入
回路を停止させ、 ３）前記制御信号が動作モードで、かつ前記リーク電流
が前記第２の設定値より小さいときは、前記基板電位発
生回路を停止させるとともに、前記基板電荷注入回路を
作動させ、 ４）前記制御信号が待機モードで、かつ前記リーク電流
が前記第３の設定値より大きいときは、前記基板電位発
生回路を作動させるとともに、前記基板電荷注入回路を
停止させ、 ５）前記制御信号が待機モードで、かつ前記リーク電流
が前記第３の設定値より小さいときは、前記基板電位発
生回路と前記基板電荷注入回路を停止させることを特徴
とする。
４の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数ｎは３であり、前記検出回路は前記半
導体基板上に形成されたＭＯＳＦＥＴのリーク電流を検
出するリーク電流検出回路であり、前記制御回路は、 １）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より大きいときは、前記基板電位発
生回路を作動させるとともに前記基板電荷注入回路を停
止させ、 ２）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より小さく前記第２の設定値より大
きいときは、前記基板電位発生回路と前記基板電荷注入
回路を停止させ、 ３）前記制御信号が動作モードで、かつ前記リーク電流
が前記第２の設定値より小さいときは、前記基板電位発
生回路を停止させるとともに、前記基板電荷注入回路を
作動させ、 ４）前記制御信号が待機モードで、かつ前記リーク電流
が前記第３の設定値より大きいときは、前記基板電位発
生回路を作動させるとともに、前記基板電荷注入回路を
停止させ、 ５）前記制御信号が待機モードで、かつ前記リーク電流
が前記第３の設定値より小さいときは、前記基板電位発
生回路と前記基板電荷注入回路を停止させることを特徴
とする。
【００１４】また本発明による半導体集積回路装置の第
５の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数ｎは４であり、前記検出回路は前記半
導体基板の電位を検出する検出回路であり、前記制御回
路は、 １）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を高速で作動させるとともに前記
基板電荷注入回路を停止させ、 ２）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして深く前記第２
の設定値より基板バイアスとして浅いときは、前記基板
電位発生回路を低速で作動させるとともに前記基板電荷
注入回路を停止させ、 ３）前記制御信号が動作モードで、かつ前記基板電位が
前記第２の設定値より基板バイアスとして深く、前記第
３の設定値より基板バイアスとして浅いときは、前記基
板電位発生回路と前記基板電荷注入回路を停止させ、 ４）前記制御信号が動作モードで、かつ前記基板電位が
前記第３の設定値より基板バイアスとして深いときは、
前記基板電位発生回路を停止させるとともに、前記基板
電荷注入回路を作動させ、 ５）前記制御信号が待機モードで、かつ前記基板電位が
前記第４の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を作動させるとともに前記基板電
荷注入回路を停止させ、 ６）前記制御信号が待機モードで、かつ前記基板電位が
前記第４の設定値より基板バイアスとして深いときは、
前記基板電位発生回路と前記基板電荷注入回路を停止さ
せることを特徴とする。
５の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数ｎは４であり、前記検出回路は前記半
導体基板の電位を検出する検出回路であり、前記制御回
路は、 １）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を高速で作動させるとともに前記
基板電荷注入回路を停止させ、 ２）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして深く前記第２
の設定値より基板バイアスとして浅いときは、前記基板
電位発生回路を低速で作動させるとともに前記基板電荷
注入回路を停止させ、 ３）前記制御信号が動作モードで、かつ前記基板電位が
前記第２の設定値より基板バイアスとして深く、前記第
３の設定値より基板バイアスとして浅いときは、前記基
板電位発生回路と前記基板電荷注入回路を停止させ、 ４）前記制御信号が動作モードで、かつ前記基板電位が
前記第３の設定値より基板バイアスとして深いときは、
前記基板電位発生回路を停止させるとともに、前記基板
電荷注入回路を作動させ、 ５）前記制御信号が待機モードで、かつ前記基板電位が
前記第４の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を作動させるとともに前記基板電
荷注入回路を停止させ、 ６）前記制御信号が待機モードで、かつ前記基板電位が
前記第４の設定値より基板バイアスとして深いときは、
前記基板電位発生回路と前記基板電荷注入回路を停止さ
せることを特徴とする。
【００１５】また本発明による半導体集積回路装置の第
６の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数ｎは４であり、前記検出回路は前記半
導体基板上に形成されたＭＯＳＦＥＴのリーク電流を検
出するリーク電流検出回路であり、前記制御回路は、 １）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より大きいときは、前記基板電位発
生回路を高速で作動させるとともに前記基板電荷注入回
路を停止させ、 ２）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より小さく前記第２の設定値より大
きいときは、前記基板電位発生回路を低速で作動させる
とともに前記基板電荷注入回路を停止させ、 ３）前記制御信号が動作モードで、かつ前記リークが前
記第２の設定値より小さく、前記第３の設定値より大き
いときは、前記基板電位発生回路と前記基板電荷注入回
路を停止させ、 ４）前記制御信号が動作モードで、かつ前記リーク電流
が前記第３の設定値より小さいときは、前記基板電位発
生回路を停止させるとともに前記基板電荷注入回路を作
動させ、 ５）前記制御信号が待機モードで、かつ前記リーク電流
が前記第４の設定値より大きいときは、前記基板電位発
生回路を作動させるとともに前記基板電荷発生回路を停
止させ、 ６）前記制御信号が待機モードで、かつ前記リーク電流
が前記第４の設定値より小さいときは、前記基板電位発
生回路と前記基板電荷注入回路を停止させることを特徴
とする。
６の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数ｎは４であり、前記検出回路は前記半
導体基板上に形成されたＭＯＳＦＥＴのリーク電流を検
出するリーク電流検出回路であり、前記制御回路は、 １）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より大きいときは、前記基板電位発
生回路を高速で作動させるとともに前記基板電荷注入回
路を停止させ、 ２）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より小さく前記第２の設定値より大
きいときは、前記基板電位発生回路を低速で作動させる
とともに前記基板電荷注入回路を停止させ、 ３）前記制御信号が動作モードで、かつ前記リークが前
記第２の設定値より小さく、前記第３の設定値より大き
いときは、前記基板電位発生回路と前記基板電荷注入回
路を停止させ、 ４）前記制御信号が動作モードで、かつ前記リーク電流
が前記第３の設定値より小さいときは、前記基板電位発
生回路を停止させるとともに前記基板電荷注入回路を作
動させ、 ５）前記制御信号が待機モードで、かつ前記リーク電流
が前記第４の設定値より大きいときは、前記基板電位発
生回路を作動させるとともに前記基板電荷発生回路を停
止させ、 ６）前記制御信号が待機モードで、かつ前記リーク電流
が前記第４の設定値より小さいときは、前記基板電位発
生回路と前記基板電荷注入回路を停止させることを特徴
とする。
【００１６】また本発明による半導体集積回路装置の第
７の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数ｎは２であり、前記検出回路は前記半
導体基板の電位を検出する基板電位検出回路であり、前
記制御回路は、 １）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を作動させるとともに前記基板電
荷注入回路を停止させ、 ２）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして深いときは前
記基板電位発生回路を停止させるとともに前記基板電荷
注入回路を作動させ、 ３）前記制御信号が待機モードで、かつ前記基板電位が
前記第２の設定値よりも基板バイアスとして浅いとき
は、前記基板電位発生回路を作動させるとともに前記基
板電荷注入回路を停止させ、 ４）前記制御信号が待機モードで、かつ前記基板電位が
前記第２の設定値よりも基板バイアスとして深いとき
は、前記基板電位発生回路及び前記基板電荷注入回路を
停止させることを特徴とする。
７の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数ｎは２であり、前記検出回路は前記半
導体基板の電位を検出する基板電位検出回路であり、前
記制御回路は、 １）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を作動させるとともに前記基板電
荷注入回路を停止させ、 ２）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして深いときは前
記基板電位発生回路を停止させるとともに前記基板電荷
注入回路を作動させ、 ３）前記制御信号が待機モードで、かつ前記基板電位が
前記第２の設定値よりも基板バイアスとして浅いとき
は、前記基板電位発生回路を作動させるとともに前記基
板電荷注入回路を停止させ、 ４）前記制御信号が待機モードで、かつ前記基板電位が
前記第２の設定値よりも基板バイアスとして深いとき
は、前記基板電位発生回路及び前記基板電荷注入回路を
停止させることを特徴とする。
【００１７】また本発明による半導体集積回路装置の第
８の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数は２であり、前記検出回路は前記半導
体基板に形成されたＭＯＳＦＥＴのリーク電流を検出す
るリーク電流検出回路であり、前記制御回路は、 １）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より大きいときは、前記基板電位発
生回路を作動させるとともに前記基板電荷注入回路を停
止させ、 ２）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値よりも小さいときは、前記基板電位
発生回路を停止させるとともに前記基板電荷注入回路を
動作させ、 ３）前記制御信号が待機モードで、かつ前記リーク電流
が前記第２の設定値よりも大きいときは、前記基板電位
発生回路を作動させるとともに前記基板電荷注入回路を
停止させ、 ４）前記制御信号が待機モードで、かつ前記リーク電流
が前記第２の設定値よりも小さいときは、前記基板電位
発生回路及び前記基板電荷注入回路を停止させることを
特徴とする。
８の態様は第１の態様の半導体集積回路装置において、
前記設定値の個数は２であり、前記検出回路は前記半導
体基板に形成されたＭＯＳＦＥＴのリーク電流を検出す
るリーク電流検出回路であり、前記制御回路は、 １）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より大きいときは、前記基板電位発
生回路を作動させるとともに前記基板電荷注入回路を停
止させ、 ２）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値よりも小さいときは、前記基板電位
発生回路を停止させるとともに前記基板電荷注入回路を
動作させ、 ３）前記制御信号が待機モードで、かつ前記リーク電流
が前記第２の設定値よりも大きいときは、前記基板電位
発生回路を作動させるとともに前記基板電荷注入回路を
停止させ、 ４）前記制御信号が待機モードで、かつ前記リーク電流
が前記第２の設定値よりも小さいときは、前記基板電位
発生回路及び前記基板電荷注入回路を停止させることを
特徴とする。
【００１８】また本発明による半導体集積回路装置の第
９の態様は第５または第６の態様の半導体集積回路装置
において、前記制御回路は前記基板電位発生回路に対し
て第１及び第２の駆動信号を出力し、前記基板電位発生
回路は、前記第１の駆動信号に基づいて高速にパルス電
圧を発生する第１の発振回路と、前記第２の駆動信号に
基づいて低速にパルス電圧を発生する第２の発振回路
と、前記第１及び第２の発振回路からのいずれかのパル
ス電圧に基づいて作動し、前記半導体基板から電荷を汲
み出すポンプ回路とを備えていることを特徴とする。
９の態様は第５または第６の態様の半導体集積回路装置
において、前記制御回路は前記基板電位発生回路に対し
て第１及び第２の駆動信号を出力し、前記基板電位発生
回路は、前記第１の駆動信号に基づいて高速にパルス電
圧を発生する第１の発振回路と、前記第２の駆動信号に
基づいて低速にパルス電圧を発生する第２の発振回路
と、前記第１及び第２の発振回路からのいずれかのパル
ス電圧に基づいて作動し、前記半導体基板から電荷を汲
み出すポンプ回路とを備えていることを特徴とする。
【００１９】また本発明による半導体集積回路装置の第
１０の態様は、第３，５，７の態様のいずれかの半導体
集積回路装置において、前記基板電位検出回路は、各々
基板端子がソース端子に接続されかつゲート端子がドレ
イン端子に接続された同一導電型の複数のＭＯＳトラン
ジスタが直列に接続された直列回路を有し、前記複数の
ＭＯＳトランジスタの全てのチャネル幅は同一であって
前記複数のＭＯＳトランジスタがサブスレッショルド領
域で動作するように選択されていることを特徴とする。
１０の態様は、第３，５，７の態様のいずれかの半導体
集積回路装置において、前記基板電位検出回路は、各々
基板端子がソース端子に接続されかつゲート端子がドレ
イン端子に接続された同一導電型の複数のＭＯＳトラン
ジスタが直列に接続された直列回路を有し、前記複数の
ＭＯＳトランジスタの全てのチャネル幅は同一であって
前記複数のＭＯＳトランジスタがサブスレッショルド領
域で動作するように選択されていることを特徴とする。
【００２０】また本発明による半導体集積回路装置の第
１１の態様は、第３，５，７の態様のいずれかの半導体
集積回路装置において、前記基板電位検出回路は、各々
が、複数の同一導電型のＭＯＳトランジスタが直列に接
続された第１乃至第ｎ（≧２）の直列回路を有し、前記
第ｉ（ｉ＝１，…ｎ）の直列回路を構成する各ＭＯＳト
ランジスタは基板端子がソース端子に接続されかつゲー
ト端子がドレイン端子に接続され、前記第ｉ（ｉ＝２，
…ｎ）の直列回路は前記第ｉ−１の直列回路を構成する
トランジスタ列の異なる２つの接続ノード間に接続さ
れ、前記第ｉ（ｉ＝１，…ｎ）の直列回路を構成する各
トランジスタのチャネル幅は同一であって前記第ｉの直
列回路を構成する全てのトランジスタがサブスレッショ
ルド領域で動作するように選択されていることを特徴と
する。
１１の態様は、第３，５，７の態様のいずれかの半導体
集積回路装置において、前記基板電位検出回路は、各々
が、複数の同一導電型のＭＯＳトランジスタが直列に接
続された第１乃至第ｎ（≧２）の直列回路を有し、前記
第ｉ（ｉ＝１，…ｎ）の直列回路を構成する各ＭＯＳト
ランジスタは基板端子がソース端子に接続されかつゲー
ト端子がドレイン端子に接続され、前記第ｉ（ｉ＝２，
…ｎ）の直列回路は前記第ｉ−１の直列回路を構成する
トランジスタ列の異なる２つの接続ノード間に接続さ
れ、前記第ｉ（ｉ＝１，…ｎ）の直列回路を構成する各
トランジスタのチャネル幅は同一であって前記第ｉの直
列回路を構成する全てのトランジスタがサブスレッショ
ルド領域で動作するように選択されていることを特徴と
する。
【００２１】また本発明による半導体集積回路装置の第
１２の態様は、第１０の態様の半導体集積回路装置にお
いて、前記基板電位検出回路は、ＲＳフリップフロップ
回路と、反転ゲートとを更に有し、前記ＲＳフリップフ
ロップ回路のセット入力端子は前記直列回路を構成する
トランジスタ列の異なる２つの接続ノードのうちの一方
の接続ノードに接続され、前記ＲＳフリップフロップ回
路のリセット入力端子は前記反転ゲートを介して前記２
つの接続ノードのうちの他方の接続ノードに接続されて
いることを特徴とする。また本発明による半導体集積回
路装置の第１３の態様は、第１１の態様の半導体集積回
路装置において、前記基板電位検出回路は、ＲＳフリッ
プフロップ回路と、反転ゲートとを更に有し、前記ＲＳ
フリップフロップ回路のセット入力端子は前記第ｎの直
列回路を構成するトランジスタ列の異なる２つの接続ノ
ードのうちの一方の接続ノードに接続され、前記ＲＳフ
リップフロップ回路のリセット入力端子は前記反転ゲー
トを介して前記接続ノードのうちの他方の接続ノードに
接続されていることを特徴とする。
１２の態様は、第１０の態様の半導体集積回路装置にお
いて、前記基板電位検出回路は、ＲＳフリップフロップ
回路と、反転ゲートとを更に有し、前記ＲＳフリップフ
ロップ回路のセット入力端子は前記直列回路を構成する
トランジスタ列の異なる２つの接続ノードのうちの一方
の接続ノードに接続され、前記ＲＳフリップフロップ回
路のリセット入力端子は前記反転ゲートを介して前記２
つの接続ノードのうちの他方の接続ノードに接続されて
いることを特徴とする。また本発明による半導体集積回
路装置の第１３の態様は、第１１の態様の半導体集積回
路装置において、前記基板電位検出回路は、ＲＳフリッ
プフロップ回路と、反転ゲートとを更に有し、前記ＲＳ
フリップフロップ回路のセット入力端子は前記第ｎの直
列回路を構成するトランジスタ列の異なる２つの接続ノ
ードのうちの一方の接続ノードに接続され、前記ＲＳフ
リップフロップ回路のリセット入力端子は前記反転ゲー
トを介して前記接続ノードのうちの他方の接続ノードに
接続されていることを特徴とする。
【００２２】また本発明による半導体集積回路装置の第
１４の態様は第１乃至第１３の態様のいずれかの半導体
集積回路装置において、前記基板電荷注入回路はＰ型半
導体基板に用いられ、ソースが前記制御回路からの駆動
信号を受け、ゲートが接地電源に接続され、基板が駆動
電源に接続されたＰチャネルＭＯＳＦＥＴと、ドレイン
が前記ＰチャネルＭＯＳＦＥＴのドレインに接続されゲ
ートが接地電源に接続され、ソースが前記Ｐ型半導体基
板に接続され、前記Ｐ型半導体基板上に形成されたＮチ
ャネルＭＯＳＦＥＴとを有していることを特徴とする。
１４の態様は第１乃至第１３の態様のいずれかの半導体
集積回路装置において、前記基板電荷注入回路はＰ型半
導体基板に用いられ、ソースが前記制御回路からの駆動
信号を受け、ゲートが接地電源に接続され、基板が駆動
電源に接続されたＰチャネルＭＯＳＦＥＴと、ドレイン
が前記ＰチャネルＭＯＳＦＥＴのドレインに接続されゲ
ートが接地電源に接続され、ソースが前記Ｐ型半導体基
板に接続され、前記Ｐ型半導体基板上に形成されたＮチ
ャネルＭＯＳＦＥＴとを有していることを特徴とする。
【００２３】また本発明による半導体集積回路装置の第
１５の態様は第１乃至１３の態様のいずれかの半導体集
積回路装置において、前記基板電荷注入回路は、Ｎ型半
導体基板に用いられ、ソースが前記制御回路からの駆動
信号を受け、ゲートが駆動電源に接続され、基板が接地
電源に接続されたＮチャネルＭＯＳＦＥＴと、ドレイン
が前記ＮチャネルＭＯＳＦＥＴのドレインに接続され、
ゲートが前記駆動電源に接続され、ソースが前記Ｎ型半
導体基板に接続され、前記Ｎ型半導体基板上に形成され
たＰチャネルＭＯＳＦＥＴとを備えていることを特徴と
する。
１５の態様は第１乃至１３の態様のいずれかの半導体集
積回路装置において、前記基板電荷注入回路は、Ｎ型半
導体基板に用いられ、ソースが前記制御回路からの駆動
信号を受け、ゲートが駆動電源に接続され、基板が接地
電源に接続されたＮチャネルＭＯＳＦＥＴと、ドレイン
が前記ＮチャネルＭＯＳＦＥＴのドレインに接続され、
ゲートが前記駆動電源に接続され、ソースが前記Ｎ型半
導体基板に接続され、前記Ｎ型半導体基板上に形成され
たＰチャネルＭＯＳＦＥＴとを備えていることを特徴と
する。
【００２４】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。
して説明する。
【００２５】以下、「半導体基板」は、基板もしくはウ
ェルを意味する。また「基板バイアスが深い」とは、半
導体基板がＰ型基板もしくはＰ型ウェルであるときは、
半導体基板の電位が低いことを意味し、半導体基板がＮ
型基板もしくはＮ型ウェルであるときは、半導体基板の
電位が高いことを意味する。「基板バイアスが浅い」と
は、「基板バイアスが深い」場合と電位が反対（すなわ
ち低いに対して高い、高いに対して低い）の場合を意味
する。
ェルを意味する。また「基板バイアスが深い」とは、半
導体基板がＰ型基板もしくはＰ型ウェルであるときは、
半導体基板の電位が低いことを意味し、半導体基板がＮ
型基板もしくはＮ型ウェルであるときは、半導体基板の
電位が高いことを意味する。「基板バイアスが浅い」と
は、「基板バイアスが深い」場合と電位が反対（すなわ
ち低いに対して高い、高いに対して低い）の場合を意味
する。
【００２６】図１に本発明の半導体集積回路装置の第１
の実施の形態の構成を示す。この実施の形態の半導体集
積回路装置は、基板電位検出回路２と、制御回路４と、
基板電位発生回路６と、基板電荷注入回路８とを備えて
いる。
の実施の形態の構成を示す。この実施の形態の半導体集
積回路装置は、基板電位検出回路２と、制御回路４と、
基板電位発生回路６と、基板電荷注入回路８とを備えて
いる。
【００２７】基板電位検出回路２はＭＯＳＦＥＴが形成
されている半導体基板の電位（バイアス）を検出し、こ
の検出値が、異なる３個の設定値Ｓ1 ，Ｓ2 ，Ｓ3 によ
って分けられた領域のうちのどの領域に属するかに応じ
て決まる３個の出力信号を出力するものであり、例えば
図２に示すように複数（４個以上）の抵抗Ｒ1 …Ｒ2…
Ｒn を直列に接続した直列回路を有する構成となってい
る。なお、考慮している基板がＰ型基板の場合（図２
（ａ）参照）はＳ1 ＞Ｓ2 ＞Ｓ3 であり、Ｎ型基板の場
合（図２（ｂ）参照）はＳ1 ＜Ｓ2 ＜Ｓ3 である。この
直列回路の両端ＶX ，ＶY のうち一方の端子は電源に接
続され、他方の端子は半導体基板に接続され、異なる中
間接続ノードから３個の出力Ｖ01，Ｖ02，Ｖ03が取り出
される。今、考慮している基板がＰ型基板の場合には、
端子ＶX は駆動電源（ＶDD電源）に接続され、端子ＶY
はＰ型基板に接続される。また考慮している基板がＮ型
基板の場合には、端子ＶX は接地電源に接続され、端子
ＶY はＮ型基板に接続される。そしてこの場合は出力信
号は反転ゲートを介して出力される。
されている半導体基板の電位（バイアス）を検出し、こ
の検出値が、異なる３個の設定値Ｓ1 ，Ｓ2 ，Ｓ3 によ
って分けられた領域のうちのどの領域に属するかに応じ
て決まる３個の出力信号を出力するものであり、例えば
図２に示すように複数（４個以上）の抵抗Ｒ1 …Ｒ2…
Ｒn を直列に接続した直列回路を有する構成となってい
る。なお、考慮している基板がＰ型基板の場合（図２
（ａ）参照）はＳ1 ＞Ｓ2 ＞Ｓ3 であり、Ｎ型基板の場
合（図２（ｂ）参照）はＳ1 ＜Ｓ2 ＜Ｓ3 である。この
直列回路の両端ＶX ，ＶY のうち一方の端子は電源に接
続され、他方の端子は半導体基板に接続され、異なる中
間接続ノードから３個の出力Ｖ01，Ｖ02，Ｖ03が取り出
される。今、考慮している基板がＰ型基板の場合には、
端子ＶX は駆動電源（ＶDD電源）に接続され、端子ＶY
はＰ型基板に接続される。また考慮している基板がＮ型
基板の場合には、端子ＶX は接地電源に接続され、端子
ＶY はＮ型基板に接続される。そしてこの場合は出力信
号は反転ゲートを介して出力される。
【００２８】そして基板電位検出回路２の出力は、考慮
している基板がＰ型基板の場合には、基板バイアスに応
じて以下の値となる。
している基板がＰ型基板の場合には、基板バイアスに応
じて以下の値となる。
【００２９】１）基板バイアスが設定値Ｓ1 より浅いと
きは、基板電位検出回路２の第１乃至第３の出力Ｖ01，
Ｖ02，Ｖ03はＨレベルとなる。
きは、基板電位検出回路２の第１乃至第３の出力Ｖ01，
Ｖ02，Ｖ03はＨレベルとなる。
【００３０】２）基板バイアスが設定値Ｓ1 よりも深
く、設定値Ｓ2 よりも浅いときは、基板電位検出回路２
の第１の出力Ｖ01はＬレベルで第２及び第３の出力
Ｖ02，Ｖ03はＨレベルとなる。
く、設定値Ｓ2 よりも浅いときは、基板電位検出回路２
の第１の出力Ｖ01はＬレベルで第２及び第３の出力
Ｖ02，Ｖ03はＨレベルとなる。
【００３１】３）基板バイアスが設定値Ｓ2 よりも深
く、設定値Ｓ3 よりも浅いときは、基板電位検出回路２
の第１及び第２の出力Ｖ01，Ｖ02はＬレベルで、第３の
出力Ｖ03はＨレベルとなる。
く、設定値Ｓ3 よりも浅いときは、基板電位検出回路２
の第１及び第２の出力Ｖ01，Ｖ02はＬレベルで、第３の
出力Ｖ03はＨレベルとなる。
【００３２】４）基板バイアスが設定値Ｓ3 よりも深い
ときは第１乃至第３の出力Ｖ01，Ｖ02，Ｖ03はＬレベル
となる。
ときは第１乃至第３の出力Ｖ01，Ｖ02，Ｖ03はＬレベル
となる。
【００３３】また考慮している基板がＮ型基板の場合に
も、図２（ｂ）に示すように出力Ｖ01，Ｖ02，Ｖ03の前
に反転ゲートを挿入することで、基板電位検出回路２の
出力は基板バイアスに応じて上述の結果と同一となる。
も、図２（ｂ）に示すように出力Ｖ01，Ｖ02，Ｖ03の前
に反転ゲートを挿入することで、基板電位検出回路２の
出力は基板バイアスに応じて上述の結果と同一となる。
【００３４】次に制御回路４は制御信号と、基板電位検
出回路２の出力とに基づいて、基板電位発生回路６およ
び基板電荷注入回路８を駆動するもので、例えば図３に
示すようにＯＲゲート１１と、ＮＯＲゲート１２と、Ａ
ＮＤゲート１３とを備えている。
出回路２の出力とに基づいて、基板電位発生回路６およ
び基板電荷注入回路８を駆動するもので、例えば図３に
示すようにＯＲゲート１１と、ＮＯＲゲート１２と、Ａ
ＮＤゲート１３とを備えている。
【００３５】図３において入力１乃至入力３は基板電位
検出回路２の第１乃至第３の出力に各々対応する。ＯＲ
ゲートは入力１とＡＮＤゲート１３の出力とに基づいて
論理和演算を行い、この演算結果に基づいて基板電位発
生回路６を駆動する。ＮＯＲゲート１２は入力２と、制
御信号とに基づいてＮＯＲ演算を行い、この演算結果に
基づいて基板電荷注入回路８を駆動する。ＡＮＤゲート
１３は入力３と制御信号とに基づいて論理積演算を行
い、この演算結果をＯＲゲート１１に送出する。なお、
制御信号は、しきい値を制御しようとするＭＯＳＦＥＴ
が動作時にはＬレベルであり、待機時にはＨレベルとな
る信号である。
検出回路２の第１乃至第３の出力に各々対応する。ＯＲ
ゲートは入力１とＡＮＤゲート１３の出力とに基づいて
論理和演算を行い、この演算結果に基づいて基板電位発
生回路６を駆動する。ＮＯＲゲート１２は入力２と、制
御信号とに基づいてＮＯＲ演算を行い、この演算結果に
基づいて基板電荷注入回路８を駆動する。ＡＮＤゲート
１３は入力３と制御信号とに基づいて論理積演算を行
い、この演算結果をＯＲゲート１１に送出する。なお、
制御信号は、しきい値を制御しようとするＭＯＳＦＥＴ
が動作時にはＬレベルであり、待機時にはＨレベルとな
る信号である。
【００３６】上述のことから動作時（制御信号＝Ｌ）に
は、基板バイアスが設定値Ｓ1 より浅いときにのみＯＲ
ゲート１１の出力、すなわち基板電位発生回路６への入
力信号（駆動信号）はＨであり、基板バイアスが設定値
Ｓ2 より深い場合のみＮＯＲゲート１２の出力、すなわ
ち基板電荷注入回路８への入力信号（駆動信号）はＨと
なる（図４参照）。また待機時（制御信号＝Ｈ）には、
基板バイアスが設定値Ｓ3 よりも浅い場合のみ基板電位
発生回路６への入力信号（駆動信号）はＨであり、基板
バイアス値のいかんに関わらず基板電荷注入回路８への
入力信号（駆動信号）はＬとなる（図４参照）。
は、基板バイアスが設定値Ｓ1 より浅いときにのみＯＲ
ゲート１１の出力、すなわち基板電位発生回路６への入
力信号（駆動信号）はＨであり、基板バイアスが設定値
Ｓ2 より深い場合のみＮＯＲゲート１２の出力、すなわ
ち基板電荷注入回路８への入力信号（駆動信号）はＨと
なる（図４参照）。また待機時（制御信号＝Ｈ）には、
基板バイアスが設定値Ｓ3 よりも浅い場合のみ基板電位
発生回路６への入力信号（駆動信号）はＨであり、基板
バイアス値のいかんに関わらず基板電荷注入回路８への
入力信号（駆動信号）はＬとなる（図４参照）。
【００３７】基板電位発生回路６及び基板電荷注入回路
８は各々駆動信号がＨの場合に作動し、駆動信号がＬの
場合に停止する。
８は各々駆動信号がＨの場合に作動し、駆動信号がＬの
場合に停止する。
【００３８】したがって、制御信号と半導体基板の電位
（基板バイアス）に応じて本実施の形態の半導体集積回
路は次のように動作することになる。
（基板バイアス）に応じて本実施の形態の半導体集積回
路は次のように動作することになる。
【００３９】１）制御信号が動作モードで、かつ、基板
バイアスが設定値Ｓ1 より浅いときは、基板電位発生回
路６が作動し、基板電荷注入回路８が停止し、 ２）制御信号が動作モードで、かつ、基板バイアスが設
定値Ｓ1 より深く設定値Ｓ2 より浅いときは、基板電位
発生回路６と基板電荷注入回路８が停止し、 ３）制御信号が動作モードで、かつ、基板バイアスが設
定値Ｓ2 より深いときは、基板電位発生回路６が停止
し、基板電荷注入回路８が作動し、 ４）制御信号が待機モードで、かつ、基板バイアスが設
定値Ｓ3 より浅いときは、基板電位発生回路６が作動
し、基板電荷注入回路８が停止し、 ５）制御信号が待機モードで、かつ、基板バイアスが設
定値Ｓ3 より深いときは、基板電位発生回路と基板電荷
注入回路８が停止する。
バイアスが設定値Ｓ1 より浅いときは、基板電位発生回
路６が作動し、基板電荷注入回路８が停止し、 ２）制御信号が動作モードで、かつ、基板バイアスが設
定値Ｓ1 より深く設定値Ｓ2 より浅いときは、基板電位
発生回路６と基板電荷注入回路８が停止し、 ３）制御信号が動作モードで、かつ、基板バイアスが設
定値Ｓ2 より深いときは、基板電位発生回路６が停止
し、基板電荷注入回路８が作動し、 ４）制御信号が待機モードで、かつ、基板バイアスが設
定値Ｓ3 より浅いときは、基板電位発生回路６が作動
し、基板電荷注入回路８が停止し、 ５）制御信号が待機モードで、かつ、基板バイアスが設
定値Ｓ3 より深いときは、基板電位発生回路と基板電荷
注入回路８が停止する。
【００４０】基板電位発生回路６は制御回路４からの駆
動信号に基づいて基板バイアスを変化させる。駆動信号
がＨの場合は作動して基板バイアスは深くなり、駆動信
号がＬの場合は停止して出力は高インピーダンスにな
る。この基板電位発生回路６を、Ｐ型半導体基板、Ｎ型
半導体基板に適用した場合の具体的な構成を図５
（ａ）、図５（ｂ）に各々示す。
動信号に基づいて基板バイアスを変化させる。駆動信号
がＨの場合は作動して基板バイアスは深くなり、駆動信
号がＬの場合は停止して出力は高インピーダンスにな
る。この基板電位発生回路６を、Ｐ型半導体基板、Ｎ型
半導体基板に適用した場合の具体的な構成を図５
（ａ）、図５（ｂ）に各々示す。
【００４１】Ｐ型半導体基板に適用される基板電位発生
回路６は図５（ａ）に示すように駆動信号に基づいてパ
ルス電圧を発生する発振回路３１と、コンデンサ３２
と、ＰＭＯＳトランジスタ３３，３４とを備えている。
今、駆動信号がＨになると、例えばリングオシレータか
ら構成される発振回路３１が作動し、この発振回路３１
の出力端に接続されたコンデンサ３２の一端の電位を周
期的に上下させる。すると、これに伴いコンデンサ３２
の他端に接続された、ＰＭＯＳトランジスタ３３，３４
の接続ノードＮ１の電位も上下する。そしてこのノード
Ｎ１の電位がＰ型半導体基板の電位とＰＭＯＳトランジ
スタ３３のしきい値電圧との和よりも低くなるとＰＭＯ
Ｓトランジスタ３３がオンし、Ｐ型半導体基板からノー
ドＮ１に電流が流れる。このとき、ＰＭＯＳトランジス
タ３４はオフしている。そしてノードＮ１の電位が発振
回路３１によって上昇させられてＰＭＯＳトランジスタ
３４のしきい値電圧より高くなるとＰＭＯＳトランジス
タ３４がオンし、ノードＮ１から接地電源ＧＮＤに電流
が流れる。このときＰＭＯＳトランジスタ３３はオフし
ている。この動作を繰り返すことにより電子が接地電源
ＧＮＤからＰ型半導体基板に流れ込み、Ｐ型半導体基板
の電位が低下、すなわち基板バイアスが深くなる。一方
駆動信号がＬの場合は、発振回路３１が停止して、ノー
ドＮ１の電位がＰ型半導体基板の電位と接地電位ＧＮＤ
の中間の電位となり、この結果、ＰＭＯＳトランジスタ
３３，３４がともにオフし、基板電位発生回路６の出力
は高インピーダンスになる。
回路６は図５（ａ）に示すように駆動信号に基づいてパ
ルス電圧を発生する発振回路３１と、コンデンサ３２
と、ＰＭＯＳトランジスタ３３，３４とを備えている。
今、駆動信号がＨになると、例えばリングオシレータか
ら構成される発振回路３１が作動し、この発振回路３１
の出力端に接続されたコンデンサ３２の一端の電位を周
期的に上下させる。すると、これに伴いコンデンサ３２
の他端に接続された、ＰＭＯＳトランジスタ３３，３４
の接続ノードＮ１の電位も上下する。そしてこのノード
Ｎ１の電位がＰ型半導体基板の電位とＰＭＯＳトランジ
スタ３３のしきい値電圧との和よりも低くなるとＰＭＯ
Ｓトランジスタ３３がオンし、Ｐ型半導体基板からノー
ドＮ１に電流が流れる。このとき、ＰＭＯＳトランジス
タ３４はオフしている。そしてノードＮ１の電位が発振
回路３１によって上昇させられてＰＭＯＳトランジスタ
３４のしきい値電圧より高くなるとＰＭＯＳトランジス
タ３４がオンし、ノードＮ１から接地電源ＧＮＤに電流
が流れる。このときＰＭＯＳトランジスタ３３はオフし
ている。この動作を繰り返すことにより電子が接地電源
ＧＮＤからＰ型半導体基板に流れ込み、Ｐ型半導体基板
の電位が低下、すなわち基板バイアスが深くなる。一方
駆動信号がＬの場合は、発振回路３１が停止して、ノー
ドＮ１の電位がＰ型半導体基板の電位と接地電位ＧＮＤ
の中間の電位となり、この結果、ＰＭＯＳトランジスタ
３３，３４がともにオフし、基板電位発生回路６の出力
は高インピーダンスになる。
【００４２】またＮ型半導体基板に適用される基板電位
発生回路６は図５（ｂ）に示すように発振回路３１と、
コンデンサ３２と、ＮＭＯＳトランジスタ３５，３６と
を備えている。この図５（ｂ）に示す基板電位発生回路
６は駆動信号がＨのとき電子がＮ型半導体基板から駆動
電源ＶDDに流れ込むように動作し、Ｎ型半導体基板の電
位が高く、すなわち基板バイアスが深くなる。駆動信号
がＬの場合はＮＭＯＳトランジスタ３５，３６がオフ
し、出力は高インピーダンスとなる。
発生回路６は図５（ｂ）に示すように発振回路３１と、
コンデンサ３２と、ＮＭＯＳトランジスタ３５，３６と
を備えている。この図５（ｂ）に示す基板電位発生回路
６は駆動信号がＨのとき電子がＮ型半導体基板から駆動
電源ＶDDに流れ込むように動作し、Ｎ型半導体基板の電
位が高く、すなわち基板バイアスが深くなる。駆動信号
がＬの場合はＮＭＯＳトランジスタ３５，３６がオフ
し、出力は高インピーダンスとなる。
【００４３】なお、より深く基板バイアスをかけるに
は、図２３に示すように、Ｐ型半導体基板の場合はＰＭ
ＯＳトランジスタを多段（図２３（ａ）では４段）に接
続し、Ｎ型半導体基板の場合はＮＭＯＳトランジスタを
多段（図２３（ｂ）では４段）に接続した基板電位発生
回路を用いれば良い。このとき隣接する、発振回路の出
力φ1 ，φ2 は１８０度位相が異なるようにし、これに
より１ケおきに交互にＭＯＳトランジスタを駆動する。
は、図２３に示すように、Ｐ型半導体基板の場合はＰＭ
ＯＳトランジスタを多段（図２３（ａ）では４段）に接
続し、Ｎ型半導体基板の場合はＮＭＯＳトランジスタを
多段（図２３（ｂ）では４段）に接続した基板電位発生
回路を用いれば良い。このとき隣接する、発振回路の出
力φ1 ，φ2 は１８０度位相が異なるようにし、これに
より１ケおきに交互にＭＯＳトランジスタを駆動する。
【００４４】一方、基板電荷注入回路８は制御回路４の
出力信号、すなわち駆動信号に基づいて動作し、駆動信
号がＨの場合に基板バイアスが浅くなるように動作し、
駆動信号がＬの場合には注入回路８の出力は高インピー
ダンスとなる。この基板電荷注入回路８をＰ型半導体基
板、Ｎ型半導体基板に適用した場合の具体的な構成を各
々図６（ａ）、図６（ｂ）に示す。
出力信号、すなわち駆動信号に基づいて動作し、駆動信
号がＨの場合に基板バイアスが浅くなるように動作し、
駆動信号がＬの場合には注入回路８の出力は高インピー
ダンスとなる。この基板電荷注入回路８をＰ型半導体基
板、Ｎ型半導体基板に適用した場合の具体的な構成を各
々図６（ａ）、図６（ｂ）に示す。
【００４５】Ｐ型半導体基板に適用される基板電荷注入
回路８は、図６（ａ）に示すように直列に接続されたＰ
ＭＯＳトランジスタ２５と、ＮＭＯＳトランジスタ２６
とを有している。ＰＭＯＳトランジスタ２５のゲートは
接地され、基板（ウェル）は駆動電源ＶDDに接続されて
いる。またＮＭＯＳトランジスタ２６のゲートは接地さ
れ、基板（ウェル）はソースに接続されている。駆動信
号がＨの場合はＰＭＯＳトランジスタ２５がオンし、電
流がノードＮ３（ＰＭＯＳトランジスタ２５のソース）
からＮＭＯＳトランジスタ２６のソースすなわちノード
Ｎ４に接続されたＰ型基板に流れ、Ｐ型基板の電位が上
昇、すなわち基板バイアスが浅くなる。なお、駆動信号
がＬの場合はＰＭＯＳトランジスタ２５がオフし、ノー
ドＮ４は高インピーダンス状態となる。
回路８は、図６（ａ）に示すように直列に接続されたＰ
ＭＯＳトランジスタ２５と、ＮＭＯＳトランジスタ２６
とを有している。ＰＭＯＳトランジスタ２５のゲートは
接地され、基板（ウェル）は駆動電源ＶDDに接続されて
いる。またＮＭＯＳトランジスタ２６のゲートは接地さ
れ、基板（ウェル）はソースに接続されている。駆動信
号がＨの場合はＰＭＯＳトランジスタ２５がオンし、電
流がノードＮ３（ＰＭＯＳトランジスタ２５のソース）
からＮＭＯＳトランジスタ２６のソースすなわちノード
Ｎ４に接続されたＰ型基板に流れ、Ｐ型基板の電位が上
昇、すなわち基板バイアスが浅くなる。なお、駆動信号
がＬの場合はＰＭＯＳトランジスタ２５がオフし、ノー
ドＮ４は高インピーダンス状態となる。
【００４６】またＮ型半導体基板に適用される基板電荷
注入回路８は図６（ｂ）に示すように直列に接続された
ＰＭＯＳトランジスタ２７と、ＮＭＯＳトランジスタ２
８とを有している。ＰＭＯＳトランジスタ２７のゲート
は駆動電源ＶDDに接続され、ソース（ノードＮ６）は基
板に接続され、ドレインはＮＭＯＳトランジスタ２８の
ドレインに接続されている。ＮＭＯＳトランジスタ２８
のゲートは駆動電源ＶDDに接続され、ソースは反転ゲー
ト２９を介して駆動信号を受け、基板（ウェル）は接地
されている。このとき駆動信号がＬの場合はＮＭＯＳト
ランジスタ２８がオンし、電流がＰＭＯＳトランジスタ
２７のソースに接続されたＮ型基板からノードＮ５（Ｎ
ＭＯＳトランジスタ２８のソース）に流れ、Ｎ型基板の
電位が降下、すなわち基板バイアスは浅くなる。駆動信
号がＨの場合はＮＭＯＳトランジスタ２８がオフし、ノ
ードＮ５は高インピーダンス状態となる。
注入回路８は図６（ｂ）に示すように直列に接続された
ＰＭＯＳトランジスタ２７と、ＮＭＯＳトランジスタ２
８とを有している。ＰＭＯＳトランジスタ２７のゲート
は駆動電源ＶDDに接続され、ソース（ノードＮ６）は基
板に接続され、ドレインはＮＭＯＳトランジスタ２８の
ドレインに接続されている。ＮＭＯＳトランジスタ２８
のゲートは駆動電源ＶDDに接続され、ソースは反転ゲー
ト２９を介して駆動信号を受け、基板（ウェル）は接地
されている。このとき駆動信号がＬの場合はＮＭＯＳト
ランジスタ２８がオンし、電流がＰＭＯＳトランジスタ
２７のソースに接続されたＮ型基板からノードＮ５（Ｎ
ＭＯＳトランジスタ２８のソース）に流れ、Ｎ型基板の
電位が降下、すなわち基板バイアスは浅くなる。駆動信
号がＨの場合はＮＭＯＳトランジスタ２８がオフし、ノ
ードＮ５は高インピーダンス状態となる。
【００４７】以上述べたことにより、設定値Ｓ1 と設定
値Ｓ2 を接近した値とすることにより、本実施の形態の
半導体集積回路装置によれば、基板電位を動作時には設
定値Ｓ1 に設定し、待機時には設定値Ｓ3 に設定するこ
とが可能となる。例えば考慮している基板がＰ型基板
で、Ｓ1 ＝−０．５Ｖ、Ｓ2 ＝−０．７Ｖ、Ｓ3 ＝−
３．３Ｖとすると動作時には基板電位は−０．５Ｖに設
定され、待機モードに変わると、基板電位発生回路が作
動して基板バイアスが深くなり、最終的に−３．３Ｖに
設定される。この後、動作モードに変わると、基板電荷
注入回路８が作動して基板バイアスが浅くなり、最終的
に−０．５Ｖに設定される。
値Ｓ2 を接近した値とすることにより、本実施の形態の
半導体集積回路装置によれば、基板電位を動作時には設
定値Ｓ1 に設定し、待機時には設定値Ｓ3 に設定するこ
とが可能となる。例えば考慮している基板がＰ型基板
で、Ｓ1 ＝−０．５Ｖ、Ｓ2 ＝−０．７Ｖ、Ｓ3 ＝−
３．３Ｖとすると動作時には基板電位は−０．５Ｖに設
定され、待機モードに変わると、基板電位発生回路が作
動して基板バイアスが深くなり、最終的に−３．３Ｖに
設定される。この後、動作モードに変わると、基板電荷
注入回路８が作動して基板バイアスが浅くなり、最終的
に−０．５Ｖに設定される。
【００４８】これにより動作時には低くてばらつきの小
さなしきい値に制御可能であるとともに待機時には高い
しきい値に切り替えることができる。また外部電源を追
加する必要もない。
さなしきい値に制御可能であるとともに待機時には高い
しきい値に切り替えることができる。また外部電源を追
加する必要もない。
【００４９】なお、上記実施の形態の半導体集積回路装
置においては、制御回路４として図３に示す構成のもの
を用いたが、図７に示す構成のものを用いてもよい。な
お、この図７に示す制御回路は、図３に示す制御回路に
おいて、２入力ＮＯＲゲート１２を３入力ＮＯＲゲート
１２Ａに置換えたものであり、この３入力ＮＯＲゲート
１２Ａには基板電位検出回路２の第１及び第２の出力
（入力１及び入力２に各々対応）と、制御信号が入力さ
れる。
置においては、制御回路４として図３に示す構成のもの
を用いたが、図７に示す構成のものを用いてもよい。な
お、この図７に示す制御回路は、図３に示す制御回路に
おいて、２入力ＮＯＲゲート１２を３入力ＮＯＲゲート
１２Ａに置換えたものであり、この３入力ＮＯＲゲート
１２Ａには基板電位検出回路２の第１及び第２の出力
（入力１及び入力２に各々対応）と、制御信号が入力さ
れる。
【００５０】なお、上記実施の形態の半導体集積回路装
置においては、基板電位検出回路は図２に示すように直
列に接続されたｎ個の抵抗からなっていたが、図２４に
示すように、各々がサブスレッショルド領域で動作し、
直列に接続されたｎ個のＭＯＳトランジスタ７２1 ，…
７２n から構成しても良い。なお、図２４においては、
１個の出力信号Ｖｏｕｔしか示していない。
置においては、基板電位検出回路は図２に示すように直
列に接続されたｎ個の抵抗からなっていたが、図２４に
示すように、各々がサブスレッショルド領域で動作し、
直列に接続されたｎ個のＭＯＳトランジスタ７２1 ，…
７２n から構成しても良い。なお、図２４においては、
１個の出力信号Ｖｏｕｔしか示していない。
【００５１】また、図２５に示すように、図２４に示す
直列に接続したｎ個のＭＯＳトランジスタ列と、反転ゲ
ート７５と、交差接続された２個のＮＡＮＤゲート７６
1 ，７６2 からなるＲＳフリップフロップ回路７６とを
組合せて基板電位検出回路を構成しても良い。なお、接
続ノードＡ，Ｂはトランジスタ列の異なる接続ノードを
示している。
直列に接続したｎ個のＭＯＳトランジスタ列と、反転ゲ
ート７５と、交差接続された２個のＮＡＮＤゲート７６
1 ，７６2 からなるＲＳフリップフロップ回路７６とを
組合せて基板電位検出回路を構成しても良い。なお、接
続ノードＡ，Ｂはトランジスタ列の異なる接続ノードを
示している。
【００５２】また、図２６に示すように、図２４に示す
基板電位検出回路において、反転ゲート７７と、交差接
続した２個のＮＯＲゲート７８1 ，７８2 からなるＲＳ
フリップフロップ回路７８とを新たに設けた基板電位検
出回路を用いても良い。
基板電位検出回路において、反転ゲート７７と、交差接
続した２個のＮＯＲゲート７８1 ，７８2 からなるＲＳ
フリップフロップ回路７８とを新たに設けた基板電位検
出回路を用いても良い。
【００５３】また、図２７に示すように、各々がサブス
レッショルド領域で動作し、直列に接続されたｎ個のＭ
ＯＳトランジスタ７２1 ，…７２n からなる第１のトラ
ンジスタ列と、この第１のトランジスタ列の異なる２つ
の接続ノードＡ，Ｂに両端が接続され、各々がサブスレ
ッショルド領域で動作し、直列に接続されたｍ個のＭＯ
Ｓトランジスタ８２1 ，…８２m からなる第２のトラン
ジスタ列と、反転ゲート８５と、交差接続された２個の
ＮＡＮＤゲート８６1 ，８６2 からなるＲＳフリップフ
ロップ回路８６とから基板電位検出回路を構成しても良
い。なお図２７において、反転ゲート８５と、ＲＳフリ
ップ回路８６を除いて基板電位検出回路を構成しても良
い。
レッショルド領域で動作し、直列に接続されたｎ個のＭ
ＯＳトランジスタ７２1 ，…７２n からなる第１のトラ
ンジスタ列と、この第１のトランジスタ列の異なる２つ
の接続ノードＡ，Ｂに両端が接続され、各々がサブスレ
ッショルド領域で動作し、直列に接続されたｍ個のＭＯ
Ｓトランジスタ８２1 ，…８２m からなる第２のトラン
ジスタ列と、反転ゲート８５と、交差接続された２個の
ＮＡＮＤゲート８６1 ，８６2 からなるＲＳフリップフ
ロップ回路８６とから基板電位検出回路を構成しても良
い。なお図２７において、反転ゲート８５と、ＲＳフリ
ップ回路８６を除いて基板電位検出回路を構成しても良
い。
【００５４】上記図２４乃至図２７においては１個の出
力信号しか示していない。また、図２４乃至図２７に示
した基板電位検出回路は、本出願人によって出願された
特願平８−１１５２９号に開示されている。
力信号しか示していない。また、図２４乃至図２７に示
した基板電位検出回路は、本出願人によって出願された
特願平８−１１５２９号に開示されている。
【００５５】なお、図２４乃至図２７に示す基板電位検
出回路においては、ＭＯＳトランジスタはＰチャネルＭ
ＯＳトランジスタを用いたが、ＮチャネルＭＯＳトラン
ジスタを用いて構成しても良い。
出回路においては、ＭＯＳトランジスタはＰチャネルＭ
ＯＳトランジスタを用いたが、ＮチャネルＭＯＳトラン
ジスタを用いて構成しても良い。
【００５６】次に本発明による半導体集積回路装置の第
２の実施の形態の構成を図８に示す。この実施の形態の
半導体集積回路装置は、図１に示す第１の実施の形態の
半導体集積回路装置において、基板電位検出回路２をリ
ーク電流検出回路３に置換えたものである。このリーク
電流検出回路３は、同じ基板上に形成したＭＯＳＦＥＴ
のリーク電流を検出し、この検出値が異なる３個の設定
値Ｓ1 ，Ｓ2 ，Ｓ3 によって分けられた領域のうちのど
の領域に属するかに応じて決まる３個の出力信号を出力
するものであって、基板バイアスが浅くなるとＭＯＳＦ
ＥＴのリーク電流は大きくなり、基板バイアスが深くな
るとＭＯＳＦＥＴのリーク電流は小さくなるので、第１
の実施の形態と同様の効果を有する。
２の実施の形態の構成を図８に示す。この実施の形態の
半導体集積回路装置は、図１に示す第１の実施の形態の
半導体集積回路装置において、基板電位検出回路２をリ
ーク電流検出回路３に置換えたものである。このリーク
電流検出回路３は、同じ基板上に形成したＭＯＳＦＥＴ
のリーク電流を検出し、この検出値が異なる３個の設定
値Ｓ1 ，Ｓ2 ，Ｓ3 によって分けられた領域のうちのど
の領域に属するかに応じて決まる３個の出力信号を出力
するものであって、基板バイアスが浅くなるとＭＯＳＦ
ＥＴのリーク電流は大きくなり、基板バイアスが深くな
るとＭＯＳＦＥＴのリーク電流は小さくなるので、第１
の実施の形態と同様の効果を有する。
【００５７】なお、リーク電流検出回路の具体的な例は
本出願人によって出願された特願平７−２２５５７６号
に開示されており、その構成を図９に示す。この図９に
示すリーク電流検出回路３は、ＬＳＩを等価的に表わし
たＮチャネルＭＯＳトランジスタＭLSI に対してリーク
電流検出用ＮチャネルＭＯＳトランジスタＭLnが設けら
れている。このＮチャネルＭＯＳトランジスタＭLnに対
してゲート電圧Ｖbnを発生するために、ソース接地され
たＮチャネルＭＯＳトランジスタ（Ｍ1n）と、ドレイン
に電流源Ｍgpが接続され、ソースがＮチャネルＭＯＳト
ランジスタＭ1nのドレインに接続されたＮチャネルＭＯ
Ｓトランジスタ（Ｍ2n）とが設けられ、ＮチャネルＭＯ
ＳトランジスタＭ1nのゲート端子とＮチャネルＭＯＳト
ランジスタＭ2nのゲート端子とＭ2nのドレイン端子とＭ
gpのドレイン端子が接続され、ＮチャネルＭＯＳトラン
ジスタＭ1nのドレイン端子とＮチャネルＭＯＳトランジ
スタＭ2nのソース端子との接続点はＮチャネルＭＯＳト
ランジスタＭLnのゲートに接続されている。
本出願人によって出願された特願平７−２２５５７６号
に開示されており、その構成を図９に示す。この図９に
示すリーク電流検出回路３は、ＬＳＩを等価的に表わし
たＮチャネルＭＯＳトランジスタＭLSI に対してリーク
電流検出用ＮチャネルＭＯＳトランジスタＭLnが設けら
れている。このＮチャネルＭＯＳトランジスタＭLnに対
してゲート電圧Ｖbnを発生するために、ソース接地され
たＮチャネルＭＯＳトランジスタ（Ｍ1n）と、ドレイン
に電流源Ｍgpが接続され、ソースがＮチャネルＭＯＳト
ランジスタＭ1nのドレインに接続されたＮチャネルＭＯ
Ｓトランジスタ（Ｍ2n）とが設けられ、ＮチャネルＭＯ
ＳトランジスタＭ1nのゲート端子とＮチャネルＭＯＳト
ランジスタＭ2nのゲート端子とＭ2nのドレイン端子とＭ
gpのドレイン端子が接続され、ＮチャネルＭＯＳトラン
ジスタＭ1nのドレイン端子とＮチャネルＭＯＳトランジ
スタＭ2nのソース端子との接続点はＮチャネルＭＯＳト
ランジスタＭLnのゲートに接続されている。
【００５８】ここで、ＮチャネルＭＯＳトランジスタＭ
1nとＮチャネルＭＯＳトランジスタＭ2nはサブスレッシ
ョルド領域で動作するように、電流源の電流値ＩbpとＮ
チャネルＭＯＳトランジスタＭ1nおよびＮチャネルＭＯ
ＳトランジスタＭ2nのチャネル幅が選ばれる。そのよう
に設定されたとき、ＮチャネルＭＯＳトランジスタＭ1n
のゲート端子の電位であるＶgnと接地電位ＧＮＤとの電
位差がＮチャネルＭＯＳトランジスタＭ1nおよびＮチャ
ネルＭＯＳトランジスタＭ2nのしきい値電圧に比べてほ
ぼ等しいかあるいは小さくなる。
1nとＮチャネルＭＯＳトランジスタＭ2nはサブスレッシ
ョルド領域で動作するように、電流源の電流値ＩbpとＮ
チャネルＭＯＳトランジスタＭ1nおよびＮチャネルＭＯ
ＳトランジスタＭ2nのチャネル幅が選ばれる。そのよう
に設定されたとき、ＮチャネルＭＯＳトランジスタＭ1n
のゲート端子の電位であるＶgnと接地電位ＧＮＤとの電
位差がＮチャネルＭＯＳトランジスタＭ1nおよびＮチャ
ネルＭＯＳトランジスタＭ2nのしきい値電圧に比べてほ
ぼ等しいかあるいは小さくなる。
【００５９】次に本発明による半導体集積回路装置の第
３の実施の形態の構成を図１０に示す。この実施の形態
の半導体集積回路装置は、図１に示す第１の実施の形態
の半導体集積回路装置において、基板電位検出回路２、
制御回路４及び基板電位発生回路６の代わりに、基板電
位検出回路２Ａ、制御回路４Ａ、及び基板電位発生回路
６Ａを設けたものである。
３の実施の形態の構成を図１０に示す。この実施の形態
の半導体集積回路装置は、図１に示す第１の実施の形態
の半導体集積回路装置において、基板電位検出回路２、
制御回路４及び基板電位発生回路６の代わりに、基板電
位検出回路２Ａ、制御回路４Ａ、及び基板電位発生回路
６Ａを設けたものである。
【００６０】基板電位検出回路２ＡはＭＯＳＦＥＴが形
成されている半導体基板の電位（基板バイアス）を検出
し、この検出値が、異なる４個の設定値Ｓ0 ，Ｓ1 ，Ｓ
2 ，Ｓ3 によって分けられた領域のうちのどの領域に属
するかに応じて決まる４個の第１乃至第４の出力信号を
出力するものである。基板バイアスが設定値Ｓ0 よりも
浅いとき第１乃至第４の出力信号は全てＨレベルで、基
板バイアスが設定値Ｓ0 よりも深くて設定値Ｓ1 よりも
浅い場合は第１の出力信号はＬレベルで第２乃至第４の
出力信号はＨレベルである。また基板バイアスが設定値
Ｓ1 よりも深くて設定値Ｓ2 よりも浅い場合は第１乃至
第２の出力信号はＬレベルで第３乃至第４の出力信号は
Ｈレベルとなる。そして基板バイアスが設定値Ｓ2 より
も深くて設定値Ｓ3 よりも浅い場合は第１乃至第３の出
力信号はＬレベルで第４の出力信号のみＨレベルとな
る。基板バイアスが設定値Ｓ3 よりも深い場合は第１乃
至第４の出力信号は全てＬレベルとなる。
成されている半導体基板の電位（基板バイアス）を検出
し、この検出値が、異なる４個の設定値Ｓ0 ，Ｓ1 ，Ｓ
2 ，Ｓ3 によって分けられた領域のうちのどの領域に属
するかに応じて決まる４個の第１乃至第４の出力信号を
出力するものである。基板バイアスが設定値Ｓ0 よりも
浅いとき第１乃至第４の出力信号は全てＨレベルで、基
板バイアスが設定値Ｓ0 よりも深くて設定値Ｓ1 よりも
浅い場合は第１の出力信号はＬレベルで第２乃至第４の
出力信号はＨレベルである。また基板バイアスが設定値
Ｓ1 よりも深くて設定値Ｓ2 よりも浅い場合は第１乃至
第２の出力信号はＬレベルで第３乃至第４の出力信号は
Ｈレベルとなる。そして基板バイアスが設定値Ｓ2 より
も深くて設定値Ｓ3 よりも浅い場合は第１乃至第３の出
力信号はＬレベルで第４の出力信号のみＨレベルとな
る。基板バイアスが設定値Ｓ3 よりも深い場合は第１乃
至第４の出力信号は全てＬレベルとなる。
【００６１】一方、制御回路４Ａは制御信号と、基板電
位検出回路２Ａからの第１乃至第４の出力信号とに基づ
いて基板電位発生回路６Ａ及び基板電荷注入回路８を駆
動する。この制御回路４Ａは例えば図１１に示すよう
に、ＯＲゲート１４、ＡＮＤゲート１５、ＮＯＲゲート
１６、及びＡＮＤゲート１７を備えている。なお、図１
１において入力１乃至入力４は基板電位検出回路２Ａの
第１乃至第４の出力信号に各々対応している。
位検出回路２Ａからの第１乃至第４の出力信号とに基づ
いて基板電位発生回路６Ａ及び基板電荷注入回路８を駆
動する。この制御回路４Ａは例えば図１１に示すよう
に、ＯＲゲート１４、ＡＮＤゲート１５、ＮＯＲゲート
１６、及びＡＮＤゲート１７を備えている。なお、図１
１において入力１乃至入力４は基板電位検出回路２Ａの
第１乃至第４の出力信号に各々対応している。
【００６２】ＯＲゲート１４は入力１とＡＮＤゲート１
７の出力に基づいて論理和回路演算を行い、演算結果を
駆動信号１として基板電位発生回路６Ａに送出する。Ａ
ＮＤゲート１５は入力１の反転信号と入力２に基づいて
論理積演算を行い、演算結果を駆動信号２として基板電
位発生回路６Ａに送出する。ＮＯＲゲート１６は入力３
と制御信号とに基づいてＮＯＲ演算を行い、その演算結
果に基づいて基板電荷注入回路８を駆動する。ＡＮＤゲ
ート１７は入力４と制御信号に基づいて論理積演算を行
い、この演算結果をＯＲゲート１４に送出する。
７の出力に基づいて論理和回路演算を行い、演算結果を
駆動信号１として基板電位発生回路６Ａに送出する。Ａ
ＮＤゲート１５は入力１の反転信号と入力２に基づいて
論理積演算を行い、演算結果を駆動信号２として基板電
位発生回路６Ａに送出する。ＮＯＲゲート１６は入力３
と制御信号とに基づいてＮＯＲ演算を行い、その演算結
果に基づいて基板電荷注入回路８を駆動する。ＡＮＤゲ
ート１７は入力４と制御信号に基づいて論理積演算を行
い、この演算結果をＯＲゲート１４に送出する。
【００６３】基板電位発生回路６Ａは図１２に示すよう
に発振回路３７と、発振回路３８と、ポンプ回路３９と
を備えている。発振回路３７は駆動信号１がＨになると
作動し、Ｌになると停止する。また発振回路３８は駆動
信号２がＨになると作動し、Ｌになると停止する。な
お、発振回路３７は発振回路３８に比べて高速動作を行
う。
に発振回路３７と、発振回路３８と、ポンプ回路３９と
を備えている。発振回路３７は駆動信号１がＨになると
作動し、Ｌになると停止する。また発振回路３８は駆動
信号２がＨになると作動し、Ｌになると停止する。な
お、発振回路３７は発振回路３８に比べて高速動作を行
う。
【００６４】ポンプ回路３９は考慮している半導体基板
がＰ型半導体基板の場合は図５（ａ）に示す回路から発
振回路３１を除いたものと同一の構成をしており、Ｎ型
半導体基板の場合は図５（ｂ）に示す回路から発振回路
３１を除いたものと同一の構成を有している。
がＰ型半導体基板の場合は図５（ａ）に示す回路から発
振回路３１を除いたものと同一の構成をしており、Ｎ型
半導体基板の場合は図５（ｂ）に示す回路から発振回路
３１を除いたものと同一の構成を有している。
【００６５】したがって駆動信号１がＨになると基板電
位発振回路６Ａは高速に作動して基板バイアスは高速に
深くなり、駆動信号２がＨになると回路６Ａは低速に作
動して基板バイアスは低速に深くなる。そして駆動信号
１及び２が共にＬのときに回路６Ａは停止して出力は高
インピーダンスとなる。
位発振回路６Ａは高速に作動して基板バイアスは高速に
深くなり、駆動信号２がＨになると回路６Ａは低速に作
動して基板バイアスは低速に深くなる。そして駆動信号
１及び２が共にＬのときに回路６Ａは停止して出力は高
インピーダンスとなる。
【００６６】なお、基板電荷注入回路８への入力信号は
図１１に示すＮＯＲゲート１６の出力信号がＨになると
基板電荷注入回路８は作動して基板バイアスは浅くな
り、Ｌになると、基板電荷注入回路８は停止して出力は
高インピーダンスになることは第１の実施の形態の場合
と同一である。
図１１に示すＮＯＲゲート１６の出力信号がＨになると
基板電荷注入回路８は作動して基板バイアスは浅くな
り、Ｌになると、基板電荷注入回路８は停止して出力は
高インピーダンスになることは第１の実施の形態の場合
と同一である。
【００６７】本実施の形態の半導体集積回路装置は、制
御信号と基板バイアスに基づいて次のように動作する。
御信号と基板バイアスに基づいて次のように動作する。
【００６８】１）制御信号が動作モードで、かつ、基板
バイアスが設定値Ｓ0 より浅いときは、基板電位発生回
路６Ａが高速で作動し、基板電荷注入回路８が停止し、 ２）制御信号が動作モードで、かつ、基板バイアスが設
定値Ｓ0 より深く設定値Ｓ1 より浅いときは、基板電位
発生回路６Ａが低速で作動し、基板電荷注入回路８が停
止し、 ３）制御信号が動作モードで、かつ、基板バイアスが設
定値Ｓ1 より深く設定値Ｓ2 より浅いときは、基板電位
発生回路６Ａと基板電荷注入回路８が停止し、 ４）制御信号が動作モードで、かつ、基板バイアスが設
定値Ｓ2 より深いときは、基板電位発生回路６Ａが停止
し、基板電荷注入回路８が作動し、 ５）制御信号が待機モードで、かつ、基板バイアスが設
定値Ｓ3 より浅いときは、基板電位発生回路６Ａが高速
で作動し、基板電荷注入回路８が停止し、 ６）制御信号が待機モードで、かつ、基板バイアスが設
定値Ｓ3 より深いときは、基板電位発生回路６Ａと基板
電荷注入回路８が停止する。
バイアスが設定値Ｓ0 より浅いときは、基板電位発生回
路６Ａが高速で作動し、基板電荷注入回路８が停止し、 ２）制御信号が動作モードで、かつ、基板バイアスが設
定値Ｓ0 より深く設定値Ｓ1 より浅いときは、基板電位
発生回路６Ａが低速で作動し、基板電荷注入回路８が停
止し、 ３）制御信号が動作モードで、かつ、基板バイアスが設
定値Ｓ1 より深く設定値Ｓ2 より浅いときは、基板電位
発生回路６Ａと基板電荷注入回路８が停止し、 ４）制御信号が動作モードで、かつ、基板バイアスが設
定値Ｓ2 より深いときは、基板電位発生回路６Ａが停止
し、基板電荷注入回路８が作動し、 ５）制御信号が待機モードで、かつ、基板バイアスが設
定値Ｓ3 より浅いときは、基板電位発生回路６Ａが高速
で作動し、基板電荷注入回路８が停止し、 ６）制御信号が待機モードで、かつ、基板バイアスが設
定値Ｓ3 より深いときは、基板電位発生回路６Ａと基板
電荷注入回路８が停止する。
【００６９】以上の結果をまとめると図１３に示すよう
になる。
になる。
【００７０】この第３の実施の形態においては、設定値
が１つ増えたことで、動作時の基板バイアスの制御性が
向上する。まず、第１の実施の形態の場合を考える。例
えば、速い速度で基板バイアスを深くし続けると、やが
て設定値Ｓ1 に到達するが基板電位発生回路６が停止す
るまでの間に設定値Ｓ2 に到達して基板電荷注入回路８
が作動する。その結果基板電位は設定値Ｓ1 まで下が
り、やがて基板電荷注入回路８が停止するまでの間に再
び基板電位発生回路６が動作して、同様のことを繰り返
す可能性がある。従って、制御性の良さからは、設定値
Ｓ1 近傍では、基板電位発生回路６は基板バイアスを深
くする速度を落とした方が好ましい。一方、集積回路に
電源を入れた直後は、基板バイアスが非常に浅いので急
速に基板バイアスをかける必要がある。以上の理由によ
り、第３の実施の形態では、第１の実施の形態の設定値
Ｓ1 の前にさらに設定値Ｓ0 を追加して基板電位発生回
路６Ａの駆動力を最初は強く、やがて弱くなるように制
御した。
が１つ増えたことで、動作時の基板バイアスの制御性が
向上する。まず、第１の実施の形態の場合を考える。例
えば、速い速度で基板バイアスを深くし続けると、やが
て設定値Ｓ1 に到達するが基板電位発生回路６が停止す
るまでの間に設定値Ｓ2 に到達して基板電荷注入回路８
が作動する。その結果基板電位は設定値Ｓ1 まで下が
り、やがて基板電荷注入回路８が停止するまでの間に再
び基板電位発生回路６が動作して、同様のことを繰り返
す可能性がある。従って、制御性の良さからは、設定値
Ｓ1 近傍では、基板電位発生回路６は基板バイアスを深
くする速度を落とした方が好ましい。一方、集積回路に
電源を入れた直後は、基板バイアスが非常に浅いので急
速に基板バイアスをかける必要がある。以上の理由によ
り、第３の実施の形態では、第１の実施の形態の設定値
Ｓ1 の前にさらに設定値Ｓ0 を追加して基板電位発生回
路６Ａの駆動力を最初は強く、やがて弱くなるように制
御した。
【００７１】なお、第３の実施の形態の半導体集積回路
装置においては、制御信号が待機モードで、かつ基板バ
イアスが設定値Ｓ3 より浅いときは基板電位発生回路６
Ａを高速で作動させたが、低速で作動させても良い。
装置においては、制御信号が待機モードで、かつ基板バ
イアスが設定値Ｓ3 より浅いときは基板電位発生回路６
Ａを高速で作動させたが、低速で作動させても良い。
【００７２】また、第３の実施の形態の半導体集積回路
装置にかかる制御回路４Ａは図１１に示す構成を有して
いたが、図１４に示すように２入力ＮＯＲゲート１６の
代わりに４入力ＮＯＲゲート１６Ａを用いてもよい。こ
の場合、４入力ＮＯＲゲート１６Ａは、入力１、入力
２、入力３、及び制御信号に基づいてＮＯＲ演算を行
い、演算結果を基板電荷注入回路へ送出する。
装置にかかる制御回路４Ａは図１１に示す構成を有して
いたが、図１４に示すように２入力ＮＯＲゲート１６の
代わりに４入力ＮＯＲゲート１６Ａを用いてもよい。こ
の場合、４入力ＮＯＲゲート１６Ａは、入力１、入力
２、入力３、及び制御信号に基づいてＮＯＲ演算を行
い、演算結果を基板電荷注入回路へ送出する。
【００７３】次に本発明による半導体集積回路装置の第
４の実施の形態の構成を図１５に示す。この実施の形態
の半導体集積回路装置は、図１０に示す第３の実施の形
態の半導体集積回路装置において、基板電位検出回路２
Ａの代わりにリーク電流検出回路３Ａを設けたものであ
る。
４の実施の形態の構成を図１５に示す。この実施の形態
の半導体集積回路装置は、図１０に示す第３の実施の形
態の半導体集積回路装置において、基板電位検出回路２
Ａの代わりにリーク電流検出回路３Ａを設けたものであ
る。
【００７４】このリーク電流検出回路３Ａは同じ基板上
に形成されたＭＯＳＦＥＴのリーク電流を検出し、この
検出値が、異なる４個の設定値Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3
によって分けられた領域のうちのどの領域に属するかに
よって決まる４個の出力信号を出力するものである。
に形成されたＭＯＳＦＥＴのリーク電流を検出し、この
検出値が、異なる４個の設定値Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3
によって分けられた領域のうちのどの領域に属するかに
よって決まる４個の出力信号を出力するものである。
【００７５】この第４の実施の形態の半導体集積回路装
置は図１０に示す第３の実施の形態の半導体集積回路装
置と同等の効果を奏することは云うまでもない。
置は図１０に示す第３の実施の形態の半導体集積回路装
置と同等の効果を奏することは云うまでもない。
【００７６】次に本発明による半導体集積回路装置の第
５の実施の形態の構成を図１６に示す。この実施の形態
の半導体集積回路装置は、図１に示す第１の実施の形態
の半導体集積回路装置において、基板電位検出回路２及
び制御回路４の代わりに基板電位検出回路２Ｂ及び制御
回路４Ｂを設けものである。
５の実施の形態の構成を図１６に示す。この実施の形態
の半導体集積回路装置は、図１に示す第１の実施の形態
の半導体集積回路装置において、基板電位検出回路２及
び制御回路４の代わりに基板電位検出回路２Ｂ及び制御
回路４Ｂを設けものである。
【００７７】基板電位検出回路２Ｂは、ＭＯＳＦＥＴが
形成されている半導体基板の電位（基板バイアス）を検
出し、この検出値が、異なる２個の設定Ｓ1 ，Ｓ2 によ
って分けられた領域のうちのどの領域に属するかに応じ
て決まる２個の第１乃至第２の出力信号を出力するもの
である。基板バイアスが設定値Ｓ1 よりも浅いときは第
１及び第２の出力信号全てＨで、基板バイアスが設定Ｓ
1 よりも深くて設定値Ｓ2 よりも浅いときは第１の出力
信号はＬで第２の出力信号はＨである。また基板バイア
スが設定値Ｓ2 よりも深い場合は第１及び第２の出力信
号す全てＬである。
形成されている半導体基板の電位（基板バイアス）を検
出し、この検出値が、異なる２個の設定Ｓ1 ，Ｓ2 によ
って分けられた領域のうちのどの領域に属するかに応じ
て決まる２個の第１乃至第２の出力信号を出力するもの
である。基板バイアスが設定値Ｓ1 よりも浅いときは第
１及び第２の出力信号全てＨで、基板バイアスが設定Ｓ
1 よりも深くて設定値Ｓ2 よりも浅いときは第１の出力
信号はＬで第２の出力信号はＨである。また基板バイア
スが設定値Ｓ2 よりも深い場合は第１及び第２の出力信
号す全てＬである。
【００７８】一方制御回路４Ｂは制御信号と、基板電位
検出回路２Ｂからの第１乃至第２の出力信号とに基づい
て基板電位発生回路６及び基板電荷注入回路８を駆動す
る。この制御回路４Ｂは例えば図１７に示すようにＯＲ
ゲート１８、ＮＯＲゲート１９、及びＡＮＤゲート２０
を有している。なお、図１７において、入力１乃至入力
２は基板電位検出回路２Ｂの第１乃至第２の出力信号に
各々対応している。
検出回路２Ｂからの第１乃至第２の出力信号とに基づい
て基板電位発生回路６及び基板電荷注入回路８を駆動す
る。この制御回路４Ｂは例えば図１７に示すようにＯＲ
ゲート１８、ＮＯＲゲート１９、及びＡＮＤゲート２０
を有している。なお、図１７において、入力１乃至入力
２は基板電位検出回路２Ｂの第１乃至第２の出力信号に
各々対応している。
【００７９】ＯＲゲート１８は入力１とＡＮＤゲート２
０の出力に基づいてＯＲ演算を行い、演算結果を基板電
位発生回路６に送出する。ＮＯＲゲート１９は入力１と
制御信号に基づいてＮＯＲ演算を行い、演算結果を基板
電荷注入回路８へ送出する。ＡＮＤゲート２０は入力２
と制御信号とに基づいてＡＮＤ演算を行い、演算結果を
ＯＲゲート１８に送出する。
０の出力に基づいてＯＲ演算を行い、演算結果を基板電
位発生回路６に送出する。ＮＯＲゲート１９は入力１と
制御信号に基づいてＮＯＲ演算を行い、演算結果を基板
電荷注入回路８へ送出する。ＡＮＤゲート２０は入力２
と制御信号とに基づいてＡＮＤ演算を行い、演算結果を
ＯＲゲート１８に送出する。
【００８０】この実施の形態の半導体集積回路装置は制
御信号と基板バイアスに基づいて次のように動作する。
御信号と基板バイアスに基づいて次のように動作する。
【００８１】１）制御信号が動作モード（＝Ｌ）で、か
つ基板バイアスが設定値Ｓ1 より浅いときは、基板電位
発生回路６が作動し、基板電荷注入回路８が停止する。
これにより基板バイアスは深くなる。
つ基板バイアスが設定値Ｓ1 より浅いときは、基板電位
発生回路６が作動し、基板電荷注入回路８が停止する。
これにより基板バイアスは深くなる。
【００８２】２）制御信号が動作モードで、かつ基板バ
イアスが設定値Ｓ1 よりも深くなると基板電位発生回路
６が停止し、基板電荷注入回路８が作動する。これによ
り基板バイアスは浅くなる。
イアスが設定値Ｓ1 よりも深くなると基板電位発生回路
６が停止し、基板電荷注入回路８が作動する。これによ
り基板バイアスは浅くなる。
【００８３】３）制御信号が待機モード（＝Ｈ）で、か
つ基板バイアスが設定値Ｓ2 よりも浅い場合は基板電位
検出回路６が作動し、基板電荷注入回路８が停止する。
これにより基板バイアスは深くなる。
つ基板バイアスが設定値Ｓ2 よりも浅い場合は基板電位
検出回路６が作動し、基板電荷注入回路８が停止する。
これにより基板バイアスは深くなる。
【００８４】４）制御信号が待機モードで、かつ基板バ
イアスが設定値Ｓ2 よりも深い場合は基板電位発生回路
６及び基板電荷注入回路８が停止する。
イアスが設定値Ｓ2 よりも深い場合は基板電位発生回路
６及び基板電荷注入回路８が停止する。
【００８５】以上の結果をまとめると図１８に示すよう
になる。
になる。
【００８６】したがって、動作時には、基板バイアスが
設定値Ｓ1 となるように制御され、待機時には基板バイ
アスが設定値Ｓ3 となるように制御される。これにより
動作時は低くてばらつきの小さなしきい値に制御可能で
あり、待機時には高いしきい値に切り換えることができ
る。
設定値Ｓ1 となるように制御され、待機時には基板バイ
アスが設定値Ｓ3 となるように制御される。これにより
動作時は低くてばらつきの小さなしきい値に制御可能で
あり、待機時には高いしきい値に切り換えることができ
る。
【００８７】次に本発明による半導体集積回路装置の第
６の実施の形態の構成を図１９に示す。この実施の形態
の半導体集積回路装置は図１に示す第１の実施の形態の
半導体集積回路装置において基板電位検出回路２及び制
御回路４の代わりに基板電位検出回路２Ａ及び制御回路
４Ｃを設けたものである。
６の実施の形態の構成を図１９に示す。この実施の形態
の半導体集積回路装置は図１に示す第１の実施の形態の
半導体集積回路装置において基板電位検出回路２及び制
御回路４の代わりに基板電位検出回路２Ａ及び制御回路
４Ｃを設けたものである。
【００８８】この基板電位検出回路２Ａは図１０に示す
第３の実施の形態の半導体集積回路装置に係る基板電位
検出回路２Ａと同一のものであり、第１の実施の形態の
それに比べて設定値が１つ増えている。
第３の実施の形態の半導体集積回路装置に係る基板電位
検出回路２Ａと同一のものであり、第１の実施の形態の
それに比べて設定値が１つ増えている。
【００８９】一方、制御回路４Ｃは、基板電位検出回路
２Ａから第１乃至第４の出力信号に基づいて基板電位発
生回路６及び基板電荷注入回路８を駆動するものであ
る。そしてこの制御回路４Ｃは図３に示す制御回路にお
いて、図２０に示すようにシュミットトリガ回路５０を
設けた構成を有している。このシュミットトリガ回路５
０は、基板電位検出回路２Ａの第３の出力信号、第４の
出力信号に各々対応する入力３、入力４に基づいて動作
し、その動作信号をＡＮＤゲート１３の１つの入力端子
に送出する。
２Ａから第１乃至第４の出力信号に基づいて基板電位発
生回路６及び基板電荷注入回路８を駆動するものであ
る。そしてこの制御回路４Ｃは図３に示す制御回路にお
いて、図２０に示すようにシュミットトリガ回路５０を
設けた構成を有している。このシュミットトリガ回路５
０は、基板電位検出回路２Ａの第３の出力信号、第４の
出力信号に各々対応する入力３、入力４に基づいて動作
し、その動作信号をＡＮＤゲート１３の１つの入力端子
に送出する。
【００９０】このように基板電位検出の設定値Ｓ4 を設
定値Ｓ3 の付近に新たに設け、更に制御回路内にシュミ
ットトリガ回路を設けることにより、基板バイアスが設
定値Ｓ3 やＳ4 の付近にある場合にノイズの影響を可及
的に避けることができる。なお、新たに設ける設定値は
設定値Ｓ3 の代わりに設定値Ｓ2 または設定値Ｓ1 の付
近に設けても良い。このとき例えば設定値Ｓ2 の付近に
設けた場合はシュミットトリガ回路は上記新たに設けた
設定値の前後の領域で異なる値を有する基板電位検出回
路の出力信号（上記実施の形態では入力４に相当）と、
設定値Ｓ2 の前後の領域で異なる値を有する上記基板電
位検出回路の出力とに基づいて動作し、このシュミット
トリガ回路の出力は上記入力２が送出されるべきゲート
の入力端子に送出される。
定値Ｓ3 の付近に新たに設け、更に制御回路内にシュミ
ットトリガ回路を設けることにより、基板バイアスが設
定値Ｓ3 やＳ4 の付近にある場合にノイズの影響を可及
的に避けることができる。なお、新たに設ける設定値は
設定値Ｓ3 の代わりに設定値Ｓ2 または設定値Ｓ1 の付
近に設けても良い。このとき例えば設定値Ｓ2 の付近に
設けた場合はシュミットトリガ回路は上記新たに設けた
設定値の前後の領域で異なる値を有する基板電位検出回
路の出力信号（上記実施の形態では入力４に相当）と、
設定値Ｓ2 の前後の領域で異なる値を有する上記基板電
位検出回路の出力とに基づいて動作し、このシュミット
トリガ回路の出力は上記入力２が送出されるべきゲート
の入力端子に送出される。
【００９１】なお、シュミットトリガ回路５０は、図２
１に示すように反転ゲート６１と、２個の２入力ＮＡＮ
Ｄゲート６２1 ，６２2 を交差接続したＲＳフリップフ
ロップ回路６２とから構成することができる。
１に示すように反転ゲート６１と、２個の２入力ＮＡＮ
Ｄゲート６２1 ，６２2 を交差接続したＲＳフリップフ
ロップ回路６２とから構成することができる。
【００９２】また、上記シュミットトリガ回路５０は図
２２に示すように反転ゲート６５と、２個の２入力ＮＯ
Ｒゲート６２1 ，６２2 を交差接続したＲＳフリップフ
ロップ回路６６とから構成するようにしても良い。
２２に示すように反転ゲート６５と、２個の２入力ＮＯ
Ｒゲート６２1 ，６２2 を交差接続したＲＳフリップフ
ロップ回路６６とから構成するようにしても良い。
【００９３】なお、第２乃至第５の実施の形態の半導体
集積回路装置において、基板電位検出の設定値を１つ増
加させるとともに、制御回路内にシュミットトリガ回路
を設けることにより、第６の実施の形態の場合と同様に
ノイズの影響を可及的に避けることができる。
集積回路装置において、基板電位検出の設定値を１つ増
加させるとともに、制御回路内にシュミットトリガ回路
を設けることにより、第６の実施の形態の場合と同様に
ノイズの影響を可及的に避けることができる。
【００９４】
【発明の効果】以上述べたように本発明によれば、動作
時は低くてばらつきの小さなしきい値に制御可能である
とともに待機時には高いしきい値に切り替えることが外
部電源の追加をせずにできる。
時は低くてばらつきの小さなしきい値に制御可能である
とともに待機時には高いしきい値に切り替えることが外
部電源の追加をせずにできる。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図。
ク図。
【図２】本発明にかかる基板電位検出回路の一具体例を
示す回路図。
示す回路図。
【図３】第１の実施の形態の半導体集積回路装置にかか
る制御回路の一具体例を示す回路図。
る制御回路の一具体例を示す回路図。
【図４】第１の実施の形態の動作を説明する説明図。
【図５】本発明にかかる基板電位発生回路の具体例を示
す回路図。
す回路図。
【図６】本発明にかかる基板電荷注入回路の一具体例を
示す回路図。
示す回路図。
【図７】第１の実施の形態に用いられる制御回路の他の
具体例を示す回路図。
具体例を示す回路図。
【図８】本発明の第２の実施の形態の構成を示すブロッ
ク図。
ク図。
【図９】第２の実施の形態にかかるリーク電流検出回路
の一具体例を示す回路図。
の一具体例を示す回路図。
【図１０】本発明の第３の実施の形態の構成を示すブロ
ック図。
ック図。
【図１１】第３の実施の形態にかかる制御回路の一具体
例を示す回路図。
例を示す回路図。
【図１２】第３の実施の形態にかかる基板電位発生回路
の構成を示すブロック図。
の構成を示すブロック図。
【図１３】第３の実施の形態の動作を説明する説明図。
【図１４】第３の実施の形態にかかる制御回路の他の例
を示す回路図。
を示す回路図。
【図１５】本発明の第４の実施の形態の構成を示すブロ
ック図。
ック図。
【図１６】本発明の第５の実施の形態の構成を示すブロ
ック図。
ック図。
【図１７】第５の実施の形態にかかる制御回路の一具体
例を示す回路図。
例を示す回路図。
【図１８】第５の実施の形態の動作を説明する説明図。
【図１９】本発明の第６の実施の形態の構成を示すブロ
ック図。
ック図。
【図２０】第６の実施の形態にかかる制御回路の具体例
を示す回路図。
を示す回路図。
【図２１】シュミットトリガ回路の一具体例を示す回路
図。
図。
【図２２】シュミットトリガ回路の他の例を示す回路
図。
図。
【図２３】基板電位発生回路の他の具体例を示す回路
図。
図。
【図２４】基板電位検出回路の他の具体例を示す回路
図。
図。
【図２５】基板電位検出回路の他の具体例を示す回路
図。
図。
【図２６】基板電位検出回路の他の具体例を示す回路
図。
図。
【図２７】基板電位検出回路の他の具体例を示す回路
図。
図。
２ 基板電位検出回路 ２Ａ 基板電位検出回路 ２Ｂ 基板電位検出回路 ３ リーク電流検出回路 ３Ａ リーク電流検出回路 ４ 制御回路 ４Ａ 制御回路 ４Ｂ 制御回路 ４Ｃ 制御回路 ６ 基板電位発生回路 ６Ａ 基板電位発生回路 ８ 基板電荷注入回路 １１ ＯＲゲート １２ ＮＯＲゲート（２入力） １２Ａ ＮＯＲゲート（３入力） １３ ＡＮＤゲート １４ ＯＲゲート １５ ＡＮＤゲート １６ ＮＯＲゲート（２入力） １６Ａ ＮＯＲゲート（４入力） １７ ＡＮＤゲート １８ ＯＲゲート １９ ＮＯＲゲート（２入力） ２０ ＡＮＤゲート ２５ ＰＭＯＳＦＥＴ ２６ ＮＭＯＳＦＥＴ ２７ ＰＭＯＳＦＥＴ ２８ ＮＭＯＳＦＥＴ ３１ 発振回路 ３２ キャパシタ ３３ ＰＭＯＳＦＥＴ ３４ ＰＭＯＳＦＥＴ ３５ ＮＭＯＳＦＥＴ ３６ ＮＭＯＳＦＥＴ ３７ 発振回路 ３８ 発振回路 ３９ ポンプ回路 ５０ シュミットトリガ回路 ６１ 反転ゲート ６２ ＲＳフリップフロップ回路 ６２1 ，６２2 ＮＡＮＤゲート ６５ 反転ゲート ６６ ＲＳフリップフロップ回路 ６６1 ，６６2 ＮＯＲゲート ７２i （ｉ＝１，…ｎ） ＰＭＯＳＦＥＴ ７５ 反転ゲート ７６ ＲＳフリップフロップ回路 ７６1 ，７６2 ＮＡＮＤゲート ７７ 反転ゲート ７８ ＲＳフリップフロップ回路 ７８1 ，７８2 ＮＯＲゲート ８２i （ｉ＝１，…ｍ） ＰＭＯＳＦＥＴ ８５ 反転ゲート ８６ ＲＳフリップフロップ回路 ８６1 ，８６2 ＮＡＮＤゲート
Claims (15)
- 【請求項１】半導体基板の基板バイアスに相当する物理
量を検出し、この検出値が、ｎ（≧２）個の第１乃至第
ｎの設定値によって分けられた領域のうちのどの領域に
属するかによって決定されるｎ個の第１乃至第ｎの出力
信号を出力する検出回路と、 動作モードか待機モードかを示す制御信号と前記検出回
路からの第１乃至第ｎの出力信号とに基づいて駆動信号
を出力する制御回路と、 前記制御回路からの駆動信号に基づいて作動し、前記半
導体基板から電荷を汲み出すことにより前記基板バイア
スを深くする基板電位発生回路と、 前記制御回路からの駆動信号に基づいて作動し、前記半
導体基板へ電荷を注入することにより前記基板バイアス
を浅くする基板電荷注入回路と、を備えていることを特
徴とする半導体集積回路装置。 - 【請求項２】前記設定値の個数ｎは３以上であり、 前記制御回路はシュミットトリガ回路を有し、前記シュ
ミットトリガ回路は、前記検出回路によって検出された
検出値が、前記ｎ個の設定値のうち隣接する２つの設定
値の一方の設定値の前後の領域で異なる値を有する前記
検出回路の１つの出力信号と、前記検出値が他方の設定
値の前後の領域で異なる値を有する前記検出回路の他の
１つの出力信号とに基づいて動作し、このシュミットト
リガ回路の出力と、前記第１乃至第ｎの出力信号から前
記２個の出力信号を除いたｎ−２個の出力信号とに基づ
いて前記制御回路は駆動信号を作成することを特徴とす
る請求項１記載の半導体集積回路装置。 - 【請求項３】前記設定値の個数ｎは３であり、 前記検出回路は前記半導体基板の電位を検出する基板電
位検出回路であり、 前記制御回路は、 １）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を作動させるとともに前記基板電
荷注入回路を停止させ、 ２）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして深く前記第２
の設定値より基板バイアスとして浅いときは、前記基板
電位発生回路と前記基板電荷注入回路を停止させ、 ３）前記制御信号が動作モードで、かつ前記基板電位が
前記第２の設定値より基板バイアスとして深いときは、
前記基板電位発生回路を停止させるとともに、前記基板
電荷注入回路を作動させ、 ４）前記制御信号が待機モードで、かつ前記基板電位が
前記第３の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を作動させるとともに、前記基板
電荷注入回路を停止させ、 ５）前記制御信号が待機モードで、かつ前記基板電位が
前記第３の設定値より基板バイアスとして深いときは、
前記基板電位発生回路と前記基板電荷注入回路を停止さ
せることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項４】前記設定値の個数ｎは３であり、 前記検出回路は前記半導体基板上に形成されたＭＯＳＦ
ＥＴのリーク電流を検出するリーク電流検出回路であ
り、 前記制御回路は、 １）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より大きいときは、前記基板電位発
生回路を作動させるとともに前記基板電荷注入回路を停
止させ、 ２）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より小さく前記第２の設定値より大
きいときは、前記基板電位発生回路と前記基板電荷注入
回路を停止させ、 ３）前記制御信号が動作モードで、かつ前記リーク電流
が前記第２の設定値より小さいときは、前記基板電位発
生回路を停止させるとともに、前記基板電荷注入回路を
作動させ、 ４）前記制御信号が待機モードで、かつ前記リーク電流
が前記第３の設定値より大きいときは、前記基板電位発
生回路を作動させるとともに、前記基板電荷注入回路を
停止させ、 ５）前記制御信号が待機モードで、かつ前記リーク電流
が前記第３の設定値より小さいときは、前記基板電位発
生回路と前記基板電荷注入回路を停止させることを特徴
とする請求項１記載の半導体集積回路装置。 - 【請求項５】前記設定値の個数ｎは４であり、 前記検出回路は前記半導体基板の電位を検出する検出回
路であり、 前記制御回路は、 １）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を高速で作動させるとともに前記
基板電荷注入回路を停止させ、 ２）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして深く前記第２
の設定値より基板バイアスとして浅いときは、前記基板
電位発生回路を低速で作動させるとともに前記基板電荷
注入回路を停止させ、 ３）前記制御信号が動作モードで、かつ前記基板電位が
前記第２の設定値より基板バイアスとして深く、前記第
３の設定値より基板バイアスとして浅いときは、前記基
板電位発生回路と前記基板電荷注入回路を停止させ、 ４）前記制御信号が動作モードで、かつ前記基板電位が
前記第３の設定値より基板バイアスとして深いときは、
前記基板電位発生回路を停止させるとともに、前記基板
電荷注入回路を作動させ、 ５）前記制御信号が待機モードで、かつ前記基板電位が
前記第４の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を作動させるとともに前記基板電
荷注入回路を停止させ、 ６）前記制御信号が待機モードで、かつ前記基板電位が
前記第４の設定値より基板バイアスとして深いときは、
前記基板電位発生回路と前記基板電荷注入回路を停止さ
せることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項６】前記設定値の個数ｎは４であり、 前記検出回路は前記半導体基板上に形成されたＭＯＳＦ
ＥＴのリーク電流を検出するリーク電流検出回路であ
り、 前記制御回路は、 １）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より大きいときは、前記基板電位発
生回路を高速で作動させるとともに前記基板電荷注入回
路を停止させ、 ２）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より小さく前記第２の設定値より大
きいときは、前記基板電位発生回路を低速で作動させる
とともに前記基板電荷注入回路を停止させ、 ３）前記制御信号が動作モードで、かつ前記リークが前
記第２の設定値より小さく、前記第３の設定値より大き
いときは、前記基板電位発生回路と前記基板電荷注入回
路を停止させ、 ４）前記制御信号が動作モードで、かつ前記リーク電流
が前記第３の設定値より小さいときは、前記基板電位発
生回路を停止させるとともに前記基板電荷注入回路を作
動させ、 ５）前記制御信号が待機モードで、かつ前記リーク電流
が前記第４の設定値より大きいときは、前記基板電位発
生回路を作動させるとともに前記基板電荷発生回路を停
止させ、 ６）前記制御信号が待機モードで、かつ前記リーク電流
が前記第４の設定値より小さいときは、前記基板電位発
生回路と前記基板電荷注入回路を停止させることを特徴
とする請求項１記載の半導体集積回路装置。 - 【請求項７】前記設定値の個数ｎは２であり、 前記検出回路は前記半導体基板の電位を検出する基板電
位検出回路であり、 前記制御回路は、 １）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして浅いときは、
前記基板電位発生回路を作動させるとともに前記基板電
荷注入回路を停止させ、 ２）前記制御信号が動作モードで、かつ前記基板電位が
前記第１の設定値より基板バイアスとして深いときは前
記基板電位発生回路を停止させるとともに前記基板電荷
注入回路を作動させ、 ３）前記制御信号が待機モードで、かつ前記基板電位が
前記第２の設定値よりも基板バイアスとして浅いとき
は、前記基板電位発生回路を作動させるとともに前記基
板電荷注入回路を停止させ、 ４）前記制御信号が待機モードで、かつ前記基板電位が
前記第２の設定値よりも基板バイアスとして深いとき
は、前記基板電位発生回路及び前記基板電荷注入回路を
停止させることを特徴とする請求項１記載の半導体集積
回路装置。 - 【請求項８】前記設定値の個数は２であり、 前記検出回路は前記半導体基板に形成されたＭＯＳＦＥ
Ｔのリーク電流を検出するリーク電流検出回路であり、 前記制御回路は、 １）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値より大きいときは、前記基板電位発
生回路を作動させるとともに前記基板電荷注入回路を停
止させ、 ２）前記制御信号が動作モードで、かつ前記リーク電流
が前記第１の設定値よりも小さいときは、前記基板電位
発生回路を停止させるとともに前記基板電荷注入回路を
動作させ、 ３）前記制御信号が待機モードで、かつ前記リーク電流
が前記第２の設定値よりも大きいときは、前記基板電位
発生回路を作動させるとともに前記基板電荷注入回路を
停止させ、 ４）前記制御信号が待機モードで、かつ前記リーク電流
が前記第２の設定値よりも小さいときは、前記基板電位
発生回路及び前記基板電荷注入回路を停止させることを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項９】前記制御回路は前記基板電位発生回路に対
して第１及び第２の駆動信号を出力し、前記基板電位発
生回路は、前記第１の駆動信号に基づいて高速にパルス
電圧を発生する第１の発振回路と、前記第２の駆動信号
に基づいて低速にパルス電圧を発生する第２の発振回路
と、前記第１及び第２の発振回路からのいずれかのパル
ス電圧に基づいて作動し、前記半導体基板から電荷を汲
み出すポンプ回路とを備えていることを特徴とする請求
項５，６のいずれかに記載の半導体集積回路装置。 - 【請求項１０】前記基板電位検出回路は、 各々基板端子がソース端子に接続されかつゲート端子が
ドレイン端子に接続された同一導電型の複数のＭＯＳト
ランジスタが直列に接続された直列回路を有し、 前記複数のＭＯＳトランジスタの全てのチャネル幅は同
一であって前記複数のＭＯＳトランジスタがサブスレッ
ショルド領域で動作するように選択されていることを特
徴とする請求項３，５，７のいずれかに記載の半導体集
積回路装置。 - 【請求項１１】前記基板電位検出回路は、 各々が、複数の同一導電型のＭＯＳトランジスタが直列
に接続された第１乃至第ｎ（≧２）の直列回路を有し、
前記第ｉ（ｉ＝１，…ｎ）の直列回路を構成する各ＭＯ
Ｓトランジスタは基板端子がソース端子に接続されかつ
ゲート端子がドレイン端子に接続され、 前記第ｉ（ｉ＝２，…ｎ）の直列回路は前記第ｉ−１の
直列回路を構成するトランジスタ列の異なる２つの接続
ノード間に接続され、前記第ｉ（ｉ＝１，…ｎ）の直列
回路を構成する各トランジスタのチャネル幅は同一であ
って前記第ｉの直列回路を構成する全てのトランジスタ
がサブスレッショルド領域で動作するように選択されて
いることを特徴とする請求項３，５，７のいずれかに記
載の半導体集積回路装置。 - 【請求項１２】前記基板電位検出回路は、 ＲＳフリップフロップ回路と、反転ゲートとを更に有
し、前記ＲＳフリップフロップ回路のセット入力端子は
前記直列回路を構成するトランジスタ列の異なる２つの
接続ノードのうちの一方の接続ノードに接続され、前記
ＲＳフリップフロップ回路のリセット入力端子は前記反
転ゲートを介して前記２つの接続ノードのうちの他方の
接続ノードに接続されていることを特徴とする請求項１
０記載の半導体集積回路装置。 - 【請求項１３】前記基板電位検出回路は、 ＲＳフリップフロップ回路と、反転ゲートとを更に有
し、前記ＲＳフリップフロップ回路のセット入力端子は
前記第ｎの直列回路を構成するトランジスタ列の異なる
２つの接続ノードのうちの一方の接続ノードに接続さ
れ、前記ＲＳフリップフロップ回路のリセット入力端子
は前記反転ゲートを介して前記接続ノードのうちの他方
の接続ノードに接続されていることを特徴とする請求項
１１記載の半導体集積回路装置。 - 【請求項１４】前記基板電荷注入回路はＰ型半導体基板
に用いられ、ソースが前記制御回路からの駆動信号を受
け、ゲートが接地電源に接続され、基板が駆動電源に接
続されたＰチャネルＭＯＳＦＥＴと、ドレインが前記Ｐ
チャネルＭＯＳＦＥＴのドレインに接続されゲートが接
地電源に接続され、ソースが前記Ｐ型半導体基板に接続
され、前記Ｐ型半導体基板上に形成されたＮチャネルＭ
ＯＳＦＥＴとを有していることを特徴とする請求項１乃
至１３のいずれかに記載の半導体集積回路装置。 - 【請求項１５】前記基板電荷注入回路は、Ｎ型半導体基
板に用いられ、ソースが前記制御回路からの駆動信号を
受け、ゲートが駆動電源に接続され、基板が接地電源に
接続されたＮチャネルＭＯＳＦＥＴと、ドレインが前記
ＮチャネルＭＯＳＦＥＴのドレインに接続され、ゲート
が前記駆動電源に接続され、ソースが前記Ｎ型半導体基
板に接続され、前記Ｎ型半導体基板上に形成されたＰチ
ャネルＭＯＳＦＥＴとを備えていることを特徴とする請
求項１乃至１３のいずれかに記載の半導体集積回路装
置。
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