KR100285672B1 - 반도체집적회로장치 - Google Patents

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니시무로 타이죠
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Abstract

본 발명은 동작시는 낮고 편차가 작은 임계값으로 제어하고 대기시는 높은 임계값으로 전환할 수 있는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다. 본 발명은 반도체 기판의 기판 바이어스에 상당하는 물리양을 검출하고, 이 검출값이 n(≥2)개의 제1 내지 제n의 설정값에 의해 나누어진 영역중 어느 영역에 속하는지에 의해서 결정되는 n개의 제1 내지 제n의 출력 신호를 출력하는 검출 회로(2)와, 동작모드인지 대기모드인지를 나타내는 제어 신호와 상기 검출 회로로부터의 제1 내지 제n의 출력 신호에 기초하여 구동 신호를 출력하는 제어 회로(4)와, 상기 제어 회로로부터의 구동 신호에 기초하여 동작하고 상기 반도체 기판으로부터 전하를 인출함으로써 상기 기판 바이어스를 깊게하는 기판 전위 발생 회로(6)와, 상기 제어 회로로부터의 구동 신호에 기초하여 동작하고 상기 반도체 기판으로 전하를 주입함으로써 상기 기판 바이어스를 얕게 하는 기판 전하 주입 회로(8)을 구비하는 구성이다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적 회로 장치에 관한 것이며, 더욱 구체적으로 M0SFET의 임계값을 제어하는데 이용된다.
일반적으로 MOSFET를 포함하는 반도체 집적 회로 장치의 소비전력, 특히 CMOS 집적 회로의 소비전력을 감소시키는 유효한 방법중 하나는 전원전압을 내리는 것이다. 그러나, 전원전압을 내리면 CMOS 회로의 속도는 MOS 트랜지스터의 임계값에 크게 의존하게 된다. 예컨대 3.3V전원에서는 임계값이 0.15V 높게 되더라도, 회로의 속도는 5% 느리게 되는 정도이다. 그러나 1V 전원이 되면, 회로의 속도는 2배나 느리게 되어 버린다.
그래서 전원전압뿐만 아니라, 임계값도 내리면, 회로의 속도를 손상하지 않고, 동작시의 전력을 감소시킬 수 있다. 그러나, 임계값을 내리면, MOSFET의 부임계 전류는 증대하고, 대기시의 전력을 증대시킨다. 이것 때문에, 대기시에는 임계값을 높게, 동작시는 임계값을 낮게 하는 것이 바람직하다.
또한 상술과 같이 전원전압만을 내리면, 회로의 속도의 임계값 의존성이 커져서, 임계값의 편차가 회로의 속도의 편차에 크게 반영된다. 그래서 동작시의 임계값의 편차는 작게 하는 것이 바람직하다.
MOSFET의 임계값은 기판 전위에 의해서 변조된다(백게이트효과). 기판 바이어스(NMOS의 때는 소스보다 낮은 전위, PM0S의 때는 소스보다 높은 전위)를 걸면, 임계값은 높아진다. 이 현상을 이용하여, 상술의 경우 임계값을 제어하는 기술이 개발되어 있다. 예컨대 참고 문헌 1: K. Seta, et al., ″50% Active－Power Saving without Speed Degradation using Stand by Power Reduction(SPR) Circuit,″ ISSCC Digest of Technical Papers, pp. 318一319, Feb., 1995. 또는 참고 문헌 2: T. Kobayashi. et al., ″Self-adjusting threshold-voltage scheme(SATS) for low-voltage high－speed operation.″ Proc. of CICC94, pp. 271－274, May., 1994에 개시되어 있다.
참고문헌 1에 개시된 회로는 대기시와 동작시의 임계값 전환에 이용되고, 참고 문헌 2에 개시된 회로는 동작시의 임계값의 편차를 보상하는 목적으로 사용되고 있다.
그러나, a) 대기시간에 임계값을 높게 하고 동작시에 임계값을 낮게 하는 것 및 b)동작시에 임계값의 편차를 작게 하는 것의 양쪽을 수행하는 기술은 종래 알려져 있지 않다. 예컨대, 참고 문헌 1의 회로는 동작시간의 임계값의 편차를 보상할 수 없고, 참고 문헌 2의 회로는 대기시의 임계값을 높게 할 수 없다. 또한 참고 문헌 1 및 참고 문헌 2에 기재된 기술을 단순히 조합시킬 수 없다. 예컨대 동작시에 참고 문헌 2의 회로는 P형 기판의 전위를 GND 이하로 하여 N채널 M0SFET(이하, 단지 NM0S 라고도 한다)의 임계값을 제어하고자 하지만, 참고 문헌 1의 회로는 P형 기판의 전위를 GND로 고정한다.
또한, 참고 문헌 1의 회로는 VDD(=2V)와 GND(=0V) 외에 다른 2개의 전원VPBB(=一2V)와 VNBB(=4V)가 필요하게 되는것도 문제이었다.
본 발명은 상기 사정을 고려하여 이루어진 것으로서, 동작시는 낮고 편차가 작은 임계값으로 제어가능하고, 대기시에 높은 임계값으로 전환하는 것이 외부전원을 추가하지 않고서 가능한 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1의 실시예의 구성을 도시한 블록도.
도 2는 본 발명에 이러한 기판 전위 검출 회로의 일구체예를 도시하는 회로도.
도 3은 제1의 실시예의 반도체 집적 회로 장치에 관련된 제어 회로의 일구체예를 도시한 회로도.
도 4는 제1의 실시예의 동작을 설명하는 설명도.
도 5는 본 발명에 관련된 기판 전위 발생 회로의 구체예를 도시한 회로도.
도 6은 본 발명에 관련된 기판 전하 주입 회로의 일구체예를 도시한 회로도.
도 7은 제1의 실시예에 이용되는 제어 회로의 다른 구체예를 도시한 회로도.
도 8은 본 발명의 제2의 실시예의 구성을 도시하는 블록도.
도 9는 제2의 실시예에 관련된 누설전류 검출 회로의 일구체예를 도시한 회로도.
도 10은 본 발명의 제3의 실시예의 구성을 도시하는 블록도.
도 11은 제3의 실시예에 관련된 제어 회로의 일구체예를 도시한 회로도.
도 12는 제3의 실시예에 관련된 기판 전위 발생 회로의 구성을 도시한 블록도.
도 13은 제3의 실시예의 동작을 설명하는 설명도.
도 14는 제3의 실시예에 관련된 제어 회로의 다른 예를 도시한 회로도.
도 15는 본 발명의 제4의 실시예의 구성을 도시하는 블록도.
도 16은 본 발명의 제5의 실시예의 구성을 도시하는 블록도.
도 17은 제5의 실시예에 관련된 제어 회로의 일구체예를 도시한 회로도.
도 18은 제5의 실시예의 동작을 설명하는 설명도.
도 19는 본 발명의 도6의 실시예의 구성을 도시한 블록도.
도 20은 제6의 실시예에 관련된 제어 회로의 구체예를 도시한 회로도.
도 21은 슈미트 트리거 회로의 일구체예를 도시한 회로도.
도 22는 슈미트 트리거 회로의 다른 예를 도시한 회로도.
도 23은 기판 전위 발생 회로의 다른 구체예를 도시한 회로도.
도 24는 기판 전위 검출 회로의 다른 구체예를 도시한 회로도.
도 25는 기판 전위 검출 회로의 다른 구체예를 도시한 회로도.
도 26은 기판 전위 검출 회로의 다른 구체예를 도시한 회로도.
도 27은 기판 전위 검출 회로의 다른 구체예를 도시한 회로도.
〈도면의주요부분에대한부호의설명〉
2,2A,2B :기판 전위 검출 회로
3,3A :누설전류검출 회로
4,4A,4B,4C :제어 회로
6,6A :기판 전위 발생 회로
8 :기판 전하 주입 회로
11,14,18 :0R게이트
12 :N0R게이트(2입력)
12A :NOR게이트(3입력)
13,15,17,20 :AND게이트
16 :N0R게이트(2입력)
16A :NOR 게이트(4입력)
19 :N0R 게이트(2입력)
25,27,33,34,72i(i=1, … n) :PMOSFET
26,28,35,36,82i(i=1. … m) :NMOSFET
31,37,38 :발진 회로
32 :커패시터
39 :펌프 회로
50 :슈미트 트리거 회로
61,65,75,77 :반전 게이트
62,66,76,78,86 :RS플립플롭 회로
621,622,761,762,861,862:NAND게이트
661,662,781,782:NOR게이트
본 발명에 의한 반도체 집적 회로 장치의 제1의 양태는 반도체 기판의 기판 바이어스에 상당하는 물리양을 검출하고, 이 검출값이 n(≥2) 개의 제1 내지 제n의 설정값에 의해서 나누어진 영역중 어느영역에 속하는가에 의해서 결정되는 n개의 제1내지 제n의 출력 신호를 출력하는 검출 회로와, 동작모드인지 대기모드인지를 나타내는 제어 신호와 상기 검출 회로로부터의 제1내지 제n의 출력 신호에 기초하여 구동 신호를 출력하는 제어 회로와, 상기 제어 회로로부터의 구동 신호에 기초하여 작동하고, 상기 반도체 기판으로부터 전하를 인출하는 것에 의해 상기 기판 바이어스를 깊게 하는 기판 전위발생 회로와, 상기 제어 회로로부터의 구동 신호에 기초하여 작동하여, 상기 반도체 기판으로 전하를 주입하는 것에 의해 상기 기판 바이어스를 얕게 하는 기판 전하 주입 회로를 구비하는 것을 특징으로 한다.
또 본 발명에 의한 반도체 집적 회로 장치의 제2의 양태는 제1의 양태의 반도체 집적 회로 장치에 있어서,
상기 설정값의 개수n은 3이상이고, 상기 제어 회로는 슈미트 트리거 회로를 가지고, 상기 슈미트 트리거 회로는 상기 검출 회로에 의해서 검출된 검출값이 상기 n개의 설정값중 인접하는 2개의 설정값의 한쪽의 설정값의 전후의 영역에서 다른 값을 가지는 상기 검출 회로의 1개의 출력 신호와, 상기 검출값이 다른쪽의 설정값의 전후의 영역에서 다른 값을 가지는 상기 검출 회로의 다른 1개의 출력 신호에 기초하여 동작하고, 상기 슈미트트리거 회로의 출력과, 상기 제1내지 제n의 출력 신호로부터 상기 2개의 출력 신호를 제외한 n－2개의 출력 신호에 기초하여 상기 제어 회로는 구동 신호를 작성하는 것을 특징으로 한다.
또한 본 발명에 의한 반도체 집적 회로 장치의 제3의 양태는 제1의 양태의 반도체 집적 회로 장치에 있어서, 상기 설정값의 개수n은 3이고, 상기 검출 회로는 상기 반도체 기판의 전위를 검출하는 기판 전위 검출 회로이고,
상기제어 회로는 1) 상기 제어 신호가 동작모드이고, 또한 상기 기판 전위가 상기 제1의 설정값보다 기판 바이어스로서 얕을 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 2) 상기 제어 신호가 동작모드이고, 또한 상기 기판 전위가 상기 제1의 설정값보다 기판 바이어스로서 깊고 상기 제2의 설정값보다 기판 바이어스로서 얕을 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키고, 3) 상기 제어 신호가 동작모드이고, 또한 상기 기판 전위가 상기 제2의 설정값보다 기판 바이어스로서 깊을 때는, 상기 기판 전위 발생 회로를 정지시킴과 동시에, 상기 기판 전하 주입 회로를 작동시키고, 4) 상기 제어 신호가 대기모드이고, 또한 상기 기판 전위가 상기 제3의 설정값보다 기판 바이어스로서 얕을 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에, 상기 기판 전하 주입 회로를 정지시키고, 5) 상기 제어 신호가 대기모드이고, 또한 상기 기판 전위가 상기 제3의 설정값보다 기판 바이어스로서 깊을 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키는 것을 특징으로 한다.
또한, 본 발명에 의한 반도체 집적 회로 장치의 제4의 양태는 제1의 양태의 반도체 집적 회로 장치에 있어서, 상기 설정값의 개수n은 3이고, 상기 검출 회로는 상기 반도체 기판상에 형성된 M0SFET의 누설전류를 검출하는 누설전류 검출 회로이고, 상기제어 회로는 1) 상기 제어 신호가 동작모드이고, 또한 상기 누설전류가 상기 제1의 설정값보다 클 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 2) 상기 제어 신호가 동작모드이고, 또한 상기 누설전류가 상기 제1의 설정값보다 작고 상기 제2의 설정값보다 클 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키고, 3) 상기 제어 신호가 동작모드이고, 또한 상기 누설전류가 상기 제2의 설정값보다 작을 때는, 상기 기판 전위 발생 회로를 정지시킴과 동시에, 상기 기판 전하 주입 회로를 작동시키고, 4) 상기 제어 신호가 대기모드이고, 또한 상기 누설전류가 상기 제3의 설정값보다 클 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에, 상기 기판 전하 주입 회로를 정지시키고, 5)상기 제어 신호가 대기모드이고, 또한 상기 누설전류가 상기 제3의 설정값보다 작을 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키는 것을 특징으로 한다.
또한 본 발명에 의한 반도체 집적 회로 장치의 제5의 양태는 제1의 양태의 반도체 집적 회로 장치에 있어서, 상기 설정값의 개수n은 4이고, 상기 검출 회로는 상기 반도체 기판의 전위를 검출하는 검출 회로이고, 상기 제어 회로는 1) 상기 제어 신호가 동작모드이고, 또한 상기 기판 전위가 상기 제1의 설정값보다 기판 바이어스로서 얕을 때는, 상기 기판 전위 발생 회로를 고속으로 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 2) 상기 제어 신호가 동작모드이고, 또한 상기 기판 전위가 상기 제1의 설정값보다 기판 바이어스로서 깊고 상기 제2의 설정값보다 기판 바이어스로서 얕을 때는, 상기 기판 전위 발생 회로를 저속으로 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 3) 상기 제어 신호가 동작모드이고, 또한 상기 기판 전위가 상기 제2의 설정값보다 기판 바이어스로서 깊고, 상기 제3의 설정값보다 기판 바이어스로서 얕을 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키고, 4) 상기 제어 신호가 동작모드이고, 또한 상기 기판 전위가 상기 설정값보다 기판 바이어스로서 깊을 때는, 상기 기판 전위 발생 회로를 정지시킴과 동시에, 상기 기판 전하주입 회로를 작동시키고, 5) 상기 제어 신호가 대기모드이고, 또한 상기 기판 전위가 상기 제4의 설정값보다 기판 바이어스로서 얕을 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 6) 상기 제어 신호가 대기모드이고, 또한 상기 기판 전위가 상기 제4의 설정값보다 기판 바이어스로서 깊을 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키는 것을 특징으로 한다.
또한 본 발명에 의한 반도체 집적 회로 장치의 제6의 양태는 제1의 양태의 반도체 집적 회로 장치에 있어서, 상기 설정값의 개수n은 4이고, 상기 검출 회로는 상기 반도체 기판상에 형성된 M0SFET의 누설전류를 검출하는 누설전류 검출 회로이고, 상기 제어 회로는 1) 상기 제어 신호가 동작모드이고, 또한 상기 누설전류가 상기 제1의 설정값보다 클 때는, 상기 기판 전위 발생 회로를 고속으로 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 2) 상기 제어 신호가 동작모드이고, 또한 상기 누설전류가 상기 제1의 설정값보다 작고 상기 제2의 설정값보다 클 때는, 상기 기판 전위 발생 회로를 저속으로 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 3) 상기 제어 신호가 동작모드이고, 또한 상기 누설이 상기 제2의 설정값보다 작고 상기 제3의 설정값보다 클 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키고, 4) 상기 제어 신호가 동작모드이고, 또한 상기 누설전류가 상기 제3의 설정값보다 작을 때는, 상기 기판 전위 발생 회로를 정지시킴과 동시에 상기 기판 전하 주입 회로를 작동시키고, 5) 상기 제어 신호가 대기모드이고, 또한 상기 누설전류가 상기 제4의 설정값보다 클 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 발생 회로를 정지시키고, 6) 상기 제어 신호가 대기모드이고, 또한 상기 누설전류가 상기 제4의 설정값보다 작을 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키는 것을 특징으로 한다.
또한 본 발명에 의한 반도체 집적 회로 장치의 제7의 양태는 제1의 양태의 반도체 집적 회로 장치에 있어서,
상기 설정값의 개수n은 2이고, 상기 검출 회로는 상기 반도체 기판의 전위를 검출하는 기판 전위 검출 회로이고, 상기제어 회로는 1) 상기 제어 신호가 동작모드이고, 또한 상기 기판 전위가 상기 제1의 설정값보다 기판 바이어스로서 얕을 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 2) 상기 제어 신호가 동작모드이고, 또한 상기 기판 전위가 상기 제1의 설정값보다 기판 바이어스로서 깊을 때는 상기 기판 전위 발생 회로를 정지시킴과 동시에 상기 기판 전하 주입 회로를 작동시키고, 3) 상기 제어 신호가 대기모드이고, 또한 상기 기판 전위가 상기 제2의 설정값보다도 기판 바이어스로서 얕을 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 4) 상기 제어 신호가 대기모드이고, 또한 상기 기판 전위가 상기 제2의 설정값보다도 기판 바이어스로서 깊을 때는, 상기 기판 전위 발생 회로 및 상기 기판 전하 주입 회로를 정지시키는 것을 특징으로 한다.
또한 본 발명에 의한 반도체 집적 회로 장치의 제8의 양태는 제1의 양태의 반도체 집적 회로 장치에 있어서,
상기 설정값의 개수는 2이고, 상기 검출 회로는 상기 반도체 기판에 형성된 M0SFET의 누설전류를 검출하는 누설전류 검출 회로이고, 상기 제어 회로는 1) 상기 제어 신호가 동작모드이고, 또한 상기 누설전류가 상기 제1의 설정값보다 클 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 2) 상기 제어 신호가 동작모드이고, 또한 상기 누설전류가 상기 제1의 설정값보다도 작을 때는, 상기 기판 전위 발생 회로를 정지시킴과 동시에 상기 기판 전하 주입 회로를 동작시키고, 3) 상기 제어 신호가 대기모드이고, 또한 상기 누설전류가 상기 제2의 설정값보다도 클 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 4) 상기 제어 신호가 대기모드이고, 또한 상기 누설전류가 상기 제2의 설정값보다도 작을 때는, 상기 기판 전위 발생 회로 및 상기 기판 전하 주입 회로를 정지시키는 것을 특징으로 한다.
또한 본 발명에 의한 반도체 집적 회로 장치의 제9의 양태는 제5 또는 도6의 양태의 반도체 집적 회로 장치에 있어서, 상기 제어 회로는 상기 기판 전위 발생 회로에 대하여 제1및 제2의 구동 신호를 출력하고, 상기 기판 전위 발생 회로는, 상기 제1의 구동 신호에 기초하여 고속으로 펄스전압을 발생하는 제1의 발진 회로와, 상기 제2의 구동 신호에 기초하여 저속으로 펄스전압을 발생하는 제2의 발진 회로와, 상기 제1 및 제2의 발진 회로로부터의 어느 한쪽의 펄스전압에 기초하여 작동하고, 상기 반도체 기판으로부터 전하를 인출하는 펌프 회로를 구비하고있는 것을 특징으로 한다.
또한 본 발명에 의한 반도체 집적 회로 장치의 제10의 양태는 제3, 제5 또는 제7의 양태의 반도체 집적 회로 장치에 있어서, 상기 기판 전위 검출 회로는 각각 기판단자가 소스단자에 접속되고 또한 게이트단자가 드레인단자에 접속된 동일 도전형의 복수의 MOS 트랜지스터가 직렬로 접속된 직렬 회로를 갖고, 상기복수의 MOS 트랜지스터의 모든 채널폭은 동일하여 상기 복수의 M0S 트랜지스터가 부임계(subthreshold)영역에서 동작하도록 선택되어 있는 것을 특징으로 한다.
또한 본 발명에 의한 반도체 집적 회로 장치의 제11의 양태는 제3, 제5, 또는 제7의 양태의 반도체 집적 회로 장치에 있어서, 상기 기판 전위 검출 회로는 복수의 동일 도전형의 M0S 트랜지스터가 직렬로 접속된 제1내지 제n(≥2)의 직렬 회로를 각각 갖고, 상기 제i(i=1. … n)의 직렬 회로를 구성하는 각 MOS 트랜지스터는 기판단자가 소스단자에 접속되고 또한 게이트단자가 드레인단자에 접속되고, 상기 제i(i=2, … n)의 직렬 회로는 상기 제i－1의 직렬 회로를 구성하는 트랜지스터열이 다른 2개의 접속노드사이에 접속되어, 상기 제i(i=1, … n)의 직렬 회로를 구성하는 각 트랜지스터의 채널폭은 동일하여 상기 제i의 직렬 회로를 구성하는 모든 트랜지스터가 부임계영역에서 동작하도록 선택되어 있는 것을 특징으로 한다.
또한 본 발명에 의한 반도체 집적 회로 장치의 제12의 양태는 제10의 양태의 반도체 집적 회로 장치에 있어서, 상기 기판 전위 검출 회로는 RS 플립플롭 회로와 반전게이트를 가지며, 상기 RS 플립플롭 회로의 세트입력 단자는 상기 직렬 회로를 구성하는 트랜지스터열이 다른 2개의 접속노드중의 한쪽의 접속노드에 접속되고 상기 RS 플립플롭 회로의 리셋 입력 단자는 상기 반전 게이트를 통해 상기 2개의 접속노드중의 다른쪽의 접속노드에 접속되어 있는 것을 특징으로 한다.
또한 본 발명에 의한 반도체 집적 회로 장치의 제13의 양태는 제11의 양태의 반도체 집적 회로 장치에 있어서, 상기 기판 전위 검출 회로는 RS 플립플롭 회로와 반전 게이트를 가지며, 상기 RS 플립플롭 회로의 세트 입력 단자는 상기 n개의 직렬 회로를 구성하는 트랜지스터열이 다른 2개의 접속노드중의 한쪽의 접속노드에 접속되고, 상기 RS 플립플롭 회로의 리셋 입력 단자는 상기 반전게이트를 통해 상기 접속노드중의 다른쪽의 접속노드에 접속되어 있는 것을 특징으로 한다.
또한 본 발명에 의한 반도체 집적 회로 장치의 제14의 양태는 제1 내지 제13의 양태중 어느 한 양태의 반도체 집적 회로 장치에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 받고 게이트가 접지전원에 접속되고 기판이 구동전원에 접속된 P 채널 MOSFET과, 드레인이 상기 P 채널 MOSFET의 드레인에 접속되고 게이트가 접지전원에 접속되고 소스가 상기 P 형 반도체 기판에 접속되고 상기 P형 반도체 기판상에 형성된 N 채널 M0SFET을 가지고 있는 것을 특징으로 한다.
또한 본 발명에 의한 반도체 집적 회로 장치의 제15의 양태는 제1 내지 제13의 양태중 어느 한 양태의 반도체 집적 회로 장치에 있어서, 상기 기판 전하 주입 회로는 N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 받고 게이트가 구동전원에 접속되고 기판이 접지전원에 접속된 N 채널 MOSFET과, 드레인이 상기 N 채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되며 상기N 형 반도체 기판상에 형성된 P 채널 MOSFET을 구비하고 있는 것을 특징으로 한다.
본 발명의 실시예를 도면을 참조하여 설명한다.
이하, 「반도체 기판」은 기판 혹은 웰을 의미한다. 또한 「기판 바이어스가 깊다」라고 하는 것은 반도체 기판이 P형 기판 혹은 P형 웰일 때는 반도체 기판의 전위가 낮은 것을 의미하여, 반도체 기판이 N 형 기판 혹은 N 형 웰일 때는 반도체 기판의 전위가 높은 것을 의미한다. 「 기판 바이어스가 얕다」라고 하는 것은 「 기판 바이어스가 깊다」 경우와 전위가 반대(즉 낮은에 대하여 높다, 높은에 대하여 낮다)의 경우를 의미한다.
도 1는 본 발명의 반도체 집적 회로 장치의 제1의 실시예의 구성을 나타내고 있다. 이 실시예의 반도체 집적 회로 장치는 기판 전위 검출 회로(2)와, 제어 회로(4)와, 기판 전위 발생 회로(6)와, 기판 전하 주입 회로(8)를 구비하고있다.
기판 전위 검출 회로(2)는 M0SFET이 형성되어 있는 반도체 기판의 전위(바이어스)를 검출하여, 이 검출값이 다른 3개의 설정값이 S1, S2, S3에 의해서 나누어진 영역중 어느 영역에 속하는지에 따라서 결정되는 3개의 출력 신호를 출력하는 것이고, 예컨대 도 2에 도시된 바와 같이 복수(4개이상)의 저항R1… R2… Rn을 직렬로 접속한 직렬 회로를 가지는 구성으로 되어 있다. 또, 고려하고 있는 기판이 P형 기판의 경우(도 2의 (a) 참조)는 S1〉 S2〉 S3이고, N 형 기판의 경우(도 2의 (b) 참조)은 S1, 〈 S2く S3이다. 이 직렬 회로의 양단VX, VY중 한쪽의 단자는 전원에 접속되고, 다른쪽의 단자는 반도체 기판에 접속되며, 다른 중간접속노드로부터 3개의 출력 V01,V2, V3이 취출된다. 지금, 고려하고 있는 기판이 P형 기판의 경우에는 단자VX는 구동전원(VDD전원)에 접속되고, 단자VY는 P형 기판에 접속된다. 또한 고려하고 있는 기판이 N형 기판의 경우에는, 단자VX는 접지전원에 접속되고, 단자VY는 N형 기판에 접속된다. 그리고 이 경우는 출력 신호는 반전게이트를 통해 출력된다.
그리고 기판 전위 검출 회로(2)의 출력은 고려하고 있는 기판이 P형 기판인 경우에는, 기판 바이어스에 따라서 이하의 값으로 된다.
1) 기판 바이어스가 설정값 S1보다 얕을 때는, 기판 전위 검출 회로(2)의 제1 내지 제3의 출력V01,V2, V3은 H 레벨로 된다.
2) 기판 바이어스가 설정값 S1보다도 깊고, 설정값 S2보다도 얕은 때는, 기판 전위 검출 회로(2)의 제1의 출력V1은 L 레벨이고 제2 및 제3의 출력V2, V3은 H 레벨로 된다.
3) 기판 바이어스가 설정값 S2보다도 깊고, 설정값 S3보다도 얕을 때는, 기판 전위 검출 회로(2)의 제1 및 제2의 출력V01,V2은 L 레벨이고, 제3의 출력V3은 H 레벨로 된다.
4) 기판 바이어스가 설정값 S3보다도 깊을 때는 제1 내지 제3의 출력V01,V2, V3은 L 레벨이 된다.
또한 고려하고 있는 기판이 N 형 기판인 경우에도, 도2의 (b)에 도시된 바와 같이 출력V01,V2, V3의 앞에 반전게이트를 삽입한 것으로, 기판 전위 검출 회로(2)의 출력은 기판 바이어스에 따라서 상술의 결과와 동일하게 된다.
다음에 제어 회로(4)는 제어 신호와, 기판 전위 검출 회로(2)의 출력에 기초하여, 기판 전위 발생 회로(6) 및 기판 전하 주입 회로(8)를 구동하는 것으로, 예컨대 도 3에 도시된 바와 같이 OR 게이트(11)와, NOR 게이트(12)와, AND 게이트(13)를 구비하고 있다.
도 3에 있어서 입력 1내지 입력 3은 기판 전위 검출 회로(2)의 제1내지 제3의 출력에 각각 대응한다. OR 게이트는 입력 1과 AND 게이트(13)의 출력에 기초하여 논리합 연산을 하여, 이 연산결과에 기초하여 기판 전위 발생 회로(6)를 구동한다. NOR 게이트(12)는 입력 2과, 제어 신호에 기초하여 N0R 연산을 하여, 이 연산결과에 기초하여 기판 전하 주입 회로(8)를 구동한다. AND 게이트(13)는 입력 3과 제어 신호에 기초하여 논리곱 연산을 하여, 이 연산결과를 OR 게이트(11)에 송출한다. 또, 제어 신호는 임계값을 제어하고자 하는 MOSFET가 동작시에는 L레벨이고, 대기시에는H 레벨로 되는 신호이다.
상술한 바로부터 동작시(제어 신호=L)에는 기판 바이어스가 설정값 S1보다 얕을때에만 OR 게이트(11)의 출력, 즉 기판 전위 발생 회로(6)로의 입력 신호(구동 신호)는 H이고, 기판 바이어스가 설정값 S2보다 깊은 경우만 NOR 게이트(12)의 출력, 즉 기판 전하 주입 회로(8)에의 입력 신호(구동 신호)는 H로 된다(도 4 참조). 또한 대기시(제어 신호=H)에는 기판 바이어스가 설정값 S3보다도 얕은 경우만 기판 전위 발생 회로(6)로의 입력 신호(구동 신호)는 H이고, 기판 바이어스치의 여하에 관계되지 않고 기판 전하 주입 회로(8)로의 입력 신호(구동 신호)는 L로 된다(도 4 참조).
기판 전위 발생 회로(6) 및 기판 전하 주입 회로(8)는 각각 구동 신호가 H인 경우에 작동하고, 구동 신호가 L인 경우에 정지한다.
따라서, 제어 신호와 반도체 기판의 전위(기판 바이어스)에 따라서 본 실시예의 반도체집적 회로는 다음과 같이 동작하게 된다.
1) 제어 신호가 동작모드이고, 또한, 기판 바이어스가 설정값 S1보다 얕을 때는, 기판 전위 발생 회로(6)가 작동하고, 기판 전하 주입 회로(8)는 정지하고,
2) 제어 신호가 동작모드이고, 또한 기판 바이어스가 설정값 Si보다 깊고 설정값 S2보다 얕다 때는, 기판 전위 발생 회로(6)와 기판 전하 주입 회로(8)가 정지하고,
3) 제어 신호가 동작모드이고, 또한, 기판 바이어스가 설정값 S2보다 깊을 때는, 기판 전위 발생 회로(6)가 정지하고, 기판 전하 주입 회로(8)는 작동하고,
4) 제어 신호가 대기모드이고, 또한 기판 바이어스가 설정값 S3보다 얕다 때는, 기판 전위 발생 회로(6)가 작동하고, 기판 전하 주입 회로(8)는 정지하고,
5) 제어 신호가 대기모드이고, 또한 기판 바이어스가 설정값 S3보다 깊을 때는, 기판 전위 발생 회로와 기판 전하 주입 회로(8)가 정지한다.
기판 전위 발생 회로(6)는 제어 회로(4)로부터의 구동 신호에 기초하여 기판 바이어스를 변화시킨다. 구동 신호가 H인 경우는 작동하여 기판 바이어스는 깊게 되고, 구동 신호가 L인 경우는 정지하여 출력은 고임피던스가 된다. 이 기판 전위 발생 회로(6)를 P형 반도체 기판, N형 반도체 기판에 적용한 경우의 구체적인 구성을 도 5의 (a), (b)에 각각 도시하고 있다.
P형 반도체 기판에 적용되는 기판 전위 발생 회로(6)는 도 5의 (a)에 도시된 바와 같이 구동 신호에 기초하여 펄스전압을 발생하는 발진 회로(31)와, 콘덴서(32)와, PMOS 트랜지스터(33,34)를 구비하고 있다. 지금, 구동 신호가 H 가 되면, 예컨대 링발진기로 구성되는 발진 회로(31)가 작동하고, 이 발진 회로(31)의 출력 단에 접속된 콘덴서(32)의 일단의 전위를 주기적으로 상하시킨다. 그렇게 하면, 이것에 따라 콘덴서(32)의 타단에 접속된 PM0S트랜지스터(33,34)의 접속노드 N1의 전위도 상하한다. 그리고 이 노드 N1의 전위가 P형 반도체 기판의 전위와 PM0S 트랜지스터(33)의 임계값 전압과의 합보다도 낮게 되면 PMOS 트랜지스터(33)가 온하고, P형 반도체 기판으로부터 노드 N1로 전류가 흐른다. 이 때, PM0S 트랜지스터(34)는 오프하고 있다. 그리고, 노드 N1의 전위가 발진 회로(31)에 의해서 상승되고 PM0S 트랜지스터(34)의 임계값 전압보다 높게 되면 PM0S 트랜지스터(34)가 온하고, 노드 N1로부터 접지전원GND으로 전류가 흐른다. 이 때 PM0S 트랜지스터(33)는 오프하고 있다. 이 동작을 반복함으로써 전자가 접지전원GND에서 P형 반도체 기판으로 흘러 들어가, P형 반도체 기판의 전위가 저하, 즉 기판 바이어스가 깊게 된다. 한편 구동 신호가 L인 경우는 발진 회로(31)가 정지하여, 노드 N1의 전위가 P형 반도체 기판의 전위와 접지전위GND의 중간의 전위로 되며, 이 결과 PM0S 트랜지스터(33,34)가 동시에 오프하여, 기판 전위 발생 회로(6)의 출력은 고임피던스가 된다.
또한 N형 반도체 기판에 적용되는 기판 전위 발생 회로(6)는 도 5의 (b)에 도시된 바와 같이 발진 회로(31)와, 콘덴서(32)와, NMOS 트랜지스터(35,36)를 구비하고 있다. 이 도 5의 (b)에 도시하는 기판 전위 발생 회로(6)는 구동 신호가 H일 때 전자가 N형반도체 기판으로부터 구동전원VDD로 흘러 들어가도록 동작하여, N 형 반도체 기판의 전위가 높고, 즉 기판 바이어스가 깊게 된다. 구동 신호가 L인 경우는 NMOS 트랜지스터(35,36)가 오프하여, 출력은 고임피던스로 된다.
보다 깊게 기판 바이어스를 걸기 위해서는, 도 23에 도시된 바와 같이 P형 반도체 기판의 경우는 PM0S 트랜지스터를 다단(도 23의 (a)에서는 4단)으로 접속하여, N형 반도체 기판의 경우는 NMOS 트랜지스터를 다단(도 23의 (b)에서는 4단)으로 접속한 기판 전위 발생 회로를 이용하면 좋다. 이때 인접하는 발진 회로의 출력φ1,φ2은 180도 위상이 다르도록 하고, 이것에 의해 하나 걸러 번갈아 M0S 트랜지스터를 구동한다.
한편, 기판 전하 주입 회로(8)는 제어 회로(4)의 출력 신호, 즉 구동 신호에 기초하여 동작하고, 구동 신호가 H인 경우에 기판 바이어스가 얕게 되도록 동작하고, 구동 신호가 L인 경우에는 주입 회로(8)의 출력은 고임피던스로 된다. 이 기판 전하 주입 회로(8)를 P형 반도체 기판, N형 반도체 기판에 적용한 경우의 구체적인 구성을 각각 도6의 (a), (b)에 도시하고 있다.
P형 반도체 기판에 적용되는 기판 전하 주입 회로(8)는 도 6의 (a)에 도시한 바와 같이 직렬로 접속된 PM0S 트랜지스터(25)와, NMOS 트랜지스터(26)를 가지고 있다. PM0S 트랜지스터(25)의 게이트는 접지되고, 기판(웰)은 구동전원VDD에 접속되어 있다. 또한 NMOS 트랜지스터(26)의 게이트는 접지되고, 기판(웰)은 소스에 접속되어 있다. 구동 신호가 H인 경우는 PMOS 트랜지스터(25)가 온하여, 전류가 노드 N3(PM0S 트랜지스터(25)의 소스)로부터 NM0S 트랜지스터(26)의 소스 즉 노드 N4에 접속된 P형 기판에 흘러, P형 기판의 전위가 상승, 즉 기판 바이어스가 얕게 된다. 또, 구동 신호가 L인 경우는 PMOS 트랜지스터(25)가 오프하여, 노드 N4는 고임피던스상태로 된다.
또한 N형 반도체 기판에 적용되는 기판 전하 주입 회로(8)는 도 6의 (b)에 도시된 바와 같이 직렬로 접속된 PM0S 트랜지스터(27)와, NM0S 트랜지스터(28)를 가지고있다. PM0S 트랜지스터(27)의 게이트는 구동전원VDD에 접속되고, 소스(노드 N6)는 기판에 접속되고, 드레인은 NMOS 트랜지스터(28)의 드레인에 접속되어 있다. NMOS 트랜지스터(28)의 게이트는 구동전원 VDD에 접속되고, 소스는 반전게이트(29)를 통하여 구동 신호를 수신하고, 기판(웰)은 접지되어 있다. 이 때 구동 신호가 L인 경우는 NM0S 트랜지스터(28)가 온하여, 전류가 PM0S 트랜지스터(27)의 소스에 접속된 N형 기판으로부터 노드 N5(NM0S 트랜지스터(28)의 소스)로 흐르고, N형 기판의 전위가 강하, 즉 기판 바이어스는 얕게 된다. 구동 신호가 H인 경우는 NMOS 트랜지스터(28)가 오프하여, 노드 N5는 고임피던스상태로 된다.
이상 진술한것에 의해, 설정값 S1와 설정값 S2를 접근한 값으로 하는 것에 의해, 본실시예의 반도체 집적 회로 장치에 의하면, 기판 전위를 동작시에는 설정값 S1로 설정하고, 대기시에는 설정값 S3로 설정가능해진다. 예컨대 고려하고 있는 기판이 P형기판이고, S1= -0.5V, S2= -0.7V, S3= -3.3V 로 하면 동작시에는 기판 전위는 -0.5V로 설정되고, 대기모드로 변하면, 기판 전위 발생 회로가 작동하여 기판 바이어스가 깊게 되고, 최종적으로 -3.3V로 설정된다. 이후, 동작모드로 변하면, 기판 전하 주입 회로(8)가 작동하여 기판 바이어스가 얕게되고, 최종적으로 -0.5V로 설정된다.
이것에 의해 동작시에는 낮고 편차가 작은 임계값으로 제어가능함과 동시에 대기시에는 높은 임계값으로 전환할 수있다. 또한 외부전원을 추가할 필요도 없다.
또, 상기 실시예의 반도체 집적 회로 장치에 있어서는, 제어 회로(4)로서 도 3에 도시한 구성의 것을 이용하였지만, 도 7에 도시하는 구성의 것을 이용하더라도 좋다. 또, 이 도7에 도시하는 제어 회로는, 도 3에 도시하는 제어 회로에서 2입력 N0R 게이트(12)를 3입력 NOR 게이트(12A)로 치환한 것이고, 이 3입력 NOR 게이트(12A)에는 기판 전위 검출 회로(2)의 제1 및 제2의 출력(입력 1및 입력 2에 각각 대응)과, 제어 신호가 입력된다.
또, 상기 실시예의 반도체 집적 회로 장치에 있어서는 기판 전위 검출 회로는 도2에 도시된 바와 같이 직렬로 접속된 n 개의 저항으로 구성되었지만, 도 24에 도시된 바와 같이, 부임계영역에서 각각 동작하고, 직렬로 접속된 n 개의 M0S 트랜지스터(721, … 72n)로 구성하더라도 좋다. 또, 도 24에 있어서는, 1개의 출력 신호 Vout밖에 도시되어 있지 않다.
또한, 도 25에 도시한 바와 같이, 도 24에 도시한 직렬로 접속한 n개의 M0S 트랜지스터열과, 반전게이트(75)와, 교차접속된 2개의 NAND 게이트(761,762)로 이루어지는 RS 플립플롭 회로(76)를 조합시켜 기판 전위 검출 회로를 구성하더라도 좋다. 또, 접속노드 A, B는 트랜지스터열이 다른 접속노드를 도시하고 있다.
또한, 도 26에 도시한 바와 같이, 도 24에 도시한 기판 전위 검출 회로에서, 반전게이트(77)와, 교차접속한 2개의 N0R 게이트(781,782)로 이루어지는 RS 플립플롭 회로(78)를 새롭게 설치한 기판 전위 검출 회로를 이용하더라도 좋다.
또한, 도 27에 도시한 바와 같이, 부임계영역에서 각각 동작하고, 직렬로 접속된 n 개의 M0S 트랜지스터(721, … 72n)로 이루어지는 제1의 트랜지스터열과, 이 제1의 트랜지스터열이 다른 2개의 접속노드 A, B에 양단이 접속되어 부임계 영역에서 각각 동작하고 직렬로 접속된 M개의 M0S 트랜지스터(821, … 82m)으로 이루어지는 제2의 트랜지스터열과, 반전게이트(85)과, 교차접속된 2개의 NAND 게이트(861, 862)로 이루어지는 RS 플립플롭 회로(86)으로 기판 전위 검출 회로를 구성하더라도 좋다. 또, 도 27에 있어서, 반전게이트(85)와, RS플립 회로(86)를 제외하고 기판 전위 검출 회로를 구성하더라도 좋다.
상기 도 24 내지 도 27에 있어서는 1개의 출력 신호밖에 도시되어 있지 않다. 또한, 도 24 내지 도 27에 도시한 기판 전위 검출 회로는, 본출원인에 의해서 출원된 일본국 특허출원평성 8－11529호에 개시되어 있다.
또, 도 24내지 도 27에 도시하는 기판 전위 검출 회로에서는 MOS 트랜지스터는 P 채널 M0S 트랜지스터를 이용하였지만, N 채널 MOS 트랜지스터를 이용하여 구성하더라도 좋다.
다음에 본 발명에 의한 반도체 집적 회로 장치의 제2의 실시예의 구성을 도8에 도시한다. 이 실시예의 반도체 집적 회로 장치는 도1에 도시한 제1의 실시예의 반도체 집적 회로 장치에 있어서, 기판 전위 검출 회로(2)를 누설전류 검출 회로(3)로 치환한 것이다. 이 누설전류 검출 회로(3)는 동일기판상에 형성한 MOSFET의 누설전류를 검출하여, 이 검출값이 다른 3개의 설정값 S1, S2,S3에 의해서 나누어진 영역중 어느 영역에 속하는지에 따라서 결정되는 3개의 출력 신호를 출력하는 것으로서, 기판 바이어스가 얕게 되면 M0SFET의 누설전류는 커지고, 기판 바이어스가 깊게 되면 M0SFET의 누설전류는 작아지기 때문에, 제1의 실시예와 같은 효과를 가진다.
또, 누설전류 검출 회로의 구체적인 예는 본출원인에 의해서 출원된 일본국 특허출원평성7一225576호에 개시되어 있고, 그 구성을 도9에 도시하고 있다. 이 도 9에 도시하는 누설전류 검출 회로(3)는, LSI를 등가적으로 나타낸 N 채널 MOS 트랜지스터 MLSI에 대하여 누설전류검출용N 채널 M0S 트랜지스터 MLn이 설치된다. 이 N 채널 MOS 트랜지스터 MLn에 대하여 게이트전압Vbn을 발생하기 위해서, 소스접지된 N 채널 MOS 트랜지스터(M1n)과, 드레인에 전류원Mgp이 접속되고, 소스가 N 채널 M0S 트랜지스터 M1n의 드레인에 접속된 N 채널 M0S 트랜지스터(M2n)가 설치되고, N 채널 M0S 트랜지스터 M1n의 게이트단자와 N채널 M0S 트랜지스터 M2n의 게이트단자와 M2n의 드레인단자와 Mgp의 드레인단자에 접속되고, N 채널 MOS 트랜지스터 M1n의 드레인단자와 N채널 MOS 트랜지스터 M2n의 소스단자와의 접속점은 N 채널 MOS 트랜지스터 MLn의 게이트에 접속되어 있다.
여기서, N 채널 M0S 트랜지스터 M1n과 N 채널 MOS 트랜지스터 M2n은 부임계 영역에서 동작하도록 전류원의 전원값 Ibp와 N 채널 MOS 트랜지스터 M1n및 N 채널 M0S 트랜지스터 M2n의 채널폭이 선택된다. 그와 같이 설정될 때, N 채널 M0S 트랜지스터 M1n의 게이트단자의 전위인 Vgn과 접지전위GND와의 전위차가 N 채널 M0S 트랜지스터 M1n및 N 채널 M0S 트랜지스터 M2n의 임계값전압에 비하여 거의 동일하던지 또는 작게 된다.
다음에 본 발명에 의한 반도체 집적 회로 장치의 제3의 실시예의 구성을 도 10에 도시한다. 이 실시예의 반도체 집적 회로 장치는, 도 1에 도시하는 제1의 실시예의 반도체 집적 회로 장치에 있어서, 기판 전위 검출 회로(2), 제어 회로(4)및 기판 전위 발생 회로(6)의 대신에 기판 전위 검출 회로(2A), 제어 회로(4A), 및 기판 전위 발생 회로(6A)를 설치한 것이다.
기판 전위 검출 회로(2A)는 M0SFET이 형성되어 있는 반도체 기판의 전위(기판 바이어스)를 검출하여, 이 검출값이 다른 4개의 설정값 S0, S1,S2, S3에 의해서 나누어진 영역중 어느 영역에 속하는지에 따라서 결정되는 4개의 제1 내지 제4의 출력 신호를 출력하는 것이다. 기판 바이어스가 설정값 S0보다도 얕을 때 제1내지 제4의 출력 신호는 모두 H 레벨이고, 기판 바이어스가 설정값 S0보다도 깊고 설정값 Sl보다도 얕은 경우는 제1의 출력 신호는 L 레벨이고, 제2 내지 제4의 출력 신호는 H 레벨이다. 또한 기판 바이어스가 설정값 Sl보다도 깊고 설정값 S2보다도 얕을 경우는 제1 내지 제2의 출력 신호는 L레벨 이고 제3 내지 제4의 출력 신호는 H 레벨로 된다. 그리고 기판 바이어스가 설정값 S2보다도 깊고 설정값 S3보다도 얕은 경우는 제1 내지 제3의 출력 신호는 L 레벨이고 제4의 출력 신호만 H 레벨로 된다. 기판 바이어스가 설정값 S3보다도 깊은 경우는 제1 내지 제4의 출력 신호는 모두 L레벨로 된다.
한편, 제어 회로(4A)는 제어 신호와, 기판 전위 검출 회로(2A)로부터의 제1 내지 제4의 출력 신호에 기초하여 기판 전위 발생 회로(6A) 및 기판 전하 주입 회로(8)를 구동한다. 이 제어 회로(4A)는 예를 들면 도 11에 도시된 바와 같이, OR 게이트(14), AND 게이트(15), N0R 게이트(16) 및 AND 게이트(17)를 구비하고 있다. 또, 도11에 있어서 입력 1 내지 입력 4는 기판 전위 검출 회로(2A)의 제1 내지 제4의 출력 신호에 각각 대응하고 있다.
OR 게이트(14)는 입력 1과 AND 게이트(17)의 출력에 기초하여 논리합 회로연산을 하여, 연산결과를 구동 신호1로서 기판 전위 발생 회로(6A)에 송출한다. AND 게이트(15)는 입력 1의 반전 신호와 입력 2에 기초하여 논리곱 연산을 하여, 연산결과를 구동 신호2로서 기판 전위 발생 회로(6A)에 송출한다. N0R 게이트(16)는 입력 3과 제어 신호에 기초하여 NOR 연산을 하여, 그 연산결과에 기초하여 기판 전하 주입 회로(8)를 구동한다. AND 게이트(17)는 입력 4와 제어 신호에 기초하여 논리곱 연산을 하여, 이 연산결과를 OR 게이트(14)에 송출한다.
기판 전위 발생 회로(6A)는 도 12에 도시된 바와 같이 발진 회로(37)와, 발진 회로(38)와, 펌프 회로(39)를 구비하고 있다. 발진 회로(37)는 구동 신호1가 H가 되면 작동하고, L 이 되면 정지한다. 또한 발진 회로(38)는 구동 신호2가 H 가 되면 작동하여, L 이 되면 정지한다. 또, 발진 회로(37)는 발진 회로(38)에 비하여 고속동작을 한다.
펌프 회로(39)는 고려하고 있는 반도체 기판이 P형 반도체 기판인 경우는 도 5의 (a)에 도시하는 회로에서 발진 회로(31)를 제외한 것과 동일한 구성을 하고 있고 N 형 반도체 기판인 경우는 도 5의 (b)에 도시한 회로에서 발진 회로(31)를 제외한 것과 동일한 구성을 가지고 있다.
따라서, 구동 신호1가 H 가 되면 기판 전위 발진 회로(6A)는 고속으로 작동하여 기판 바이어스는 고속으로 깊게 되고, 구동 신호2가 H 가 되면 회로(6A)는 저속으로 작동하여 기판 바이어스는 저속으로 깊게 된다. 그리고 구동 신호1 및 2이 함께 L일때에 회로(6A)는 정지하여 출력은 고임피던스로 된다.
또, 기판 전하 주입 회로(8)로의 입력 신호는 도 11에 도시하는 N0R 게이트(16)의 출력 신호가 H 가 되면 기판 전하 주입 회로(8)는 작동하여 기판 바이어스는 얕게 되고, L 이 되면, 기판 전하 주입 회로(8)는 정지하여 출력은 고임피던스가 되는 것은 제1의 실시예의 경우와 동일이다.
본실시예의 반도체 집적 회로 장치는 제어 신호와 기판 바이어스에 기초하여 다음과 같이 동작한다.
1) 제어 신호가 동작모드이고, 또한 기판 바이어스가 설정값 S0보다 얕을 때는, 기판 전위 발생 회로(6A)가 고속으로 작동하고, 기판 전하 주입 회로(8)는 정지하고,
2) 제어 신호가 동작모드이고, 또한, 기판 바이어스가 설정값 S0보다 깊고 설정값 Sl보다 얕을 때는, 기판 전위 발생 회로(6A)가 저속으로 작동하고, 기판 전하 주입 회로(8)는 정지하고,
3) 제어 신호가 동작모드이고, 또한, 기판 바이어스가 설정값 Sl보다 깊고 설정값 S2보다 얕을 때는, 기판 전위 발생 회로(6A)와 기판 전하 주입 회로(8)는 정지하며,
4) 제어 신호가 동작모드이고, 또한 기판 바이어스가 설정값 S2보다 깊을 때는, 기판 전위 발생 회로(6A)가 정지하고, 기판 전하 주입 회로(8)는 작동하고,
5) 제어 신호가 대기모드이고, 또한, 기판 바이어스가 설정값 S3보다 얕을 때는, 기판 전위 발생 회로(6A)가 고속으로 작동하고, 기판 전하 주입 회로(8)가 정지하고,
6) 제어 신호가 대기모드이고, 또한, 기판 바이어스가 설정값 S3보다 깊을 때는, 기판 전위 발생 회로(6A)와 기판 전하 주입 회로(8)가 정지한다.
이상의 결과를 정리하면 도 13에 도시된 바와 같이 된다.
이 제3의 실시예에 있어서는 설정값이 1개 증가한 것으로 동작시의 기판 바이어스의 제어성이 향상한다. 우선, 제1의 실시예의 경우를 생각한다. 예컨대, 빠른 속도로 기판 바이어스를 계속 깊게 하면, 이윽고 설정값 Sl에 도달하지만 기판 전위 발생 회로(6)가 정지할때까지의 사이에 설정값 S2에 도달하여 기판 전하 주입 회로(8)가 작동한다. 그 결과 기판 전위는 설정값 S1까지 내려가고, 이윽고 기판 전하 주입 회로(8)가 정지할때까지의 사이에 다시 기판 전위 발생 회로(6)가 동작하여, 같은 것을 반복할 가능성이 있다. 따라서, 제어성의 장점으로부터는 설정값 S1부근에서는 기판 전위 발생 회로(6)는 기판 바이어스를 깊게 하는 속도를 떨어뜨리는 쪽이 바람직하다. 한편, 집적 회로에 전원을 넣은 직후는, 기판 바이어스가 매우 얕기 때문에 급속히 기판 바이어스를 걸 필요가 있다. 이상의 이유에 의해, 제3의 실시예로서는, 제1의 실시예의 설정값 S1의 앞에 또 설정값 S0를 추가하여 기판 전위 발생 회로(6A)의 구동력을 최초는 강하고, 이윽고 약해지도록 제어하였다.
또, 제3의 실시예의 반도체 집적 회로 장치에 있어서는, 제어 신호가 대기모드이고, 또한 기판 바이어스가 설정값 S3보다 얕을 때는 기판 전위 발생 회로(6A)를 고속으로 작동시키었지만, 저속으로 작동시키더라도 좋다.
또한, 제3의 실시예의 반도체 집적 회로 장치에 관련된 제어 회로(4A)는 도 11에 도시하는 구성을 가지고 있었지만, 도 14에 도시된 바와 같이 2입력 N0R 게이트(16)의 대신에 4입력 NOR 게이트(16A)를 이용하더라도 좋다. 이 경우, 4입력 NOR 게이트(16A)는 입력 1, 입력 2, 입력 3 및 제어 신호에 기초하여 NOR 연산을 하여, 연산결과를 기판 전하 주입 회로로 송출한다.
다음에 본 발명에 의한 반도체 집적 회로 장치의 제4의 실시예의 구성을 도 15에 도시한다. 이 실시예의 반도체 집적 회로 장치는, 도10에 도시한 제3의 실시예의 반도체 집적 회로 장치에 있어서, 기판 전위 검출 회로(2A)의 대신에 누설전류검출 회로(3A)를 설치한 것이다.
이 누설전류 검출 회로(3A)는 동일 기판상에 형성된 M0SFET의 누설전류를 검출하여, 이 검출값이 다른 4개의 설정값 S0, S1, S2, S3에 의해서 나누어진 영역중 어느 영역에 속하는지에 의해서 결정되는 4개의 출력 신호를 출력하는 것이다.
이 제4의 실시예의 반도체 집적 회로 장치는 도 10에 도시한 제3의 실시예의 반도체 집적 회로 장치와 동등의 효과를 발휘하는 것은 말할 필요도 없다.
다음에 본 발명에 의한 반도체 집적 회로 장치의 제5의 실시예의 구성을 도 16에 도시한다. 이 실시예의 반도체 집적 회로 장치는 도 1에 도시하는 제1의 실시예의 반도체 집적 회로 장치에 있어서, 기판 전위 검출 회로(2)및 제어 회로(4)의 대신에 기판 전위 검출 회로(2B) 및 제어 회로(4B)를 설치한 것이다.
기판 전위 검출 회로(2B)는 MOSFET이 형성되어 있는 반도체 기판의 전위(기판 바이어스)를 검출하여, 이 검출값이 다른 2개의 설정S1, S2에 의해서 나누어진 영역중 어느 영역에 속하는지에 따라서 결정되는 2개의 제1 내지 제2의 출력 신호를 출력하는 것이다. 기판 바이어스가 설정값 S1, 보다도 얕을 때는 제1 및 제2의 출력 신호 모두 H이고, 기판 바이어스가 설정값 S1보다도 깊고 설정값 S2보다 얕을 때는 제1의 출력 신호는 L이고, 제2의 출력 신호는 H 이다. 또한 기판 바이어스가 설정값 S2보다도 깊은 경우는 제1 및 제2의 출력 신호는 모두 L이다.
한편 제어 회로(4B)는 제어 신호와, 기판 전위 검출 회로(2B)로부터의 제1 내지 제2의 출력 신호에 기초하여 기판 전위 발생 회로(6) 및 기판 전하 주입 회로(8)을 구동한다. 이 제어 회로(4B)는 예컨대 도 17에 도시된 바와 같이 OR 게이트(18), NOR 게이트(19), 및 AND 게이트(20)를 가지고 있다. 또, 도 17에 있어서, 입력 1내지 입력 2는 기판 전위 검출 회로(2B)의 제1 내지 제2의 출력 신호에 각각 대응하고 있다.
0R 게이트(18)는 입력 1과 AND 게이트(20)의 출력에 기초하여 0R연산을 하여, 연산결과를 기판 전위 발생 회로(6)에 송출한다. NOR 게이트(19)는 입력 1과 제어 신호에 기초하여 NOR 연산을 하여, 연산결과를 기판 전하 주입 회로(8)로 송출한다. AND 게이트(20)는 입력 2와 제어 신호에 기초하여 AND 연산을 하여, 연산결과를 OR 게이트(18)에 송출한다.
이 실시예의 반도체 집적 회로 장치는 제어 신호와 기판 바이어스에 기초하여 다음과 같이 동작한다.
1) 제어 신호가 동작모드(=L)이고, 또한 기판 바이어스가 설정값 Sl보다 얕을 때는, 기판 전위 발생 회로(6)가 작동하고, 기판 전하 주입 회로(8)가 정지한다. 이것에 의해 기판 바이어스는 깊게 된다.
2) 제어 신호가 동작모드이고, 또한 기판 바이어스가 설정값 Sl보다도 깊게 되면 기판 전위 발생 회로(6)가 정지하고, 기판 전하 주입 회로(8)가 작동한다. 이것에 의해 기판 바이어스는 얕게 된다.
3) 제어 신호가 대기모드(=H)이고, 또한 기판 바이어스가 설정값 S2보다도 얕을 경우는 기판 전위 검출 회로(6)가 작동하고, 기판 전하 주입 회로(8)는 정지한다. 이것에 의해 기판 바이어스는 깊게 된다.
4) 제어 신호가 대기모드이고, 또한 기판 바이어스가 설정값 S2보다도 깊은 경우는 기판 전위 발생 회로(6) 및 기판 전하 주입 회로(8)가 정지한다.
이상의 결과를 합치면 도 18에 도시된 바와 같이 된다.
따라서, 동작시에는 기판 바이어스가 설정값 S1가 되도록 제어되고, 대기시에는 기판 바이어스가 설정값 S3가 되도록 제어된다. 이것에 의해 동작시간은 낮고 편차의 작은 임계값으로 제어가능하고, 대기시에는 높은 임계값으로 전환할 수 있다.
다음에 본 발명에 의한 반도체 집적 회로 장치의 제6의 실시예의 구성을 도 19에 도시한다. 이 실시예의 반도체 집적 회로 장치는 도 1에 도시하는 제1의 실시예의 반도체 집적 회로 장치에 있어서 기판 전위 검출 회로(2) 및 제어 회로(4)의 대신에 기판 전위 검출 회로(2A) 및 제어 회로(4C)를 설치한 것이다.
이 기판 전위 검출 회로(2A)는 도 10에 도시한 제3의 실시예의 반도체 집적 회로 장치에 관한 기판 전위 검출 회로(2A)와 동일한 것이고, 제1의 실시예의 그것에 비하여 설정값이 1개 증가하여 있다.
한편, 제어 회로(4C)는 기판 전위 검출 회로(2A)로부터 제1 내지 제4의 출력 신호에 기초하여 기판 전위 발생 회로(6) 및 기판 전하 주입 회로(8)를 구동하는 것이다. 그리고 이 제어 회로(4C)는 도 3에 도시하는 제어 회로에 있어서, 도 20에 도시한 바와 같이 슈미트 트리거 회로(50)를 설치한 구성을 가지고 있다. 이 슈미트 트리거 회로(50)는 기판 전위 검출 회로(2A)의 제3의 출력 신호, 제4의 출력 신호에 각각 대응하는 입력 3, 입력 4에 기초하여 동작하여, 그 동작 신호를 AND 게이트(13)의 1개의 입력 단자에 송출한다.
이와 같이 기판 전위검출의 설정값 S4를 설정값 S3의 부근에 새롭게 설치하고, 또 제어 회로내에 슈미트 트리거 회로를 설치하는 것에 의해, 기판 바이어스가 설정값 S3,또는S4에 있는 경우에 노이즈의 영향을 가급적 피할수 있다. 또, 새롭게 설치하는 설정값은 설정값 S3의 대신에 설정값 S2또는 설정값 S1의 부근에 설치하더라도 좋다. 이 때 예컨대 설정값 S2의 부근에 설치한 경우는 슈미트 트리거 회로는 상기새롭게 설치한 설정값의 전후의 영역에서 다른 값을 가지는 기판 전위 검출 회로의 출력 신호(상기 실시예에서는 입력 4에 상당)과, 설정값 S2의 전후의 영역에서 다른 값을 가지는 상기 기판 전위 검출 회로의 출력에 기초하여 동작하며, 이 슈미트 트리거 회로의 출력은 상기 입력 2가 송출될 게이트의 입력 단자에 송출된다.
또, 슈미트 트리거 회로(50)는 도 21에 도시된 바와 같이 반전게이트(61)와, 2개의 2입력 NAND 게이트(621,622)를 교차접속한 RS 플립플롭 회로(62)로 구성할 수 있다.
또한, 상기 슈미트 트리거 회로(50)는 도 22에 도시된 바와 같이 반전게이트(65)와, 2개의 2입력 N0R 게이트(621,622)를 교차접속한 RS 플립플롭 회로(66)으로 구성하도록 해도 좋다.
또, 제2 내지 제5의 실시예의 반도체 집적 회로 장치에 있어서, 기판 전위 검출의 설정값을 1개 증가시킴과 동시에, 제어 회로내에 슈미트 트리거 회로를 설치하는 것에 의해, 제6의 실시예의 경우와 같이 노이즈의 영향을 가급적에 피할 수 있다.
이상 상술한 바와 같이 본 발명에 의하면, 동작시는 낮고 편차가 작은 임계값으로 제어가능함과 동시에 대기시에는 높은 임계값으로 전환하는 것을 외부전원을 추가하지 않고서 할수있다.
본원청구범위의 각 구성요건에 병기한 도면참조부호는 본원발명의 이해를 용이하게 하기 위한 것으로 본원발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

Claims (39)

  1. 반도체 기판의 기판 바이어스에 상당하는 물리량을 검출하고, 상기 검출값이 n(≥2)개의 제1 내지 제n의 설정값에 의해서 나누어진 영역 중 어느 영역에 속하는지에 의해서 결정되는 n개의 제1 내지 제n의 출력 신호를 출력하는 검출 회로(2, 3, 2A, 3A, 2B)와,
    동작 모드인지 대기 모드인지를 나타내는 제어 신호와 상기 검출 회로로부터의 제1 내지 제n의 출력 신호에 기초하여 구동 신호를 출력하는 제어 회로(4)와,
    상기 제어 회로로부터의 구동 신호에 기초하여 작동하고 상기 반도체 기판으로부터 전하를 인출함으로써 상기 기판 바이어스를 깊게 하는 기판 전위 발생 회로(6)와,
    상기 제어 회로로부터의 구동 신호에 기초하여 작동하고, 상기 반도체 기판으로 전하를 주입함으로써 상기 기판 바이어스를 얕게 하는 기판 전하 주입 회로(8)를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 설정값의 개수 n은 3 이상이고, 상기 제어 회로는 슈미트 트리거 회로(50)을 가지며, 상기 슈미트 트리거 회로는 상기 검출 회로에 의해서 검출된 검출값이 상기 n개의 설정값 중 인접하는 2개의 설정값 중 한쪽의 설정값의 전후의 영역에서 다른 값을 가지는 상기 검출 회로의 1개의 출력 신호와, 상기 검출값이 다른쪽의 설정값의 전후의 영역에서 다른 값을 가지는 상기 검출 회로의 다른 1개의 출력 신호에 기초하여 동작하고, 상기 슈미트 트리거 회로의 출력과 상기 제1 내지 제n의 출력 신호로부터 상기 2 개의 출력 신호를 제외한 n-2 개의 출력 신호에 기초하여 상기 제어 회로가 구동 신호를 만드는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서, 상기 설정값의 개수 n은 3이고, 상기 검출 회로는 상기 반도체 기판의 전위를 검출하는 기판 전위 검출 회로(2)이며, 상기 제어 회로는 1) 상기 제어 신호가 동작 모드이고 상기 기판 전위가 상기 제1 설정값보다 기판 바이어스로서 얕을 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 2) 상기 제어 신호가 동작 모드이고 상기 기판 전위가 상기 제1 설정값보다 기판 바이어스로서 깊고 상기 제2 설정값보다 기판 바이어스로서 얕을 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키고, 3) 상기 제어 신호가 동작 모드이고 상기 기판 전위가 상기 제2 설정값보다 기판 바이어스로서 깊을 때는, 상기 기판 전위 발생 회로를 정지시킴과 동시에, 상기 기판 전하 주입 회로를 작동시키고, 4) 상기 제어 신호가 대기 모드이고 상기 기판 전위가 상기 제3 설정값보다 기판 바이어스로서 얕을 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에, 상기 기판 전하 주입 회로를 정지시키며, 5) 상기 제어 신호가 대기 모드이고 상기 기판 전위가 상기 제3 설정값보다 기판 바이어스로서 깊을 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서, 상기 설정값의 개수 n은 3이고, 상기 검출 회로는 상기 반도체 기판 상에 형성된 M0SFET의 누설 전류를 검출하는 누설 전류 검출 회로(3)이고, 상기 제어 회로는 1) 상기 제어 신호가 동작 모드이고 상기 누설 전류가 상기 제1 설정값보다 클 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 2) 상기 제어 신호가 동작 모드이고 상기 누설 전류가 상기 제1 설정값보다 작고 상기 제2 설정값보다 클 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키고, 3) 상기 제어 신호가 동작 모드이고 상기 누설 전류가 상기 제2 설정값보다 작을 때는, 상기 기판 전위 발생 회로를 정지시킴과 동시에, 상기 기판 전하 주입 회로를 작동시키고, 4) 상기 제어 신호가 대기 모드이고 상기 누설 전류가 상기 제3 설정값보다 클 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에, 상기 기판 전하 주입 회로를 정지시키고, 5) 상기 제어 신호가 대기 모드이고 상기 누설 전류가 상기 제3 설정값보다 작을 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항에 있어서, 상기 설정값의 개수 n은 4이고, 상기 검출 회로는 상기 반도체 기판의 전위를 검출하는 기판 전위 검출 회로(2A)이고, 상기제어 회로는 1) 상기 제어 신호가 동작 모드이고 상기 기판 전위가 상기 제1 설정값보다 기판 바이어스로서 얕은 때는, 상기 기판 전위 발생 회로를 고속으로 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 2) 상기 제어 신호가 동작 모드이고 상기 기판 전위가 상기 제1 설정값보다 기판 바이어스로서 깊고 상기 제2 설정값보다 기판 바이어스로서 얕은 때는, 상기 기판 전위발생 회로를 저속으로 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 3) 상기 제어 신호가 동작 모드이고 상기 기판 전위가 상기 제2 설정값보다 기판 바이어스로서 깊고, 상기 제3 설정값보다 기판 바이어스로서 얕은 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키고, 4) 상기 제어 신호가 동작 모드이고 상기 기판 전위가 상기 제3 설정값보다 기판 바이어스로서 깊을 때는, 상기 기판 전위 발생 회로를 정지시킴과 동시에, 상기 기판 전하 주입 회로를 작동시키고, 5) 상기 제어 신호가 대기 모드이고 상기 기판 전위가 상기 제4 설정값보다 기판 바이어스로서 얕은 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 6) 상기 제어 신호가 대기 모드이고 상기 기판 전위가 상기 제4 설정값보다 기판 바이어스로서 깊을 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제1항에 있어서, 상기 설정값의 개수 n은 4이고, 상기 검출 회로는 상기 반도체 기판 상에 형성된 MOSFET의 누설 전류를 검출하는 누설 전류 검출 회로(3A)이고, 상기 제어 회로는 1) 상기 제어 신호가 동작 모드이고 상기 누설 전류가 상기 제1의 설정값보다 클 때는, 상기 기판 전위 발생 회로를 고속으로 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 2) 상기 제어 신호가 동작 모드이고 상기 누설 전류가 상기 제1 설정값보다 작고 상기 제2 설정값보다 클 때는, 상기 기판 전위 발생 회로를 저속으로 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 3) 상기 제어 신호가 동작 모드이고 상기 누설이 상기 제2 설정값보다 작고 상기 제3 설정값보다 클 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키고, 4) 상기 제어 신호가 동작 모드이고 상기 누설 전류가 상기 제3 설정값보다 작을 때는, 상기 기판 전위 발생 회로를 정지시킴과 동시에 상기 기판 전하 주입 회로를 작동시키고, 5) 상기 제어 신호가 대기 모드이고 상기 누설 전류가 상기 제4 설정값보다 클 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 발생 회로를 정지시키고, 6) 상기 제어 신호가 대기 모드이고 상기 누설 전류가 상기 제4 설정값보다 작을 때는, 상기 기판 전위 발생 회로와 상기 기판 전하 주입 회로를 정지시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제1항에 있어서, 상기 설정값의 개수 n은 2이고, 상기 검출 회로는 상기 반도체 기판의 전위를 검출하는 기판 전위 검출 회로(2B)이고, 상기 제어 회로는 1) 상기 제어 신호가 동작 모드이고 상기 기판 전위가 상기 제1 설정값보다 기판 바이어스로서 얕은 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 2) 상기 제어 신호가 동작 모드이고 상기 기판 전위가 상기 제1 설정값보다 기판 바이어스로서 깊을 때는 상기 기판 전위 발생 회로를 정지시킴과 동시에 상기 기판 전하 주입 회로를 작동시키고, 3) 상기 제어 신호가 대기 모드이고, 또한 상기 기판 전위가 상기 제2 설정값보다도 기판 바이어스로서 얕은 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 4) 상기 제어 신호가 대기 모드이고 상기 기판 전위가 상기 제2 설정값보다도 기판 바이어스로서 깊을 때는, 상기 기판 전위 발생 회로 및 상기 기판 전하 주입 회로를 정지시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제1항에 있어서, 상기 설정값의 개수는 2이고, 상기 검출 회로는 상기 반도체 기판에 형성된 M0SFET의 누설 전류를 검출하는 누설 전류 검출 회로이고, 상기제어 회로는 1) 상기 제어 신호가 동작 모드이고 상기 누설 전류가 상기 제1 설정값보다 클 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 2) 상기 제어 신호가 동작 모드이고 상기 누설 전류가 상기 제1 설정값보다도 작을 때는, 상기 기판 전위 발생 회로를 정지시킴과 동시에 상기 기판 전하주입 회로를 동작시키고, 3) 상기 제어 신호가 대기 모드이고 상기 누설 전류가 상기 제2 설정값보다도 클 때는, 상기 기판 전위 발생 회로를 작동시킴과 동시에 상기 기판 전하 주입 회로를 정지시키고, 4) 상기 제어 신호가 대기 모드이고 상기 누설 전류가 상기 제2 설정값보다도 작을 때는, 상기 기판 전위 발생 회로 및 상기 기판 전하 주입 회로를 정지시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제5항 또는 제6항에 있어서, 상기 제어 회로는 상기 기판 전위 발생 회로에 대하여 제1 구동 신호와 제2 구동 신호를 출력하고, 상기 기판 전위 발생 회로는 상기 제1 구동 신호에 기초하여 고속으로 펄스 전압을 발생하는 제1 발진 회로(37)와, 상기 제2 구동 신호에 기초하여 저속으로 펄스 전압을 발생하는 제2 발진 회로(38)와, 상기 제1 발진 회로와 제2 발진 회로 중 어느 한쪽으로부터의 펄스 전압에 기초하여 작동하고, 상기 반도체 기판으로부터 전하를 인출하는 펌프 회로(39)를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제3항, 제5항 및 제7항 중 어느 한 항에 있어서, 상기 기판 전위 검출 회로는 각각 기판단자가 소스 단자에 접속되고 게이트 단자가 드레인 단자에 접속된 동일 도전형의 복수의 MOS 트랜지스터가 직렬로 접속된 직렬 회로(R1…Rn)를 가지며, 상기 복수의 MOS 트랜지스터의 채널폭은 모두 동일하여 상기 복수의 M0S 트랜지스터가 부임계(sub-threshold) 영역에서 동작하도록 선택되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제3항, 제5항 및 제7항 중 어느 한 항에 있어서, 상기 기판 전위 검출 회로는 복수의 동일 도전형의 M0S 트랜지스터가 직렬로 접속된 제1 내지 제n(≥2) 직렬 회로(R1…Rn)를 각각 가지며, 상기 제i(i=1, …n) 직렬 회로를 구성하는 각 MOS 트랜지스터는 기판 단자가 소스 단자에 접속되고 게이트 단자가 드레인 단자에 접속되며,
    상기 제i(i=2, … n) 직렬 회로는 상기 제i－1 직렬 회로를 구성하는 트랜지스터열이 다른 2개의 접속 노드 간에 접속되고, 상기 제i(i=1, … n) 직렬 회로를 구성하는 각 트랜지스터의 채널폭은 동일하여 상기 제i 직렬 회로를 구성하는 모든 트랜지스터가 부임계 영역에서 동작하도록 선택되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제10항에 있어서, 상기 기판 전위 검출 회로는 RS 플립플롭 회로(62)와 반전게이트(61)를 가지며, 상기 RS 플립플롭 회로의 세트 입력 단자(S)는 상기 직렬 회로를 구성하는 트랜지스터열이 다른 2개의 접속 노드 중 한쪽의 접속 노드에 접속되고, 상기 RS 플립플롭 회로의 리셋 입력 단자(R)는 상기 반전 게이트를 통해 상기 2개의 접속 노드 중 다른쪽의 접속 노드에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제11항에 있어서, 상기 기판 전위 검출 회로는 RS 플립플롭 회로(66)와 반전게이트(65)를 가지며, 상기 RS 플립플롭 회로의 세트 입력 단자(S)는 상기 제n 직렬 회로를 구성하는 트랜지스터열이 다른 2개의 접속 노드 중 한쪽의 접속 노드에 접속되고, 상기 RS 플립플롭 회로의 리셋 입력 단자(R)는 상기 반전 게이트를 통해 상기 접속 노드 중 다른쪽의 접속 노드에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제1항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 접지 전원에 접속되고 기판이 구동 전원에 접속된 P채널 MOSFET(25)과, 드레인이 상기 P채널 MOSFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판 상에 형성된 N채널 M0SFET(26)을 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제1항에 있어서, 상기 기판 전하 주입 회로는 N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 구동 전원에 접속되고 기판이 접지 전원에 접속된 N채널 MOSFET(28)과, 드레인이 상기 N채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동 전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되며 상기 N형 반도체 기판 상에 형성된 P채널 M0SET(27)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제2항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 접지 전원에 접속되고 기판이 구동 전원에 접속된 P채널 MOSFET(25)과, 드레인이 상기 P채널 MOSFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판 상에 형성된 N채널 M0SFET(26)을 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제2항에 있어서, 상기 기판 전하 주입 회로는 N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 구동전원에 접속되고 기판이 접지전원에 접속된 N채널 MOSFET(28)과, 드레인이 상기 N채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되고 상기 N형 반도체 기판상에 형성된 P채널 M0SFET(27)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 제3항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되며, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 접지전원에 접속되고 기판이 구동 전원에 접속된 P채널 MOSFET(25)과, 드레인이 상기 P채널 MOSFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판상에 형성된 N채널 M0SFET(26)을 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 제3항에 있어서, 상기 기판 전하 주입 회로는 N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 구동전원에 접속되고 기판이 접지 전원에 접속된 N채널 MOSFET(28)과, 드레인이 상기 N채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동 전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되고 상기 N형 반도체 기판상에 형성된 P채널 M0SFET(27)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  20. 제4항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고, 게이트가 접지전원에 접속되고 기판이 구동 전원에 접속된 P채널 MOSFET(25)과, 드레인이 상기 P채널 MOSFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판 상에 형성된 N채널 M0SFET(26)을 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  21. 제4항에 있어서, 상기 기판 전하 주입 회로는 N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 구동 전원에 접속되고 기판이 접지 전원에 접속된 N채널 MOSFET(28)과, 드레인이 상기 N채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동 전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되고 상기 N형 반도체 기판 상에 형성된 P채널 M0SFET(27)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  22. 제5항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고, 게이트가 접지 전원에 접속되고 기판이 구동 전원에 접속된 P채널 MOSFET(25)과, 드레인이 상기 P채널 MOSFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판 상에 형성된 N채널 M0SFET(26)을 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  23. 제5항에 있어서, 상기 기판 전하 주입 회로는 N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 구동 전원에 접속되고 기판이 접지 전원에 접속된 N채널 MOSFET(28)과, 드레인이 상기 N채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동 전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되고 상기 N형 반도체 기판 상에 형성된 P채널 M0SFET(27)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  24. 제6항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 접지 전원에 접속되고 기판이 구동 전원에 접속된 P채널 MOSFET(25)과, 드레인이 상기 P채널 M0SFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판 상에 형성된 N채널 M0SFET(26)을 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  25. 제6항에 있어서, 상기 기판 전하 주입 회로는 N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 구동 전원에 접속되고 기판이 접지 전원에 접속된 N채널 MOSFET(28)과, 드레인이 상기 N채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동 전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되고 상기 N형 반도체 기판 상에 형성된 P채널 M0SFET(27)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  26. 제7항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 접지 전원에 접속되고 기판이 구동 전원에 접속된 P채널 M0SFET(25)과, 드레인이 상기 P채널 MOSFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판 상에 형성된 N채널 M0SFET(26)을 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  27. 제7항에 있어서, 상기 기판 전하 주입 회로는 N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 구동 전원에 접속되고 기판이 접지 전원에 접속된 N채널 MOSET(28)과, 드레인이 상기 N채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동 전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되고 상기 N형 반도체 기판 상에 형성된 P채널 MOSFET(27)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  28. 제8항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고, 게이트가 접지 전원에 접속되고 기판이 구동 전원에 접속된 P채널 MOSFET(25)과, 드레인이 상기 P채널 MOSFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판 상에 형성된 N채널 M0SFET(26)를 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  29. 제8항에 있어서, 상기 기판 전하 주입 회로는 N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 구동 전원에 접속되고 기판이 접지 전원에 접속된 N채널 MOSFET(28)과, 드레인이 상기 N채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동 전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되고 상기 N형 반도체 기판 상에 형성된 P채널 M0SFET(27)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  30. 제9항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 접지 전원에 접속되고 기판이 구동 전원에 접속된 P채널 MOSFET(25)과, 드레인이 상기 P채널 MOSFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판 상에 형성된 N채널 M0SFET(26)을 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  31. 제9항에 있어서, 상기 기판 전하 주입 회로는 N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 구동 전원에 접속되고 기판이 접지 전원에 접속된 N채널 MOSFET(28)과, 드레인이 상기 N채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동 전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되고 상기 N형 반도체 기판 상에 형성된 P채널 M0SFET(27)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  32. 제10항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 접지 전원에 접속되고 기판이 구동 전원에 접속된 P채널 MOSFET(25)과, 드레인이 상기 P채널 MOSFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판 상에 형성된 N채널 M0SFET(26)을 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  33. 제10항에 있어서, 상기 기판 전하 주입 회로는, N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 구동 전원에 접속되어 기판이 접지 전원에 접속된 N채널 MOSFET(28)과, 드레인이 상기 N채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동 전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되고, 상기 N형 반도체 기판 상에 형성된 P채널 M0SFET(27)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  34. 제11항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 접지 전원에 접속되고 기판이 구동 전원에 접속된 P채널 MOSFET(25)과, 드레인이 상기 P채널 MOSFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판 상에 형성된 N채널 M0SFET(26)을 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  35. 제11항에 있어서, 상기 기판 전하 주입 회로는 N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 구동 전원에 접속되고 기판이 접지 전원에 접속된 N채널 MOSFET(28)과, 드레인이 상기 N채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동 전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되고 상기 N형 반도체 기판 상에 형성된 P채널 M0SFET(27)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  36. 제12항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 접지 전원에 접속되고 기판이 구동 전원에 접속된 P채널 MOSFET(25)과, 드레인이 상기 P채널 MOSFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판상에 형성된 N채널 M0SFET(26)을 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  37. 제12항에 있어서, 상기 기판 전하 주입 회로는 N형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 구동 전원에 접속되고 기판이 접지 전원에 접속된 N채널 MOSFET(28)과, 드레인이 상기 N채널 MOSFET의 드레인에 접속되고 게이트가 상기 구동 전원에 접속되고 소스가 상기 N형 반도체 기판에 접속되고 상기 N형 반도체 기판 상에 형성된 P채널 M0SFET(27)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  38. 제13항에 있어서, 상기 기판 전하 주입 회로는 P형 반도체 기판에 이용되고, 소스가 상기 제어 회로로부터의 구동 신호를 수신하고 게이트가 접지 전원에 접속되고 기판이 구동 전원에 접속된 P채널 MOSFET(25)과, 드레인이 상기 P채널 MOSFET의 드레인에 접속되고 게이트가 접지 전원에 접속되고 소스가 상기 P형 반도체 기판에 접속되고 상기 P형 반도체 기판 상에 형성된 N채널 M0SFET(26)을 가지고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
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