CN1163485A - 半导体集成电路器件 - Google Patents

半导体集成电路器件 Download PDF

Info

Publication number
CN1163485A
CN1163485A CN97101089A CN97101089A CN1163485A CN 1163485 A CN1163485 A CN 1163485A CN 97101089 A CN97101089 A CN 97101089A CN 97101089 A CN97101089 A CN 97101089A CN 1163485 A CN1163485 A CN 1163485A
Authority
CN
China
Prior art keywords
substrate
circuit
type semiconductor
electric charge
charge injection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97101089A
Other languages
English (en)
Other versions
CN1080460C (zh
Inventor
黑田忠広
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1163485A publication Critical patent/CN1163485A/zh
Application granted granted Critical
Publication of CN1080460C publication Critical patent/CN1080460C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H01L27/0222—Charge pumping, substrate bias generation structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

一种半导体集成电路器件。其中包括检测半导体基片偏置的检测电路，此电路按该检测值属于n个设定值所分割区域中的哪个区域来确定输出n个输出信号；根据工作模式或待机模式的控制信号和所述n个输出信号，输出驱动信号的控制电路；按照控制电路来的驱动信号动作，并从半导体基片抽出电荷，使基片偏置加深的基片电位发生电路；按照控制电路来的驱动信号动作，并向半导体基片注入电荷，使基片偏置变浅的基片电荷注入电路。

Description

半导体集成电路器件
本发明涉及半导体集成电路器件，尤其涉及用于金属氧化物半导体场效应晶体管(下面用“MOSFET”表示)阈值(即门限值)控制的技术。
通常，作为降低含有MOSFET的半导体集成电路装置的功耗，尤其是降低互补型金属氧化物半导体(下面表示为“CMOS”)集成电路的功耗的有效方法之一，就是降低电源电压。但是，若电源电压下降，则CMOS电路的速度会很大程度上取决于金属氧化物半导体(下面表示为“MOS”)晶体管的阈值。如电源为3.3V，即使阈值为0.15V那么高，电路速度也才慢了5％左右。然而，电源为1V，则电路速度会慢50％。
因此，如果电源电压下降的同时也下降阈值，就不会损失电路速度，并能降低工作所需电力。然而，若阈值下降，MOSFET的子阈值电流就增大，从而增大了待机时的电力。因此，希望待机时阈值高，工作时阈值低。
如上所述，若仅使电源电压下降，电路的速度对阈值的依赖性就变大，从而阈值的偏差会突出反映在电路速度偏差上。因此，希望工作时阈值的偏差小。
MOSFET的阈值受基片电位调制(反向栅控效应)。如果使基片偏置(NMOS时比源极低的电位，PMOS时比源极高的电位)上升，阈值就会增大。利用这种现象，正在开发着上述情况下的阈值控制技术。例如参考文献1：ISSCC技术文献集，1995年2月318-319页，K塞特等著“应用备用电力缩减(SPR)电路无速度劣化节省50％有效电功率(K.Seta，et al.，“50％Active-Power SavingWithout Speed Degradation Using Stand by Power Reduction(SPR)Circuit，”ISSCC Digest of Technical Papers，pp.318-319，Feb.，1995，)，或参考文献2：CICC 94会议录，1994年5月，271-274页，T.克贝西，等著“用于低压高速工作的同调节阈值电压方案(SATS)(T.Kobayashi，et al.，“Self-adiustingthreshold-Voltage Scheme(SATS)for low-voltage high-speed operation.”Proc.ofCICC 94，pp.271-274，May.，1994)等中有所揭示。
参考文献1所揭示的电路用于切换待机时和工作时的阈值，而参考文献2所揭示的电路用于补偿工作时阈值的偏差。
然而，已有技术并未揭示a)待机时阈值高工作时阈值低及b)工作时减小阈值的偏差两者同时进行的技术。例如，参考文献1的电路不能补偿工作时的阈值的偏差，参考文献2的电路不能使待机时阈值增大。而且，参考文献1及参考文献2中记载的技术不能单纯组合。例如，参考文献2的电路，要在工作时使P型基片的电位在GND(地电位)以下，以便对N沟道MOSFET(下面也简称为NMOS)的阈值进行控制，而参考文献1的电路将P型基片的电位固定于GND。
另外，参考文献1的电路，除VDD(＝2V)和GND(＝0V)外，还存在需2个新电源VPBB(＝-2V)和VNBB(＝4V)的问题。
本发明研究了上述情况，其目的在于提供一种无需增加外部电源就能在工作时控制为偏差小的低阈值，待机时可切换到高阈值的半导体集成电路器件。
本发明半导体集成电路器件的第1实施形态，其特征在于，备有：
检测与半导体基片的基片偏置相当的物理量的检测电路，所述检测电路按照该检测值属于由第1至第n的n个设定值所分割区域中的哪个区域来确定输出第1至第n的个输出信号；
根据代表工作模式或待机模式的控制信号和来自所述检测电路的第1至第n的输出信号，输出驱动信号的控制电路；
按照所述控制电路来的驱动信号动作，从所述半导体基片抽出电荷，使所述基片偏置加深的基片电位发生电路；
按照所述控制电路来的驱动信号动作，向所述半导体基片注入电荷，使所述基片偏置变浅的基片电荷注入电路。
本发明半导体集成电路器件的第2实施形态，对于第1实施形态的半导体集成电路器件，其特征在于，
所述设定值的个数n在3以上；
所述控制电路具有施密特触发器电路；所述施密特触发器电路，按照所述检测电路所述检测到的检测值在所述n个设定值中相邻2个设定值的一个设定值的前后区域具有不同值的所述检测电路的一个输出信号，以及所述检测值在另一设定值前后区域具有不同值的所述检测路的另一输出信号，进行动作；所述控制电路，根据该施密特触发器电路的输出，以及从所述第1至第n的输出信号中除去所述2个输出信号后的n-2个输出信号，作成驱动信号。
本发明半导体集成电路器件的第3实施形态，对于第一实施例的半导体集成电路器件，其特征在于，
所述设定值的个数n为3；
所述检测电路为检测所述半导体基片电位的基片电位检测电路；
所述控制电路，
1)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第一设定值浅时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
2)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第一设定值深而比所述第二设定值浅时，使所述基片电位发生电路和所述基片电荷注入电路不动作；
3)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第二设定值深时，使所述基片电位发生电路不动作，同时使所述基片电荷注入电路动作；
4)在所述控制信号为待机模式且所述基片电位作为基片偏置比所述第三设定值浅时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
5)在所述控制信号为待机模式且所述基片电位作为基片偏置比所述第三设定值深时，使所述基片电位发生电路和所述基片电荷注入电路不动作。
本发明半导体集成电路器件的第四实施形态，对于第一实施例的半导体集成电路器件，其特征在于，
所述设定值的个数n为3；
所述检测电路为检测制作在所述半导体基片上的MOSFET漏电流的漏电流检测电路；
所述控制电路，
1)在所述控制信号为工作模式且所述漏电流比所述第一设定值大时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
2)在所述控制信号为工作模式且所述漏电流比所述第一设定值小而比所述第二设定值大时，使所述基片电位发生电路和所述基片电荷注入电路不动作；
3)在所述控制信号为工作模式且所述漏电流比所述第二设定值小时，使所述基片电位发生电路不动作，同时使所述基片电荷注入电路动作；
4)在所述控制信号为待机模式且所述漏电流比所述第三设定值大时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
5)在所述控制信号为待机模式且所述漏电流比所述第三设定值小时，使所述基片电位发生电路和所述基片电荷注入电路不动作。
本发明半导体集成电路器件的第5实施形态，对于第一实施例的半导体集成电路器件，其特征在于，
所述设定值的个数n为4；
所述检测电路为检测所述半导体基片电位的检测电路；
所述控制电路，
1)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第一设定值浅时，使所述基片电位发生电路高速动作，同时使所述基片电荷注入电路不动作；
2)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第一设定值深而比所述第二设定值浅时，使所述基片电位发生电路低速动作，同时使所述基片电荷注入电路不动作；
3)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第二设定值深而比第三设定值浅时，使所述基片电位发生电路和所述基片电荷注入电路不动作；
4)所述控制信号为工作模式且所述基片电位作为基片偏置比所述第三设定值深时，使所述基片电位发生电路不动作，同时使所述基片电荷注入电路动作；
5)在所述控制信号为待机模式且所述基片电位作为基片偏置比所述第四设定值浅时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
6)在所述控制信号为待机模式且所述基片电位作为基片偏置比所述第四设定值深时，使所述基片电位发生电路和所述基片电荷注入电路不动作。
本发明半导体集成电路器件的第6实施形态，对于第一实施例的半导体集成电路器件，其特征在于，
所述设定值的个数n为4；
所述检测电路为检测制作在所述半导体基片上的MOSFET的漏电流的漏电流检测电路；
所述控制电路，
1)在所述控制信号为工作模式且所述漏电流比所述第一设定值大时，使所述基片电位发生电路高速动作，同时使所述基片电荷注入电路不动作；
2)在所述控制信号为工作模式且所述漏电流比所述第一设定值小而比所述第二设定值大时，使所述基片电位发生电路低速动作，同时使所述基片电荷注入电路不动作；
3)在所述控制信号为工作模式且所述漏电流比所述第二设定值小而比所述第三设定值大时，使所述基片电位发生电路和所述基片电荷注入电路不动作；
4)所述控制信号为工作模式且所述漏电流比所述第三设定值小时，使所述基片电位发生电路不动作，同时使所述基片电荷注入电路动作；
5)在所述控制信号为待机模式且所述漏电流比所述第四设定值大时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
6)在所述控制信号为待机模式且所述漏电流比所述第四设定值小时，使所述基片电位发生电路和所述基片电荷注入电路不动作。
本发明半导体集成电路器件的第7实施形态，对于第一实施例的半导体集成电路器件，其特征在于，
所述设定值的个数n为2；
所述检测电路为检测所述半导体基片电位的基片电位检测电路；
所述控制电路，
1)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第一设定值浅时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
2)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第一设定值深时，使所述基片电位发生电路不动作，同时使所述基片电荷注入电路动作；
3)在所述控制信号为待机模式且所述基片电位作为基片偏置比所述第二设定值浅时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
4)在所述控制信号为待机模式且所述基片电位作为基片偏置比所述第二设定值深时，使所述基片电位发生电路和所述基片电荷注入电路不动作。
本发明半导体集成电路器件的第8实施形态，对于第一实施例的半导体集成电路器件，其特征在于，
所述设定值的个数n为2；
所述检测电路为检测制作在所述半导体基片上的MOSFET的漏电流的漏电流检测电路；
所述控制电路，
1)在所述控制信号为工作模式且所述漏电流比所述第一设定值大时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
2)在所述控制信号为工作模式且所述漏电流比所述第一设定值小时，使所述基片电位发生电路不动作，同时使所述基片电荷注入电路动作；
3)在所述控制信号为待机模式且所述漏电流比所述第二设定值大时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
4)在所述控制信号为待机模式且所述漏电流比所述第二设定值小时，使所述基片电位发生电路和所述基片电荷注入电路不动作。
本发明半导体集成电路器件的第9实施形态，对于第5或第6实施形态的半导体集成器件，其特征在于，
所述控制电路对所述基片电位发生电路输出第一及第二驱动信号；所述基片电位发生电路备有：根据所述第一驱动信号产生高速脉冲电压的第一振荡电路，根据所述第二驱动信号产生低速脉冲电压的第二振荡电路，按照所述第一及第二振荡电路来的任一脉冲电压动作，并从所述半导体基片抽出电荷的泵电路。
本发明半导体集成电路器件的第10实施形态，对于第3、5、7实施形态的任一实施形态的半导体集成电路器件，其特征在于，
所述基片电位检测电路，
具有串联连接多个分别将基片端子连接于源极端子，栅极端子连接于漏极端子的同一导电型MOS晶体管而成的串联电路，而且
选择得使所述多个MOS晶体管的所有沟道宽度相同且所述多个MOS晶体管在子阈值区工作。
本发明半导体集成电路器件的第11实施形态，对于第3、5、7实施形态的任一实施形态的半导体集成电路器件，其特征在于，
所述基片电位检测电路，
具有分别串联连接多个同一导电型MOS晶体管而成的第1至第n(≥2)串联电路，构成所述第i(i＝1，……n)串联电路的各MOS晶体管，其基片端子连接于源极端子，栅极端子连接于漏极端子，而且
选择得使所述第i(i＝2，…n)串联电路连接于构成所述第i-1串联电路的晶体管串中不同的2个连接节点之间，构成所述第i(i＝1，…n)串联电路的各晶体管的沟道宽度相同，构成所述第i串联电路的所有晶体管工作在子阈值区。
本发明半导体集成电路器件的第12实施形态，对于第10实施形态的半导体集成电路器件，其特征在于，
所述基片电位检测电路，
进一步包含RS触发电路和“非”门，所述RS触发电路的置位输入端连接于构成所述串联电路的晶体管串中不同两个连接节点中的一个连接节点，所述RS触发电路的复位端通过所述“非”门连接于所述两个连接节点中的另一连接节点。
本发明半导体集成电路器件的第13实施形态，对于第11实施形态的半导体集成电路器件，其特征在于，
所述基片电位检测电路，
进一步包含RS触发电路和“非”门，所述RS触发电路的置位输入端连接于构成所述第n串联电路的晶体管串中不同连接两节点中的一个连接节点，所述RS触发电路的复位输入端通过所述“非”门连接于所述连接节点中的另一连接节点。
本发明半导体集成电路器件的第14实施形态，对于第1至第13实施形态的任一实施形态，其特征在于，
所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
本发明半导体集成电路器件的第15实施形态，对于第1至第13实施形态的任一实施形态，其特征在于，
所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
图1是表示本发明第1实施形态的构成的方框图。
图2是表示本发明的基片电位检测电路的一个具体例子的电路图。
图3是第1实施形态的半导体集成电路器件的控制电路的一个具体例子的电路图。
图4是第1实施形态的动作的说明图。
图5是本发明的基片电位发生电路的具体例子的电路图。
图6是本发明的基片电荷注入电路的一个具体例子的电路图。
图7是使用于第1实施形态的控制电路的其他具体例子的电路图。
图8是表示本发明第2实施形态的构成的方框图。
图9是第2实施形态的漏电流检测电路的一个具体例子的电路图。
图10是表示本发明第3实施形态的构成的方框图。
图11是第3实施形态的控制电路的一个具体例子的电路图。
图12是表示第3实施形态的基片电位发生电路的结构的方框图。
图13是第3实施形态的动作的说明图。
图14是第3实施形态的控制电路的其他例子的电路图。
图15是表示本发明第4实施形态的构成的方框图。
图16是表示本发明第5实施形态的构成的方框图。
图17是第5实施形态的控制电路的一个具体例子的电路图。
图18是第5实施形态的动作的说明图。
图19是表示本发明第6实施形态的构成的方框图。
图20是第6实施形态的控制电路的具体例子的电路图。
图21是表示施密特电路的一个具体例子的电路图。
图22是表示施密特电路的其他例子的电路图。
图23是基片电位发生电路的其他具体例子的电路图。
图24是基片电位检测电路的其他具体例子的电路图。
图25是基片电位检测电路的其他具体例子的电路图。
图26是基片电位检测电路的其他具体例子的电路图。
图27是基片电位检测电路的其他具体例子的电路图。
下面参照附图对本发明的实施形态加以说明。
下面，所谓“半导体基片”意味着基片或阱。而所谓“基片偏置深”意味着半导体基片是P型基片或P型阱时，半导体基片的电位低，半导体基片是N型基片或N型阱时，半导体基片的电位高。所谓“基片偏置浅”则意味着与“基片偏置深”时电位相反的情况(即意味着本来是低的则高，本来是高的则低)。
图1表示本发明的半导体集成电路器件的第1实施形态的构成。该实施形态的半导体集成电路器件具备基片电位检测电路2、控制电路4、基片电位发生电路6和基片电荷注入电路8。
基片电位检测电路2检测MOSFET形成的半导体基片的电位(偏压)，输出根据该检测值是属于被3个不同的设定值S1、S2、S3分开的区域中的哪个区域而决定的3个输出信号，如图2所示，做成具有多个(四个以上)电阻R1...R2…Rn串联连接的串联电路。还有，在所考虑的基片是P型基片(参照图2(a))的情况下，S1＞S2＞S3，是N型基片(参照图2(b))的情况下，S1＜S2＜S3。该串联电路的两端VX、VY中的一方的端子连接于电源，另一方的端子连接于半导体基片上，从不同的中间抽头得到3个输出V01、V02、V03。现在，在所考虑的基片是P型基片的情况下，端子VX连接于驱动电源(VDD电源)，端子VY连接于P型基片。而在所考虑的基片是N型基片的情况下，端子VX连接于接地电源，端子VY连接于N型基片。于是，在该情况下，输出信号通过“非”门输出。
于是基片电位检测电路2的输出，在所考虑的基片是P型基片的情况下，根据基片的偏压不同而取如下数值。
1)在基片偏置比设定值S1浅的情况下，基片电位检测电路2的第1～第3输出V01、V02、V03为高(H)电平。
2)在基片偏置比设定值S1深，比设定值S2浅时，基片电位检测电路2的第1输出V01为低电平，第2和第3输出V02、V03为高电平。
3)在基片偏置比设定值S2深，比设定值S3浅时，基片电位检测电路2的第1和第2输出V01、V02为低(L)电平，第3输出V03为高电平。
4)在基片偏置比设定值S3深时，第1～第3输出V01、V02、V03为低电平。
又，在所考虑的基片是N型基片的情况下，也如图2(b)所示，在输出V01、V02、V03的前面插入“非”门，因此，基片电位检测电路2的输出根据基片的偏置决定，与上述结果相同。
接着，控制电路4是根据控制信号和基片电位检测电路2的输出，驱动基片电位发生电路6和基片电荷注入电路8的输出的，因此，如图3所示，具备“或”门11、“或非”门12及“与”门13。
在图3中，输入1～输入3分别对应于基片电位检测电路2的第1输出～第3输出。“或”门11根据输入1及“与”门13的输出进行逻辑和运算，根据其运算结果驱动基片电位发生电路6。“或非”门电路12根据输入2及控制信号进行或非运算，根据其运算结果驱动基片电荷注入电路8。 与”门13根据输入3及控制信号进行逻辑积运算，其计算结果被送到“或”门11。还有，控制信号在要对阈值进行控制的MOSFET工作时为低电平，待机变成高电平。
根据上述情况工作时(控制信号为低电平)，只是在基片偏置比设定值S1浅的情况下“或”门11的输出(即对基片电位发生电路6的输入信号)(驱动信号)为高电平，只是在基片偏置比设定值S2深的情况下“或非”门12的输出(即对基片电荷注入电路8的输入信号)(驱动信号)为高电平(参看图4)。而在待机时(控制信号为高电平)，只是在基片偏置比设定值S3浅的情况下对基片电位发生电路6的输入信号(驱动信号)为高电平，不管基片偏置值如何，对基片电荷注入电路8的输入信号(驱动信号)为低电平(参看图4)。
基片电位发生电路6和基片电荷注入电路8分别在驱动信号为高电平的情况下动作，在驱动信号为低电平的情况下不动作。
因此，本实施形态的半导体集成电路器件根据控制信号和半导体基片的电位(基片偏置)进行如下的动作。
1)在控制信号为工作模式，并且基片偏置比设定值S1浅的情况下，基片电位发生电路6和基片电荷注入电路8不动作，
2)在控制信号为工作模式，并且基片偏置比设定值S1深、比设定值S2浅的情况下，基片电位发生电路6和基片电荷注入电路8不动作，
3)在控制信号为工作模式，并且基片偏置比设定值S2深的情况下基片电位发生电路6不动作，基片电荷注入电路8动作，
4)在控制信号为待机模式，并且基片偏置比设定值S3浅的情况下，基片电位发生电路6动作，基片电荷注入电路8不动作，
5)在控制信号为待机模式，并且基片偏置比设定值S3深的情况下基片电位发生电路6和基片电荷注入电路8不动作。
基片电位发生电路6根据控制电路4来的驱动信号改变偏压。在驱动信号为高电平的情况下动作，基片偏置变深，在驱动信号为低电平的情况下不动作，输出变为高阻抗。
该基片电位发生电路6用于P型半导体基片、N型半导体基片的情况下的具体结构分别示于图5(a)、图5(b)。
用于P型半导体基片的基片电位发生电路6，如图5(a)所示，具备根据驱动信号产生脉冲电压的振荡电路31、电容器32、和PMOS晶体管33、34。现在，一旦驱动信号变为高电平，由例如环形振荡器构成的振荡电路31动作，使连接于振荡电路31的输出端的电容器32的一端的电位周期性上升、下降。于是，与此相应，电容器32的另一端上连接的PMOS晶体管33、34相连的节点N1的电位也上升、下降。而一旦该节点N1的电位变得比P型半导体基片的电位与PMOS晶体管33的阈值电压的和低，PMOS晶体管33即接通，电流从P型半导体基片流往节点N1。这时，PMOS晶体管34截止。然后，节点N1的电位由于振荡电路31的作用而上升，一旦高于PMOS晶体管34的阈值，PMOS晶体管34即导通，电流从节点N1流向电源接地点GND。这时，PMOS晶体管33截止。反复该操作，使电子从电源接地点GND流向P型半导体基片，P型半导体基片的电位下降，即基片偏置变深。反之，在驱动信号为低电平的情况下，振荡电路31不动作，节点N1的电位变成P型半导体基片的电位和接地电位GND的中间电位，其结果是，PMOS晶体管33、34都截止，基片电位发生电路6的输出变成高阻抗。
用于N型半导体基片的基片电位发生电路6，如图5(b)所示，具备振荡电路31、电容器32、和NMOS晶体管35、36。该图5(b)所示基片电位发生电路6在驱动信号为高电平时动作，以使电子从N型半导体基片流入驱动电源VDD，N型半导体基片的电位变高，即基片偏置变深。在驱动信号为低电平的情况下，NMOS晶体管35、36截止，输出变为高阻抗。
还有，为了加以更深的基片偏置，如图23所示，使用P型半导体基片的情况下，将PMOS晶体管多级连接(在图23(a)为4级)，N型半导体的情况下，用将NMOS晶体管多级连接(在图23(b)为4级)的基片电位发生电路即可。使这时相邻的、振荡电路的输出φ1、φ2有180度的相位差，借助于此，每隔一个交互驱动MMOS晶体管。
另一方面，基片电荷注入电路8根据控制电路4的输出信号(即驱动信号)动作，在驱动信号为高电平的情况下，使基片偏置变浅；在驱动信号为低电平的情况下，使注入电路8的输出变成高阻抗。将该基片电荷注入电路8使用于P型半导体基片、N型半导体基片的情况下的具体结构分别示于图6(a)、图6(b)。
使用于P型半导体的基片电荷注入电路8如图6(a)所示，具有串联连接的PMOS晶体管25和NMOS晶体管26。PMOS晶体管25的栅极接地，基片(阱)连接于驱动电源VDD。而NMOS晶体管26的栅极接地，基片(阱)连接于源极。在驱动信号为高电平的情况下，PMOS晶体管25导通，电流从节点N3(PMOS晶体管25源极)流向连接于NMOS晶体管26的源极(即节点N4)的P型基片，P型基片的电位上升，即基片偏置变浅。还有，在驱动信号为低电平的情况下，PMOS晶体管25截止，节点N4变为高阻抗状态。
使用于N型半导体的基片电荷注入电路8如图6(b)所示，具有串联连接的PMOS晶体管27和NMOS晶体管28。PMOS晶体管27的栅极连接于驱动电源VDD，源极(接点N6)连接于基片，漏极连接于NMOS晶体管28的漏极。NMOS晶体管28的栅极连接于驱动电源VDD，源极通过“非”门29接收驱动信号，基片(阱)接地。这时，在驱动信号为低电平的情况下，NMOS晶体管28导通，电流从连接于PMOS晶体管27的源极的N型基片流向节点N5(NMOS晶体管28的源极)，N型基片的电位下降，即基片偏置变浅。在驱动信号为高电平的情况下，NMOS晶体管28截止，节点N5变为高阻抗状态。
根据上面所述，使设定值S1、S2取接近的值，采用本实施形态的半导体集成电路器件，有可能在动作时将基片电位设定于设定值S1，在待机时将基片电位设定于设定值S3。例如所考虑的基片为P型基片，取S1＝-0.5V、S2＝-0.7V、S3＝-3.3V，则在动作时基片电位设定于-0.5V，一旦变化为待机模式，基片电位发生电路动作，基片偏置变深，最后设定于-3.3V。然后，变为工作模式时，基片电荷注入电路8动作，基片偏置变浅，最后设定于-0.5V。
这样，在动作时可以控制于偏差小的低阈值，同时在待机时能够切换为高阈值。而且也没有必要增加外电源。
还有，在上述实施形态的半导体集成电路器件中，控制电路4使用图3所示的结构，但是，也可以使用图7所示的结构。该图7所示的控制电路是在图3所示的电路中将2输入端的“或非”门12换成3输入端的“或非”门12A而成的，该3输入端的“或非”门12A输入基片电位检测电路2的第1和第2输出(分别对应输入1及输入2)以及控制信号。
还有，在上述实施形态的半导体集成电路器件中，基片电位检测电路如图2所示，由串联连接的n个电阻构成，但也可以如图24所示，由分别在子阈值区域工作的n个MOS串联晶体管构成。还有，在图24只呈现1个输出信号Vout。
又，如图25所示，也可以将图24所示的串联连接的n个MOS晶体管串、“非”门75，以及交叉连接的2个“与非”门761、762构成的RS双稳态多谐振荡器76加以组合构成基片电位检测电路。还有，节点A、B表示晶体管串的不同连接节点。
又如图26所示，也可以使用在图24所示的基片电位检测电路中，新设置“非”门77，以及交叉连接的2个“或非”门781、782构成的RS双稳态多谐振荡器78的基片电位检测电路。
又，如图27所示，也可以由分别在子阈值区域动作的n个、串联MOS晶体管721，…72n构成的第1晶体管串、两端连接于该第1晶体管串的两个不同的连接节点A、B，分别在各子阈值区域工作的m个串联MOS晶体管821、…82m构成的第2晶体管串、“非”门85，以及交叉连接的2个“与非”门861、862构成的RS双稳态多谐振荡器86构成基片电位检测电路。还有，也可以在图27中，去掉“非”门85、RS双稳态多谐振荡器86后构成基片电位检测电路。
在上述图24～图27中，只呈现1个输出信号。又图24～图27中所示的基片电位检测电路示于本申请人申请的日本专利特愿平8-11529号。
还有，在图24～图27中所示的基片电位检测电路中，MOS晶体管使用P沟道MOS晶体管，但是也可以使用N沟道MOS晶体管。
下面将本发明的半导体集成电路器件的第2实施形态的构成示于图8。该实施形态的半导体集成电路器件是将图1所示的第1实施形态的半导体集成电路器件中的基片电位检测电路2变换为漏电流检测电路3而成的。该漏电流检测电路3，检测形成于相同基片的MOSFET的漏电流，输出根据该检测值属于被3个不同的设定值S1、S2、S3分开的区域的哪一个区域决定的3个输出信号，而且基片偏置变浅，则MOSFET的漏电流变大，基片偏置变深，则MOSFET的漏电流变小，因此具有与第1实施形态相同的效果。
漏电流检测电路的具体例子示于本申请人申请的日本专利特愿平7-225576号，其结构示于图9。该图9所示的漏电流检测电路3对等效表示大规模集成电路(LSI)的N沟道MOS晶体管MLSI设置漏电流检测用的N沟道MOS晶体管MLN。对于该N沟道MOS晶体管MLN，为了发生栅极电压Vbn，设置源极接地的N沟道MOS晶体管(M1N)，和漏极与电流源Mgp连接，源极连接于N沟道MOS晶体管M1n的漏极上的N沟道MOS晶体管(M2n)，而且N沟道MOS晶体管M1n的栅极端子、N沟道MOS晶体管M2n的栅极端子、M2n的漏极端子及Mgp的漏极端子相连接，N沟道MOS晶体管M1N的漏极端子和N沟道MOS晶体管M2N的源极端子的连接点连接于N沟道MOS晶体管MLn的栅极。
这里，N沟道MOS晶体管M1N和N沟道MOS晶体管M2N选择电流源的电流值Ibp和N沟道MOS晶体管M1N与N沟道MOS晶体管M2N的沟道宽度，以便在子阈值区域工作。这样设定时，N沟道MOS晶体管M1N的栅极端子的电位Vgn与接地电位GND的电位差，与N沟道MOS晶体管M1N和N沟道MOS晶体管M2N的阈值电压相比大致相等或较小。
下面将本发明的半导体集成电路器件的第3实施形态的构成示于图10。该实施形态的半导体集成电路器件是在图1所示的第1实施形态的半导体集成电路器件中，设置基片电位检测电路2A、控制电路4A和基片电位发生电路6A以取代基片电位检测电路2、控制电路4和基片电位发生电路6。
基片电位检测电路2A检测MOSFET形成的半导体基片的电位(基片偏置)，输出根据该检测值属于被4个不同的设定值S0、S1、S2、S3分开的区域的哪一个区域决定的第1～第4四个输出信号，基片偏置比设定值S0浅时，第1～第4输出信号全部为高电平，在基片偏置比设定值S0深，但比设定值S1浅时，第1输出信号为低电平，第2～第4输出信号为高电平。而在基片偏置比设定值S1深，但比设定值S2浅时，第1～第2输出信号为低电平，第3～第4输出信号为高电平。而在基片偏置比设定值S2深，但比设定值S3浅时，第1～第3输出信号为低电平，第4输出信号为高电平。在基片偏置比设定值S3深，第1～第4输出信号全部为低电平。
另一方面，控制电路4根据控制信号和来自基片电位检测电路2A的第1～第4输出信号驱动基片电位发生电路6A和基片电荷注入电路8。该控制电路4A例如图11所示，具有“或”门14、“与”门15、“或非”门16，及“与”门17。在图1中，输入1～输入4分别对应于基片电位检测电路2A的第1～第4输出信号。
“或”门14根据输入1和“与”门17的输出，进行逻辑和运算，把运算结果作为驱动信号1送往基片电位发生电路6A。“与”门15根据输入1的“非”信号和输入2进行逻辑积运算，把运算结果作为驱动信号2送往基片电位发生电路6A。“或非”门16根据输入3和控制信号进行“或非”运算，根据其结果驱动基片电荷注入电路8。“与”门17根据输入4和控制信号进行逻辑积运算，将该运算结果送往“或”门14。
基片电位发生电路6A如图12所示，具有振荡电路37、振荡电路3 8和泵电路39。振荡电路37在驱动信号1变成高电平时即动作，变成低电平时即不动作。振荡电路38在驱动信号2变成高电平时即动作，变成低电平时即不动作。而且，振荡电路37比振荡电路38动作速度更高。
泵电路39在所考虑的半导体基片为P型基片的情况下与图5(a)所示的电路去掉振荡电路31后的电路具有相同的结构，在半导体基片为N型基片的情况下与图5(b)所示的电路去掉振荡电路31后的电路具有相同的结构。
因而，驱动信号1一旦变为高电平，基片电位发生电路6A即高速动作，基片偏置迅速变深，驱动信号2一旦变为高电平，基片电位发生电路6A即低速动作，基片偏置慢慢变深。而驱动信号1和驱动信号2一起变为低电平时，基片电位发生电路6A即不动作，输出变为高阻抗。
基片电荷注入电路8的输入信号在图11所示的“或非”门16的输出信号变成高电平时，基片电荷注入电路8动作，基片偏置变浅，而在该输出信号变成低电平时，使基片电荷注入电路8停止输出，变成高阻抗，这和第1实施形态的情况相同。
本实施形态的半导体集成电路器件根据控制信号和基片偏置进行如下动作。
1)控制信号为工作模式，并且基片偏置比设定值S0浅时，基片电位发生电路6A高速动作，基片电荷注入电路8不动作，
2)控制信号为工作模式，并且基片偏置比设定值S0深、比设定值S1浅时，基片电位发生电路6A低速动作，基片电荷注入电路8不动作，
3)控制信号为工作模式，并且基片偏置比设定值S1深、比设定值S2浅时，基片电位发生电路6A和基片电荷注入电路8不动作，
4)控制信号为动作模式，并且基片偏置比设定值S2深时，基片电位发生电路6A不动作，基片电荷注入电路8动作，
5)控制信号为待机模式，并且基片偏置比设定值S3浅时，基片电位发生电路6A高速动作，基片电荷注入电路8不动作，
6)控制信号为待机模式，并且基片偏置比设定值S3深时，基片电位发生电路6A和基片电荷注入电路8不动作。
上述结果汇总示于图13。在上述第3实施形态中，设定值增加一个，因而提高工作时基片偏置的控制能力。首先考虑第1实施形态的情况。例如以较快的速度持续加深基片偏置，不久即达到设定值S1，而在基片电位发生电路6停止之前的时间里达到设定值S2，基片电荷注入电路8动作。其结果是，基片电位下降到设定值S1为止，不久，在基片电荷注入电路8停止之前基片电位发生电路6再度动作，同样的情况有重复进行的可能。从而，从控制性能的良好出发，在设定值S1的近旁，基片电位发生电路6最好把使基片偏置加深的速度降下来。另一方面，在刚刚向集成电路输入电源后，由于基片偏置非常浅，有必要迅速加上基片偏置。根据以上理由，在第3实施形态，在第1实施形态的S1的前面再追加设定值S0，控制基片电位发生电路6A的驱动力，使其最初强，不久后变弱。
还有，第3实施形态的半导体集成电路器件中，在控制信号为待机模式，并且基片偏置比设定值S3浅时，使基片电位发生电路6以高速度动作，但是也可以用低速度动作。
又，在第3实施形态的半导体集成电路器件中的控制电路4A具有图11所示的结构，但是，也可以如图14所示，用4输入端的“或非”门16A代替2输入端的“或非”门16。在这种情况下，  4输入端的“或非”门16A根据输入1、输入2、输入3和控制信号进行“或非”运算，将计算结果送往基片电荷注入电路8。
下面将本发明的半导体集成电路器件的第4实施形态的构成示于图15。该实施形态的半导体集成电路器件是在图10所示的第3实施形态的半导体集成电路器件中设置漏电流检测电路3A代替基片电位检测电路2A而成的。
该漏电流检测电路3A检测形成于相同的基片上的MOSFET的漏电流，输出根据该检测值属于被4个不同的设定值S0、S1、S2、S3分开的区域的哪一个区域决定的4个输出信号。
该第4实施形态的半导体集成电路器件当然与图10所示的第3实施形态的半导体集成电路器件具有同等效果。
下面将本发明的半导体集成电路器件的第5实施形态的构成示于图16。该实施形态的半导体集成电路器件，是图1所示的第1实施形态的半导体集成电路器件中设置基片电位检测电路2B和控制电路4B代替基片电位检测电路2和控制电路4而成的。
基片电位检测电路2B检测形成MOSFET的半导体基片的电位(基片偏置)，输出根据该检测值属于被2个不同的设定值S1、S2分开的区域的哪一个区域决定的第1、第2两个输出信号。在基片偏置比设定值S1浅时，第1、第2输出信号全部为高电平，在基片偏置比设定值S1深，但比设定值S2浅时，第1输出信号为低电平，第2输出信号为高电平。而在基片偏置比设定值S2深时，第1、第2输出信号均为低电平。
另一方面，控制电路4B根据控制信号和基片电位检测电路2B来的第1、第2输出信号驱动基片电位发生电路6和基片电荷注入电路8。该控制电路4B，如图17所示，具有“或”门18、“或非”门19，和“与”门20。还有，在图17，输入1和输入2分别对应于基片电位检测电路2B的第1和第2输出信号。
“或”门18根据输入1和“与”门20的输出进行“或”运算，将运算结果送往基片电位发生电路6。“或非”门19根据输入1和控制信号进行“或非”运算，将计算结果送往基片电荷注入电路8。“与”门20根据输入2和控制信号进行“与”运算，将计算结果送往“或”门18。
本实施形态的半导体集成电路器件根据控制信号和基片偏置进行如下动作。
1)控制信号为工作模式(低电平)，并且基片偏置比设定值S1浅时，基片电位发生电路6动作，基片电荷注入电路8不动作。基片偏置因此而变深。
2)控制信号为工作模式，并且基片偏置变得比设定值S1深时，基片电位发生电路6不动作，基片电荷注入电路8动作。基片偏置因此而变浅。
3)控制信号为待机模式(高电平)，并且基片偏置比设定值S2浅时，基片电位发生电路6动作，基片电荷注入电路8不动作。基片偏置因此而变深。
4)控制信号为待机模式，并且基片偏置比设定值S2深时，基片电位发生电路6和基片电荷注入电路8不动作。
以上结果汇总示于图18。
因而，在动作时基片偏置被控制为设定值S1，在待机时基片偏置被控制为设定值S2。借助于此，在动作时可以控制于偏差小的低阈值，在待机时可以切换为高阈值。
下面将本发明的半导体集成电路器件的第6实施形态的构成示于图19。该实施形态的半导体集成电路器件是在图1所示的第1实施形态的半导体集成电路器件中，设置基片电位检测电路2A和控制电路4C以取代基片电位检测电路2和控制电路4。
该基片电位检测电路2A与图10所示的第3实施形态的半导体集成电路器件的电位检测电路2A是相同的，比第1实施形态的该电路设定值增加一个。
另一方面，控制电路4C根据基片电位检测电路2A来的第1至第4输出信号驱动基片电位发生电路6和基片电荷注入电路8。而该控制电路4C，在图3所示的控制电路中，具有如图20所示设置施密特触发电路50的结构。该施密特触发电路50根据分别对应于基片电位检测电路2A的第3、第4输出信号的输入3、输入4动作，该动作信号被送往“与”门13的一个输入端子。
这样将基片电位检测的设定值S4新设置于设定值S3附近，还在控制电路内设置施密特电路，能在基片偏置接近设定值S3、S4的情况下，尽可能避免噪声的影响。还有，新设置的设定值也可以不设在设定值S3附近，而设在设定值S2或设定值S1的附近。这时，例如设定在设定值S2的附近时，施密特电路根据在上述新设定的设定值前后的区域具有不同值的基片电位检测电路的输出信号(在上述实施形态相当于输入4)和在设定值S2的前后的区域具有不同值的上述基片电位检测电路输出动作，该施密特电路的输出被送到应送出上述输入2的门电路输入端子上。
还有，施密特电路50如图21所示，可以由“非”门61和将两个2输入端“与非”门621、622交叉连接的RS双稳态多谐振荡器62构成。
又，上述施密特电路50如图22所示，也可以由“非”门65和将两个2输入端“或非”门661、662交叉连接的RS双稳态多谐振荡器66构成。
还有，第2～第5实施形态的半导体集成电路器件中，在使基片电位检测的设定值增加一个的同时，在控制电路内设置施密特电路，以此可以与第6实施形态一样尽可能避免噪声的影响。
如上所述，采用本发明，工作时可以将阈值控制得低而且偏差小，同时在待机时不必增加外电源就可以切换到高阈值。

Claims (39)

1.一种半导体集成电路器件，其特征在于，备有：
检测与半导体基片的基片偏置相当的物理量的检测电路，所述检测电路按照该检测值属于由第1至第n的n个设定值所分割区域中的哪个区域来确定输出第1至第n的n个输出信号；
根据代表工作模式或待机模式的控制信号和来自所述检测电路的第1至第n的输出信号，输出驱动信号的控制电路；
按照所述控制电路来的驱动信号动作，从所述半导体基片抽出电荷，使所述基片偏置加深的基片电位发生电路；
按照所述控制电路来的驱动信号动作，向所述半导体基片注入电荷，使所述基片偏置变浅的基片电荷注入电路。
2.如权利要求1所述的半导体集成电路器件，其特征在于，
所述设定值的个数n在3以上；
所述控制电路具有施密特触发器电路；所述施密特触发器电路，按照所述检测电路所述检测到的检测值在所述n个设定值中相邻2个设定值的一个设定值的前后区域具有不同值的所述检测电路的一个输出信号，以及所述检测值在另一设定值前后区域具有不同值的所述检测电路的另一输出信号，进行动作；所述控制电路，根据该施密特触发器电路的输出，以及从所述第1至第n的输出信号中除去所述2个输出信号后的n-2个输出信号，作成驱动信号。
3.如权利要求1所述的半导体集成电路器件，其特征在于，
所述设定值的个数n为3；
所述检测电路为检测所述半导体基片电位的基片电位检测电路；
所述控制电路，
1)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第一设定值浅时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
2)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第一设定值深而比所述第二设定值浅时，使所述基片电位发生电路和所述基片电荷注入电路不动作；
3)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第二设定值深时，使所述基片电位发生电路不动作，同时使所述基片电荷注入电路动作；
4)在所述控制信号为待机模式且所述基片电位作为基片偏置比所述第三设定值浅时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
5)在所述控制信号为待机模式且所述基片电位作为基片偏置比所述第三设定值深时，使所述基片电位发生电路和所述基片电荷注入电路不动作。
4.如权利要求1所述的半导体集成电路器件，其特征在于，
所述设定值的个数n为3；
所述检测电路为检测制作在所述半导体基片上的MOSFET漏电流的漏电流检测电路；
所述控制电路，
1)在所述控制信号为工作模式且所述漏电流比所述第一设定值大时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
2)在所述控制信号为工作模式且所述漏电流比所述第一设定值小而比所述第二设定值大时，使所述基片电位发生电路和所述基片电荷注入电路不动作；
3)在所述控制信号为工作模式且所述漏电流比所述第二设定值小时，使所述基片电位发生电路不动作，同时使所述基片电荷注入电路动作；
4)在所述控制信号为待机模式且所述漏电流比所述第三设定值大时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
5)在所述控制信号为待机模式且所述漏电流比所述第三设定值小时，使所述基片电位发生电路和所述基片电荷注入电路不动作。
5.如权利要求1所述的半导体集成电路器件，其特征在于，
所述设定值的个数n为4；
所述检测电路为检测所述半导体基片电位的检测电路；
所述控制电路，
1)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第一设定值浅时，使所述基片电位发生电路高速动作，同时使所述基片电荷注入电路不动作；
2)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第一设定值深而比所述第二设定值浅时，使所述基片电位发生电路低速动作，同时使所述基片电荷注入电路不动作；
3)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第二设定值深而比第三设定值浅时，使所述基片电位发生电路和所述基片电荷注入电路不动作；
4)所述控制信号为工作模式且所述基片电位作为基片偏置比所述第三设定值深时，使所述基片电位发生电路不动作，同时使所述基片电荷注入电路动作；
5)在所述控制信号为待机模式且所述基片电位作为基片偏置比所述第四设定值浅时，使所述基片电位发生电路工作，同时使所述基片电荷注入电路不动作；
6)在所述控制信号为待机模式且所述基片电位作为基片偏置比所述第四设定值深时，使所述基片电位发生电路和所述基片电荷注入电路不动作。
6.如权利要求1所述的半导体集成电路器件，其特征在于，
所述设定值的个数n为4；
所述检测电路为检测制作在所述半导体基片上的MOSFET的漏电流的漏电流检测电路；
所述控制电路，
1)在所述控制信号为工作模式且所述漏电流比所述第一设定值大时，使所述基片电位发生电路高速动作，同时使所述基片电荷注入电路不动作；
2)在所述控制信号为工作模式且所述漏电流比所述第一设定值小而比所述第二设定值大时，使所述基片电位发生电路低速动作，同时使所述基片电荷注入电路不动作；
3)在所述控制信号为工作模式且所述漏电流比所述第二设定值小而比所述第三设定值大时，使所述基片电位发生电路和所述基片电荷注入电路不动作；
4)所述控制信号为工作模式且所述漏电流比所述第三设定值小时，使所述基片电位发生电路不动作，同时使所述基片电荷注入电路动作；
5)在所述控制信号为待机模式且所述漏电流比所述第四设定值大时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
6)在所述控制信号为待机模式且所述漏电流比所述第四设定值小时，使所述基片电位发生电路和所述基片电荷注入电路不动作。
7.如权利要求1所述的半导体集成电路器件，其特征在于，
所述设定值的个数n为2；
所述检测电路为检测所述半导体基片电位的基片电位检测电路；
所述控制电路，
1)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第一设定值浅时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
2)在所述控制信号为工作模式且所述基片电位作为基片偏置比所述第一设定值深时，使所述基片电位发生电路不动作，同时使所述基片电荷注入电路动作；
3)在所述控制信号为待机模式且所述基片电位作为基片偏置比所述第二设定值浅时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
4)在所述控制信号为待机模式且所述基片电位作为基片偏置比所述第二设定值深时，使所述基片电位发生电路和所述基片电荷注入电路不动作。
8.如权利要求1所述的半导体集成电路器件，其特征在于，
所述设定值的个数n为2；
所述检测电路为检测制作在所述半导体基片上的MOSFET的漏电流的漏电流检测电路；
所述控制电路，
1)在所述控制信号为工作模式且所述漏电流比所述第一设定值大时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
2)在所述控制信号为工作模式且所述漏电流比所述第一设定值小时，使所述基片电位发生电路不动作，同时使所述基片电荷注入电路动作；
3)在所述控制信号为待机模式且所述漏电流比所述第二设定值大时，使所述基片电位发生电路动作，同时使所述基片电荷注入电路不动作；
4)在所述控制信号为待机模式且所述漏电流比所述第二设定值小时，使所述基片电位发生电路和所述基片电荷注入电路不动作。
9.如权利要求5、6任一权利要求所述的半导体集成电路器件，其特征在于，
所述控制电路对所述基片电位发生电路输出第一及第二驱动信号；所述基片电位发生电路备有：根据所述第一驱动信号产生高速脉冲电压的第一振荡电路，根据所述第二驱动信号产生低速脉冲电压的第二振荡电路，按照所述第一及第二振荡电路来的任一脉冲电压动作，并从所述半导体基片抽出电荷的泵电路。
10.如权利要求3、5、7任一权利要求所述的半导体集成电路器件，其特征在于，
所述基片电位检测电路，
具有串联连接多个分别将基片端子连接于源极端子，栅极端子连接于漏极端子的同一导电型MOS晶体管而成的串联电路，而且
选择得使所述多个MOS晶体管的所有沟道宽度相同且所述多个MOS晶体管在子阈值区工作。
11.如权利要求3、5、7任一权利要求所述的半导体集成电路器件，其特征在于，
所述基片电位检测电路，
具有分别串联连接多个同一导电型MOS晶体管而成的第1至第n(22)串联电路，构成所述第i(i＝1，……n)串联电路的各MOS晶体管，其基片端子连接于源极端子，栅极端子连接于漏极端子，而且
选择得使所述第i(i＝2，…n)串联电路连接于构成所述第i-1串联电路的晶体管串中不同的2个连接节点之间，构成所述第i(i＝1，…n)串联电路的各晶体管的沟道宽度相同，构成所述第i串联电路的所有晶体管工作在子阈值区。
12.如权利要求10所述的半导体集成电路器件，其特征在于，
所述基片电位检测电路，
进一步包含RS触发电路和“非”门，所述RS触发电路的置位输入端连接于构成所述串联电路的晶体管串中不同两个连接节点中的一个连接节点，所述RS触发电路的复位端通过所述“非”门连接于所述两个连接节点中的另一连接节点。
13.如权利要求11所述的半导体集成电路器件，其特征在于，
所述基片电位检测电路，
进一步包含RS触发电路和“非”门，所述RS触发电路的置位输入端连接于构成所述第n串联电路的晶体管串中不同连接两节点中的一个连接节点，所述RS触发电路的复位输入端通过所述“非”门连接于所述连接节点中的另一连接节点。
14.如权利要求1所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
15.如权利要求1所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
16.如权利要求2所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
17.如权利要求2所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
18.如权利要求3所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
19.如权利要求3所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
20.如权利要求4所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
21.如权利要求4所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
22.如权利要求5所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
23.如权利要求5所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
24.如权利要求6所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
25.如权利要求6所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
26.如权利要求7所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
27.如权利要求7所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
28.如权利要求8所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
29.如权利要求8所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
30.如权利要求9所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
31.如权利要求9所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
32.如权利要求10所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
33.如权利要求10所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
34.如权利要求11所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
35.如权利要求11所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
36.如权利要求12所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
37.如权利要求12所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
38.如权利要求13所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于P型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于电源接地端，基片连接于驱动电源的P沟道MOSFET；制作在所述P型半导体基片上，而且漏极连接于所述P沟道MOSFET的漏极，栅极连接于电源接地端，源极连接于所述P型半导体基片的N沟道MOSFET。
39.如权利要求13所述的半导体集成电路器件，其特征在于，所述基片电荷注入电路包含：用于N型半导体基片，而且源极接受所述控制电路来的驱动信号，栅极接于驱动电源，基片连接于电源接地端的N沟道MOSFET；制作在所述N型半导体基片上，而且漏极连接于所述N沟道MOSFET的漏极，栅极连接于所述驱动电源，源极连接于所述N型半导体基片的P沟道MOSFET。
CN97101089A 1996-02-05 1997-02-05 半导体集成电路器件 Expired - Fee Related CN1080460C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP01910496A JP3245037B2 (ja) 1996-02-05 1996-02-05 半導体集積回路装置
JP019104/96 1996-02-05

Publications (2)

Publication Number Publication Date
CN1163485A true CN1163485A (zh) 1997-10-29
CN1080460C CN1080460C (zh) 2002-03-06

Family

ID=11990182

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97101089A Expired - Fee Related CN1080460C (zh) 1996-02-05 1997-02-05 半导体集成电路器件

Country Status (6)

Country Link
US (1) US5929693A (zh)
EP (1) EP0788163A3 (zh)
JP (1) JP3245037B2 (zh)
KR (1) KR100285672B1 (zh)
CN (1) CN1080460C (zh)
TW (1) TW316333B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7579475B2 (en) 2002-09-11 2009-08-25 Hanlim Pharmaceutical Co., Ltd. S-(-)-amlodipine nicotinate and process for the preparation thereof

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100300034B1 (ko) * 1998-02-07 2001-09-06 김영환 반도체소자의기판전압인가회로
DE19928762C1 (de) * 1999-06-23 2000-11-23 Siemens Ag Schaltungsanordnung zur Verhinderung der Injektion von Minoritätsladungsträgern in das Substrat
US6553545B1 (en) * 2000-06-29 2003-04-22 Intel Corporation Process parameter extraction
JP2003168293A (ja) * 2001-11-29 2003-06-13 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
KR20040047173A (ko) * 2002-11-29 2004-06-05 주식회사 하이닉스반도체 노이즈를 감소시킨 전압 발생장치
KR100542708B1 (ko) * 2003-05-28 2006-01-11 주식회사 하이닉스반도체 고전압 발생기
US6965264B1 (en) * 2003-06-30 2005-11-15 National Semiconductor Corporation Adaptive threshold scaling circuit
US7604589B2 (en) * 2003-10-01 2009-10-20 Given Imaging, Ltd. Device, system and method for determining orientation of in-vivo devices
JP4337709B2 (ja) 2004-11-01 2009-09-30 日本電気株式会社 半導体集積回路装置
JP4835856B2 (ja) 2005-01-06 2011-12-14 日本電気株式会社 半導体集積回路装置
JP5426069B2 (ja) * 2006-08-31 2014-02-26 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7641337B2 (en) * 2006-12-22 2010-01-05 Bausch & Lomb Incorporated Ophthalmic lens including photochromic material
KR102581100B1 (ko) * 2019-03-07 2023-09-20 삼성전기주식회사 차지 펌프 기반의 네가티브 전압 회로

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1012310B (zh) * 1985-05-01 1991-04-03 得克萨斯仪器公司 超大规模集成电路的局部互连方法及其结构
US4769784A (en) * 1986-08-19 1988-09-06 Advanced Micro Devices, Inc. Capacitor-plate bias generator for CMOS DRAM memories
US4752699A (en) * 1986-12-19 1988-06-21 International Business Machines Corp. On chip multiple voltage generation using a charge pump and plural feedback sense circuits
JP3420606B2 (ja) * 1993-03-15 2003-06-30 株式会社東芝 高電圧発生装置
DE69327164T2 (de) * 1993-09-30 2000-05-31 St Microelectronics Srl Spannungserhöhungsschaltung zur Erzeugung von positiven und negativen erhöhten Spannungen
US5629646A (en) * 1995-03-21 1997-05-13 Texas Instruments Incorporated Apparatus and method for power reduction in dRAM units
JPH0925576A (ja) * 1995-07-06 1997-01-28 Kao Corp 成膜方法および成膜装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7579475B2 (en) 2002-09-11 2009-08-25 Hanlim Pharmaceutical Co., Ltd. S-(-)-amlodipine nicotinate and process for the preparation thereof

Also Published As

Publication number Publication date
US5929693A (en) 1999-07-27
EP0788163A2 (en) 1997-08-06
EP0788163A3 (en) 1998-11-04
KR970063247A (ko) 1997-09-12
TW316333B (zh) 1997-09-21
KR100285672B1 (ko) 2001-04-02
CN1080460C (zh) 2002-03-06
JP3245037B2 (ja) 2002-01-07
JPH09214322A (ja) 1997-08-15

Similar Documents

Publication Publication Date Title
CN1080460C (zh) 半导体集成电路器件
CN1305219C (zh) 电平转换电路
CN1112768C (zh) 输出电路
CN1260881C (zh) 差动电路和放大电路以及使用该放大电路的显示装置
CN1195324C (zh) 半导体集成电路
CN1114267C (zh) 由时钟信号控制的电平转换电路
CN1216461C (zh) 半导体集成电路
CN1309166C (zh) 高频开关装置和半导体装置
CN1320760C (zh) 钟控反相器、“与非”门、“或非”门和移位寄存器
CN1166060C (zh) 电压容许接口电路
CN1388501A (zh) 脉冲输出电路、移位寄存器和显示器件
CN1780148A (zh) 输入输出电路和半导体输入输出装置
CN1264276C (zh) 电平位移电路
CN1314122C (zh) 非易失性半导体存储器件
CN1648972A (zh) 触发器、移位寄存器、及有源矩型显示装置
CN1518221A (zh) 脉冲输出电路，移位寄存器，和电子设备
CN1731675A (zh) 差动放大器和使用其的显示装置的数据驱动器
CN1992526A (zh) 电平移动电路以及使用该电平移动电路的驱动电路
CN101038788A (zh) 半导体集成电路和漏电流减小方法
CN1503452A (zh) 半导体装置及其驱动方法
CN1272763C (zh) 显示装置
CN1664897A (zh) 显示装置驱动电路
CN101079231A (zh) 驱动电压供给电路
CN1526200A (zh) 电平变换电路
CN1234207C (zh) 电平转换电路

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20020306

Termination date: 20100205