CN1314122C - 非易失性半导体存储器件 - Google Patents

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CN1314122C CNB2004100488666A CN200410048866A CN1314122C CN 1314122 C CN1314122 C CN 1314122C CN B2004100488666 A CNB2004100488666 A CN B2004100488666A CN 200410048866 A CN200410048866 A CN 200410048866A CN 1314122 C CN1314122 C CN 1314122C
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Abstract

本发明有关非易失性半导体存储器件，具体为在存储单元中，NMOS晶体管的衬底接触区及PMOS晶体管的阱接触区沿与浮栅垂直的方向配置，单元阵列是这样构成，它沿列方向(X)交替地配置存储单元和与所述存储单元线对称配置的存储单元，构成子阵列，再沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。由此，能在相邻的存储单元间公用衬底接触区、阱接触区、及PMOS晶体管的扩散区，所以单元阵列的面积可望减小。

Description

非易失性半导体存储器件
技术领域
本发明涉及半导体存储器件，尤其涉及用CMOS工艺制造的非易失性半导体存储器件的版面设计技巧。
背景技术
非易失性半导体存储器应用于各种各样的系统，若这种非易失性存储器和逻辑LSI能混合置于同一块半导体衬底上，则能力求降低生产成本，实现器件小型化。可是，由于制造工艺过程的差异，已往采用的是将非易失性存储器和逻辑LSI形成在各自的芯片上再混装的方法，或改变标准CMOS工艺过程将非易失性存储器和逻辑LSI混合置于同一块芯片上的方法，因而存在生产成本提高、器件变得复杂的问题。
作为解决该问题的手段，已知的有一种非易失性存储器，这种存储器能用CMOS工艺过程简单地制造，它用NMOS晶体管和PMOS晶体管的栅极形成浮栅，将PMOS的扩散区作为控制栅极使用。例如参照特开平6-334190号公报、特开平6-53521号公报。
另外，还有一种非易失性存储器，它是将第一PMOS的扩散区作为写入动作时、读出动作时的控制栅极使用，删除时使用第二PMOS的扩散区。例如参照Richard J.McPartland and Ranbir Singh“1.25Volt，Low Cost，EmbeddedFLASH MemorY for Low DensitY AppliCations”2000 SYmposium on VLSICirCuits Digest of TeChniCal Papersl 2.2。
关于涉及能用CMOS工艺过程制造的非易失性半导体存储器，其单元结构或阵列形式的内部电路技术，虽通过上述文献等有所揭示，但在将存储单元进行阵列配置的情况下，关于实现减小单元阵列面积的版面设计技巧并没有叙述。
现在，这种非易失性半导体存储器适用于容量较小的系统，但是考虑到，今后随着容量不断的增大，阵列配置时的单元阵列面积从生产成本的角度来看，将会变成一个重要的因素。
本发明提出一种非易失性半导体存储器件的方案，该方案有关能用CMOS工艺过程制造的非易失性存储器，特别是有关将由1个NMOS晶体管和PMOS晶体管组成的存储单元、及具有两个不同的控制栅极并由一个NMOS晶体管和两个PMOS晶体管组成的存储单元作阵列配置时实现减小单元阵列面积的版面设计技巧。
发明内容
本发明的非易失性半导体存储器件，包括沿行方向及列方向配置存储单元的单元阵列，所述存储单元由形成于第一导电型的半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设置在所述半导体衬底上并起到作为控制栅极作用的第二导电型的阱及设在所述的阱上的所述第一导电型的有源区以及栅极电极的第二MOS晶体管、
及公共连接所述第一MOS晶体管的栅极电极与所述第二MOS晶体管的栅极电极的浮栅等构成，通过将规定电压加在所述第一MOS晶体管及第二MOS晶体管的各端子上，能对流向所述浮栅的载流子进行写入、读出、删除动作，
所述单元阵列沿与所述浮栅的长度方向分别垂直的方向，配置将电位赋予所述半导体衬底及第二MOS晶体管的所述阱的阱接触区。
另外，本发明的非易失性半导体器件装置，包括沿行方向及列方向配置存储单元的单元阵列，所述存储单元由形成于第一导电型半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上并起到作为控制栅极作用的第二导电型的阱及设在所述阱上的第一导电型有源区以及栅极电极的第二MOS晶体管、
及公共连接所述第一MOS晶体管的栅极电极和所述第二MOS晶体管的栅极电极的浮栅等构成，通过将规定电压加在所述第一MOS晶体管及第二MOS晶体管的各端子上，能对流向所述浮栅的载流子进行写入、读出、删除动作，
所述单元阵列沿与所述浮栅的长度方向分别平行的方向，配置将电位赋予所述第一MOS晶体管的衬底及第二MOS晶体管的阱的阱接触区。
另外，本发明的非易失性半导体存储器件，包括沿行方向(Y)及列方向(X)配置存储单元的单元阵列，所述存储单元由形成于第一导电型半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上并起到作为控制栅极动作的所述第二导电型的阱及设在所述阱上的所述第一导电型的有源区以及栅极电极的第二MOS晶体管、
及公共连接所述第一MOS晶体管的栅极电极和所述第二MOS晶体管的栅极电极的浮栅等构成，通过将规定电压加在所述第一MOS晶体管及第二MOS晶体管的各端子上，能对流向所述浮栅的载流子进行写入、读出、删除动作，
所述单元阵列沿与浮栅的长度方向平行的方向配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区，并沿与所述浮栅的长度方向垂直的方向配置将电位赋予所述第二MOS晶体管的阱的阱接触区。
另外，本发明的非易失性半导体存储器件，包括沿行方向及列方向配置存储单元的单元阵列，所述存储单元由形成于第一导电型的半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上并起到作为控制栅极作用的所述第二导电型的阱及设在所述阱上的第一导电型的有源区以及栅极电极的第二MOS晶体管、
及公共连接所述第一MOS晶体管的栅极电极与第二MOS晶体管的栅极电极的浮栅等构成，通过将规定电压加在所述第一MOS的晶体管及第二MOS晶体管的各端子上，能对流向所述浮栅的载流子进行写入、读出、删除动作，
所述存储单元
沿与浮栅的长度方向垂直的方向配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区，并沿与所述浮栅的长度方向平行的方向配置将电位赋予所述第二MOS晶体管的阱的阱接触区。
所述单元阵列的构成为，沿列方向(X)平行配置或线对称配置存储单元，构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。
所述单元阵列的构成为，沿列方向(X)用存储单元和与所述存储单元线对称配置的存储单元构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向配置的所述子阵列。
另外，在所述存储单元及子阵列的边界上，在相邻的存储单元及子阵列之间公用重复的接触区及/或扩散区。
所述单元阵列由
具有将电位赋予第一MOS晶体管的衬底的衬底接触区及将电位赋予第二MOS晶体管的阱的阱接触区的存储单元、以及
不具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区及将电位赋予所述第二MOS晶体管的阱的阱接触区的存储单元构成，
每隔多个存储单元配置所述衬底接触区及所述阱接触区。
所述单元阵列由
具有将电位赋予第一MOS晶体管的衬底的衬底接触区及将电位赋予第二MOS晶体管的阱的阱接触区的存储单元、以及
具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区但不具有将电位赋予所述第二MOS晶体管的阱的阱接触区的存储单元构成，
每隔多个存储单元配置将电位赋予所述第二MOS晶体管的阱的阱接触区。
所述单元阵列由
具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区及将电位赋予所述第二MOS晶体管的阱的阱接触区的存储单元、以及
具有将电位赋予所述第二MOS晶体管的阱的阱接触区但不具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区的存储单元构成，
每隔多个存储单元配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区。
另外，本发明的非易失性半导体存储器件，包括将存储单元阵列配置在半导体衬底上的单元阵列，所述存储单元由形成于第一导电型的所述半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上起到作为第一控制栅极作用的所述第二导电型的第一阱及设在所述第一阱上的所述第一导电型的有源区及栅极电极的第二MOS晶体管、
具有设在所述半导体衬底上起到作为第二控制栅极作用的所述第二导电型的第二阱及设在所述第二阱上的所述第一导电型的有源区及栅极电极的第三MOS晶体管、以及
公共连接所述第一MOS晶体管的栅极电极和所述第二、第三MOS晶体管的栅极电极的浮栅构成，通过将规格电压加在所述第一、第二、第三MOS晶体管的各端子上，能对流向所述浮栅的载流子进行写入。读出、删除动作，
所述单元阵列
沿与所述浮栅的长度方向平行的方向配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区，并沿与浮栅的长度方向垂直的方向配置将电位赋予所述第二、第三晶体管的阱的接触区。
另外，本发明的非易失性半导体存储器件，包括将存储单元阵列配置在半导体衬底上的单元阵列，所述存储单元由形成于第一导电型发所述半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上起到作为第一控制栅极作用的所述第二导电型的第一阱及设在所述第一阱上的所述第一导电型的有源区及栅极电极的第二MOS晶体管、
具有设在所述半导体衬底上起到作为第二控制栅极作用的所述第二导电型的第二阱及设在所述第二阱上的第一导电型的有源区及栅极电极的第三MOS晶体管、以及
公共连接所述第一MOS晶体管的栅极电极和所述第二、第三MOS晶体管的栅极电极的浮栅等构成，并通过将规定电压加在所述第一、第二、第三MOS晶体管的各端子上，能对流向浮栅的载流子进行写入、读出、删除动作，
所述单元阵列分别沿与所述浮栅的长度方向平行的方向配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区及将电位赋予所述第二MOS晶体管与第三MOS晶体管的阱的阱接触区。
另外，本发明的非易失性半导体存储器件，包括将存储单元阵列配置在半导体衬底上的单元阵列，所述存储单元由形成于第一导电型的所述半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上起到作为第一控制栅极作用的所述第二导电型的第一阱及设在所述第一阱上的所述第一导电型的有源区及栅极电极的第二MOS晶体管、
具有设在所述半导体衬底上起到作为第二控制栅极作用的所述第二导电型的第二阱及设在所述第二阱上的所述第一导电型的有源区及栅极电极的第三MOS晶体管、以及
公共连接所述第一MOS晶体管的栅极电极和所述第二、第三MOS晶体管的栅极电极的浮栅等构成，并通过将规定电压加在所述第一、第二第三MOS晶体管的各端子上，能对流向浮栅的载流子进行写入、读出、删除动作，
所述单元阵列
分别沿与所述浮栅的长度方向垂直的方向配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区及将电位赋予所述第二、第三晶体管的阱的阱接触区。
另外，本发明的非易失性半导体存储器件，包括将存储单元阵列配置在半导体衬底上的单元阵列，所述存储单元由形成于第一导电型的所述半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上起到作为第一控制栅极作用的所述第二导电型的第一阱及设在所述第一阱上的所述第一导电型的有源区及栅极电极的第二MOS晶体管、
具有设在所述半导体衬底上起到作为第二控制栅极作用的第二导电型的第二阱及设在所述第二阱上的所述第一导电型的有源区及栅极电极的第三MOS晶体管、以及
公共连接所述第一MOS晶体管的栅极电极和所述第二、第三MOS晶体管的栅极电极的浮栅等构成，通过将规定电压加在所述第一、第二、第三MOS晶体管的各端子上，能对流向浮栅的载流子进行写入、读出、删除动作，
所述单元阵列
沿与所述浮栅的长度方向垂直的方向配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区，并沿与所述浮栅的长度方向平行的方向配置将电位赋予所述第二、第三MOS晶体管的阱的阱接触区。
关于构成所述存储单元的MOS晶体管的配置为，所述第一MOS晶体管配置在中间，而所述第二、第三MOS晶体管配置在其两侧。
关于构成所述存储单元的MOS晶体管的配置为，
所述第二MOS晶体管与所述第一MOS晶体管相邻配置，再有，所述第三MOS晶体管与第二MOS晶体管相邻配置。
所述单元阵列的构成为，
沿列方向(X)平行配置存储单元，构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。
所述单元阵列的构成为，
沿列方向(X)用存储单元和与所述存储单元点对称配置的存储单元构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。
另外，在所述存储单元的边界上，在相邻的存储单元之间公用重复的接触区或扩散区。
所述单元阵列由
由具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区及将电位赋予所述第二、第三MOS晶体管的阱的阱接触区的存储单元、及
不具有将电位赋予所述第一MOS晶体管的衬底及第二、第三MOS晶体管的阱的阱接触区的存储单元等构成，每隔多个存储单元配置将电位赋予所述第一MOS晶体管的衬底及第二、第三晶体管的阱的接触区。
单元阵列由
具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区及将电位赋予所述第二、第三MOS晶体管的阱的阱接触区的存储单元、及
具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区但不具有将电位赋予所述第二、第三MOS晶体管的阱的阱接触区的存储单元等构成，
每隔多个存储单元配置将电位赋予所述第二、第三MOS晶体管的阱的阱接触区。
另外，本发明的非易失性半导体存储器件，
包括将存储单元阵列配置在半导体衬底上的单元阵列，而所述存储单元由形成于第一导电型的半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、具有设在所述半导体衬底上起到作为第一控制栅极作用的所述第二导电型的第一阱及设在所述第一阱上的所述第一导电型的有源区及栅极电极的第二MOS晶体管、具有设在所述半导体衬底上起到作为第二控制栅极作用的所述第二导电型的第二阱及设在所述第二阱上的所述第一导电型的有源区及栅极电极的第三MOS晶体管、及公共连接所述第一MOS晶体管的栅极电极和所述第二、第三MOS晶体管的栅极电极的浮栅等构成，通过将规定的电压加在所述第一、第二、第三MOS晶体管的各端子上，能对流入所述浮栅的载流子进行写入、读出、删除动作，
所述单元阵列，
沿列方向(X)和行方向(Y)的一个方向配置所述第二、第三MOS晶体管，相对于所述第二、第三MOS晶体管的一个配置方向，沿列方向(X)和行方向(Y)的另一个方向相邻配置所述第一MOS晶体管，用所述浮栅连接所述第二、第三MOS晶体管的栅极电极，同时还将该所述浮栅从所述第二、第三MOS晶体管的所述一个晶体管附近起延长至所述第一MOS晶体管的栅极电极并与其连接，在与所述第一MOS晶体管相邻、并在所述第二、第三MOS晶体管的另一个晶体管一侧，配置将电位赋予所述第一MOS晶体管的衬底的接触区。
附图说明
图1为用一个NMOS晶体管和一个PMOS晶体管构成的存储单元电路图。
图2为图1示出的存储单元的工艺剖面图。
图3为用一个NMOS晶体管和两个PMOS晶体管构成的存储单元电路电路图。
图4为图3示出的存储单元的工艺剖面图。
图5为本发明(实施形态1)的单元阵列配置图。
图6为图5的说明图。
图7为本发明(实施形态1)的变形的单元阵列配置图。
图8为本发明(实施形态2)的单元阵列配置图。
图9为本发明(实施形态2)的变形的单元阵列配置图。
图10为本发明(实施形态3)的单元阵列配置图。
图11为本发明(实施形态3)的变形的单元阵列配置图。
图12为本发明(实施形态4)的单元阵列配置图。
图13为本发明(实施形态5)的单元阵列配置图。
图14为本发明(实施形态5)的变形的单元阵列配置图。
图15为本发明(实施形态6)的单元阵列配置图。
图16为本发明(实施形态6)的变形的单元阵列配置图。
图17为图16的变形的单元阵列配置图。
图18为本发明(实施形态7)的单元阵列配置图。
图19为本发明(实施形态7)的变形的单元阵列配置图。
图20为本发明(实施形态8)的单元阵列配置图。
图21为本发明(实施形态9)的单元阵列配置图。
具体实施方式
以下依照图1～图12说明本发明的各实施形态。
(实施形态1)
图1表示由一个NMOS晶体管和一个PMOS晶体管构成的存储单元电路图、图2表示图1示出的存储单元的工艺剖面图例子。
图1中，1为PMOS晶体管，2为NMOS晶体管，3为控制栅极，4为NMOS晶体管2的漏极，5为NMOS晶体管2的源极，6为NMOS晶体管2的衬底，7为与PMOS晶体管1和NMOS晶体管2的栅极连接的浮栅。
如图2所示，作为第二导电型MOS晶体管的NMOS晶体管2在第一导电型的P型半导体衬底11上形成，具有第二导电型的N型有源区及栅极电极。作为第一导电型MOS晶体管的PMOS晶体管1具有设在半导体衬底11上作为控制栅极作用的所述第二导电型的阱12及设在所述阱12上的第一导电型的有源区及栅极电极。
用浮栅7连接该NMOS晶体管2的栅极电极和PMOS晶体管1的栅极电极，通过将规定电压加在各端子上，能对流向所述浮栅7的载流子进行写入、读出、删除动作，这样形成存储单元51，将该存储单元51如图5所示沿行方向及列方向配置，从而构成单元阵列50。
在说明图5的单元阵列的配置之前，先说明图6的参考图。
该图6表示图1及图2所示的非易失性半导体存储器件的版面。
50为单元阵列，51为存储单元，55为赋予NMOS晶体管2的衬底电位的衬底接触区，56为赋予PMOS晶体管1的阱电位的阱接触区。
存储单元51互相相邻并且由用浮栅7连接的NMOS晶体管2及PMOS晶体管1构成。单元阵列50是沿列方向(X)和行方向(Y)配置多个存储单元51而构成。阱接触区56靠布线层和PMOS晶体管1的源极及漏极电气连接，起到作为控制栅极的作用。
在存储单元51中，NMOS晶体管2的衬底接触区55及PMOS晶体管1的阱接触区56沿与浮栅7的长度方向垂直的方向配置。
在该图6示出的单元阵列50的情况下是这样其构成的，它沿列方向(X)平行配置存储单元51，构成子阵列51B，沿行方向Y平行配置或线对称配置沿列方向(X)配置的所述于阵列51B。
可是，若如此地沿列方向(X)平行配置存储单元51，则在相邻的存储单元之间，必须确保衬底接触区55和阱接触区56隔离。
所以，如图5所示(实施形态1)，当沿列方向(X)交替地配置存储单元51和与存储单元51线对称配置的存储单元51A构成子阵列51C，并沿行方向(Y)，平行配置或线对称配置沿列方向(X)配置的所述子阵列，采用这样的阵列构成时，则由于所述衬底接触区55及阱接触区56在相邻的存储单元及子阵列的边界上能公用，在列方向(X)的版面区域可以缩小，所以单元阵列50的面积可望减小。
还有，PMOS晶体管1的源极及漏极，因为与阱电位连接，起到作为控制栅极的作用，故如图7所示，沿行方向(Y)相邻配置的存储单元之间的源极与漏极能象53a处示出的那样公用。由此，除了列方向(X)之外，行方向(Y)的版面也能缩小，所以单元阵列50的面积可望进一步减小。
(实施形态2)
图8表示本发明的(实施形态2)。
该图8表示图1和图2示出的非易失性半导体存储器件的版面。
70为单元阵列，71、71A为存储单元。75为赋予NMOS晶体管2的衬底电位的衬底接触区，76为赋予PMOS晶体管1的阱电位的阱接触区。
存储单元71由互相相邻并且由与浮栅7连接的NMOS晶体管2及PMOS晶体管1组成。单元阵列70是沿行方向(Y)和列方向(X)配置多个存储单元71而构成。阱接触区76靠布线层和PMOS晶体管1的源极及漏极电气连接，起到作为控制栅极的作用。
在存储单元71中，NMOS晶体管2的衬底接触区75和PMOS晶体管1的阱接触区76沿与浮栅7的长度方向平行的方向配置。再有，单元阵列70是这样构成的，它沿列方向(X)交替地配置存储单元71和与存储单元71线对称地配置的存储单元71A，构成子阵列71C，并沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。
通过采用这种构成，因为在行方向(Y)上，衬底接触区75及阱接触区76在相邻的存储单元之间能公用，所以能缩小行方向(Y)的版面区域，单元阵列70的面积可望减小。
图9为表示(实施形态2)的变形的单元阵列配置图。
这里，以两种存储单元71、77为基本单位，将其配置构成单元阵列70。存储单元71具有衬底接触区75和阱接触区76，存储单元77没有衬底接触区75和阱接触区76。
PMOS晶体管1的源极及漏极，由于与阱电位连接，起到作为接触栅极的作用，故如图9所示，在沿行方向(Y)相邻配置的存储单元之间的源极和漏极能够公用。由此，行方向(Y)的版面区域能进一步缩小，所以单元阵列70的面积可望更加减小。
还有，根据图9，是变成每隔多个存储单元配置衬底及阱接触区，这只要能根据单元阵列的规模或用途，将接触区配置在每一个最合适的子阵列上即可。
还有，在图8及图9中沿列方向(X)线对称配置存储单元71，构成子阵列71C，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列71C而构成单元阵列，但是也可以沿列方向(X)平行配置存储单元71，构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列，而构成单元阵列。
(实施形态3)
图10示出本发明的(实施形态3)。
该图10表示图1和图2示出的非易失性半导体存储器件的版面。
90为单元阵列，91、91A为存储单元。95为赋予NMOS晶体管2的衬底电位的衬底接触区，96为赋予PMOS晶体管1的阱电位的阱接触区。
存储单元91互相相邻并由与浮栅7连接的NMOS晶体管2和PMOS晶体管1组成。单元阵列90是为沿列方向(X)和行方向(Y)配置多个子阵列91C而构成。
阱接触区96靠布线层与PMOS晶体管1的源极及漏极电气连接，起到作为控制栅极的作用。
在存储单元91中，NMOS晶体管2的衬底接触区95沿与浮栅7的长度方向平行的方向配置。PMOS晶体管1的阱接触区96沿与浮栅7的长度方向垂直的方向配置。
单元阵列90是这样构成的，它沿列方向(X)交替地配置存储单元91和与所述存储单元91作线对称配置的存储单元91A，构成子阵列91C，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所示子阵列。
假设，在沿列方向(X)和行方向(Y)都平行配置存储单元91，构成单元阵列90时，虽然要沿列方向(X)在每个存储单元91上都配置阱接触区96，但若采用所述本发明的构成，则由于沿列方向(X)在相邻的存储单元之间能公用阱接触区96，所以单元阵列的面积可望减小。
图11为表示(实施形态3)的变形的单元阵列配置图。
因PMOS晶体管1的源极及漏极与阱电位连接，起到作为控制栅极的作用，故在行方向(Y)上，相邻配置的存储单元之间的源极和漏极能公用。这样，因除了列方向(X)外，行方向(Y)的版面区域也能缩小，故单元阵列的面积能更加减小。
还有，若采用图11的构成，则每个存储单元上都配置阱接触区，与此不同的是，衬底接触区不在每个存储单元上配置(因为至少每两个存储单元就配置一个，所以在特性上无问题)，只要根据单元阵列的规模或用途，对每个最合适的子阵列配置接触区即可。
还有，图10和图11中是这样构成的，它沿列方向(X)线对称配置存储单元91，构成子阵列91C，沿行方向(Y)平行配置或线对称沿列方向(X)配置的所述子阵列91C，但也可以是这样构成的，它沿列方向(X)平行配置存储单元91，构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。
(实施形态4)
图12表示本发明的(实施形态4)。
该图12表示图1和图2示出的非易失性半导体存储器件的版面。
110为单元阵列，111、117为存储单元。115为赋予NMOS晶体管2的衬底电位的衬底接触区，116为赋予PMOS晶体管1的阱电位的阱接触区。
存储单元111、117互相相邻并由与浮栅7连接的NMOS晶体管2及PMOS晶体管1组成。
存储单元111与存储单元117相比，在存储单元111上衬底接触区115和阱接触区116这两个区都设置，与此不同的是，存储单元117上设置了衬底接触区115，但没有设置阱接触区116。
单元阵列110是这样构成的，它具有沿列方向(X)交替地配置存储单元111及与该存储单元111线对称的存储单元111A的列、及沿列方向(X)交替地配置存储单元117及与该存储单元117线对称的存储单元117A的列，并沿行方向(Y)将上述两列进行配置。
阱接触区116靠布线层与PMOS晶体管1的源极和漏极电气连接，起到作为控制栅极的作用。
如该图所示，存储单元111上，NMOS晶体管2的衬底接触区115沿与浮栅7的长度方向垂直的方向配置，PMOS晶体管1的阱接触区116沿与浮栅7的长度方向平行的方向配置，单元阵列110是这样构成的，它沿列方向(X)交替配置存储单元111和与所述存储单元111线对称配置的存储单元111A，构成子阵列111C，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。
假设，若平行配置存储单元来构成单元阵列110，则沿列方向(X)，要在每个存储单元上配置衬底接触区115，但若如本发明那样，则采用以下的构成，即沿行方向(Y)配置沿列方向(X)按照线对称配置存储单元111的列、和沿列方向(X)按照线对称配置存储单元117的列。
根据这一排列，能在相邻的存储单元间公用衬底接触区115。另外，因PMOS晶体管1的源极及漏极与阱电位连接，起到作为控制栅极的作用，故沿行方向(Y)，相邻配置的存储单元间能公用阱接触区116。
于是，由于行方向(Y)及列方向(X)的版面区域能缩小，所以单元阵列的面积也可望减小。
再者，衬底接触区115配置在每个存储单元上，与此不同的是，阱接触区116不在每个存储单元上配置，但是，只要根据单元阵列110的规模或用途，在每个最适合的存储单元上配置阱接触区116即可。
还有，图12中，是沿列方向(X)线对称配置存储单元111、111A，构成子阵列111C，沿行方向(Y)平行或线对称配置沿列方向(X)配置的所述子阵列111C，而构成单元阵列，但也能沿列方向(X)平行配置存储单元111、111A，构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列，而构成单元阵列。
(实施形态5)
图3表示具有不同的控制栅极、由一个NMOS晶体管和两个PMOS晶体管构成的存储单元的电路图，图4表示图3示出的存储单元的工艺剖面图。
图3中，20、21为PMOS晶体管，22为NMOS晶体管，23为第一控制栅极，24为第二控制栅极，25为NMOS晶体管22的漏极，26为NMOS晶体管22的源极，27为NMOS晶体管22的衬底。28为浮栅，连接PMOS晶体管20、21的栅极和NMOS晶体管22的栅极。
如图4所示，作为第二导电型MOS晶体管的NMOS晶体管22形成于第一导电型P型半导体衬底30上，具有第二导电型即N型的有源区及栅极电极。作为第一导电型MOS晶体管的PMOS晶体管20、21具有设在半导体衬底30上起到作为控制栅极作用的所述第二导电型的阱31、32及设在所述阱31、32上的第一导电型的有源区及栅极电极。
该NMOS晶体管22的栅极电极和PMOS晶体管20、21的栅极电极用浮栅28连接，通过将规定电压加在各端子上，能对流入所述浮栅28的载流子进行写入、读出、删除动作等，这样形成存储单元121，将该存储单元121如图13所示沿行方向(Y)及列方向(X)配置，从而构成单元阵列120。
图13表示图3示出的存储单元的构成涉及的本发明的(实施形态5)。
120为单元阵列，121为存储单元，121A为与存储单元121线对称配置的存储单元，用存储单元121、121A构成子阵列121C。
126为赋予NMOS晶体管的衬底电位的衬底接触区，127为赋予PMOS晶体管20的阱电位的阱接触区，128为赋予PMOS晶体管21的阱电位的阱接触区，存储单元121互相相邻并由与浮栅28连接的NMOS晶体管22及PMOS晶体管20、21组成，单元阵列120由多个存储单元121、121A构成。
阱接触区127靠布线层与PMOS晶体管20的源极及漏极电气连接，起到作为第一控制栅极的作用，阱接触区128靠布线层与PMOS晶体管21的源极与漏极电气连接，起到作为第二控制栅极作用。
如图中所示，存储单元121中，NMOS晶体管22的衬底接触区126沿与浮栅28的长度方向平行的方向配置。PMOS晶体管20、21的阱接触区127、128沿与浮栅28的长度方向垂直的方向配置，PMOS晶体管20、21将NMOS晶体管22放在中间，在与阱接触区127之间配置PMOS晶体管20，在与阱接触区128之间配置PMOS晶体管21。
单元阵列120是这样构成的，它在列方向(X)上，交替配置存储单元121和与该存储单元121线对称配置的存储单元121A，构成子阵列121C，在行方向(Y)上，平行配置或线对称配置沿列方向(X)配置的子阵列。
假定，若平行配置存储单元121来构成单元阵列120，则在沿列方向(X)相邻的存储单元间，必须确保阱接触区127、128的阱隔离，但若采用本发明的构成，则由于在列方向(X)，在相邻的存储单元间能分别公用阱接触区127、128，所以通过缩小列方向(X)上的版面区域，单元阵列的面积可望减小。
图14为(实施形态5)的变形的单元阵列配置图。
另外，由于PMOS晶体管20、21的源极及漏极连接阱电位，起到作为控制栅极的作用，故如图14所示，沿行方向(Y)相邻配置的存储单元间的PMOS晶体管源极和漏极能公用。由此，除列方向(X)外，因行方向(Y)的版面区域也能缩小，所以单元阵列的面积可望进一步减小。
还有，根据图14，是衬底接触区每隔多个存储单元配置，这只要根据单元阵列的规模或用途，将接触区配置在每个最适合的子阵列121C上即可。
(实施形态6)
图15表示本发明的(实施形态6)。
该图15表示图3和图4示出的非易失性半导体存储器件的版面。
140为单元阵列，141为存储单元，141A为与存储单元141线对称配置的存储单元，用存储单元141、141A构成子阵列141C。
146为赋予NMOS晶体管22的衬底电位的衬底接触区，147为赋予PMOS晶体管20的阱电位的阱接触区，148为赋予PMOS晶体管21的阱电位的阱接触区，存储单元141互相相邻并由与浮栅28连接的NMOS晶体管22及PMOS晶体管20、21组成，单元阵列140由多个存储单元141、141A构成。
阱接触区147靠布线层与PMOS晶体管20的源极及漏极电气连接，起到作为第一控制栅极的作用，阱接触区148靠布线层与PMOS晶体管21的源极及漏极电气连接，起到作为第二控制栅极的作用。
如图中所示，在存储单元141中，PMOS晶体管20、21将NMOS晶体管22放在中间，分别配置在其两侧。NMOS晶体管22的衬底接触区146及PMOS晶体管20、21的阱接触区147、148沿与浮栅28的长度方向平行的方向配置。
单元阵列140是这样构成的，它在列方向(X)，交替配置将多个存储单元141、141A作线对称配置的存储单元，构成子阵列141C，在行方向(Y)，平行配置或线对称配置沿列方向(X)配置的子阵列141C。
若采用这种构成，则因在行方向(Y)上，在相邻的存储单元间能公用衬底接触区146及阱接触区147、148，能缩小行方向(Y)的版面区域，故单元阵列的面积可望减小。
图16表示(实施形态6)的变形的单元阵列配置图。
另外，由于PMOS晶体管20、21的源极及漏极连接阱电位，起到作为控制栅极的作用，故如图16所示，通过设置公用沿行方向(Y)相邻配置的存储单元间PMOS晶体管的源极和漏极的存储单元141B，从而由于能更加缩小行方向(Y)的版面区域，故单元阵列的面积可望能再减小。
具体为，图16的单元阵列140是这样构成的，它由具有衬底接触区146及阱接触区147、148的存储单元141、及没有将电位赋予第一MOS晶体管的衬底及第二、第三MOS晶体管的阱的阱接触区的存储单元141B构成，并且，将电位赋予第一MOS晶体管的衬底及第二、第三MOS晶体管的阱的接触区146、147、148配置在多个存储单元的每个存储单元上。
还有，根据图16，和图15不同，是每隔多个存储单元配置衬底及阱接触区，这只要根据单元阵列的规模或用途，将接触区配置在每个最适合的子阵列上即可。
另外，如图17所示，将NMOS晶体管22的衬底接触区206及PMOS晶体管20、21的阱接触器207、208沿与浮栅28垂直的方向配置而形成存储单元201，在由该存储单元201构成的单元阵列200中，也通过沿列方向(X)设置与存储单元201线对称配置的存储单元201A，在沿行方向(Y)平行配置或线对称配置并相邻的存储单元间公用阱接触区207、208，从而能缩小列方向的版面区域。
(实施形态7)
图18表示本发明的(实施形态7)。
该图18表示图3示出的非易失性半导体存储器件的其它版面。
图中，160为单元阵列，161为存储单元，161A为与存储单元161线对称配置的存储单元，用存储单元161、161A构成子阵列161C。
166为赋予NMOS晶体管22的衬底电位的衬底接触区，167为赋予PMOS晶体管20的阱电位的阱接触区，168为赋予PMOS晶体管21的阱电位的阱接触区，存储单元161互相相邻并由与浮栅28连接的NMOS晶体管22、及PMOS晶体管20、21构成，单元阵列160由存储单元161构成。阱接触区167靠布线层和PMOS晶体管20的源极和漏极电气连接，起到作为第一控制栅极的作用，阱接触区168靠布线层和PMOS晶体管21的源极及漏极电气连接，起到作为第二控制栅极的作用。
如该图所示，在存储单元161中，PMOS晶体管20与NMOS晶体管22相邻配置，PMOS晶体管21与PMOS晶体管20相邻配置，NMOS晶体管22的衬底接触区166及PMOS晶体管20、21的阱接触区167、168分别沿与浮栅28的长度方向平行的方向配置。
单元阵列160是这样构成的，它在列方向(X)上交替地配置将多个存储单元161、161A作线对称地配置的存储单元，构成子阵列161C，在行方向(Y)上，平行配置或线对称配置所述子阵列。
若平行配置存储单元161来构成单元阵列，则必须确保在沿行方向(Y)相邻的存储单元间衬底接触区和阱接触区的隔离，但根据本发明的构成，由于在相邻的存储单元间衬底接触区166及阱接触区167、168能公用，故行方向(Y)的版面区域能缩小，单元阵列的面积可望减小。
图19表示(实施形态7)的变形的单元阵列配置图。
再有，由于PMOS晶体管20、21的源极及漏极连接阱电位，起到作为控制栅极的作用，所以如图19所示，通过设置公用沿行方向(Y)相邻设置的存储单元间的PMOS晶体管的源极和漏极的存储单元161B，从而能公用。通过这样，因能更加缩小行方向(Y)的版面区域，故单元阵列的面积可望再减小。
还有，根据图19的变形例，变成每隔多个存储单元配置衬底及阱的接触区，这只要根据单元阵列的规模或适用的用途，将接触区配置在每个最适合的子阵列上即可。
(实施形态8)
图20表示本发明的(实施形态8)。
该图20表示图3示出的非易失性半导体存储器件的其它的版面。
180为单元阵列，181、189为存储单元。186为赋予NMOS晶体管22的衬底电位的衬底接触区，187为赋予PMOS晶体管20的阱电位的阱接触区，188为赋予PMOS晶体管21的阱电位的阱接触区。
存储单元181、189互相相邻并由与浮栅28连接的NMOS晶体管22及PMOS晶体管20、21组成，阱接触区187靠布线层与PMOS晶体管20的源极和漏极电气连接，起到作为第一控制栅极的作用，阱接触区188靠布线层与PMOS晶体管21的源极和漏极电气连接，起到作为第二控制栅极的作用。
存储单元181有衬底接触区186和阱接触区187、188，存储单元189虽有衬底接触区186，但无阱接触区187、188。
如该图所示，在存储单元181、189中，PMOS晶体管20与NMOS晶体管22相邻配置，PMOS晶体管21与PMOS晶体管20相邻配置。
NMOS晶体管22的衬底接触区186沿与浮栅28的长度方向垂直的方向配置，PMOS晶体管20、21的阱接触区187、188沿与浮栅28的长度方向平行的方向配置。
单元阵列180是这样构成的，它在列方向(X)上，交替地配置将多个存储单元181、189线对称地配置的存储单元，构成子阵列，在行方向(Y)上，平行配置或线对称配置所述子阵列。
若平行配置存储单元181，构成单元阵列180，则在列方向(X)上，必须将衬底接触区配置在每个存储单元上，但若采用本发明的构成，由于在列方向(X)上相邻的存储单元间能公用衬底接触区186，所以能缩小版面区域。
再有，由于PMOS晶体管20、21的源极漏极连接阱电位，起到作为控制棚极的作用，所以沿行方向(Y)相邻配置的存储单元间的PMOS晶体管源极和漏极能公用。由此，除了列方向(X)以外，行方向(Y)的版面区域也能缩小，所以单元阵列的面积也可望减小。
再有，根据本实施形态，与每个存储单元上配置阱接触区不同，变成每隔多个存储单元配置阱接触区，这只要根据单元阵列的规模或用途，将接触区配置在每个最适合的子阵列上即可。
(实施形态9)
图21表示本发明的(实施形态9)。
该图21表示图3示出的非易失性半导体存储器件的其它版面。
190为单元阵列，191、191A为存储单元。196为赋予NMOS晶体管22的衬底电位的衬底接触区，197为赋予PMOS晶体管20的阱电位的阱接触区，198为赋予PMOS晶体管21的阱电位的阱接触区。
存储单元191互相相邻并由与浮栅28连接的NMOS晶体管22及PMOS晶体管20、21组成，配置上述多个存储单元191，构成单元阵列190。
阱接触区197靠布线层与PMOS晶体管20的源极及漏极连接，起到作为第一控制栅极的作用，阱接触区198靠布线层与PMOS晶体管21的源极及漏极连接，起到作为第二控制栅极的作用。
在存储单元191中，沿方向(Y)配置PMOS晶体管20和PMOS晶体管21，NMOS晶体管22和PMOS晶体管20相邻配置。
NMOS晶体管22的衬底接触区196及PMOS晶体管20、21的阱接触区197、198与连接NMOS晶体管22和PMOS晶体管20的浮栅28的方向(列方向(X))平行地配置。
单元阵列190是这样构成的，它用存储单元191和与该存储单元191点对称配置的存储单元191A构成子阵列191C，沿列方向(X)交替地配置存储单元191和存储单元191A，在行方向(Y)上，线对称地配置所述子阵列。
采用这一构成，因为沿行方向(Y)，在相邻的存储单元间能公用衬底接触区196及阱接触区197、198，所以单元阵列的面积可望减小。另外，由于沿列方向(X)能用相同的布线层连接衬底接触区196及阱接触区197、198，所以能进行高效的版面设计。
再者，上述为PMOS晶体管20及21都沿行方向(Y)配置，NMOS晶体管22与PMOS晶体管20相邻配置，但也可以为PMOS晶体管20及21沿列方向(X)配置，NMOS晶体管22与PMOS晶体管20或21相邻配置，可以说是下述的结构，即在沿列方向(X)和行方向(Y)中的一个方向配置PMOS晶体管20、21，相对于PMOS晶体管20、21的一个配置方向，沿列方向(X)和行方向(Y)中的另一方向相邻配置NMOS晶体管22，用所述浮栅28连接PMOS晶体管20的栅极电极和PMOS晶体管21的栅极电极，同时将该所述浮栅28从PMOS晶体管20和PMOS晶体管21中所述一个晶体管附近开始延长至NMOS晶体管22的栅极电极后与其进行连接，在与NMOS晶体管相邻、并在PMOS晶体管20和PMOS晶体管21中的另一个晶体管的一侧，配置将电位赋予NMOS晶体管22的衬底的衬底接触区186。
如上所述，根据本发明的非易失性半导体存储器件，能根据单元阵列规模或所用的用途，优化配置将衬底电位或阱电位赋予MOS晶体管的接触区，通过力求公用重复的结点，从而能实现减小单元阵列的面积。

Claims (25)

1.一种非易失性半导体存储器件，其特征在于，
包括沿行方向(Y)及列方向(X)配置存储单元的单元阵列，
所述存储单元由形成于第一导电型的半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设置在所述半导体衬底上并起到作为控制栅极作用的第二导电型的阱及设在所述的阱上的所述第一导电型的有源区以及栅极电极的第二MOS晶体管、
及公共连接所述第一MOS晶体管的栅极电极与所述第二MOS晶体管的栅极电极的浮栅等构成，通过将规定电压加在所述第一MOS晶体管及第二MOS晶体管的各端子上，能对流向所述浮栅的载流子进行写入、读出、删除动作，
所述单元阵列沿与所述浮栅的长度方向分别垂直的方向，配置将电位赋予所述半导体衬底及第二MOS晶体管的所述阱的阱接触区。
2.一种非易失性半导体存储器件，其特征在于，
包括沿行方向及列方向配置存储单元的单元阵列，
所述存储单元由形成于第一导电型半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上并起到作为控制栅极作用的所述第二导电型的阱及设在所述阱上的第一导电型有源区以及栅极电极的第二MOS晶体管、
及公共连接所述第一MOS晶体管的栅极电极和所述第二MOS晶体管的栅极电极的浮栅等构成，通过将规定电压加在所述第一MOS晶体管及第二MOS晶体管的各端子上，能对流向所述浮栅的载流子进行写入、读出、删除动作，
所述单元阵列沿与所述浮栅的长度方向分别平行的方向，配置将电位赋予所述第一MOS晶体管的衬底及第二MOS晶体管的阱的阱接触区。
3.一种非易失性半导体存储器件，其特征在于，
包括沿行方向(Y)及列方向(X)配置存储单元的单元阵列，
所述存储单元由形成于第一导电型半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上并起到作为控制栅极作用的所述第二导电型的阱及设在所述阱上的所述第一导电型的有源区以及栅极电极的第二MOS晶体管、
及公共连接所述第一MOS晶体管的栅极电极和所述第二MOS晶体管的栅极电极的浮栅等构成，通过将规定电压加在所述第一MOS晶体管及第二MOS晶体管的各端子上，能对流向所述浮栅的载流子进行写入、读出、删除动作，
所述单元阵列沿与浮栅的长度方向平行的方向配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区，并沿与所述浮栅的长度方向垂直的方向配置将电位赋予所述第二MOS晶体管的阱的阱接触区。
4.一种非易失性半导体存储器件，其特征在于，
包括沿行方向(Y)及列方向(X)配置存储单元的单元阵列，
所述存储单元由形成于第一导电型的半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上并起到作为控制栅极作用的所述第二导电型的阱及设在所述阱上的第一导电型的有源区以及栅极电极的第二MOS晶体管、
及公共连接所述第一MOS晶体管的栅极电极与第二MOS晶体管的栅极电极的浮栅等构成，通过将规定电压加在所述第一MOS晶体管及第二MOS晶体管的各端子上，能对流向所述浮栅的载流子进行写入、读出、删除动作，
所示存储单元
沿与浮栅的长度方向垂直的方向配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区，并沿与所述浮栅的长度方向平行的方向配置将电位赋予所述第二MOS晶体管的阱的阱接触区。
5.如权利要求1至4中任一项所述的非易失性半导体存储器件，其特征在于，
单元阵列的构成为，沿列方向(X)平行配置或线对称配置存储单元，构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。
6.如权利要求1至4中任一项所述的非易失性半导体存储器件，其特征在于，
单元阵列的构成为，沿列方向(X)用存储单元和与所述存储单元线对称配置的存储单元构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向配置的所述子阵列。
7.如权利要求5所述的非易失性半导体存储器件，其特征在于，
在所述存储单元及子阵列的边界上，在相邻的存储单元及子阵列之间公用重复的接触区及/或扩散区。
8.如权利要求6所述的非易失性半导体存储器件，其特征在于，
在所述存储单元及子阵列的边界上，在相邻的存储单元及子阵列之间公用重复的接触区及/或扩散区。
9.如权利要求7所述的非易失性半导体存储器件，其特征在于，
单元阵列由
具有将电位赋予第一MOS晶体管的衬底的衬底接触区及将电位赋予第二MOS晶体管的阱的阱接触区的存储单元、以及
不具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区及将电位赋予所述第二MOS晶体管的阱的阱接触区的存储单元构成，
每隔多个存储单元配置所述衬底接触区及所述阱接触区。
10.如权利要求7所述的非易失性半导体存储器件，其特征在于，
单元阵列由
具有将电位赋予第一MOS晶体管的衬底的衬底接触区及将电位赋予第二MOS晶体管的阱的阱接触区的存储单元、以及
具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区但不具有将电位赋予所述第二MOS晶体管的阱的阱接触区的存储单元构成，
每隔多个存储单元配置将电位赋予所述第二MOS晶体管的阱的阱接触区。
11.如权利要求7所述的非易失性半导体存储器件，其特征在于，
单元阵列由
具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区及将电位赋予所述第二MOS晶体管的阱的阱接触区的存储单元、以及
具有将电位赋予所述第二MOS晶体管的阱的阱接触区但不具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区的存储单元构成，
每隔多个存储单元配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区。
12.一种非易失性半导体存储器件，其特征在于，
包括将存储单元阵列配置在半导体衬底上的单元阵列，
所述存储单元由形成于第一导电型的所述半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上起到作为第一控制栅极作用的所述第二导电型的第一阱及设在所述第一阱上的所述第一导电型的有源区及栅极电极的第二MOS晶体管、
具有设在所述半导体衬底上起到作为第二控制栅极作用的所述第二导电型的第二阱及设在所述第二阱上的所述第一导电型的有源区及栅极电极的第三MOS晶体管、以及
公共连接所述第一MOS晶体管的栅极电极和所述第二、第三MOS晶体管的栅极电极的浮栅等构成，通过将规定电压加在所述第一、第二、第三MOS晶体管的各端子上，能对流向所述浮栅的载流子进行写入、读出、删除动作，
所述单元阵列
沿与所述浮栅的长度方向平行的方向配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区，并沿与浮栅的长度方向垂直的方向配置将电位赋予所述第二、第三晶体管的阱的接触区。
13.一种非易失性半导体存储器件，其特征在于，
包括将存储单元阵列配置在半导体衬底的单元阵列，
所述存储单元由形成于第一导电型的所述半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上起到作为第一控制栅极作用的所述第二导电型的第一阱及设在所述第一阱上的所述第一导电型的有源区及栅极电极的第二MOS晶体管、
具有设在所述半导体衬底上起到作为第二控制栅极作用的所述第二导电型的第二阱及设在所述第二阱上的所述第一导电型的有源区及栅极电极的第三MOS晶体管、以及
公共连接所述第一MOS晶体管的栅极电极和所述第二、第三MOS晶体管的栅极电极的浮栅等构成，并通过将规定电压加在所述第一、第二、第三MOS晶体管的各端子上，能对流向浮栅的载流子进行写入、读出、删除动作，
所述单元阵列分别沿与所述浮栅的长度方向平行的方向配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区及将电位赋予所述第二MOS晶体管与第三MOS晶体管的阱的阱接触区。
14.一种非易失性半导体存储器件，其特征在于，
包括将存储单元阵列配置在半导体衬底上的单元阵列，
所述存储单元由形成于第一导电型的所述半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上起到作为第一控制栅极作用的所述第二导电型的第一阱及设在所述第一阱上的所述第一导电型的有源区及栅极电极的第二MOS晶体管、
具有设在所述半导体衬底上起到作为第二控制栅极作用的所述第二导电型的第二阱及设在所述第二阱上的所述第一导电型的有源区及栅极电极的第三MOS晶体管、以及
公共连接所述第一MOS晶体管的栅极电极和所述第二、第三MOS晶体管的栅极电极的浮栅等构成，并通过将规定电压加在所述第一、第二、第三MOS晶体管的各端子上，能对流向浮栅的载流子进行写入、读出、删除动作，
所述单元阵列
分别沿与所述浮栅的长度方向垂直的方向配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区及将电位赋予所述第二、第三晶体管的阱的阱接触区。
15.一种非易失性半导体存储器件，其特征在于，
包括将存储单元阵列配置在半导体衬底上的单元阵列，
所述存储单元由形成于第一导电型的所述半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、
具有设在所述半导体衬底上起到作为第一控制栅极作用的所述第二导电型的第一阱及设在所述第一阱上的所述第一导电型的有源区及栅极电极的第二MOS晶体管、
具有设在所述半导体衬底上起到作为第二控制栅极作用的所述第二导电型的第二阱及设在所述第二阱上的所述第一导电型的有源区及栅极电极的第三MOS晶体管、以及
公共连接所述第一MOS晶体管的栅极电极和所述第二、第三MOS晶体管的栅极电极的浮栅等构成，通过将规定电压加在所述第一、第二、第三MOS晶体管的各端子上，能对流向浮栅的载流子进行写入、读出、删除动作，
所述单元阵列
沿与所述浮栅的长度方向垂直的方向配置将电位赋予所述第一MOS晶体管的衬底的衬底接触区，并沿与所述浮栅的长度方向平行的方向配置将电位赋予所述第二、第三MOS晶体管的阱的阱接触区。
16.如权利要求12、13或14所述的非易失性半导体存储器件，其特征在于，
构成存储单元的MOS晶体管的配置为，所述第一MOS晶体管配置在中间，而所述第二、第三MOS晶体管配置在其两侧。
17.如权利要求13或15所述的非易失性半导体存储器件，其特征在于，
构成存储单元的MOS晶体管的配置为，所述第二MOS晶体管与所述第一MOS晶体管相邻配置，再有，所述第三MOS晶体管与第二MOS晶体管相邻配置。
18.如权利要求16所述的非易失性半导体存储器件，其特征在于，
单元阵列的构成为，
沿列方向(X)平行配置存储单元，构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。
19.如权利要求17所述的非易失性半导体存储器件，其特征在于，
单元阵列的构成为，
沿列方向(X)平行配置存储单元，构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。
20.如权利要求16所述的非易失性半导体存储器件，其特征在于，
单元阵列的构成为
沿列方向(X)用存储单元和与所述存储单元点对称配置的存储单元构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。
21.如权利要求17所述的非易失性半导体存储器件，其特征在于，
单元阵列的构成为，
沿列方向(X)用存储单元和与所述存储单元点对称配置的存储单元构成子阵列，沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。
22.如权利要求12至15中任一项所述的非易失性半导体存储器件，其特征在于，
在所述存储单元的边界上，在相邻的存储单元之间公用重复的接触区及扩散区。
23.如权利要求22所述的非易失性半导体存储器件，其特征在于，
单元阵列由
具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区及将电位赋予所述第二、第三MOS晶体管的阱的阱接触区的存储单元、及
不具有将电位赋予所述第一MOS晶体管的衬底及第二、第三MOS晶体管的阱的阱接触区的存储单元等构成，每隔多个存储单元配置将电位赋予所述第一MOS晶体管的衬底及第二、第三晶体管的阱的接触区。
24.如权利要求22所述的非易失性半导体存储器件，其特征在于，
单元阵列由
具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区及将电位赋予所述第二、第三MOS晶体管的阱的阱接触区的存储单元、及
具有将电位赋予所述第一MOS晶体管的衬底的衬底接触区但不具有将电位赋予所述第二、第三MOS晶体管的阱的阱接触区的存储单元等构成，
每隔多个存储单元配置将电位赋予所述第二、第三MOS晶体管的阱的阱接触区。
25.一种非易失性半导体存储器件，其特征在于，
包括将存储单元阵列配置在半导体衬底上的单元阵列，而所述存储单元由形成于第一导电型的所述半导体衬底并具有第二导电型的有源区及栅极电极的第一MOS晶体管、具有设在所述半导体衬底上起到作为第一控制栅极作用的所述第二导电型的第一阱及设在所述第一阱上的所述第一导电型的有源区及栅极电极的第二MOS晶体管、具有设在所述半导体衬底上起到作为第二控制栅极作用的所述第二导电型的第二阱及设在所述第二阱上的所述第一导电型的有源区及栅极电极的第三MOS晶体管、及公共连接所述第一MOS晶体管的栅极电极和所述第二、第三MOS晶体管的栅极电极的浮栅等构成，通过将规定的电压加在所述第一、第二、第三MOS晶体管的各端子上，能对流入所述浮栅的载流子进行写入、读出、删除动作，
所述单元阵列，
沿列方向(X)和行方向(Y)的一个方向配置所述第二、第三MOS晶体管，相对于所述第二、第三MOS晶体管的一个配置方向，沿列方向(X)和行方向(Y)的另一个方向相邻配置所述第一MOS晶体管，用所述浮栅连接所述第二、第三MOS晶体管的栅极电极，同时还将该所述浮栅从所述第二、第三MOS晶体管的所述一个晶体管附近起延长至所述第一MOS晶体管的栅极电极并与其连接，在与所述第一MOS晶体管相邻、并在所述第二、第三MOS晶体管的另一个晶体管一侧，配置将电位赋予所述第一MOS晶体管的衬底的接触区。
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