CN1419293A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN1419293A
CN1419293A CN02126204A CN02126204A CN1419293A CN 1419293 A CN1419293 A CN 1419293A CN 02126204 A CN02126204 A CN 02126204A CN 02126204 A CN02126204 A CN 02126204A CN 1419293 A CN1419293 A CN 1419293A
Authority
CN
China
Prior art keywords
mentioned
effect transistor
field
well area
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN02126204A
Other languages
English (en)
Inventor
新居浩二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1419293A publication Critical patent/CN1419293A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

具有可以缩短位线的配线长度的低功耗型SRAM存储单元的半导体存储装置。NMOS晶体管N1、N3和N4在一方的P阱区域PW0内形成，NMOS晶体管N2、N5和N6在另一方的P阱区域PW1内形成，将位线BL1、BL2(位线BL12、BL22)的配线方向(第2方向)设定在与P阱区域PW0、PW1的分离并列配置方向(图的横向；第1方向)正交的方向。P阱区域PW0和P阱区域PW1将N阱区域夹在中间，分别在相反侧形成。

Description

半导体存储装置
技术领域
本发明涉及具有SRAM(Static RAM)存储单元的半导体存储装置的存储单元结构。
背景技术
近年来，随着电子仪器的轻、薄、短小化，强烈要求高速地实现这些机器的功能。在这样的电子仪器中，搭载微电脑是不可缺少的，在微电脑的结构中，需要装配大容量并且高速的存储器。另外，在电脑的迅速普及和高性能化的基础上，为了实现更高速的处理，要求高速缓冲存储器的大容量化。即，对在CPU执行控制程序等时使用的RAM要求刚化和大容量化。
作为RAM，通常使用DRAM(Dynamic RAM)和SRAM，对于如上述高速缓冲存储器那样要求高速处理的部分，通常使用SRAM。作为SRAM的存储单元的结构，已知的有由4个晶体管和2个高电阻元件构成的高电阻负载型和由6个晶体管构成的CMOS型。特别是CMOS型的SRAM，由于数据保持时的漏电流非常小，所以，可靠性高，是现在的主流。
通常，在存储单元中，缩小其元件面积，不仅是实现存储单元阵列的小型化，而且也意味着实现高速化。因此，为了比以往实现SRAM的更高速的动作，对存储单元结构已提案了各种各样的设计方案。
例如，按照特开平10-178110号公报所公开的「半导体存储装置」，通过与位线平行地配置形成构成存储单元的反相器的P阱区域和N阱区域，可以使P阱区域或N阱区域内的扩散区域的形状和2个反相器的交叉连接部的形状成为没有弯曲部的简单的形状，结果，便可缩小单元面积。
图22和图23是上述特开平10-178110号公报的「半导体存储装置」的设计方案结构的平面图的说明图。特别是图22表示包含在半导体基板表面形成的扩散区域、在其上面形成的多晶硅膜和形成为第1层的第1金属配线层的基底部分，图23表示包含在其上面形成的形成为第2层和第3层的第2和第3金属配线层的基底部分。
如图22所示，在存储单元上，配置了在中央形成PMOS晶体管P101和P102的N阱区域，在其两侧，配置了形成NMOS晶体管N101和N103的P阱区域和形成NMOS晶体管102和N104的P阱区域。
这里，PMOS晶体管101及P102和NMOS晶体管N101及N102构成相互交叉的CMOS反相器即触发电路，NMOS晶体管N103和N104相当于存取门(传输门)。
另外，如图23所示，位线BL和棒BL作为第2金属配线层分别形成，分别与其下层的存取门MOS晶体管N103及N104的半导体端子的一方连接。另外，电源线Vdd在位线BL和棒BL间的中央部作为第2金属配线层与相位线平行地形成，与下层的PMOS晶体管P101及P102的半导体端子(源极—漏极区域)的一方连接。此外，字线WL在与位线BL和棒BL正交的方向作为第3金属配线层而形成，与下层的NMOS晶体管N103及N104的栅极连接。另外，接地线GND与字线WL的两侧平行地作为2条第3金属配线层而形成。
按这样的设计方案形成存储电源的结果，就是可以将形成MOS晶体管N101及N103的P阱区域内的N型扩散区域和形成MOS晶体管N102及N104的N型扩散区域与位线BL和棒BL平行地以直线状形成，从而可以防止发生浪费的区域。
另外，由于单元的横向的长度即字线WL方向的长度比纵向的长度即位线BL和棒BL的长度相对的长，所以，与位线BL和棒BL连接的读出放大器的设计方案容易，同时，可以减少与1条字线连接的单元的数，从而可以降低读出时流动的单元的电流即可以接地功耗。
上述SRAM的存储单元是所谓的单端口SRAM的例子，但是，另一方面，近年来作为实现电脑的高速化的方法之一，就是引入多处理器技术，多个CPU共有1个存储区域。即，对1个存储单元可以从2个端口进行存取的2端口SRAM，也提案了各种各样的设计方案。
例如，按照特开平07-7089号公报公开的「存储单元」，通过将第2端口与第1端口对称地配置，并且在同一层与第1端口同时形成，可以实现2端口SRAM的结构。图24是该特开平07-7089号公报公开的「存储单元」的设计方案图。
在图24中，PMOS晶体管P201及P202和NMOS晶体管N201a、N202a、N201b及N202b构成相互交叉的CMOS反相器即触发电路，NMOS晶体管NA、NB、NA2和NB2相当于存取门(传输门)。
即，在图24中，NMOS晶体管NA和NB可以从通过字线WL1的一边的端口进行存取，NMOS晶体管NA2和NB2可以从通过字线WL2的另一边的端口进行存取。
在现有的6晶体管结构的单端口SRAM存储单元的设计方案中，由于位线方向的长度长，所以，位线的配线电容大，另外，由于线间电容也大，所以，存取设计慢。另外，由于存取晶体管与驱动晶体管的方向不同，所以，难于最佳化的完成所希望的尺寸，另外，难于确保对由于掩模偏离等引起的制造上的偏差的余量。
因此，在6晶体管结构的SRAM存储单元中，提案了缩短位线方向的设计方案结构的特开平10-178110号公报所公开的「半导体存储装置」就对单端口SRAM解决了该问题。在特开2001-28401号公报中，也公开了同样的内容。
但是，在该「半导体存储装置」中，通常对于具有2组存取门和驱动型MOS晶体管的2端口SRAM，解决不了上述问题。另外，上述特开平07-7-89号公报公开的「存储单元」虽然是2端口SRAM单元的设计方案，但是，提供的是对单端口SRAM单元的设计方案没有大的改变而是可以很容易追加第2端口的设计方案，目的并不是将2端口SRAM单元在位线方向缩小。
同样，对于具有将由作为行选择信号线的字线选择的存储单元进而收缩到列方向的流通选择信号线的低功耗型8晶体管结构的SRAM存储单元等低功耗型SRAM存储单元，没有找到缩短位线的配线长度的具体的解决方法。
发明内容
本发明就是为了解决上述问题而提案的，目的旨在提供可以缩短位线的配线长度的具有低功耗型晶体管结构的SRAM存储单元的半导体存储装置。
本发明的技术方案1所述的半导体存储装置的特征在于：具有包含相互交叉连接的第1和第2反相器的存储单元，第1导电型由第1种定义，第2导电型由第2种定义；上述第1反相器由第1个第1种场效应晶体管和第1个第2种场效应晶体管构成；上述第2反相器由第2个第1种场效应晶体管和第2个第2种场效应晶体管构成；上述第1反相器的输出部包含上述第1个第1种场效应晶体管的一方电极与上述第1个第2种场效应晶体管一方电极的连接部；输入部包含上述第1个第1种场效应晶体管的控制电极与上述第1个第2种场效应晶体管的控制电极的连接部；上述第2反相器的输出部包含上述第2个第1种场效应晶体管的一方电极与上述第2个第2种场效应晶体管的一方电极的连接部；输出部包含上述第2个第1种场效应晶体管的控制电极与上述第2个第2种场效应晶体管的控制电极的连接部；
上述存储单元进而包含一方电极与同上述第1反相器的输出部和上述第2反相器的输入部电气连接的第1存储端子连接而控制电极与行选择信号线连接的第3个第1种场效应晶体管、一方电极与上述第3个第1种场效应晶体管的另一方电极连接而另一方电极与第1位线连接并且控制电极与第1列选择信号线连接的第4个第1种场效应晶体管、一方电极与同上述第2反相器的输出部和上述第1反相器的输入部电气连接的第2存储端子连接而控制电极与上述行选择信号线连接的第5个第1种场效应晶体管和一方电极与上述第5个第1种场效应晶体管的另一方电极连接而另一方电极与第2位线连接并且控制电极与第2列选择信号线连接的第6个第1种场效应晶体管；上述第1和第2个第1种场效应晶体管中的一方在第1个第2种阱区域形成，另一方在第2个第2种阱区域形成；上述第3和第4个第1种场效应晶体管在上述第1个第2种阱区域形成；上述第5和第6个第1种场效应晶体管在上述第2个第2种阱区域形成；上述第1和第2个第2种场效应晶体管在第1种阱区域形成；上述第1和第2个第2种阱区域将上述第1种阱区域夹在中间并列在第1方向，上述第1和第2位线在与上述第1方向大致正交的第2方向延伸地形成。
另外，技术方案2所述的发明是技术方案1所述的半导体存储装置，其特征在于：上述第1个第1种场效应晶体管在上述第1个第2种阱区域形成，上述第2个第1种场效应晶体管在上述第2个第2种阱区域形成。
另外，技术方案3所述的发明是技术方案2所述的半导体存储装置，其特征在于：上述第1和第6个第1种场效应晶体管以及第1个第2种场效应晶体管沿上述第1方向大致排列在一直线上，上述第2和第4个第1种场效应晶体管以及上述第2个第2种场效应晶体管沿上述第1方向大致配置排列在一直线上。
另外，技术方案4所述的发明是技术方案2或技术方案3所述的半导体存储装置，其特征在于：上述第1、第3和第4个第1种场效应晶体管沿上述第2方向大致配置排列在一直线上，上述第2、第5和第6个第1种场效应晶体管沿上述第2方向大致配置排列在一直线上。
另外，技术方案5所述的发明是技术方案1～技术方案4中任一权项所述的半导体存储装置，其特征在于：上述第1和第2列选择信号线沿上述第2方向延伸地形成。
另外，技术方案6所述的发明是技术方案1～技术方案5中任一权项所述的半导体存储装置，其特征在于：上述行选择信号线沿上述第1方向延伸地形成。
另外，技术方案7所述的发明是技术方案1～技术方案6中任一权项所述的半导体存储装置，其特征在于：上述第3和第5个第1种场效应晶体管的控制电极包含从上述第1个第2种阱区域到上述第2个第2种阱区域共同形成的多晶硅层。
另外，技术方案8所述的发明是技术方案1～技术方案7中任一权项所述的半导体存储装置，其特征在于：上述存储单元包含相互相邻的多个存储单元，通过在存储单元区域的边界附近形成上述多个存储单元各自的上述第1和第2位线，在相互相邻的存储单元间共有上述第1和第2位线。
另外，技术方案9所述的发明是技术方案1所述的半导体存储装置，其特征在于：上述第1个第1种场效应晶体管在上述第2个第2种阱区域形成，上述第2个第1种场效应晶体管在上述第1个第2种阱区域形成。
另外，技术方案10所述的发明是技术方案1所述的半导体存储装置，其特征在于：上述行选择信号线包含第1和第2行选择信号线；上述第1位线包含第1正相位线和第1反相位线；上述第2位线包含第2正相位线和第2反相位线；上述第3个第1种场效应晶体管的控制电极与上述第1行选择信号线连接；上述第4个场效应晶体管的另一方电极与上述第1正相位线连接；上述第5个第1种场效应晶体管的控制电极与上述第2行选择信号线连接；上述第6个场效应晶体管的另一方电极与上述第2反相位线连接；上述存储单元包含一方电极与上述第2存储端子连接而控制电极与上述第1行选择信号线连接的第7个第1种场效应晶体管、一方电极与上述第7个第1种场效应晶体管的另一方电极连接而另一方电极与第1反相位线连接并且控制电极与上述第1列选择信号线连接的第8个第1种场效应晶体管、一方电极与上述第1存储端子连接而控制电极与上述第2行选择信号线连接的第9个第1种场效应晶体管和一方电极与上述第9个第1种场效应晶体管的另一方电极连接而另一方电极与第2正相位线连接并且控制电极与上述第2列选择信号线连接的第10个第1种场效应晶体管；上述第7和第8个第1种场效应晶体管在上述第1个第2种阱区域形成；上述第9和第10个第1种场效应晶体管在上述第2个第2种阱区域形成；上述第1及第2正相位线和上述第1及第2反相位线沿上述第2方向延伸地形成。
此外，技术方案11所述的发明是技术方案1～技术方案10正任一权项所述的半导体存储装置，其特征在于：上述第1种阱区域和上述第1及第2个第2种阱区域至少包含表面为绝缘性的基板和分别在由设置在上述基板的表面上的半导体层构成的SOI基板的上述半导体层上形成的元件形成区域。
附图的简单说明
图1是表示本发明实施例1的SRAM的存储单元的整个层上的设计方案结构的说明图。
图2是主要表示图1的第1铝配线层下的设计方案结构的说明图。
图3是主要表示图1的第2铝配线层的设计方案结构的说明图。
图4是主要表示图1的第3铝配线层的设计方案结构的说明图。
图5是表示图1～图4所示的实施例1的存储单元的等效电路的电路图。
图6是表示本发明实施例2的SRAM的存储单元的整个层上的设计方案结构的说明图。
图7是主要表示图6的第1率配线层下的设计方案结构的说明图。
图8是主要表示图6的第2铝配线层的设计方案结构的说明图。
图9是表示本发明实施例3的SRAM的存储单元的整个层上的设计方案结构的说明图。
图10是主要表示图9的第1铝配线层下的设计方案结构的说明图。
图11是主要表示图9的第2铝配线层的设计方案结构的说明图。
图12是表示实施例3的相邻的存储单元间的设计方案结构的说明图。
图13是表示本发明实施例4的SRAM的存储单元的整个层上的设计方案结构的说明图。
图14是主要表示图13的第1铝配线层下的设计方案结构的说明图。
图15是主要表示图13的第3铝配线层的设计方案结构的说明图。
图16是主要表示图13的第3铝配线层的设计方案结构的说明图。
图17是表示本发明实施例5的SRAM的存储单元的整个层上的设计方案结构的说明图。
图18是主要表示图17的第1铝配线层下的设计方案结构的说明图。
图19是主要表示图17的第2铝配线层的设计方案结构的说明图。
图20是主要表示图17的第3铝配线层的设计方案结构的说明图。
图21是表示图17～图20所示的实施例5的存储单元的等效电路的电路图。
图22是表示现有的半导体存储装置的基底部分的设计方案结构的说明图。
图23是表示现有的半导体存储装置的上层部分的设计方案结构的说明图。
图24是表示现有的半导体存储装置的存储单元的设计方案结构的说明图。
发明的具体实施形式
实施例1.
图1是表示本发明实施例1的SRAM的存储单元的整个层上的设计方案结构的说明图。图2是主要表示图1的第1铝配线层下的设计方案结构的说明图。图3是主要表示图1的第2铝配线层的设计方案结构的说明图。图4是主要表示图1的第3铝配线层的设计方案结构的说明图。即，图2～图4是为了容易理解图1所示的设计方案结构而分为各配线层所示的图1的补充图。图5是表示图1～图4所示的实施例1的存储单元的等效电路的电路图。在图1中，有时省略了图2～图4所示的一部分符号。
如图5的等效电路所示，由NMOS晶体管N1和PMOS晶体管P1构成第1(CMOS)反相器，由NMOS晶体管N2和PMOS晶体管P2构成第2(CMOS)反相器。第1、第2反相器的上边的输出端子与另一边的输入端子相互连接，构成存储端子Na、Nb。
将NMOS晶体管N3的源极与存储端子Na连接，将栅极与作为行选择信号线的字线WL连接。将NMOS晶体管N4的栅极与作为列选择信号线的列线CL1连接，将漏极与位线BL1连接。将NMOS晶体管N3的漏极与NMOS晶体管N4的源极连接。
同样，将NMOS晶体管N5的源极与存储端子Nb连接，将栅极与字线WL连接，将NMOS晶体管N6的栅极与列线CL2连接，将漏极与位线BL2连接，将NMOS晶体管N5的漏极与NMOS晶体管N6的源极连接。通过将图5那样的存储单元配置成矩阵状，构成可以利用字线WL进行行方向的存储单元选择并且可以利用列线CL1和CL2进行列方向的选择的低功耗型的SRAM存储单元电路。
如图1～图4所示，P阱区域PW0和P阱区域PW1将N势机会区域NW夹在中间，分别在相反侧形成。在P阱区域PW0形成NMOS晶体管N1、N3和N4，在N阱区域NW形成PMOS晶体管P1和P2，在P阱区域PW1形成NMOS晶体管N2、N5和N6。在这些晶体管中，驱动晶体管是PMOS晶体管P1及P2和NMOS晶体管N1及N2，存取晶体管是NMOS晶体管N3～N6。
在这些图中所示的扩散区域FL与在扩散区域FL上形成的多晶硅配线PL的重叠的部分是晶体管。下面，详细说明MOS晶体管的具体的结构。
在P阱区域PW0中，由多晶硅配线PL1和N型扩散区域FL200及FL210构成NMOS晶体管N1，由多晶硅配线PL3和N型扩散区域FL210及FL212构成NMOS晶体管N3，由多晶硅配线PL4和N型扩散区域FL212及220构成NMOS晶体管N4。
在P阱区域PW1中，由多晶硅配线PL2和N型扩散区域FL201及FL211构成NMOS晶体管N2，由多晶硅配线PL5和N型扩散区域FL211及FL213构成NMOS晶体管N5，由多晶硅配线PL6和N型扩散区域FL213及FL221构成NMOS晶体管N6。
在N阱区域NW中，由多晶硅配线PL1和P型扩散区域FL100及FL110构成PMOS晶体管P1，由多晶硅配线PL2和P型扩散区域FL101及FL111构成PMOS晶体管P2。
PMOS晶体管P1和NMOS晶体管N1的栅极由共同的多晶硅配线PL1形成，该多晶硅配线PL1通过栅极接点GC与成为存储端子Nb的铝配线AL21电气连接。同样，PMOS晶体管P2和NMOS晶体管N2的栅极由共同的多晶硅配线PL2形成，该多晶硅配线PL2通过栅极接点GC与成为存储端子Na的铝配线AL11电气连接。
在图1和图2中，通过注入P型杂质，形成N阱区域NW内的P型扩散区域FL100、FL101、FL110和FL111，通过注入N型杂质，形成P阱区域PW0及PW1内的N型扩散区域FL200、FL210、FL210～FL213、FL220及FL221。
在除了N型扩散区域FL212和FL213的各个扩散区域FL中，至少形成1个以上的扩散接触孔1C，通过该接触孔1C与第1层的金属配线(接地配线LG1、电源配线LV1、字线WL1、位线BL11及BL21、列线CL11及CL21、铝配线AL11及AL21)电气连接。下面，详细说明具体的连接内容。
在P阱区域PW0中，N型扩散区域FL200通过接触孔1C与接地配线LG电气连接，N型扩散区域FL210通过接触孔1C与铝配线AL11电气连接，N型扩散区域FL220通过接触孔1C与位线BL11电气连接。
在P阱区域PW1中，N型扩散求FL201通过接触孔1C与接地配线LG1电气连接，N型扩散区域FL211通过接触孔1C与铝配线AL21电气连接，N型扩散区域FL221通过接触孔1C与位线BL21电气连接。
在N阱区域NW中，P型扩散区域FL100通过接触孔1C与电源配线LV1电气连接，P型扩散区域FL110通过接触孔1C与铝配线AL11电气连接，P型扩散区域FL111通过接触孔1C与铝配线AL21电气连接，P型扩散区域FL101通过接触孔1C与电源配线LV1电气连接。
另外，在各多晶硅配线PL1～PL6上，至少形成1个以上的栅极接触孔GC，通过该栅极接触孔GC与第1层的金属配线电气连接。下面，详细说明具体的连接内容。
在P阱区域PW0中，多晶硅配线PL3通过栅极接触孔GC与字线WL1电气连接，多晶硅配线PL4通过栅极接触孔GC与列线CL11电气连接。
在P阱区域PW1中，多晶硅配线PL5通过栅极接触孔GC与字线WL1电气连接，多晶硅配线PL6通过栅极接触孔GC与列线CL21电气连接。
在N阱区域中，多晶硅配线PL1通过栅极接触孔GC与铝配线AL21电气连接，多晶硅配线PL2通过栅极接触孔GC与铝配线AL11电气连接。
因此，NMOS晶体管N1的N型扩散区域FL210与PMOS晶体管P1的P型扩散区域FL110通过接触孔1C和作为第1层的金属配线的铝配线AL11以低阻抗电气连接，通过栅极接触孔GC与多晶硅配线PL2以低阻抗电气连接。这部分与图5的等效电路图中所示的存储端子Na对应。
同样，NMOS晶体管N2的N型扩散区域FL211与PMOS晶体管P2的P型扩散区域FL111通过接触孔1C和作为第1层的金属配线的铝配线AL21以低阻抗电气连接，通过栅极接触孔GC与多晶硅配线PL1以低阻抗电气连接。这部分与图5的等效电路图中所示的存储端子Nb对应。
下面，说明图2和图3所示的电气连接关系。在P阱区域PW0中，作为第2层的金属配线的接地配线LG2通过通路孔1T与接地配线LG1电气连接，作为第2层的金属配线的字线WL2通过通路孔1T与字线WL1电气连接，作为第2层的金属配线的位线BL12通过通路孔1T与位线BL11电气连接，作为第2层的金属配线的列线CL12通过通路孔1T与列线CL11电气连接。
在P阱区域PW1中，接地配线LG2通过通路孔1T与接地配线LG1电气连接，字线WL2通过通路孔1T与字线WL1电气连接，作为第2层的金属配线的位线BL22通过通路孔1T与位线BL21电气连接，作为第2层的金属配线的列线CL22通过通路孔1T与列线CL21电气连接。
在N阱区域NW中，电源配线LV2通过2个通路孔1T与2条电源配线LV1电气连接。
下面，说明图4所示的电气连接关系。在P阱区域PW0中，作为第3层的金属配线的接地配线LG3通过通路孔2T与接地配线LG2电气连接，作为第3层的金属配线的字线WL3通过通路孔2T与字线WL2电气连接。
在P阱区域PW1中，接地配线LG3通过通路孔2T与接地配线LG2电气连接，字线WL3通过通路孔2T与字线WL2电气连接。
下面，说明图1～图4所示的设计方案结构与图5的等效电路的关系。
PMOS晶体管P1及P2的P型扩散区域FL100及FL101分别由通过电源配线LV1和通路孔1T电气连接的电源配线LV2设定为电源电位VDD。即，P型扩散区域FL100和FL101与图5的PMOS晶体管P1和P2的源极对应。
另外，N型扩散区域FL200和FL201分别由通过接触孔1C、接地配线LG1、通路孔1T、接地配线LG2和通路孔2T电气连接的接地配线LG3设定为接地电位GND。即，N型扩散区域FL200和FL201与图5的NMOS晶体管N1和N2的源极对应。
成为NMOS晶体管N4的漏极的N型扩散区域FL220通过接触孔1C、位线BL11和通路孔1T与位线BL12(相当于图5的BL1)电气连接。
同样，成为NMOS晶体管N6的漏极的N型扩散区域FL221通过接触孔1C、位线BL21和通路孔1T与位线BL22(相当于图5的BL2)电气连接。
另外，成为NMOS晶体管N4的栅极的多晶硅配线PL4通过栅极接触孔GC、列线CL11和通路孔1T与列线CL12(相当于图5的列线CL1)电气连接。同样，成为NMOS晶体管N6的栅极的多晶硅配线PL6通过栅极接触孔GC、列线CL21和通路孔1T与列线CL22(相当于图5的列线CL12)电气连接。
成为NMOS晶体管N3的栅极的多晶硅配线PL3通过栅极接触孔GC、字线WL1、通路孔1T、字线WL2和通路孔2T与字线WL3(相当于图5的字线WL)电气连接。同样，成为NMOS晶体管N5的栅极的多晶硅配线PL5通过栅极接触孔GC、字线WL1、通路孔1T、字线WL2和通路孔2T与字线WL3电气连接。
如图1～图4所示，NMOS晶体管N1、N3和N4在一边的P阱区域PW0内形成，NMOS晶体管N2、N5和N6在另一边的P阱区域PW1内形成，通过在与P阱区域PW0、PW1的分离并列方向(图1～图4的横向：第1方向)正交的方向设定位线BL1、BL2(图1、图3的位线BL12、BL22)的配线方向(图1～图4的纵向：第2方向)，位线BL1、BL2的配线长度(配线方向的长度)就不受在P阱区域PW0、PW1内形成的NMOS晶体管数的影响，所以，与使用列线的低功耗型的现有的存储电源相比，可以缩短位线的配线长度，结果，便可实现存取设计的高速化。
另外，通过就列线CL1、CL2(图3的列线CL12、CL22)的配线方向设定为与P阱区域PW0、PW1的分离并列方向正交的方向，和位线BL1、BL2一样，可以缩短列线CL1、CL2的配线长度。此外，通过就字线WL(WL1～WL3)与P阱区域PW0、PW1的分离并列方向平行地设计配置，可以保持与位线BL1、BL2正交的设计方案上的良好的位置关系。
另外，通过在同一P阱区域PW0内形成NMOS晶体管N1、N3和N4，在同一P势机会区域PW1内形成NMOS晶体管N2、N5和N6，可以实现在相邻的3个NMOS晶体管间共有成为源极或漏极的扩散区域FL的设计方案结构，结果，便可提高集成度。此外，通过分别将NMOS晶体管N1、N3和N4以及NMOS晶体管N2、N5和N6配置在大致一直线上，可以减少浪费区域，从而可以提高集成度。
另外，由于多晶硅配线PL1～PL6的形成方向是同一方向，所以，容易控制栅极尺寸。此外，由于多晶硅配线PL1和PL6(MOS晶体管N1、P1和N6)、多晶硅配线PL3和PL5(NMOS晶体管N3和N5)、多晶硅配线PL2和PL4(MOS晶体管N2、P2和N4)分别沿一直线上配置，所以，就没有了伴随多晶硅配线PL的形成而出现的浪费区域，从而可以缩减面积。
在图1～图4中，为了便于说明，是将BL11、BL12作为位线来说明的，但是，本来的位线与位线BL12、BL22相当，位线BL11、BL21是中间设置的金属配线。同样，字线WL1及WL2、列线CL11、列线CL21、电源配线LV1、接地配线LG1及LG2也是用于与字线WL3、列线CL12及CL22、电源配线LV2和接地配线LG3电气连接而中间设置的金属配线。
实施例2.
图6是表示本发明实施例2的SRAM的存储单元的整个层上的设计方案结构的说明图。图7是主要表示图6的第1铝配线层下的设计方案结构的说明图。图8是主要表示图6的第2铝配线层的设计方案结构的说明图。即，图7和图8为了容易理解图6所示的设计方案结构而分为各配线层所示的图6的补充图。在图6中，有时省略了图7和图8所示的一部分符号。另外，图6～图8所示的实施例2的存储单元的等效电路图和图5所示的实施例1相同。
下面，说明与实施例1不同的地方。如图6～图8所示，将NMOS晶体管N3、N5用共同的多晶硅配线PL3连接，作为字线WL使用。结果，就不需要在实施例1中使用的作为第1层～第3层的金属配线的字线WL1～WL3。
此外，NMOS晶体管N1和N2的N型扩散区域FL200和FL201分别通过接触孔1C、接地配线LG1和通路孔1T与接地配线LG2电气连接，设定为接地电位GND。结果，就不需要在实施例1中使用的作为第3层的金属配线的接地配线LG3。
其他结构与图1～图4所示的实施例1相同，所以，省略其说明(与实施例1对应的相同的地方用相同的符号表示)。
这样，在实施例2的栅极结构中，通过由多晶硅配线PL3构成NMOS晶体管N3、N5的共同的字线(栅极)，不再需要字线WL3和接地配线LG3，于是，就完全不需要形成第3层的金属配线了，用少的配线层(第1层和第2层)就可以实现设计方案，所以，实施例2除了实施例1的效果外，还具有降低成本、缩短生产工期还提高合格率的效果。
实施例3.
图9是表示本发明实施例3的SRAM的存储单元的整个层上的设计方案结构的说明图。图10是主要表示图9的第1铝配线层下的设计方案结构的说明图。图11是主要表示图9的第2铝配线层的设计方案结构的说明图。即，图10还图11是为了容易理解图9所示的设计方案结构而分为各配线层所示的图9的补充图。在图9中，有时省略了图10和图11所示的一部分符号。另外，图9～图11所示的实施例3的存储单元的等效电路图和图5所示的实施例1相同。
下面，说明与实施例2不同的地方。N型扩散区域FL210通过接触孔1C与铝配线AL11电气连接。2条接地配线LG1通过与NMOS晶体管N1、N3、N4的扩散区域(FL200、FL210、FL212、FL220)的形成方向和NMOS晶体管N2、N5、N6的扩散区域(FL201、FL211、FL213、FL221)的形成方向平行地形成，可以将接地配线LG1设定为接地电位GND。
结果，就不需要在实施例1中使用的作为第3层的金属配线的接地配线LG3和在实施例2中使用的作为第2层的金属配线的接地配线LG2。
另外，位线BL12通过通路孔1T与位线BL11电气连接，位线BL22通过通路孔1T与位线BL21电气连接。
图12是表示相邻的存储单元间的设计方案结构的说明图。如图所示，位线BL12和BL22分别在相邻的存储单元MC、MC间所共有。其他结构与实施例2相同。
这样，实施例3的设计方案结构便可在相邻的存储单元间共有位线，所以，除了实施例2的效果外，还具有以下的效果。即，
使存储单元形成区域相同时，与实施例2相比，可以加宽位线BL1与列线CL1还位线BL2与列线CL2的配线间隔。结果，通过加宽配线间隔，可以减小配线间电容，所以，通过减小位线电容，  便可实现高速化。此外，由于加宽了配线间隔，所以，可以改善阱制造工艺中由于杂质等引起的合格率的降低。
实施例4.
图13是表示本发明实施例4的SRAM的存储单元的整个层上的设计方案结构的说明图。图14是主要表示图13的第1铝配线层下的设计方案结构的说明图。图15是主要表示图13的第2铝配线层的设计方案结构的说明图。图16是主要表示图13的第3铝配线层的设计方案结构的说明图。即，图14～图16是为了容易理解图13所示的设计方案结构而分为各配线层所示的图13的补充图。在图13中，有时省略了图14～图16所示的一部分符号。另外，图13～图16所示的实施例4的存储单元的等效电路图与图5所示的实施例1相同。
如图13～图16所示，在P阱区域PW0形成NMOS晶体管N2、N3和N4，在N阱区域NW形成PMOS晶体管P1和P2，在P阱区域PW1形成NMOS晶体管N1、N5和N6。下面，详细说明MOS晶体管的具体的结构。
在P阱区域PW0中，由多晶硅配线PL1A和N型扩散区域FL242及FL252构成NMOS晶体管N2，由多晶硅配线PL3和N型扩散区域FL253及FL243构成NMOS晶体管N3，由多晶硅配线PL4和N型扩散区域FL243及FL244构成NMOS晶体管N4。
在P阱区域PW1中，由多晶硅配线PL2A和N型扩散区域FL241及FL251构成NMOS晶体管N1，由多晶硅配线PL5和N型扩散区域FL255及FL245构成NMOS晶体管N5，由多晶硅配线PL6和N型扩散区域FL245及FL246构成NMOS晶体管N6。
在N阱区域NW中，由多晶硅配线PL2A和P型扩散区域FL120及FL130构成PMOS晶体管P2，由多晶硅配线PL1A和P型扩散区域FL121及FL131乖PMOS晶体管P1。
PMOS晶体管P1与NMOS晶体管N1的栅极由共同的多晶硅配线PL1A形成，该多晶硅配线PL1A通过栅极接触孔GC与成为存储端子Nb的铝配线AL41电气连接。同样，PMOS晶体管P2与NMOS晶体管N2的栅极由共同的多晶硅配线PL2A形成，该多晶硅配线PL2A通过栅极接触孔GC与成为存储端子Na的铝配线AL31电气连接。
成为存储端子Na的铝配线AL31通过栅极接触孔GC与多晶硅配线PL2A电气连接，同时，通过接触孔1C分别与NMOS晶体管N1、N3和PMOS晶体管P1的N型扩散区域FL251及FL253以及P型扩散区域FL131电气连接。
成为存储端子Nb的铝配线AL41通过栅极接触孔GC与多晶硅配线PL1A电气连接，同时通过接触孔1C与NMOS晶体管N2、N5和PMOS晶体管P2的N型扩散区域FL252及FL255以及P型扩散区域FL130电气连接。
下面，说明图13～图16所示的设计方案结构与图5的等效电路的关系。
PMOS晶体管P2和P1的P型扩散区域FL120和FL121分别由通过接触孔1C、电源配线LV1和通路孔1T电气连接的电源配线LV2设定为电源电位VDD。即，P型扩散区域FL120和FL121与图5的PMOS晶体管P1和P2的源极对应。
另外，NMOS晶体管N2和N1的N型扩散区域FL242和FL241分别由通过接触孔1C、接地配线LG1、通路孔1T、接地配线LG2和通路孔2T电气连接的接地配线LG3设定为接地电位GND。即，N型扩散区域FL242和FL201与图5的NMOS晶体管N2和N1的源极对应。
成为NMOS晶体管N4的漏极的N型扩散区域FL244通过接触孔1C、位线BL11、通路孔1T与位线BL12(相当于图5的BL1)电气连接。
同样，成为NMOS晶体管N6的漏极的N型扩散区域FL246通过接触孔1C、位线BL21和通路孔1T与位线BL22(相当于图5的BL2)电气连接。
另外，成为NMOS晶体管N4的栅极的多晶硅配线PL4通过栅极接触孔GC、列线CL11和通路孔1T与列线CL12(相当于图5的列线CL1)电气连接。同样，成为NMOS晶体管N6的栅极的多晶硅配线PL6通过栅极接触孔GC、列线CL21和通路孔1T与列线CL22(相当于图5的列线CL2)电气连接。
成为NMOS晶体管N3的栅极的多晶硅配线PL3通过栅极接触孔GC、字线WL1、通路孔1T、字线WL2和通路孔2T与字线WL3(相当于图5的字线WL)电气连接。同样，成为NMOS晶体管N5的栅极的多晶硅配线PL5通过栅极接触孔GC、字线WL1、通路孔1T、字线WL2和通路孔2T与字线WL3电气连接。
在实施例4中，与成为存储端子Na的铝配线AL31电气连接的N型扩散区域分为P阱区域PW0内(N型扩散区域FL253)和P阱区域PW1内(N型扩散区域FL251)形成。同样，与成为存储端子Nb的铝配线AL41电气连接的N型扩散区域分为P阱区域PW0内(N型扩散区域FL252)和P阱区域PW1内(N型扩散区域FL255)形成。
结果，由α线或中子线发生的电子收集到在P阱区域PW0、PW1中的一方的P阱区域形成的N型扩散区域中时，由于中间存在N阱区域NW，从在防止上述电子的发生而造成的影响的另一方的P阱区域形成的N型扩散区域释放出去。例如，收集到P阱区域PW0的N型扩散区域FL252的电子通过存储端子Nb从P阱区域PW1的N型扩散区域FL255释放出去，可以减少对P阱区域PW0内的耗尽区域的影响，同样，收集到P阱区域PW1的N型扩散区域FL251的电子通过存储端子Na从P阱区域PW0的N型扩散区域FL253释放出去，可以减少对P阱区域PW1内的耗尽区域的影响。
通过这样的动作，使存储端子Na、Nb的保持数据发生反相的电子的发生相互抵消，所以，不易发生数据反相。即，可以提高抗软错误的性能。
实施例5.
图17是表示本发明实施例5的SRAM的存储电源的整个层上的设计方案结构的说明图。图18是主要表示图17的第1铝配线层下的设计方案结构的说明图。图19是主要表示图17的第2铝配线层的设计方案结构的说明图。图20是主要表示图17的第3铝配线层的设计方案结构的说明图。图21是表示图17～图20所示的实施例5的存储电源的等效电路的电路图。
即，图18～图20是为了容易理解图17所示的设计方案结构而分为各配线层所示的图17的补充图。在图17中，有时省略了图18～图20所示的一部分符号。
如图21的等效电路所示，由NMOS晶体管N11和PMOS晶体管P11构成第1反相器，由NMOS晶体管N12和PMOS晶体管P12构成第2反相器。第1、第2反相器的一边的输出端子与另一边的输入端子相互连接，构成存储端子Na、Nb。
将NMOS晶体管N13的源极与存储端子Na连接，将栅极与字线WL1连接。将NMOS晶体管N14的栅极与列线CL1连接，将漏极与位线BL1连接。将NMOS晶体管N13的漏极与NMOS晶体管N14的源极连接。
同样，将NMOS晶体管N15的源极与存储端子Nb连接，将栅极与字线WL2连接；将NMOS晶体管N16的栅极与列线CL2连接，将漏极与位线BL2连接；将NMOS晶体管N15的漏极与NMOS晶体管N16的源极连接。
将NMOS晶体管N19的源极与存储端子Na连接，将栅极与字线WL2连接。将NMOS晶体管N20的栅极与列线CL2连接，将漏极与位线BL2连接。将NMOS晶体管N19的漏极与NMOS晶体管20的源极连接。
同样，将NMOS晶体管N17的源极与存储端子Nb连接，将栅极与字线WL1连接；将NMOS晶体管N18的栅极与列线CL1连接，将漏极与位线BL1连接，将NMOS晶体管N17的漏极与NMOS晶体管N18的源极连接。
通过上述那样连接，构成2端口的低功耗型的SRAM存储电源电路。
如图17～图20所示，在P阱区域PW0形成NMOS晶体管N11、N13、N14、N17和N18，在N阱区域NW形成PMOS晶体管P11和P12，在P阱区域PW1形成NMOS晶体管N12、N15、N16、N19和N20。下面，详细说明MOS晶体管的具体的结构。
在P阱区域PW0中，由多晶硅配线PL11和N型扩散区域FL261及FL263构成NMOS晶体管N11，由多晶硅配线PL13和N型扩散区域FL263及FL264构成NMOS晶体管N13，由多晶硅配线PL14和N型扩散区域FL264及FL274构成NMOS晶体管N14。
此外，由多晶硅配线PL13和N型扩散区域FL267及FL268构成NMOS晶体管N17，由多晶硅配线PL14和N型扩散区域FL268及FL278构成NMOS晶体管N18。
在P阱区域PW1中，由多晶硅配线PL12和N型扩散区域FL262及FL265构成NMOS晶体管N12，由多晶硅配线PL16和N型扩散区域FL265及FL266构成NMOS晶体管N15，由多晶硅配线PL16和N型扩散区域FL266及FL276构成NMOS晶体管N16。
此外，由多晶硅配线PL15和N型扩散区域FL269及FL270构成NMOS晶体管N19，由多晶硅配线PL16和N型扩散区域FL270及FL280构成NMOS晶体管N20。
在N阱NW中，由多晶硅配线PL11和P型扩散区域FL100及FL110乖PMOS晶体管P11，由多晶硅配线PL12和P型扩散区域FL101及FL111构成PMOS晶体管P12。
PMOS晶体管P11和NMOS晶体管N12的栅极由共同的多晶硅配线PL11形成，该多晶硅配线PL11通过栅极接触孔GC与成为存储端子Nb的铝配线AL51电气连接。同样，PMOS晶体管P12和NMOS晶体管N11的栅极由共同的多晶硅配线PL12形成，该多晶硅配线PL12通过栅极接触孔GC与成为存储端子Na的铝配线AL51电气连接。
成为存储端子Na的铝配线AL51通过栅极接触孔GC与多晶硅配线PL12电气连接，同时，通过接触孔1C分别与NMOS晶体管N11(N13)、N19和PMOS晶体管P11的N型扩散区域FL263及FL269和P型扩散区域FL110电气连接。
成为存储端子Nb的铝配线AL61通过栅极接触孔GC与多晶硅配线PL11电气连接，同时，通过接触孔1C分别与NMOS晶体管N12(N15)、N17和PMOS晶体管P12的N型扩散区域FL265、FL267和P型扩散区域FL111电气连接。
下面，说明图17～图20所示的设计方案结构与图21的等效电路的关系。
PMOS晶体管P11和P12的P型扩散区域FL100和FL101分别由通过接触孔1C、电源配线LV1和通路孔1T电气连接的第2层的电源配线LV2设定为电源电位VDD。即，P型扩散区域FL100和FL101与图21的PMOS晶体管P11和P12的源极对应。
另外，NMOS晶体管N11和N12的N型扩散区域FL261和FL262分别由通过接触孔1C、接地线LG1、通路孔1T、接地线LG2和通路孔2T电气连接的接地线LG3设定为接地电位GND。即，N型扩散区域FL261和FL262与图21的NMOS晶体管N11和N12的源极对应。
成为NMOS晶体管N14的漏极的N型扩散区域FL274通过接触孔1C、位线BL11、通路孔1T与位线BL12(相当于图21的BL1)电气连接。
同样，成为NMOS晶体管N16的漏极的N型扩散区域FL276通过接触孔1C、位线BL21和通路孔1T与位线BL22(相当于图21的BL2)电气连接。
另外，成为NMOS晶体管N20的漏极的N型扩散区域FL280通过接触孔1C、位线BL21和通路孔1T与位线BL22(相当于图21的BL2)电气连接。
同样，成为NMOS晶体管N18的漏极的N型扩散区域FL278通过接触孔1C、位线BL11和通路孔1T与位线BL12(相当于图21的BL1)电气连接。
另外，成为NMOS晶体管N14和N18的栅极的多晶硅配线PL14通过栅极接触孔GC、列线CL11、通路孔1T与列线CL12(相当于图21的列线CL1)电气连接。同样，成为NMOS晶体管N16和N20的栅极的多晶硅配线PL16通过栅极接触孔GC、列线CL21和通路孔1T与列线CL22(相当于图21的列线CL2)电气连接。
成为NMOS晶体管N13和N17的栅极的多晶硅配线PL13通过栅极接触孔GC、字线WL11、通路孔1T、字线WL12和通路孔2T与字线WL13(相当于图21的字线WL1)电气连接。
同样，成为NMOS晶体管N15和N19的栅极的多晶硅配线PL15通过栅极接触孔GC、字线WL21、通路孔1T、字线WL22和通路孔2T与字线WL23(相当于图21的字线WL2)电气连接。
在实施例5中，与成为存储端子Na的铝配线AL51电气连接的N型扩散区域分为P阱区域PW0内(N型扩散区域FL263(NMOS晶体管N11的漏极、NMOS晶体管N13的源极))和P阱区域PW1内(N型扩散区域FL269(NMOS晶体管N19的源极))而形成。同样，与成为存储端子Nb的铝配线AL61电气连接的N型扩散区域分为P阱区域PW0内(N型扩散区域FL267(NMOS晶体管N17的源极))和P阱区域PW1内(N型扩散区域FL265(NMOS晶体管N12的漏极1NMOS晶体管N15的源极))而形成。
结果，由α线或中子线发生的电子收集到在P阱区域PW0、PW1中的一方的P阱区域形成的N型扩散区域中时，由于中间存在N阱区域NW，从在防止上述电子的发生而造成的影响的另一方的P阱区域形成的N型扩散区域释放出去，和实施例4一样，可以提高抗软性错误的性能。
此外，如图17～图20所示，NMOS晶体管N11、N13、N14、N17和N18在一边的P阱区域PW0内形成，NMOS晶体管N12、N15、N16、N19和N20在另一边的P阱区域PW1内形成，通过及位线的配线方向设定为与P阱区域PW0、PW1的分离形成方向正交的方向，就可以和实施例1一样，与使用列线的度功耗型的现有的2端口存储单元相比，可以缩短位线的配线长度，结果，便可实现存取时间的高速化。
另外，通过就流通线CL1、CL2(图19的列线CL12、CL22)的配线方向设定为与P阱区域PW0、PW1的分离配置方向正交的方向，可以和位线BL1、BL2一样，缩短列线CL1、CL2的配线长度。此外，通过就字线WL1、WL2(WL11～WL13、WL21～WL23)与P阱区域PW0、PW1的分离配置方向平行的配置，可以保持与位线BL1、BL2正交的设计上的良好的位置关系。
另外，通过在同一P阱区域PW0内形成NMOS晶体管N11、N13和N14以及NMOS晶体管N17和N18，在同一P阱区域PW1内形成NMOS晶体管N12、N15和N16以及NMOS晶体管N19和N20，可以实现在相邻的3个或2个NMOS晶体管间共有成为源极或漏极的扩散区域FL的设计方案结构，结果，便可提高集成度。此外，通过将NMOS晶体管N11、N13与N14、N17以及N18、N12、N15与N16、N19、N20分别大致配置在一直线上，可以减少浪费区域，从而可以提高集成度。
另外，由于多晶硅配线PL11～PL16的形成方向在同一方向，所以，容易控制收集尺寸。此外，由于多晶硅配线PL11和PL16(MOS晶体管N11、P11、N16和N20)、多晶硅配线PL13和PL15(NMOS晶体管N13、N17、N15和N19)、多晶硅配线PL12和PL14(MOS晶体管N12、P12、N14和N18)分别配置在一直线上，所以，没有伴随多晶硅配线的形成而出现的浪费区域，可以减小面积。
在图17～图20中，为了便于说明，是将BL11、BL21、棒BL11、棒BL21作为位线而说明的，但是，本来的位线相当于位线BL12、BL22、棒BL12、棒BL22，而位线BL11、BL21、棒BL11、棒BL21是中间设置的金属配线。同样，字线WL11、WL12、WL21、WL22、列线CL11、列线CL21、电源配线LV1、和接地线LG1及LG2是用于与字线WL13及WL23、列线CL12及CL22、电源配线LV2、接地线LG3电气连接而中间设置的金属配线。
在上述实施例1～5中所述的N阱区域NW、P阱区域PW0及PW1是在大块半导体基板的上层部形成的一般的阱区域，当然，也包含分别在表面为绝缘性的基板和由设置在上述基板的表面上的半导体层构成的SOI基板中的上述半导体层上分别的元件形成区域。发明的效果
如上所述，在本发明的技术方案1所述的半导体存储装置中，第1和第2个第2种阱区域将第1种阱区域夹在中间，并列配置在第1方向，第1和第2位线在与第1方向大致正交的第2方向延伸地形成，所以，第1和第2个第2种阱区域的形成对第1和第2位线的配线长度没有任何影响。
结果，就可以缩短第1和第2位线的配线长度，所以，技术方案1所述的半导体存储装置可以维持良好的存取时间。
在技术方案2所述的半导体存储装置中，通过在同一第1个第2种阱区域形成相互串联连接的第1、第3和第4个第1种场效应晶体管，在相邻的场效应诫间可以实现共有成为一方电极或另一方电极的扩散区域的设计方案结构，结果，便可提高集成度。
在技术方案3所述的半导体存储装置中，通过将跨越第1和第2个第2种阱区域和第1种阱区域的3个场效应晶体管并列地配置在一直线上，可以减少浪费区域，从而可以提高集成度。
在技术方案4所述的半导体存储装置中，通过将分别在第1和第2个第2种阱区域形成的3个场效应晶体管并列地配置在一直线上，可以减少浪费区域，从而可以提高集成度。
在技术方案5所述的半导体存储装置中，通过将第1和第2列选择信号线在第2方向延伸地形成，可以使第1和第2个第2种阱区域的形成对第1和第2列选择信号线的配线长度没有任何影响，从而可以缩短第1和第列选择信号线的配线长度。
在技术方案6所述的半导体存储装置中，通过将行选择信号线在作为第1和第2个第2种阱区域的分离并列配置方向的第1方向延伸地形成，可以保持与在第2方向延伸地形成的第1和第2位线大致正交的良好的设计上的位置关系。
技术方案7所述的半导体存储装置通过将共同形成第3和第5个第1种场效应晶体管的控制电极的多晶硅层作为行选择信号线使用，可以减少应形成的层的数，从而可以降低装置的成本。
技术方案8所述的半导体存储装置通过在相互相邻的存储单元间共有第1和第2位线，加宽第1和第2位线间隔，伴随配线间电容的减小，可以提高存取时间的速度。
技术方案9所述的半导体存储装置将一边的电极与第1存储端子连接的第1和第3个第1种场效应晶体管分别在第2和第1个第2种阱区域中形成，将一边的电极与第2存储端子连接的第2和第5个第1种场效应晶体管分别在第1和第2个第2种阱区域中形成。
因此，由α线或中子线发生的电子收集到在第1和第2个第2种阱区域中的一方的第2种阱区域形成的第1～第3和第5个第1种场效应晶体管的一边的电极区域时，由于中间存在第1种阱区域，从在防止上述电子的发生引起的影响的另一方的第2种阱区域形成的第1～第3和第5个第1种场效应晶体管的一边的电极释放出去。例如，收集到第2个第2种阱区域内的第1个第1种场效应晶体管的一边的电极区域的电子，通过第1存储端子，从第1个第2种阱区域内的第3个第1种场效应晶体管的一边的电极区域释放出去，收集到第1个第2种阱区域内的第2个第1种场效应晶体管的一边的电极区域的电子通过第2存储端子，从第1个第2种阱区域内的第5个第1种场效应晶体管的一边的电极区域释放出去。
通过这样的动作，使第1和第2存储端子的保持数据反相的电子的发生相互抵消，所以，不易发生数据的反相，结果，可以提高抗软性错误的性能。
技术方案10所述的半导体存储装置将一边的电极与第1存储端子连接的第3和第9个第1种场效应晶体管分别在第1和第2个第2种阱区域中形成，将一边的电极与第2存储端子连接的第5和第7个第1种场效应晶体管分别在第2和第1个第2种阱区域中形成。
因此，通过与技术方案9所述的半导体存储装置相同的动作，使第1和第2存储端子的保持数据反相的电子的发生相互抵消，所以，不易发生数据的反相，结果，可以提高抗软性错误的性能。
技术方案11所述的半导体存储装置在SOI基板上形成的存储单元结构中，可以维持良好的存取时间。

Claims (11)

1.一种具有包含相互交叉连接的第1和第2反相器的存储单元的半导体存储装置，其特征在于：第1导电型由第1种定义，第2导电型由第2种定义；上述第1反相器由第1个第1种场效应晶体管和第1个第2种场效应晶体管构成；上述第2反相器由第2个第1种场效应晶体管和第2个第2种场效应晶体管构成；上述第1反相器的输出部包含上述第1个第1种场效应晶体管的一方电极与上述第1个第2种场效应晶体管一方电极的连接部；输入部包含上述第1个第1种场效应晶体管的控制电极与上述第1个第2种场效应晶体管的控制电极的连接部；上述第2反相器的输出部包含上述第2个第1种场效应晶体管的一方电极与上述第2个第2种场效应晶体管的一方电极的连接部；输入部包含上述第2个第1种场效应晶体管的控制电极与上述第2个第2种场效应晶体管的控制电极的连接部；
上述存储单元进而包含一方电极与同上述第1反相器的输出部和上述第2反相器的输入部电气连接的第1存储端子连接而控制电极与行选择信号线连接的第3个第1种场效应晶体管、一方电极与上述第3个第1种场效应晶体管的另一方电极连接而另一方电极与第1位线连接并且控制电极与第1列选择信号线连接的第4个第1种场效应晶体管、一方电极与同上述第2反相器的输出部和上述第1反相器的输入部电气连接的第2存储端子连接而控制电极与上述行选择信号线连接的第5个第1种场效应晶体管和一方电极与上述第5个第1种场效应晶体管的另一方电极连接而另一方电极与第2位线连接并且控制电极与第2列选择信号线连接的第6个第1种场效应晶体管；上述第1和第2个第1种场效应晶体管中的一方在第1个第2种阱区域形成，另一方在第2个第2种阱区域形成；上述第3和第4个第1种场效应晶体管在上述第1个第2种阱区域形成；上述第5和第6个第1种场效应晶体管在上述第2个第2种阱区域形成；上述第1和第2个第2种场效应晶体管在第1种阱区域形成；上述第1和第2个第2种阱区域将上述第1种阱区域夹在中间并列在第1方向，上述第1和第2位线在与上述第1方向大致正交的第2方向延伸地形成。
2.按权利要求1所述的半导体存储装置，其特征在于：上述第1个第1种场效应晶体管在上述第1个第2种阱区域形成，上述第2个第1种场效应晶体管在上述第2个第2种阱区域形成。
3.按权利要求2所述的半导体存储装置，其特征在于：上述第1和第6个第1种场效应晶体管以及第1个第2种场效应晶体管沿上述第1方向大致排列在一直线上，上述第2和第4个第1种场效应晶体管以及上述第2个第2种场效应晶体管沿上述第1方向大致配置排列在一直线上。
4.按权利要求2或权利要求3所述的半导体存储装置，其特征在于：上述第1、第3和第4个第1种场效应晶体管沿上述第2方向大致配置排列在一直线上，上述第2、第5和第6个第1种场效应晶体管沿上述第2方向大致配置排列在一直线上。
5.按权利要求1所述的半导体存储装置，其特征在于：上述第1和第2列选择信号线沿上述第2方向延伸地形成。
6.按权利要求1所述的半导体存储装置，其特征在于：上述行选择信号线沿上述第1方向延伸地形成。
7.按权利要求1所述的半导体存储装置，其特征在于：上述第3和第5个第1种场效应晶体管的控制电极包含从上述第1个第2种阱区域到上述第2个第2种阱区域共同形成的多晶硅层。
8.按权利要求1所述的半导体存储装置，其特征在于：上述存储单元包含相互相邻的多个存储单元，通过在存储单元区域的边界附近形成上述多个存储单元各自的上述第1和第2位线，在相互相邻的存储单元间共有上述第1和第2位线。
9.按权利要求1所述的半导体存储装置，其特征在于：上述第1个第1种场效应晶体管在上述第2个第2种阱区域形成，上述第2个第1种场效应晶体管在上述第1个第2种阱区域形成。
10.按权利要求1所述的半导体存储装置，其特征在于：上述行选择信号线包含第1和第2行选择信号线；上述第1位线包含第1正相位线和第1反相位线；上述第2位线包含第2正相位线和第2反相位线；上述第3个第1种场效应晶体管的控制电极与上述第1行选择信号线连接；上述第4个第1种场效应晶体管的另一方电极与上述第1正相位线连接；上述第5个第1种场效应晶体管的控制电极与上述第2行选择信号线连接；上述第6个第1种场效应晶体管的另一方电极与上述第2反相位线连接；上述存储单元包含一方电极与上述第2存储端子连接而控制电极与上述第1行选择信号线连接的第7个第1种场效应晶体管、一方电极与上述第7个第1种场效应晶体管的另一方电极连接而另一方电极与第1反相位线连接并且控制电极与上述第1列选择信号线连接的第8个第1种场效应晶体管、一方电极与上述第1存储端子连接而控制电极与上述第2行选择信号线连接的第9个第1种场效应晶体管和一方电极与上述第9个第1种场效应晶体管的另一方电极连接而另一方电极与第2正相位线连接并且控制电极与上述第2列选择信号线连接的第10个第1种场效应晶体管；上述第7和第8个第1种场效应晶体管在上述第1个第2种阱区域形成；上述第9和第10个第1种场效应晶体管在上述第2个第2种阱区域形成；上述第1及第2正相位线和上述第1及第2反相位线沿上述第2方向延伸地形成。
11.按权利要求1所述的半导体存储装置，其特征在于：上述第1种阱和上述第1及第2个第2种阱区域至少包含表面为绝缘性的基板和分别在由设置在上述基板的表面上的半导体层构成的SOI基板的上述半导体层上形成的元件形成区域。
CN02126204A 2001-11-13 2002-07-15 半导体存储装置 Pending CN1419293A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP347370/2001 2001-11-13
JP2001347370A JP2003152111A (ja) 2001-11-13 2001-11-13 半導体記憶装置

Publications (1)

Publication Number Publication Date
CN1419293A true CN1419293A (zh) 2003-05-21

Family

ID=19160384

Family Applications (1)

Application Number Title Priority Date Filing Date
CN02126204A Pending CN1419293A (zh) 2001-11-13 2002-07-15 半导体存储装置

Country Status (6)

Country Link
US (1) US6590802B2 (zh)
JP (1) JP2003152111A (zh)
KR (1) KR100438243B1 (zh)
CN (1) CN1419293A (zh)
DE (1) DE10231677A1 (zh)
TW (1) TW541685B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039069A (zh) * 2015-12-29 2017-08-11 台湾积体电路制造股份有限公司 半导体存储器装置
CN109545251A (zh) * 2017-09-22 2019-03-29 联华电子股份有限公司 由静态随机存取存储器组成的存储器元件的布局图案
CN110010169A (zh) * 2018-01-04 2019-07-12 联华电子股份有限公司 双端口静态随机存取存储器单元

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4623885B2 (ja) * 2001-08-16 2011-02-02 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100468780B1 (ko) * 2002-12-18 2005-01-29 삼성전자주식회사 더블 포트 반도체 메모리 장치
JP4416428B2 (ja) * 2003-04-30 2010-02-17 株式会社ルネサステクノロジ 半導体記憶装置
US20050253287A1 (en) * 2004-05-11 2005-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-port SRAM cell structure
JP4907117B2 (ja) * 2004-08-30 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置
JP4783022B2 (ja) * 2005-01-17 2011-09-28 株式会社東芝 半導体集積回路装置
CN1893084A (zh) * 2005-07-07 2007-01-10 松下电器产业株式会社 半导体装置
US7269056B1 (en) * 2006-04-27 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid design for split-word line style memory cell
US7525868B2 (en) * 2006-11-29 2009-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-port SRAM device
JP4833895B2 (ja) * 2007-03-23 2011-12-07 日本電信電話株式会社 メモリセル
JP2009020959A (ja) * 2007-07-12 2009-01-29 Panasonic Corp 半導体記憶装置
US7808812B2 (en) * 2008-09-26 2010-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Robust 8T SRAM cell
US7852661B2 (en) * 2008-10-22 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Write-assist SRAM cell
US20110235407A1 (en) * 2010-03-24 2011-09-29 Sun-Me Lim Semiconductor memory device and a method of manufacturing the same
US9006827B2 (en) 2011-11-09 2015-04-14 International Business Machines Corporation Radiation hardened memory cell and design structures
CN103325788B (zh) * 2013-06-18 2016-03-23 中国科学院上海微系统与信息技术研究所 一种八晶体管静态随机存储器单元
US10008257B2 (en) * 2015-11-20 2018-06-26 Oracle International Corporation Memory bitcell with column select
US10074605B2 (en) 2016-06-30 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and array structure having a plurality of bit lines
US10461086B2 (en) 2016-10-31 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure
JP2023045647A (ja) 2021-09-22 2023-04-03 キオクシア株式会社 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5338963A (en) 1993-04-05 1994-08-16 International Business Machines Corporation Soft error immune CMOS static RAM cell
US5754468A (en) * 1996-06-26 1998-05-19 Simon Fraser University Compact multiport static random access memory cell
KR100230426B1 (ko) * 1996-06-29 1999-11-15 윤종용 집적도가 향상된 스태틱 랜덤 억세스 메모리장치
JP3523762B2 (ja) 1996-12-19 2004-04-26 株式会社東芝 半導体記憶装置
JP3036588B2 (ja) * 1997-02-03 2000-04-24 日本電気株式会社 半導体記憶装置
JPH117751A (ja) * 1997-06-18 1999-01-12 Oputoromu:Kk ドライブ一体型ディスク
US5877976A (en) * 1997-10-28 1999-03-02 International Business Machines Corporation Memory system having a vertical bitline topology and method therefor
KR100502672B1 (ko) * 1998-04-21 2005-10-05 주식회사 하이닉스반도체 풀 씨모스 에스램 셀
JP2000031300A (ja) * 1998-07-09 2000-01-28 Fujitsu Ltd スタティック型半導体記憶装置
JP4565700B2 (ja) 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP4885365B2 (ja) * 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039069A (zh) * 2015-12-29 2017-08-11 台湾积体电路制造股份有限公司 半导体存储器装置
CN107039069B (zh) * 2015-12-29 2020-09-04 台湾积体电路制造股份有限公司 半导体存储器装置
CN109545251A (zh) * 2017-09-22 2019-03-29 联华电子股份有限公司 由静态随机存取存储器组成的存储器元件的布局图案
CN109545251B (zh) * 2017-09-22 2021-01-05 联华电子股份有限公司 由静态随机存取存储器组成的存储器元件的布局图案
CN110010169A (zh) * 2018-01-04 2019-07-12 联华电子股份有限公司 双端口静态随机存取存储器单元
CN110010169B (zh) * 2018-01-04 2022-03-29 联华电子股份有限公司 双端口静态随机存取存储器单元

Also Published As

Publication number Publication date
KR20030040011A (ko) 2003-05-22
US20030090929A1 (en) 2003-05-15
JP2003152111A (ja) 2003-05-23
DE10231677A1 (de) 2003-05-28
US6590802B2 (en) 2003-07-08
TW541685B (en) 2003-07-11
KR100438243B1 (ko) 2004-07-02

Similar Documents

Publication Publication Date Title
CN1419293A (zh) 半导体存储装置
CN1282250C (zh) 半导体存储装置
CN1279617C (zh) 半导体存储装置
CN1231976C (zh) 半导体存储装置
CN1419292A (zh) 半导体存储器
CN1217415C (zh) 半导体存储器件
CN1248235C (zh) 难发生软错误的半导体存储电路
CN1753102A (zh) 静态随机存取记忆体的记忆胞的结构
CN1301557C (zh) 具有多重栅极晶体管的静态随机存取存储单元及其制造方法
CN100336226C (zh) 半导体器件
CN1283010C (zh) 半导体存储器件以及半导体器件
CN1157792C (zh) 一次可编程半导体非易失性存储器件及其制造方法
CN1210806C (zh) 半导体存储器
CN1309084C (zh) 半导体存储装置及半导体集成电路
CN1490820A (zh) 半导体存储器件
CN1233077A (zh) 半导体存储器及其制造方法
CN1375874A (zh) 半导体存储器件
CN1494157A (zh) 半导体存储器件及其控制方法
CN1873986A (zh) 半导体存储装置
CN1702869A (zh) 半导体存储装置
CN1497739A (zh) 半导体装置及其制造方法
CN1875428A (zh) 半导体存储装置
CN1783489A (zh) 具有软错误率免疫晶胞结构的半导体芯片
CN1171314C (zh) 半导体装置及半导体装置的制造方法
CN1499639A (zh) 有效设计内部布线的半导体存储装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication