JP2023045647A - 半導体記憶装置 - Google Patents

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Abstract

【課題】データの入出力のロバスト性を高めることが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、センスアンプ回路と入出力回路との間でのデータの入出力に用いられる複数のデータラッチ回路ＸＤＬと、複数のデータラッチ回路ＸＤＬに接続されるバスＸＢＵＳと、を備える。データラッチ回路ＸＤＬは、センスアンプ回路と入出力回路との間で入出力されるデータを一時的に保持するインバータ回路ＸＩＶと、インバータ回路ＸＩＶとバスＸＢＵＳとの間に並列に設けられるＮチャネル型ＭＯＳトランジスタＴＮ３１，ＴＮ３２及びＰチャネル型ＭＯＳトランジスタＴＰ３１と、を含む。Ｎチャネル型ＭＯＳトランジスタＴＮ３１，ＴＮ３２は多重化されている。【選択図】図６

Description

本発明の実施形態は、半導体記憶装置に関する。
従来の半導体記憶装置は、センスアンプと入出力回路との間でのデータの入出力に用いられる複数のデータラッチ回路を備えている。複数のデータラッチ回路はデータ配線を介して互いに接続されている。センスアンプから出力されるデータはデータラッチ回路において一時的に保持された後、データ配線を介して入出力回路から出力される。
特開２０１８－２９３０１号公報
開示された実施形態によれば、データの入出力のロバスト性を高めることが可能な半導体記憶装置が提供される。
実施形態の半導体記憶装置は、センスアンプ回路と入出力回路との間でのデータの入出力に用いられる複数のデータラッチ回路と、複数のデータラッチ回路に接続されるデータ配線と、を備える。データラッチ回路は、センスアンプ回路と入出力回路との間で入出力されるデータを一時的に保持するデータ保持部と、データ保持部とデータ配線との間に設けられるＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタの少なくとも一方と、を含む。Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタの少なくとも一方は多重化されている。
図１は、実施形態のメモリシステムの概略構成を示すブロック図である。 図２は、実施形態の半導体記憶装置の概略構成を示すブロック図である。 図３は、実施形態の半導体記憶装置の構成を示す回路図である。 図４は、実施形態のセンスアンプユニットの概略構成を示すブロック図である。 図５は、実施形態のセンスアンプ及び入出力回路の概略構成を示すブロック図である。 図６は、実施形態のデータラッチ回路の構成を示す回路図である。 図７は、実施形態の半導体記憶装置の断面構造を示す断面図である。 図８は、実施形態の半導体記憶装置のデータラッチ回路周辺の平面構造を模式的に示す図である。 図９は、参考例の半導体記憶装置のデータラッチ回路周辺の平面構造を模式的に示す図である。 図１０は、実施形態のデータラッチ回路の動作例を示す回路図である。 図１１は、実施形態のデータラッチ回路の動作例を示す回路図である。 図１２は、実施形態のデータラッチ回路の動作例を示す回路図である。 図１３は、実施形態のデータラッチ回路の動作例を示す回路図である。 図１４は、実施形態のデータラッチ回路の動作例を示す回路図である。 図１５は、参考例のデータラッチ回路の構成を示す回路図である。 図１６は、第１変形例の半導体記憶装置のデータラッチ回路周辺の平面構造を模式的に示す図である。 図１７は、第１変形例の半導体記憶装置のデータラッチ回路周辺の平面構造を模式的に示す図である。 図１８は、第２変形例のデータラッチ回路の構成の一部を示す回路図である。 図１９は、第２変形例のデータラッチ回路の構成の一部を示す回路図である。 図２０は、第３変形例のデータラッチ回路の構成の一部を示す回路図である。 図２１は、第４変形例のデータラッチ回路の構成の一部を示す回路図である。 図２２は、第４変形例のデータラッチ回路の構成の一部を示す回路図である。 図２３は、第４変形例のデータラッチ回路の構成の一部を示す回路図である。
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
＜実施形態＞
（メモリシステムの構成）
図１に示されるように、本実施形態のメモリシステムは、メモリコントローラ１、及び半導体記憶装置２を備えている。半導体記憶装置２は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体記憶装置２が一つのみ図示されているが、実際のメモリシステムには半導体記憶装置２が複数設けられている。
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データの信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態であるか、あるいはビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むように半導体記憶装置２に指示する。
リードイネーブル信号ＲＥ，／ＲＥは、メモリコントローラ１が半導体記憶装置２からデータを読み出すための信号である。リードイネーブル信号ＲＥ，／ＲＥは、例えば信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ，／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。
メモリコントローラ１は、ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５を備えている。これらは内部バス１６により互いに接続されている。
ホストインターフェイス１３は、ホストから受信したリクエスト及びユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、及びプロセッサ１２からの応答等をホストへ送信する。
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び半導体記憶装置２から読み出す処理を制御する。
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２はＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受信した場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６を介してＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では一例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
プロセッサ１２は、ユニットデータ毎に書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようにメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合に、論理アドレスに対応する物理アドレスを特定するとともに、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時的に格納したりする。ＲＡＭ１１は、例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。
図１では、メモリコントローラ１が、ＥＣＣ回路１４及びメモリインターフェイス１５を備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は特に限定されない。
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時的に記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されているデータを読み出してＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化して、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号して、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されているデータを、ホストインターフェイス１３を介してホストに送信する。
（半導体記憶装置の概略構成）
図２に示されるように、半導体記憶装置２は、メモリセルアレイ２１と、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ロウデコーダ２７、センスアンプ２８、入出力用パッド群３０、ロジック制御用パッド群３１、及び電源入力用端子群３２を備えている。
メモリセルアレイ２１は、データを記憶する部分である。メモリセルアレイ２１は、複数のビット線及び複数のワード線に関連付けられた複数のメモリセルトランジスタを有して構成されている。
入出力回路２２は、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ，／ＤＱＳをメモリコントローラ１との間で送受信する。また、入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２４に転送する。さらに、入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプ２８との間で送受信する。
ロジック制御回路２３は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２３は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。
レジスタ２４は各種データを一時的に保持する。例えば、レジスタ２４は、書き込み動作、読み出し動作、及び消去動作等を指示するコマンドを保持する。このコマンドは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。また、レジスタ２４は、上記のコマンドに対応するアドレスも保持する。このアドレスは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。さらに、レジスタ２４は、半導体記憶装置２の動作状態を示すステータス情報も保持する。ステータス情報は、メモリセルアレイ２１等の動作状態に応じて、シーケンサ２５によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２２からメモリコントローラ１に出力される。
シーケンサ２５は、メモリコントローラ１から入出力回路２２及びロジック制御回路２３に入力された制御信号に基づいて、メモリセルアレイ２１を含む各部の動作を制御する。
電圧生成回路２６は、メモリセルアレイ２１におけるデータの書き込み動作、読み出し動作、及び消去動作のそれぞれに必要な電圧を生成する部分である。この電圧には、例えばメモリセルアレイ２１の複数のワード線及び複数のビット線にそれぞれ印加される電圧等が含まれる。電圧生成回路２６の動作はシーケンサ２５により制御される。
ロウデコーダ２７は、メモリセルアレイ２１の複数のワード線に電圧をそれぞれ印加するためのスイッチ群により構成される回路である。ロウデコーダ２７は、レジスタ２４からブロックアドレス及びロウアドレスを受け取り、ブロックアドレスに基づいてブロックを選択するとともに、ロウアドレスに基づいてワード線を選択する。ロウデコーダ２７は、選択されたワード線に対して電圧生成回路２６からの電圧が印加されるようにスイッチ群の開閉状態を切り替える。ロウデコーダ２７の動作はシーケンサ２５により制御される。
センスアンプ２８は、メモリセルアレイ２１のビット線に印加される電圧を調整したり、ビット線の電圧を読み出してデータに変換したりするための回路である。センスアンプ２８は、データの読み出し時には、メモリセルアレイ２１のメモリセルトランジスタからビット線に読み出されたデータを取得するとともに、取得した読み出しデータを入出力回路２２に転送する。センスアンプ２８は、データの書き込み時には、ビット線を介して書き込まれるデータをメモリセルトランジスタに転送する。センスアンプ２８の動作はシーケンサ２５により制御される。
入出力用パッド群３０は、メモリコントローラ１と入出力回路２２との間で各信号の送受信を行うための複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳのそれぞれに対応して個別に設けられている。
ロジック制御用パッド群３１は、メモリコントローラ１とロジック制御回路２３との間で各信号の送受信を行うための複数の端子が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。
電源入力用端子群３２は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ，ＶｃｃＱ，Ｖｐｐ、及び接地電圧Ｖｓｓが含まれている。電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高い電源電圧であり、例えば１２Ｖの電圧である。
（メモリセルアレイの回路構成）
次に、メモリセルアレイ２１の回路構成について説明する。
図３に示されるように、メモリセルアレイ２１は複数のブロックＢＬＫにより構成されている。図３では、複数のブロックＢＬＫのうちの一つのみが示されている。メモリセルアレイ２１が有する他のブロックＢＬＫの構成も、図３に示されるものと同様である。
図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１，ＳＴ２とを含む。
なお、メモリセルトランジスタＭＴの個数は８個に限らず、例えば３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１，ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１，ＳＴ２との間にはダミーセルトランジスタが設けられていてもよい。
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間に直列接続されるように配置されている。一端側のメモリセルトランジスタＭＴ７が選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が選択トランジスタＳＴ２のドレインに接続されている。
ストリングユニットＳＵ０～ＳＵ３のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。
メモリセルアレイ２１には、ｎ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｎ－１））が設けられている。「ｎ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数に対応する整数である。例えば、半導体記憶装置２が１６ｋＢｙｔｅのデータを１単位としてメモリセルアレイ２１への書き込みまたはメモリセルアレイ２１からの読み出しをするように構成されている場合、「ｎ」は１３１０７２（２の１７乗）である。ＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。ＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ２のソースはソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対して共通である。
同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、且つ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。
なお、以下の説明では、１つのワード線ＷＬに接続され、且つ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図３では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。
（センスアンプの構成）
センスアンプ２８は、ｎ本のビット線ＢＬのそれぞれに関連付けられたｎ個のセンスアンプ回路を含む。図４は、ｎ個のセンスアンプ回路のうちの１つのセンスアンプ回路ＳＡＣの回路構成を示したものである。
図４に示されるように、センスアンプ回路ＳＡＣは、センスアンプ部ＳＡと、データラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ，ＸＤＬとを含む。センスアンプ部ＳＡ、及びデータラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ，ＸＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳにより接続されている。より詳細には、データラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬはバスＬＢＵＳを介して共通に接続されており、データラッチ回路ＸＤＬはバスＤＢＵＳに接続されている。バスＬＢＵＳ及びバスＤＢＵＳはトランジスタＴＲＸＸを介して接続されている。トランジスタＴＲＸＸのゲートには制御信号ＳＷが入力される。制御信号ＳＷは例えばシーケンサ２５により生成される。
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、例えばＰチャネル型ＭＯＳトランジスタであるトランジスタＴＲ１と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＴＲ２～ＴＲ９と、キャパシタＣ１０とを含む。
トランジスタＴＲ１の一端は電源線に接続されており、トランジスタＴＲ１の他端はトランジスタＴＲ２に接続されている。トランジスタＴＲ１のゲートは、データラッチ回路ＳＤＬ内のノードＩＮＶに接続されている。トランジスタＴＲ２の一端はトランジスタＴＲ１に接続されており、トランジスタＴＲ２の他端はノードＣＯＭに接続されている。トランジスタＴＲ２のゲートには制御信号ＢＬＸが入力される。トランジスタＴＲ３の一端はノードＣＯＭに接続されており、トランジスタＴＲ３の他端はトランジスタＴＲ４に接続されている。トランジスタＴＲ３のゲートには制御信号ＢＬＣが入力される。トランジスタＴＲ４は、高耐圧のＭＯＳトランジスタである。トランジスタＴＲ４の一端はトランジスタＴＲ３に接続されている。トランジスタＴＲ４の他端は、対応するビット線ＢＬに接続されている。トランジスタＴＲ４のゲートには制御信号ＢＬＳが入力される。
トランジスタＴＲ５の一端はノードＣＯＭに接続されており、トランジスタＴＲ５の他端はノードＳＲＣに接続されている。トランジスタＴＲ５のゲートはノードＩＮＶに接続されている。トランジスタＴＲ６の一端は、トランジスタＴＲ１とトランジスタＴＲ２との間に接続されており、トランジスタＴＲ６の他端はノードＳＥＮに接続されている。トランジスタＴＲ６のゲートには制御信号ＨＬＬが入力される。トランジスタＴＲ７の一端はノードＳＥＮに接続されており、トランジスタＴＲ７の他端はノードＣＯＭに接続されている。トランジスタＴＲ７のゲートには制御信号ＸＸＬが入力される。
トランジスタＴＲ８の一端は接地されており、トランジスタＴＲ８の他端はトランジスタＴＲ９に接続されている。トランジスタＴＲ８のゲートはノードＳＥＮに接続されている。トランジスタＴＲ９の一端はトランジスタＴＲ８に接続されており、トランジスタＴＲ９の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ９のゲートには制御信号ＳＴＢが入力される。キャパシタＣ１０の一端はノードＳＥＮに接続されている。キャパシタＣ１０の他端にはクロックＣＬＫが入力される。
制御信号ＢＬＸ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＸＸＬ，ＳＴＢは例えばシーケンサ２５により生成される。また、トランジスタＴＲ１の一端に接続された電源線には、例えば半導体記憶装置２の内部電源電圧である電圧Ｖｄｄが印加され、ノードＳＲＣには、例えば半導体記憶装置２の接地電圧である電圧Ｖｓｓが印加される。
データラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ，ＸＤＬは、読み出しデータを一時的に保持する。データラッチ回路ＸＤＬは入出力回路２２に接続され、センスアンプ回路ＳＡＣと入出力回路２２との間のデータの入出力に使用される。
データラッチ回路ＳＤＬは、例えばインバータＩＶ１１，ＩＶ１２と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＴＲ１３，ＴＲ１４とを含む。インバータＩＶ１１の入力ノードはノードＬＡＴに接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴに接続されている。トランジスタＴＲ１３の一端はノードＩＮＶに接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには制御信号ＳＴＩが入力される。トランジスタＴＲ１３の一端はノードＬＡＴに接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには制御信号ＳＴＬが入力される。
例えば、ノードＬＡＴにおいて保持されるデータがデータラッチ回路ＳＤＬに保持されるデータに相当する。また、ノードＩＮＶにおいて保持されるデータは、ノードＬＡＴに保持されるデータの反転データに相当する。データラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬの回路構成は、例えばデータラッチ回路ＳＤＬの回路構成と同様のため、それらの説明は省略する。以下では、データラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬをまとめて「データラッチ回路ＤＬ」とも称する。データラッチ回路ＸＤＬの回路構成は後述する。
図５に示されるように、センスアンプ２８はｋ個のセンスアンプユニットＳＡＵ（ＳＡＵ０～ＳＡＵ（ｋ－１））を有している。１つのセンスアンプユニットＳＡＵは、ｍ個のセンスアンプ部ＳＡ（ＳＡ０～ＳＡ（ｍ－１））、ｍ個のデータラッチ回路ＤＬ（ＤＬ０～ＤＬ（ｍ－１））、及びｍ個のデータラッチ回路ＸＤＬ（ＸＤＬ０～ＸＤＬ（ｍ－１））を含む。「ｍ」及び「ｋ」は整数であり、「ｍ×ｋ＝ｎ」を満たす。「ｍ」は例えば１６（２の４乗）であり、「ｋ」は８１９２（２の１３乗）である。違う言い方をすれば、ｎ個（１３１０７２、２の１７乗）のセンスアンプ回路ＳＡＣは、ｋ個（８１９２、２の１３乗）のセンスアンプユニットＳＡＵに分割されており、各センスアンプユニットＳＡＵは、ｍ個（１６、２の４乗）のセンスアンプ回路ＳＡＣを含んでいる。
ｍ個のデータラッチ回路ＸＤＬ０～ＸＤＬ（ｍ－１）はｍ本のバスＸＢＵＳ（ＸＢＵＳ０～ＸＢＵＳ（ｍ－１））を介して入出力回路２２に接続されている。ｍ本のバスＸＢＵＳ０～ＸＢＵＳ（ｍ－１）は、例えば３２～６４個の複数のセンスアンプユニットＳＡＵに対して共通に設けられる。違う言い方をすれば、ｍ本のバスＸＢＵＳ０～ＸＢＵＳ（ｍ－１）には、例えば３２～６４個の複数のセンスアンプユニットＳＡＵが接続されている。複数のセンスアンプユニットＳＡＵはバスＸＢＵＳ０～ＸＢＵＳ（ｍ－１）を介して入出力回路２２に接続されている。このように複数のセンスアンプユニットＳＡＵが接続されるバスＸＢＵＳ０～ＸＢＵＳ（ｍ－１）を一組として、複数組のバスＸＢＵＳ０～ＸＢＵＳ（ｍ－１）が入出力回路２２に接続されている。本実施形態では、バスＸＢＵＳがデータ配線に相当する。
入出力回路２２は、データ変換部２２０、及び入出力制御部２２１を含む。データ変換部２２０及び入出力制御部２２１は複数の配線ＸＬを介して互いに接続されている。
データ変換部２２０は、読み出し動作の際にはシリアライザとして機能することにより、データラッチ回路ＸＤＬ０～ＸＤＬ（ｍ－１）からバスＸＢＵＳ０～ＸＢＵＳ（ｍ－１）を介してそれぞれ伝送されるパラレルデータをシリアル信号に変換して複数の配線ＸＬを介して入出力制御部２２１に送信する。データ変換部２２０は、書き込み動作の際にはデシリアライザとして機能することにより、入出力制御部２２１から複数の配線ＸＬを介して送信されるシリアル信号をパラレルデータに変換してバスＸＢＵＳ０～ＸＢＵＳ（ｍ－１）にそれぞれ伝送する。
入出力制御部２２１は、複数の入出力線Ｉ／Ｏと複数の配線ＸＬとの間でのシリアル信号の伝送を制御する部分である。
（データラッチ回路ＸＤＬの構成）
次に、データラッチ回路ＸＤＬの構成について説明する。
図６に示されるように、データラッチ回路ＸＤＬは、Ｐチャネル型ＭＯＳトランジスタであるＴＰ１１～１４，ＴＰ２１，ＴＰ３１と、Ｎチャネル型ＭＯＳトランジスタであるＴＮ１１～１３，ＴＮ２１，ＴＮ３１，ＴＮ３２とを含む。
トランジスタＴＰ１１，ＴＰ１２，ＴＮ１１，ＴＮ１２は、クロス接続されたインバータ回路ＸＩＶを構成している。すなわち、トランジスタＴＰ１１，ＴＮ１１は第１インバータ回路を構成しており、ノードＬＡＴにおいて直列接続されている。トランジスタＴＰ１１，ＴＮ１１のそれぞれのゲートはノードＩＮＶに接続されている。ノードＬＡＴ及びノードＩＮＶは第１インバータ回路の出力及び入力としてそれぞれ機能する。トランジスタＴＰ１２，ＴＮ１２は第２インバータ回路を構成しており、ノードＩＮＶにおいて直列接続されている。トランジスタＴＰ１２，ＴＮ１２のそれぞれのゲートはノードＬＡＴに接続されている。ノードＬＡＴ及びノードＩＮＶは第２インバータ回路の入力及び出力としてそれぞれ機能する。
トランジスタＴＰ１１の電流経路の２つの端部のうち、ノードＬＡＴに接続される端部とは反対側の端部はトランジスタＴＰ１３を介して電源電位ノードＶＤＤに接続されている。電源電位ノードＶＤＤには電源電位Ｖｄｄが供給されている。トランジスタＴＰ１３のゲートには、シーケンサ２５により生成される制御信号ＸＬＬが入力される。トランジスタＴＰ１３は、制御信号ＸＬＬに基づいてオン／オフするスイッチ回路として機能する。
トランジスタＴＰ１２の電流経路の２つの端部のうち、ノードＩＮＶに接続される端部とは反対側の端部はトランジスタＴＰ１４を介して電源電位ノードＶＤＤに接続されている。トランジスタＴＰ１４のゲートには、シーケンサ２５により生成される制御信号ＸＬＩが入力される。トランジスタＴＰ１２は、制御信号ＸＬＩに基づいてオン／オフするスイッチ回路として機能する。
トランジスタＴＮ１１の電流経路の２つの端部のうち、ノードＬＡＴに接続される端部とは反対側の端部はトランジスタＴＮ１３を介して接地電位ノードＶＳＳに接続されている。接地電位ノードＶＳＳには接地電位Ｖｓｓが供給されている。トランジスタＴＮ１３のゲートには、シーケンサ２５により生成される制御信号ＸＮＬが入力される。トランジスタＴＮ１３は、制御信号ＸＮＬに基づいてオン／オフするスイッチ回路として機能する。
トランジスタＴＮ１２の電流経路の２つの端部のうち、ノードＩＮＶに接続される端部とは反対側の端部は接地電位ノードＶＳＳに接続されている。
トランジスタＴＰ２１，ＴＮ２１は、バスＤＢＵＳとノードＩＮＶとの間に並列に接続されている。トランジスタＴＰ２１のゲートには、シーケンサ２５により生成される制御信号ＸＮＩが入力される。トランジスタＴＮ２１のゲートには、シーケンサ２５により生成される制御信号ＸＴＩが入力される。トランジスタＴＰ２１，ＴＮ２１は、制御信号ＸＮＩ，ＸＴＩに基づいてオン／オフするスイッチ回路として機能する。
トランジスタＴＰ３１，ＴＮ３１，ＴＮ３２はバスＸＢＵＳとノードＬＡＴとの間に接続されている。トランジスタＴＮ３１，ＴＮ３２は直列接続されている。トランジスタＴＰ３１は、直列接続されたトランジスタＴＮ３１，ＴＮ３２に対して並列に接続されている。トランジスタＴＰ３１のゲートには、シーケンサ２５により生成される制御信号ＸＮＬが入力される。トランジスタＴＮ３１，ＴＮ３２のそれぞれのゲートには、シーケンサ２５により生成される制御信号ＸＴＬが入力される。トランジスタＴＰ３１，ＴＮ３１，ＴＮ３２は、制御信号ＸＮＬ，ＸＴＬに基づいてオン／オフするスイッチ回路として機能する。本実施形態では、トランジスタＴＮ３１，ＴＮ３２が、多重化されているトランジスタに相当する。
（半導体記憶装置の断面構造）
図７に示されるように、半導体記憶装置２では、半導体基板４０上に周辺回路ＰＥＲ及びメモリセルアレイ２１が順に配置された構造を有している。
メモリセルアレイ２１では、導電体層５２０の上に複数のＮＡＮＤストリングＮＳが形成されている。導電体層５２０は、埋め込みソース線（ＢＳＬ）とも称されるものであり、図３のソース線ＳＬに該当するものである。
導電体層５２０の上方には、セレクトゲート線ＳＧＳとして機能する配線層５３３、ワード線ＷＬとして機能する複数の配線層５３２、及びセレクトゲート線ＳＧＤとして機能する配線層５３１が積層されている。積層された配線層５３３，５３２，５３１のそれぞれの間には、不図示の絶縁層が配置されている。
メモリセルアレイ２１には複数のメモリホール５３４が形成されている。メモリホール５３４は、配線層５３３，５３２，５３１、及びそれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ導電体層５２０に達する穴である。
メモリホール５３４のうち、積層された配線層５３３，５３２，５３１のそれぞれと交差している各部分はトランジスタとして機能する。これら複数のトランジスタのうち、配線層５３１と交差している部分にあるものは選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層５３２と交差している部分にあるものはメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層５３３と交差している部分にあるものは選択トランジスタＳＴ２として機能する。
メモリホール５３４の上方にはビット線ＢＬとして機能する配線層６１６が形成されている。メモリホール５３４の上端はコンタクトプラグ５３９を介して配線層６１６に接続されている。
図７に示される構造と同様の構造が、図７の紙面の奥行き方向に沿って複数配列されている。図７の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。
半導体基板４０と導電体層５２０（ソース線ＳＬ）とは離間して配置されており、両者の間に周辺回路ＰＥＲの一部が配置されている。周辺回路ＰＥＲは、メモリセルアレイ２１におけるデータの書き込み動作や読み出し動作、及び消去動作等を実現するために設けられる回路である。図２に示されるセンスアンプ２８、ロウデコーダ２７、及び電圧生成回路２６等は周辺回路ＰＥＲの一部となっている。
周辺回路ＰＥＲは、半導体基板４０の上面に形成されたトランジスタＴＲと、複数の導電体６１１～６１５とを含む。導電体６１１～６１５は、例えば金属のような導体により形成された配線層である。導電体６１１～６１５は、複数の高さ位置に分布するよう形成されており、コンタクト６２０～６２３を介して互いに電気的に接続されている。コンタクト６２０～６２３は、不図示の絶縁層を上下方向に貫くようにコンタクトホールを形成した後、当該コンタクトホールの内側に例えばタングステン等の導電体材料を充填することにより形成されたものである。導電体６１５はコンタクト６２４を介して配線層６１６（ビット線ＢＬ）に電気的に接続されている。
図８は、半導体記憶装置２の周辺回路ＰＥＲの構造の一部、特にデータラッチ回路ＸＤＬを構成する部分の平面構造を模式的に示したものである。なお、図８では、２つのデータラッチ回路ＸＤＬ１，ＸＤＬ２を構成する部分の平面構造が示されている。
図８に示されるように、半導体記憶装置２では、ソース・ドレイン部ＬＷ１、ゲート部ＬＴ１、ソース・ドレイン部ＬＷ２、ゲート部ＬＴ２、ソース・ドレイン部ＬＷ３、及びゲート部ＬＴ３が順に配置されている。
ソース・ドレイン部ＬＷ１は、データラッチ回路ＸＤＬ１，ＸＤＬ２のそれぞれのトランジスタＴＮ３１のそれぞれのソース又はドレインとして機能するソース・ドレイン部ＬＷ１＿１，ＬＷ１＿２が配置されている。ソース・ドレイン部ＬＷ１＿１，ＬＷ１＿２はバスＸＢＵＳに接続されている。ゲート部ＬＴ１には、データラッチ回路ＸＤＬ１，ＸＤＬ２のそれぞれのトランジスタＴＮ３１のゲートとして機能するゲート部ＬＴ１＿１，ＬＴ１＿２が配置されている。ゲート部ＬＴ１＿１，ＬＴ１＿２には、トランジスタＴＮ３１のゲートに接続されるビアＶ３１がそれぞれ形成されている。ソース・ドレイン部ＬＷ２には、データラッチ回路ＸＤＬ１，ＸＤＬ２のそれぞれのトランジスタＴＮ３１のソース又はドレインとして、またトランジスタＴＮ３２のソース又はドレインとして機能するソース・ドレイン部ＬＷ２＿１，ＬＷ２＿２が配置されている。
ゲート部ＬＴ２には、データラッチ回路ＸＤＬ１，ＸＤＬ２のそれぞれのトランジスタＴＮ３２のゲートとして機能するゲート部ＬＴ２＿１，ＬＴ２＿２が配置されている。ゲート部ＬＴ２＿１，ＬＴ２＿２には、トランジスタＴＮ３２のゲートに接続されるビアＶ３２がそれぞれ形成されている。ソース・ドレイン部ＬＷ３には、データラッチ回路ＸＤＬ１，ＸＤＬ２のそれぞれのトランジスタＴＮ３２のソース又はドレインとして、またトランジスタＴＮ１１のソース又はドレインとして機能するソース・ドレイン部ＬＷ３＿１，ＬＷ３＿２が配置されている。ソース・ドレイン部ＬＷ３＿１，ＬＷ３＿２はノードＬＡＴに接続されている。ゲート部ＬＴ３には、データラッチ回路ＸＤＬ１，ＸＤＬ２のそれぞれのトランジスタＴＮ１１のゲートとして機能するゲート部ＬＴ３＿１，ＬＴ３＿２が配置されている。
各部ＬＷ１，ＬＴ１，ＬＷ２，ＬＴ２，ＬＷ３，ＬＴ３が配置されている方向を奥行き方向Ｙとするとき、ビアＶ３１及びビアＶ３２は、奥行き方向Ｙに並行な同一直線上に配置されている。ビアＶ３１及びビアＶ３２には、奥行き方向Ｙに延びる共通の配線ＬＴＧが接続されている。ビアＶ３１及びビアＶ３２には、シーケンサ２５から配線ＬＴＧを介して制御信号ＸＴＬが入力される。本実施形態では、配線ＬＴＧが共通の信号線に相当する。
本実施形態の半導体記憶装置２は、図８に示されるように、各データラッチ回路ＸＤＬ１，ＸＤＬ２のトランジスタＴＮ３１のゲート及びトランジスタＴＮ３２のゲートが別の部分に設けられる、いわゆるダブルゲート方式を採用している。ダブルゲート方式を採用した場合、図８に示されるように、一方のデータラッチ回路ＸＤＬ１を構成する各部ＬＷ１＿１，ＬＴ１＿１，ＬＷ２＿１，ＬＴ２＿１，ＬＷ３＿１，ＬＴ３＿１と、他方のデータラッチ回路ＸＤＬ２を構成する各部ＬＷ１＿２，ＬＴ１＿２，ＬＷ２＿２，ＬＴ２＿２，ＬＷ３＿２，ＬＴ３＿２とを横方向Ｘに並べて配置することができる。
一方、図９に示されるように半導体記憶装置２を製造した場合でも、二重化されたトランジスタＴＮ３１，ＴＮ３２を設けることが可能である。図９に示される参考例の半導体記憶装置２では、ソース・ドレイン部ＬＷ１、ゲート部ＬＴ１、ソース・ドレイン部ＬＷ２、ゲート部ＬＴ２、ソース・ドレイン部ＬＷ３、ギャップ部ＬＧ、ソース・ドレイン部ＬＷ４、及びゲート部ＬＴ３が順に配置されている。
ソース・ドレイン部ＬＷ１は、他方のデータラッチ回路ＸＤＬ２のトランジスタＴＮ３１，ＴＮ３２のそれぞれのソース又はドレインとして機能する。ソース・ドレイン部ＬＷ１はノードＬＡＴに接続されている。ゲート部ＬＴ１は、他方のデータラッチ回路ＸＤＬ２のトランジスタＴＮ３１，ＴＮ３２のそれぞれのゲートとして機能する。ゲート部ＬＴ１には、トランジスタＴＮ３１，ＴＮ３２のそれぞれのゲートに接続されるビアＶ３１，Ｖ３２が設けられている。ソース・ドレイン部ＬＷ２は、一方のデータラッチ回路ＸＤＬ１のトランジスタＴＮ３１，ＴＮ３２のそれぞれのソース又はドレインとして、また他方のデータラッチ回路ＸＤＬ２のトランジスタＴＮ３１，ＴＮ３２のそれぞれのソース又はドレインとして機能する。ソース・ドレイン部ＬＷ２は、バスＸＢＵＳに接続されている。
ゲート部ＬＴ２は、一方のデータラッチ回路ＸＤＬ１のトランジスタＴＮ３１，ＴＮ３２のそれぞれのゲートとして機能する。ゲート部ＬＴ２には、トランジスタＴＮ３１，ＴＮ３２のそれぞれのゲートに接続されるビアＶ３１，Ｖ３２が設けられている。ソース・ドレイン部ＬＷ３は、一方のデータラッチ回路ＸＤＬ１のトランジスタＴＮ３１，ＴＮ３２のそれぞれのソース又はドレインとして機能する。ソース・ドレイン部ＬＷ３はノードＬＡＴに接続されている。ギャップ部ＬＧはソース・ドレイン部ＬＷ３とソース・ドレイン部ＬＷ４との間に設けられている。
ソース・ドレイン部ＬＷ４には、データラッチ回路ＸＤＬ１，ＸＤＬ２のそれぞれのトランジスタＴＮ１１のそれぞれのソース又はドレインとして機能するソース・ドレイン部ＬＷ４＿１，ＬＷ４＿２が配置されている。ソース・ドレイン部ＬＷ４＿１は配線ＷＷ１を介してソース・ドレイン部ＬＷ３に接続されている。ソース・ドレイン部ＬＷ４＿２は配線ＷＷ２を介してソース・ドレイン部ＬＷ１に接続されている。ソース・ドレイン部ＬＷ４＿１，ＬＷ４＿２はノードＬＡＴに接続されている。ゲート部ＬＴ３には、データラッチ回路ＸＤＬ１，ＸＤＬ２のそれぞれのトランジスタＴＮ１１のゲートとして機能するゲート部ＬＴ３＿１，ＬＴ３＿２が配置されている。
この参考例の半導体記憶装置２は、ゲート部ＬＴ１，ＬＴ２のそれぞれに２つのビアＶ３１，Ｖ３２が設けられる、いわゆるダブルビア方式を採用している。このような構成の場合、ソース・ドレイン部ＬＷ３の電位に基づいてソース・ドレイン部ＬＷ４＿２の電位が変化することを防止するために、ソース・ドレイン部ＬＷ３とソース・ドレイン部ＬＷ４とを分割し、且つそれらの間にギャップ部ＬＧを形成する必要がある。図８に示されるように、本実施形態の半導体記憶装置２では、そのような構成が不要であるため、その分だけ半導体記憶装置２を薄型化することが可能である。これにより、チップ面積を減少させることができるため、コストを低減することが可能である。
（データラッチ回路ＸＤＬの動作例）
次に、データラッチ回路ＸＤＬの動作例について説明する。
－データのラッチ－
シーケンサ２５は、データラッチ回路ＸＤＬにおいてデータをラッチする際には、データラッチ回路ＸＤＬを図１０に示されるように動作させる。図１０に示されるように、シーケンサ２５は、制御信号ＸＴＬ，ＸＴＩ，ＸＬＩ，ＸＬＬをローレベルに維持し、制御信号ＸＮＬ，ＸＮＩをハイレベルに維持する。ハイレベルは、Ｐチャネル型ＭＯＳトランジスタをオフさせ、且つＮチャネル型ＭＯＳトランジスタをオンさせる大きさの電位、例えば電源電位Ｖｄｄを有している。ローレベルは、Ｐチャネル型ＭＯＳトランジスタをオンさせ、且つＮチャネル型ＭＯＳトランジスタをオンさせる大きさの電位、例えば接地電位Ｖｓｓを有している。
制御信号ＸＮＬ，ＸＴＬ，ＸＴＩ，ＸＬＩ，ＸＬＬ，ＸＮＩのそれぞれの電位が上記のレベルに設定されることにより、トランジスタＴＰ１３，ＴＰ１４，ＴＮ１３はオン状態になり、トランジスタＴＰ２１，ＴＮ２１，ＴＰ３１，ＴＮ３１，ＴＮ３２はオフ状態になる。図１０では、オン状態であるトランジスタが破線により囲まれている。このようなトランジスタのオン／オフ状態により、ノードＬＡＴ，ＩＮＶは共にバスＤＢＵＳ，ＸＢＵＳの両方から切断されている。他方、クロス接続されたインバータ回路ＸＩＶは、電源電位ノードＶＤＤ及び接地電位ノードＶＳＳに接続されているため、ノードＬＡＴ，ＩＮＶのそれぞれの電位が保持される。すなわち、ノードＬＡＴは、データラッチ回路ＸＤＬにより保持されるデジタルデータに応じて、ハイレベル又はローレベルの電位を維持する。ノードＩＮＶは、データラッチ回路ＸＤＬにより保持されるデジタルデータのレベルの反対のレベルの電位を維持する。このように、本実施形態では、クロス接続されたインバータ回路ＸＩＶが、センスアンプ回路ＳＡＣと入出力回路２２との間で入出力されるデータを一時的に保持するデータ保持部に相当する。
－バスＤＢＵＳからのデータ入力－
シーケンサ２５は、バスＤＢＵＳからデータラッチ回路ＸＤＬへデータを転送する際に、図４に示される制御信号ＳＷをハイレベルに設定することによりトランジスタＴＲＸＸをオン状態にする。そのため、バスＤＢＵＳは、データラッチ回路ＸＤＬに転送されるべきデータに基づく電位を既に有している。転送されるべきデータがハイレベルであれば、バスＤＢＵＳの電位はハイレベルに維持されている。一方、転送されるべきデータがローレベルであれば、バスＤＢＵＳの電位はローレベルに維持されている。
バスＤＢＵＳからデータラッチ回路ＸＤＬへのデータの入力の開始時点では、データラッチ回路ＸＤＬは図１０に示される状態である。シーケンサ２５は、バスＤＢＵＳからデータラッチ回路ＸＤＬにデータが入力される際にデータラッチ回路ＸＤＬを図１１に示されるように動作させる。
図１１に示されるように、シーケンサ２５は、制御信号ＸＮＬをハイレベルに維持し、且つ制御信号ＸＴＬをローレベルに維持することにより、トランジスタＴＰ３１，ＴＮ３１，ＴＮ３２を共にオフ状態に維持する。したがって、ノードＬＡＴがバスＸＢＵＳから切断されている。
また、シーケンサ２５は、制御信号ＸＬＬをローレベルに維持することによりトランジスタＴＰ１３をオン状態に維持する。さらに、シーケンサ２５は、制御信号ＸＬＩをハイレベルに維持することによりトランジスタＴＰ１４をオフ状態に維持する。
この状態で、シーケンサ２５は、制御信号ＸＮＩをローレベルに維持し、且つ制御信号ＸＴＩをハイレベルに維持することによりトランジスタＴＰ２１，ＴＮ２１をオン状態に維持する。これにより、ノードＩＮＶがバスＤＢＵＳに接続されて、ノードＩＮＶのレベルがバスＤＢＵＳのレベルになるとともに、ノードＬＡＴのレベルがバスＤＢＵＳのレベルとは反対のレベルになる。すなわち、バスＤＢＵＳの電位がハイレベルであれば、ノードＩＮＶの電位はハイレベルになる一方、ノードＬＡＴのレベルはローレベルになる。このようにしてバスＤＢＵＳのハイレベルのデータがデータラッチ回路ＸＤＬに転送される。これに対し、バスＤＢＵＳの電位がローレベルであれば、ノードＩＮＶの電位はローレベルになる一方、ノードＬＡＴのレベルはハイレベルになる。このようにしてバスＤＢＵＳのローレベルのデータがデータラッチ回路ＸＤＬに転送される。
－バスＸＢＵＳへのデータ出力－
バスＸＢＵＳへのデータの出力の開始時点では、データラッチ回路ＸＤＬは図１０に示される状態である。シーケンサ２５は、データラッチ回路ＸＤＬからバスＸＢＵＳにデータを出力する際には、データラッチ回路ＸＤＬを図１２に示されるように動作させる。
図１２に示されるように、シーケンサ２５は、制御信号ＸＮＩをハイレベルに維持し、且つ制御信号ＸＴＩをローレベルに維持することによりトランジスタＴＰ２１，ＴＮ２１をオフ状態に維持する。したがって、ノードＩＮＶはバスＤＢＵＳから切断されている。
また、シーケンサ２５は、制御信号ＸＬＬ，ＸＬＩをローレベルに維持し、且つ制御信号ＸＮＬをハイレベルに維持することにより、トランジスタＴＰ１３，ＴＰ１４，ＴＮ１３をオン状態に維持する。
この状態で、シーケンサ２５は、制御信号ＸＴＬをオン状態に設定することによりトランジスタＴＮ３１，ＴＮ３２をオン状態に維持する。なお、トランジスタＴＰ３１のゲートに入力される制御信号ＸＮＬは上述の通りハイレベルに設定されているため、トランジスタＴＰ３１もオン状態に維持されている。これによりノードＬＡＴがバスＸＢＵＳに接続されて、ノードＬＡＴのレベルがバスＸＢＵＳに出力される。すなわち、ノードＬＡＴの電位がハイレベルであれば、バスＸＢＵＳの電位がハイレベルに維持されて、データラッチ回路ＸＤＬからバスＸＢＵＳにハイレベルのデータが転送される。一方、ノードＬＡＴの電位がローレベルであれば、バスＸＢＵＳの電位がローレベルに維持されて、データラッチ回路ＸＤＬからバスＸＢＵＳにローレベルのデータが転送される。
－バスＸＢＵＳからのデータ入力－
バスＸＢＵＳからのデータの入力の開始時点では、データラッチ回路ＸＤＬは図１０に示される状態である。シーケンサ２５は、バスＸＢＵＳからデータラッチ回路ＸＤＬにデータが入力される際には、データラッチ回路ＸＤＬを図１３に示されるように動作させる。なお、この際のデータラッチ回路ＸＤＬの動作は、上述のバスＤＢＵＳからデータラッチ回路ＤＬにデータが入力される際の動作に対して、入力側がバスＸＢＵＳに切り替わっただけであり、基本的な動作は同様であるため、その詳細な説明は割愛する。
－バスＤＢＵＳへのデータ出力－
バスＤＢＵＳへのデータの出力の開始時点では、データラッチ回路ＸＤＬは図１０に示される状態である。シーケンサ２５は、データラッチ回路ＸＤＬからバスＤＢＵＳにデータを出力する際には、データラッチ回路ＸＤＬを図１４に示されるように動作させる。なお、この際のデータラッチ回路ＸＤＬの動作は、上述のデータラッチ回路ＸＤＬからバスＸＢＵＳにデータが出力される際の動作に対して、出力先がバスＤＢＵＳに切り替わっただけであり、基本的な動作は同様であるため、その詳細な説明は割愛する。
（参考例のデータラッチ回路ＸＤＬと本実施形態のデータラッチ回路ＸＤＬとの比較）
図１５は、参考例のデータラッチ回路ＸＤＬの回路図を示したものである。図１５に示される参考例のデータラッチ回路ＸＤＬと、図６に示される本実施形態のデータラッチ回路ＸＤＬとを比較して明らかなように、本実施形態のデータラッチ回路ＸＤＬでは２つのトランジスタＴＮ３１，ＴＮ３２が設けられているのに対し、参考例のデータラッチ回路ＸＤＬでは一つのトランジスタＴＮ３１しか設けられていない。このような参考例のデータラッチ回路ＸＤＬの構成の場合、トランジスタＴＮ３１のゲートに接続されるビア、あるいはビアに接続される配線にオープン故障が発生すると、データラッチ回路ＸＤＬの動作が不安定になるだけでなく、故障したデータラッチ回路ＸＤＬを含むセンスアンプユニットＳＡＵ、並びにデータラッチ回路ＸＤＬとバスＸＢＵＳを介して接続される他のセンスアンプユニットＳＡＵが使用できなくなるおそれがある。
詳しくは、図７に示されるような半導体記憶装置２を製造する際には、そのトランジスタＴＮ３１のゲートにビアを接続する工程や、そのビアに配線を接続する工程において、ビアや配線にオープン故障が発生する可能性がある。ゲートに接続されるビアや配線にオープン故障が発生すると、トランジスタＴＮ３１のゲートがフローティングしてしまい、そのゲート電圧を制御することができなくなる。この場合、トランジスタＴＮ３１のゲート電圧は、トランジスタＴＮ３１の付近で伝送される隣接信号からのチャージシェアリングにより定まることになるため、非常に不安定な電圧になる。隣接信号の状況は都度変化するため、結果的にトランジスタＴＮ３１のオン／オフを制御することができなくなる。
データラッチ回路ＸＤＬがデータをラッチしている状態である場合、本来であれば、トランジスタＴＮ１３はオフ状態に維持されていなければならない。しかしながら、上述のようにトランジスタＴＮ１３のオン／オフを制御できない場合、データをラッチしている状態であっても、予期せぬタイミングでトランジスタＴＮ１３がオン状態になる、いわゆるオン故障が発生する可能性がある。一方、データをラッチしている状態であるとき、トランジスタＴＰ３１をオフさせるために制御信号ＸＮＬはハイレベルに設定されているため、トランジスタＴＮ１３はオン状態に設定されている。そのため、予期せぬタイミングでトランジスタＴＮ１３がオン状態になると、バスＸＢＵＳが接地電位ノードＶＳＳに接続されるおそれがある。すなわち、オン故障が発生しているトランジスタＴＮ１３を有するデータラッチ回路ＸＤＬに接続されるバスＸＢＵＳが予期せぬタイミングで接地電位に遷移する可能性がある。
図５に示されるように、例えば複数のセンスアンプユニットＳＡＵのそれぞれのデータラッチ回路ＸＤＬ０は共通のバスＸＢＵＳに接続されている。そのため、複数のセンスアンプユニットＳＡＵのうちの一つのセンスアンプユニットＳＡＵのデータラッチ回路ＸＤＬ０においてトランジスタＴＮ１３のオン故障が発生した場合、オン故障が発生していない他のデータラッチ回路ＸＤＬ０からバスＸＢＵＳにデータを転送しようとした際に、強制的にバスＸＢＵＳが接地電位に遷移することにより、データを適切に転送できない可能性がある。結果的に、トランジスタＴＮ１３にオン故障が発生しているデータラッチ回路ＸＤＬだけでなく、それとバスＸＢＵＳを共有する全てのデータラッチ回路ＸＤＬを使用することができなくなる。
また、あるデータラッチ回路ＸＤＬとバスＤＢＵＳを共有する全てのセンスアンプ回路ＳＡＣ０～ＳＡＣ（ｍ－１）は、１つのまとまりとして制御されるため、トランジスタＴＮ１３にオン故障が発生しているデータラッチ回路ＸＤＬの動作が不安定になることにより、そのデータラッチ回路ＸＤＬとバスＤＢＵＳを共有する全てのセンスアンプ回路ＳＡＣ０～ＳＡＣ（ｍ－１）も使用することができなくなる可能性がある。
この点、本実施形態のデータラッチ回路ＸＤＬは、図６に示されるように、制御信号ＸＴＬに対応するトランジスタとして２つのトランジスタＴＮ３１，ＴＮ３２を有している。この構成によれば、仮に一方のトランジスタＴＮ３１にオン故障が発生したとしても、他方のトランジスタＴＮ３２が正常であれば、予期せぬタイミングでバスＸＢＵＳが接地電位に遷移することはない。すなわち、トランジスタＴＮ３１，ＴＮ３２のいずれか一方にオン故障が発生したとしても、正常な他方のトランジスタによりデータラッチ回路ＸＤＬの動作を確保することができる。そのため、データの入出力のロバスト性を高めることが可能である。
（第１変形例）
トランジスタＴＮ３１のビアＶ３１及びトランジスタＴＮ３２のビアＶ３２に配線を接続する方法としては、図８に示される方法とは異なる方法を用いることも可能である。
例えば図１６に示されるように、トランジスタＴＮ３１のビアＶ３１及びトランジスタＴＮ３２のビアＶ３２に異なる配線ＬＴＧ１，ＬＴＧ２をそれぞれ接続してもよい。この構成では、シーケンサ２５から配線ＬＴＧ１，ＬＴＧ２のそれぞれに制御信号ＸＴＬが入力される。
あるいは、図１７に示されるように、トランジスタＴＮ３１のビアＶ３１とトランジスタＴＮ３２のビアＶ３２とが、奥行き方向Ｙにおいて重ならないように配置されていてもよい。この構成では、トランジスタＴＮ３１のビアＶ３１及びトランジスタＴＮ３２のビアＶ３２のそれぞれに配線ＬＴＧ１，ＬＴＧ２を接続する際に、それらの配線ＬＴＧ１，ＬＴＧ２が重なることがない。そのため、図１６に示されるように配線ＬＴＧ１，ＬＴＧ２のいずれか一方を屈曲させる必要がない。本変形例では、配線ＬＴＧ１，ＬＴＧ２が別々の信号線に相当する。
（第２変形例）
本変形例のデータラッチ回路ＸＤＬは、図１８に示される構成を有している。図１８に示されるように、このデータラッチ回路ＸＤＬでは、バスＸＢＵＳとノードＬＡＴとの間に、Ｐチャネル型ＭＯＳトランジスタである２つのトランジスタＴＰ３１，ＴＰ３２と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＴＮ３１とが接続されている。トランジスタＴＰ３１，ＴＰ３２は直列接続されている。トランジスタＴＮ３１は、直列接続されたトランジスタＴＰ３１，ＴＰ３２に対して並列に接続されている。この構成によれば、トランジスタＴＰ３１，ＴＰ３２のいずれか一方が故障した場合であっても、正常な他方のトランジスタによりデータラッチ回路ＸＤＬの動作を確保することができる。
あるいは、データラッチ回路ＸＤＬは、図１９に示される構成を有していてもよい。図１９に示されるように、このデータラッチ回路ＸＤＬでは、バスＸＢＵＳとノードＬＡＴとの間に、ＣＭＯＳトランジスタである２つのトランジスタＴＣ３１，ＴＣ３２が接続されている。トランジスタＴＣ３１は、Ｎチャネル型ＭＯＳトランジスタＴＮ３１とＰチャネル型ＭＯＳトランジスタＴＰ３１とを有している。同様に、トランジスタＴＣ３２は、Ｎチャネル型ＭＯＳトランジスタＴＮ３２とＰチャネル型ＭＯＳトランジスタＴＰ３２とを有している。Ｎチャネル型ＭＯＳトランジスタＴＮ３１，ＴＮ３２は直列接続されている。Ｐチャネル型ＭＯＳトランジスタＴＰ３１，ＴＰ３２も直列接続されている。
この構成によれば、トランジスタＴＣ３１，ＴＣ３２のいずれか一方が故障した場合であっても、正常な他方のトランジスタによりデータラッチ回路ＸＤＬの動作を確保することができる。
（第３変形例）
図２０に示されるように、本変形例のデータラッチ回路ＸＤＬでは、トランジスタＴＮ３１，ＴＮ３２に対して、Ｎチャネル型トランジスタであるトランジスタＴＮ３３が更に直列に接続されている。この構成によれば、３つのトランジスタＴＮ３１，ＴＮ３２，ＴＮ３３のうち、１つ又は２つのトランジスタが故障した場合であっても、残りのトランジスタによりデータラッチ回路ＸＤＬの動作を確保することができる。
なお、Ｎチャネル型ＭＯＳトランジスタは３つ以上の数で多重化されていてもよい。また、Ｎチャネル型ＭＯＳトランジスタに代えて、Ｐチャネル型ＭＯＳトランジスタが３つ以上の数で多重化されていてもよい。
（第４変形例）
本変形例のデータラッチ回路ＸＤＬは、図２１に示される構成を有している。図２１に示されるように、このデータラッチ回路ＸＤＬでは、Ｎチャネル型トランジスタである３つのトランジスタＴＮ３１，ＴＮ３２，ＴＮ３３が直列接続されている。トランジスタＴＮ３１，ＴＮ３２のゲートには制御信号ＸＴＬが入力される。トランジスタＴＮ３２のゲートには、制御信号ＸＴＬとは異なる制御信号ＸＴＬＬが入力される。この変形例では、トランジスタＴＮ３１，ＴＮ３２，ＴＮ３３が多重化トランジスタに相当し、トランジスタＴＮ３１，ＴＮ３２が第１トランジスタに相当し、トランジスタＴＮ３３が第２トランジスタに相当する。また、制御信号ＸＴＬが第１信号に相当し、制御信号ＸＴＬＬが第２信号に相当する。
ところで、半導体記憶装置２が図８に示されるような構造を有している場合、例えば配線ＬＴＧの中間部分Ｐ１でオープン故障が発生した場合、トランジスタＴＮ３１，ＴＮ３２のそれぞれのゲートがフローティングする可能性がある。この場合、二重化されたトランジスタＴＮ３１，ＴＮ３２を設けたとしても、トランジスタＴＮ３１，ＴＮ３２の両方にオン故障が発生する可能性がある。
この点、図２１に示されるような構成であれば、仮にトランジスタＴＮ３１，ＴＮ３２の両方にオン故障が発生したとしても、制御信号ＸＴＬＬによりトランジスタＴＮ３３のオン／オフを制御することによりデータラッチ回路ＸＤＬの動作を確保することができる。よって、データの入出力のロバスト性を更に向上させることができる。
なお、データラッチ回路ＸＤＬは、図２２に示される構成を有していてもよい。図２２に示されるように、このデータラッチ回路ＸＤＬでは、トランジスタＴＮ３１，ＴＮ３３のゲートに制御信号ＸＴＬが入力され、トランジスタＴＮ３２のゲートに別の制御信号ＸＴＬＬが入力される。この変形例では、トランジスタＴＮ３１，ＴＮ３３が第１トランジスタに相当し、トランジスタＴＮ３２が第２トランジスタに相当する。
あるいは、データラッチ回路ＸＤＬは、図２３に示される構成を有していてもよい。図２３に示されるように、このデータラッチ回路ＸＤＬでは、４つのトランジスタＴＮ３１，ＴＮ３２，ＴＮ３３，ＴＮ３４が直列接続されている。トランジスタＴＮ３１，ＴＮ３４のゲートには制御信号ＸＴＬが入力され、トランジスタＴＮ３２，ＴＮ３３のゲートには別の制御信号ＸＴＬＬが入力される。この変形例では、トランジスタＴＮ３１，ＴＮ３４が第１トランジスタに相当し、トランジスタＴＮ３２，ＴＮ３３が第２トランジスタに相当する。
図２２及び図２３に示されるような構成であっても、図２１に示される構成と同一又は類似の作用及び効果を得ることが可能である。
＜他の実施形態＞
本開示は上記の具体的に限定されるものではない。
図６、図１８～図２３に示されるように、半導体記憶装置２は、バスＸＢＵＳとノードＬＡＴとの間に配置されるＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタの少なくとも一方が多重化されていればよい。
上記の具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素、及びその配置、条件、形状等は、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
２：半導体記憶装置、２２：入出力回路、ＬＴＧ，ＬＴＧ１，ＬＴＧ２：信号線、ＳＡＣ：センスアンプ回路、ＴＮ３１，ＴＮ３２，ＴＮ３３，ＴＮ３４：Ｎチャネル型ＭＯＳトランジスタ、ＴＰ３１，ＴＰ３２：Ｐチャネル型ＭＯＳトランジスタ、ＸＢＵＳ：バス（データ配線）、ＸＤＬ：データラッチ回路、ＸＩＶ：インバータ回路（データ保持部）。

Claims (5)

  1. センスアンプ回路と入出力回路との間でのデータの入出力に用いられる複数のデータラッチ回路と、
    複数の前記データラッチ回路に接続されるデータ配線と、を備え、
    前記データラッチ回路は、
    前記センスアンプ回路と前記入出力回路との間で入出力されるデータを一時的に保持するデータ保持部と、
    前記データ保持部と前記データ配線との間に設けられるＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタの少なくとも一方と、を含み、
    前記Ｎチャネル型ＭＯＳトランジスタ及び前記Ｐチャネル型ＭＯＳトランジスタの少なくとも一方は多重化されている
    半導体記憶装置。
  2. 前記Ｎチャネル型ＭＯＳトランジスタ及び前記Ｐチャネル型ＭＯＳトランジスタの少なくとも一方のうち、多重化されているトランジスタを多重化トランジスタとするとき、
    前記多重化トランジスタには、
    第１信号がゲートに入力される第１トランジスタと、
    前記第１信号とは別の第２信号がゲートに入力される第２トランジスタと、が含まれている
    請求項１に記載の半導体記憶装置。
  3. 前記Ｎチャネル型ＭＯＳトランジスタ及び前記Ｐチャネル型ＭＯＳトランジスタの少なくとも一方は３つ以上の数で多重化されている
    請求項１又は２に記載の半導体記憶装置。
  4. 前記Ｎチャネル型ＭＯＳトランジスタ及び前記Ｐチャネル型ＭＯＳトランジスタのうち、多重化されているトランジスタのそれぞれのゲートには、共通の信号線が接続されている
    請求項１～３のいずれか一項に記載の半導体記憶装置。
  5. 前記Ｎチャネル型ＭＯＳトランジスタ及び前記Ｐチャネル型ＭＯＳトランジスタの少なくとも一方のうち、多重化されているトランジスタのそれぞれのゲートには、別々の信号線が接続されている
    請求項１～３のいずれか一項に記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152111A (ja) * 2001-11-13 2003-05-23 Mitsubishi Electric Corp 半導体記憶装置
JP2007172715A (ja) * 2005-12-20 2007-07-05 Fujitsu Ltd 半導体記憶装置およびその制御方法
JP2011129176A (ja) 2009-12-15 2011-06-30 Toshiba Corp 不揮発性半導体記憶装置
JP5701831B2 (ja) * 2012-09-06 2015-04-15 株式会社東芝 パスゲートを備えた半導体記憶装置
JP2014186763A (ja) 2013-03-21 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
WO2016031023A1 (ja) 2014-08-28 2016-03-03 株式会社 東芝 半導体記憶装置
US10146910B2 (en) * 2014-10-21 2018-12-04 Sanofi-Aventis Deutschland Gmbh Recording dose data from drug injection devices using optical character recognition (OCR)
JP2016162475A (ja) * 2015-03-04 2016-09-05 株式会社東芝 半導体記憶装置
US9704572B2 (en) 2015-03-20 2017-07-11 Sandisk Technologies Llc Sense amplifier with integrating capacitor and methods of operation
JP6645933B2 (ja) 2016-08-19 2020-02-14 キオクシア株式会社 データラッチ回路および半導体装置
TW201905920A (zh) * 2017-06-22 2019-02-01 蕭志成 靜態隨機存取記憶元件
CN107424644B (zh) * 2017-08-02 2020-06-09 上海兆芯集成电路有限公司 读取电路和读取方法
KR20210091479A (ko) * 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치

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