JP6645933B2 - データラッチ回路および半導体装置 - Google Patents

Description

実施形態は、データラッチ回路に関する。

データラッチは、種々の装置において使用される。

特開２０１４−１４９８８９号公報

より小さい面積を有するデータラッチ回路を提供しようとするものである。

一実施形態によるデータラッチ回路は、第１入力および第１出力を有し、第１ノードおよび第２ノードを有する第１インバータ回路を含む。第２インバータ回路は、第１電位を有する第１電位ノードと前記第１電位より低い第２電位を有する第２電位ノードとの間に接続され、前記第１出力と接続された第２入力と、前記第１入力と接続された第２出力と、を有する。第１トランジスタは、前記第１ノードと、前記第１電位ノードとの間に接続されている。第２トランジスタは、前記第２ノードと、前記第２電位ノードとの間に接続さ、ゲート電極を含む。第１スイッチ回路は、前記第１出力と第３ノードとの間に接続され、第３トランジスタおよび第４トランジスタを含む。前記第３トランジスタは、前記第１出力と接続された第１端子、前記第３ノードと接続された第２端子、およびゲート電極を含む。前記第４トランジスタは、前記第１出力と接続された第３端子、前記第３ノードと接続された第４端子、およびゲート電極を含む。前記第２トランジスタの前記ゲート電極および前記第４トランジスタのゲート電極は共通の制御信号を受け取る。

より小さい面積を有するデータラッチ回路を提供できる。

第１実施形態の半導体記憶装置の機能ブロックを示す。 第１実施形態のセルアレイの一部の要素および接続を示す。 第１実施形態のデータラッチの要素および関連する要素ならびにこれらの接続を示す。 第１実施形態のデータラッチ回路の要素および接続を示す。 第１実施形態のデータラッチ回路のレイアウトおよびその制御のための信号を伝送する配線の配置を示す。 第１実施形態のデータラッチ回路の第１動作の間のトランジスタおよび信号の状態を示す。 第１実施形態のデータラッチ回路の第２動作の間のトランジスタおよび信号の状態を示す。 第１実施形態のデータラッチ回路の第３動作の間のトランジスタおよび信号の状態を示す。 第１実施形態のデータラッチ回路の第４動作の間のトランジスタおよび信号の状態を示す。 第１実施形態のデータラッチ回路の第５動作の間のトランジスタおよび信号の状態を示す。 第１実施形態のデータラッチ回路のあるノードの電位を時間に沿って示す。 比較用データラッチ回路の要素および接続を示す。 比較用データラッチ回路のレイアウトおよびその制御のための信号を伝送する配線の配置を示す。 第２実施形態のデータラッチの要素および関連する要素ならびにこれらの接続を示す。 第２実施形態のデータラッチ回路の要素および接続を示す。 第２実施形態のデータラッチ回路のレイアウトおよびその制御のための信号を伝送する配線の配置を示す。 第２実施形態のデータラッチ回路の第１動作の間のトランジスタおよび信号の状態を示す。 第２実施形態のデータラッチ回路の第２動作の間のトランジスタおよび信号の状態を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。

明細書および特許請求の範囲において、「接続」とは、直接的な接続および導電性の要素を介した接続を含む。

（第１実施形態）
＜１．１．構成（構造）＞
図１は、第１実施形態の半導体記憶装置１の機能ブロックを示す。図１に示されるように、記憶装置１は、メモリコントローラ２と通信し、メモリコントローラ２の制御に従って動作する。

記憶装置１は、メモリセルアレイ１１、入出力回路１２、入出力制御回路１３、制御回路（シーケンサ）１４、電位生成回路１５、ドライバ１６、センスアンプ１７、カラムデコーダ１８、データラッチ（データキャッシュ）１９、およびロウデコーダ２０等の要素を含む。

セルアレイ１１は複数のメモリブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。ブロックＢＬＫは、例えばデータの消去単位であり、各ブロックＢＬＫ中のデータは一括して消去される。ただし、１つのブロックＢＬＫより小さい単位（例えばブロックＢＬＫの半分）でデータが消去されてもよい。

各ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を含む。各ストリングユニットＳＵは複数のＮＡＮＤストリングＳＴＲ（ＳＴＲ０、ＳＴＲ１、…）を含む。ストリングＳＴＲは、セルトランジスタＭＴを含む。セルアレイ１１にはさらにワード線ＷＬ、ビット線ＢＬ、セルソース線ＣＥＬＳＲＣ、および選択ゲート線ＳＧＤＬならびにＳＧＳＬ等の配線が設けられている。

入出力回路１２は、メモリコントローラ２との間で、あるビット幅（例えば８ビット）を有する信号Ｉ／Ｏ（Ｉ／Ｏ０〜Ｉ／Ｏ７）を送信および受信する。信号Ｉ／Ｏは、コマンド、プログラムデータまたは読み出しデータ、およびアドレス信号等を含む。プログラムデータは、メモリコントローラ２から送信され、セルトランジスタＭＴにプログラムされるデータである。読み出しデータは、セルトランジスタＭＴから読み出され、メモリコントローラ２に送信されるデータである。入出力回路１２は、信号Ｉ／Ｏ０〜Ｉ／Ｏ７のそれぞれのための計８つのパッド（図示せず）を含む。信号Ｉ／Ｏ０〜Ｉ／Ｏ７の各々は、１つのパッドにおいて送信または受信される。

入出力制御回路１３は、メモリコントローラ２から種々の制御信号を受け取り、制御信号に基づいて、入出力回路１２を制御する。制御信号は、例えば信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、およびＷＰｎを含む。信号の名称の末尾のｎは、信号がローレベルの場合にアサートされていることを意味する。

アサートされている信号ＣＥｎは、記憶装置１をイネーブルにする。アサートされている信号ＣＬＥは、アサートされている信号ＣＬＥと並行して記憶装置１に流れる信号Ｉ／Ｏがコマンドであることを記憶装置１に通知する。アサートされている信号ＡＬＥは、アサートされている信号ＡＬＥと並行して記憶装置１に流れる信号Ｉ／Ｏがアドレス信号であることを記憶装置１に通知する。アドレス信号は、アドレスを含んだ信号である。アサートされている信号ＷＥｎは、アサートされている信号ＷＥｎと並行して記憶装置１に流れる信号Ｉ／Ｏを取り込むことを記憶装置１に指示する。アサートされている信号ＲＥｎは、記憶装置１に信号Ｉ／Ｏを出力することを指示する。アサートされている信号ＷＰｎは、データのプログラムおよび消去の禁止を記憶装置１に指示する。

制御回路１４は、入出力回路１２からコマンドおよびアドレス信号を受け取り、コマンドおよびアドレス信号に基づいて、電位生成回路１５、ドライバ１６、センスアンプ１７、ロウデコーダ２０を制御する。制御回路１４は、信号ＲＹ／ＢＹｎを出力する。信号ＲＹ／ＢＹｎは、記憶装置１がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。レディー状態の記憶装置１は、外部から命令を受け付ける。ビジー状態の記憶装置１は、外部からの命令を受け付けない。

電位生成回路１５は、記憶装置１の外部から電源（図示せぬ電源電位）を受け取り、電源電位から種々の電位（電圧）を生成する。生成された電位は、ドライバ１６およびセンスアンプ１７等の要素に供給される。電位生成回路１５によって生成される電位は、例えば、ワード線ＷＬ、選択ゲート線ＳＧＤＬおよびＳＧＳＬ、ならびにソース線ＣＥＬＳＲＣに印加される電位を含む。ドライバ１６は、電位生成回路１５によって生成された電位を受け取り、制御回路１４の制御に従って、受け取られた電位のうちの選択されたものをロウデコーダ２０に供給する。

ロウデコーダ２０は、ドライバ１６から種々の電位を受け取り、入出力回路１２からアドレス信号を受け取り、受け取られたアドレス信号に基づいて１つのブロックＢＬＫを選択し、選択されたブロックＢＬＫにドライバ１６からの電位を転送する。

センスアンプ１７は、セルトランジスタＭＴからの読み出しデータをセンスし、また、プログラムデータをセルトランジスタＭＴに転送する。

データラッチ１９は、入出力回路１２からのプログラムデータを保持し、プログラムデータをセンスアンプ１７に供給する。また、データラッチ１９は、センスアンプ１７から読み出しデータを受け取り、カラムデコーダ１８の制御に従って、読み出しデータを入出力回路１２に供給する。カラムデコーダ１８は、アドレス信号に基づいて、データラッチ１９を制御する。

＜１．１．１．セルアレイ＞
次に、セルアレイ１１の詳細の例が図２を参照して記述される。図２は、一実施形態のセルアレイ１１の一部の要素および接続の例を示す。図２は、特に１つのブロックＢＬＫ０の詳細、および関連する要素を示す。複数の（例えば全ての）ブロックＢＬＫは、みな同様に接続された同様の要素を含む。

各ブロックＢＬＫは、ストリングユニットＳＵ０〜ＳＵ３を含む。ｍ（ｍは自然数で例えば４０９６）本のビット線ＢＬ０〜ＢＬｍ−１の各々は、各ブロックＢＬＫにおいて、４つのストリングユニットＳＵ０〜ＳＵ３の各々からの１つのストリングＳＴＲと接続されている。

各ストリングＳＴＲは、１つの選択ゲートトランジスタＳＴ（ＳＴ０〜ＳＴ３、）複数（例えば８つ）のメモリセルトランジスタＭＴ０〜ＭＴ７、および１つの選択ゲートトランジスタＤＴ（ＤＴ０〜ＤＴ３）を含む。トランジスタＳＴ、ＭＴ、ＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。セルトランジスタＭＴは、制御ゲート電極（ワード線ＷＬ）、および周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。

相違する複数のビット線ＢＬと一対一で接続されたストリングＳＴＲの組は１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、各α（αは０および７以下の自然数のいずれか）について、セルトランジスタＭＴαのゲートは、ワード線ＷＬαに接続されている。さらに、各ブロックＢＬＫにおいて、相違するストリングユニットＳＵ中のワード線ＷＬαも相互に接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するセルトランジスタＭＴの組は、セルユニットＣＵと称される。

各β（βは０および３以下の自然数のいずれか）について、トランジスタＤＴβおよびＳＴβはストリングユニットＳＵβに属する。

各βについて、ストリングユニットＳＵβの複数のストリングＳＴＲの各々のトランジスタＤＴβのゲートは選択ゲート線ＳＧＤＬβに接続されている。各βについて、ストリングユニットＳＵβの複数のストリングＳＴＲの各々のトランジスタＳＴβのゲートは選択ゲート線ＳＧＳＬβに接続されている。１つのブロックＢＬＫ中の複数のストリングユニットＳＵの選択ゲート線ＳＧＳＬは相互に接続されていてもよい。

＜１．１．２．データラッチ＞
データラッチ１９は、図３に示される要素および接続を有する。図３は、第１実施形態のデータラッチ１９の要素および関連する要素ならびにこれらの接続を示す。図３に示されるように、データラッチ１９は、例えばｋ（ｋは自然数）個のデータラッチ回路カラムＬＣを含む。各データラッチ回路カラムＬＣは、複数のデータラッチ回路ＤＬＣを含む。各データラッチ回路カラムＬＣは、例えば２カラム分の計１６個のラッチ回路ＤＬＣ０〜ＤＬＣ１５を含む。以下の記述は、この例に基づく。各γ（γはｋ以下の自然数のいずれか）について、データラッチ回路ＤＬＣ０＜γ＞〜ＤＬＣ１５＜γ＞は、カラム２γおよびカラム２γ＋１のために設けられている。

データラッチ１９は、ビット線ＢＬの数（例えば４０９６本）と同じ数のデータラッチ回路ＤＬＣを含んでいる。データラッチ回路ＤＬＣは、みな同じ要素および接続を有する。

データラッチ回路ＤＬＣ０は、第１カラムのための配線Ｉ／Ｏ０（Ｉ／Ｏ０＜０＞）上で伝送されるデータを保持する。同様に、データラッチ回路ＤＬＣ１〜ＤＬＣ７は、それぞれ、第１カラムのための、配線Ｉ／Ｏ１〜Ｉ／Ｏ７（Ｉ／Ｏ１＜０＞〜Ｉ／Ｏ７＜０＞）上で伝送されるデータを保持する。データラッチ回路ＤＬＣ８〜ＤＬＣ１５は、それぞれ、第２カラムのための、配線Ｉ／Ｏ０〜Ｉ／Ｏ７（Ｉ／Ｏ０＜１＞〜Ｉ／Ｏ７＜１＞）上で伝送されるデータを保持する。各ε（εは０〜１５の自然数のいずれか）について、データラッチ回路ＤＬＣεの組は１ページの大きさのデータを保持する。

データラッチ回路カラムＬＣにおいて、その全てのデータラッチ回路ＤＬＣは、１つのデータバスＤＢＵＳにより相互に接続されている。データバスＤＢＵＳは、さらに、センスアンプ１７に接続されている。センスアンプ１７は、図示せぬセンスアンプ回路およびデータラッチ回路を含む。

各データバスＤＢＵＳは、さらに、充電回路３１および放電回路３２と接続されている。充電回路３１は、データバスＤＢＵＳと、電源電位ＶＤＤを供給されるノード（電源電位ノードＶＤＤ）と、の間のｐチャネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）ＴＰ１０を含む。電源電位ＶＤＤは、例えば１．８Ｖである。トランジスタＴＰ１０は、ゲートにおいて、制御回路１４から、信号ＤＰＣを受け取る。放電回路３２は、データバスＤＢＵＳと、接地電位ＶＳＳを供給されるノード（接地電位ノードＶＳＳ）と、の間のｎチャネルＭＯＳＦＥＴ ＴＮ１０を含む。トランジスタＴＮ１０は、ゲートにおいて、制御回路１４から、信号ＤＤＳを受け取る。

データラッチ１９中の複数の（例えば全ての）データラッチ回路ＤＬＣ０（ＤＬＣ０＜０＞、ＤＬＣ０＜２＞、…、ＤＬＣ０＜ｋ＞）は、１つのデータバスＸＢＵＳに接続されている。同様に、各ε（εは上記のように０〜１５の自然数のいずれか）について、データラッチ１９中の複数の（例えば全ての）データラッチ回路ＤＬＣεは、１つのデータバスＸＢＵＳに接続されている。データバスＸＢＵＳは、入出力回路１２（図１を参照）に接続されている。すなわち、データラッチ回路ＤＬＣは、記憶装置１中で最も入出力回路１２に近いデータラッチ回路であり、記憶装置１に入力される信号にとって最初のデータラッチ回路である。

＜１．１．２．１．データラッチ回路＞
各データラッチ回路ＤＬＣは、図４に示される要素および接続を有する。図４は、第１実施形態のデータラッチ回路ＤＬＣの要素および接続を示す。

図４に示されるように、データラッチ回路ＤＬＣは、ｐチャネルＭＯＳＦＥＴ ＴＰ１〜ＴＰ４、およびｎチャネルＭＯＳＦＥＴ ＴＮ１〜ＴＮ５を含んでいる。

トランジスタＴＰ１およびＴＮ１は、データバスＸＢＵＳとノードＬＡＴとの間に並列に接続されており、スイッチ回路を構成する。トランジスタＴＰ１は、ゲートにおいて制御回路１４から信号ＸＮＬを受け取る。トランジスタＴＮ１は、ゲートにおいて制御回路１４から信号ＸＰＬを受け取る。

データバスＸＢＵＳは、さらに、充電回路３３と接続されている。充電回路３３は、データバスＸＢＵＳと電源電位ノードＶＤＤとの間のｐチャネルＭＯＳＦＥＴ ＴＰ１１を含む。トランジスタＴＰ１１は、ゲートにおいて、制御回路１４から、信号ＸＰＣを受け取る。

トランジスタＴＰ２、ＴＰ３、ＴＮ２、およびＴＮ３は、クロス接続されたインバータ回路ＸＩＶを構成する。すなわち、トランジスタＴＰ２およびＴＮ２は第１インバータ回路を構成し、ノードＬＡＴにおいて直列接続され、ゲートをノードＩＮＶと接続されている。ノードＬＡＴおよびＩＮＶは、それぞれ、第１インバータ回路の出力および入力として機能する。トランジスタＴＰ３およびＴＮ３は、第２インバータ回路を構成し、ノードＩＮＶにおいて直列接続され、ゲートをノードＬＡＴと接続されている。ノードＬＡＴおよびＩＮＶは、それぞれ、第２インバータ回路の入力および出力として機能する。

トランジスタＴＰ２の電流経路の２つの端のうち、ノードＬＡＴと反対側の端は、トランジスタＴＰ４を介して電源電位ノードＶＤＤと接続されている。トランジスタＴＰ４は、ゲートにおいて、制御回路１４から信号ＸＬＬを受け取り、スイッチ回路として機能し、スイッチ回路として機能する。

トランジスタＴＰ３の電流経路の２つの端のうち、ノードＩＮＶと反対側の端は、電源電位ノードＶＤＤと接続されている。

トランジスタＴＮ２の電流経路の２つの端のうち、ノードＬＡＴと反対側の端は、トランジスタＴＮ４を介して接地電位ノードＶＳＳと接続されている。トランジスタＴＮ４は、ゲートにおいて、制御回路１４から信号ＸＮＬを受け取り、スイッチ回路として機能する。

トランジスタＴＮ３の電流経路の２つの端のうち、ノードＩＮＶと反対側の端は、接地電位ノードＶＳＳと接続されている。

ノードＬＡＴは、さらに、トランジスタＴＮ５を介して、対応する１つのデータバスＤＢＵＳと接続されている。トランジスタＴＮ５は、ゲートにおいて、制御回路１４から信号ＸＴＩを受け取り、スイッチ回路として機能する。

信号ＸＴＩおよびＸＮＬはデータラッチ回路ＤＬＣのある組によって共用されており、信号ＸＬＬおよびＸＰＬはデータラッチ回路ＤＬＣの別の組によって共用されている。このことが、次に、図５を参照して記述される。

＜１．１．２．２．データラッチ回路および制御配線の配置＞
図５は、第１実施形態のデータラッチ回路ＤＬＣのレイアウトおよびデータラッチ回路ＤＬＣを制御するための信号を伝送する配線の配置を示す。図５において、ｘ軸およびｙ軸は、互いに直交する。ｘ軸およびｙ軸はｘｙ面を構成し、ｘｙ面は記憶装置１が形成される半導体基板の表面に沿う。すなわち、記憶装置１は半導体基板の表面上に形成され、図５は半導体基板の表面に沿った様子を示す。ｚ軸は、ｘｙ面と直交する。図５では、図３に描かれているデータバスＸＢＵＳおよびＤＢＵＳは省略されている。

図５に示されるように、データラッチ回路ＤＬＣは、ｘｙ面に沿って行列状に配置されている。すなわち、複数のデータラッチ回路カラムＬＣがｘ軸に沿って並んでおり、各データラッチ回路カラムＬＣはｙ軸に沿って延びる。より具体的には、以下の通りである。データラッチ回路ＤＬＣの行列の第１列上に、データラッチ回路ＤＬＣ０＜０＞〜ＤＬＣ１５＜０＞が、ＤＬＣε＜０＞のεの昇順にｙ軸に沿って並ぶ。同様に、各γについて、データラッチ回路ＤＬＣε＜γ＞はεの昇順にｙ軸に沿って並ぶ。データラッチ回路カラムＬＣは、γの昇順に、ｘ軸に沿って並ぶ。

また、各γについてデータラッチ回路ＤＬＣ０＜γ＞、すなわち、ＤＬＣ０＜０＞、ＤＬＣ０＜２＞、ＤＬＣ０＜４＞、…、ＤＬＣ０＜ｋ＞は、γの昇順にデータラッチ回路ＤＬＣの行列の第１行上で並ぶ。同様に、各εについて、データラッチ回路ＤＬＣε＜０＞、ＤＬＣε＜２＞、ＤＬＣε＜４＞、…、ＤＬＣε＜ｋ＞は、記述された順にｘ軸に沿って並ぶ。εは、上記のように０または１５以下の自然数である。また、同じ行に属する（すなわち、ある同じ値のεの）データラッチ回路ＤＬＣεの組は、データラッチ回路ロウＬＲと称され、εの昇順にｙ軸に沿って並びる。

各データラッチ回路カラムＬＣのｚ軸に沿って上方に、１つの配線ＬＸＰＬおよび１つの配線ＬＸＮＬが設けられる。配線ＬＸＰＬおよびＬＸＮＬは、ｙ軸に沿って延びる。各配線ＬＸＰＬは、当該配線ＬＸＰＬのｚ軸に沿って下方の対応するデータラッチ回路カラムＬＣのための信号ＸＰＬを伝送し、対応するデータラッチ回路カラムＬＣのデータラッチ回路ＤＬＣのそれぞれのトランジスタＴＰ１のそれぞれのゲートに接続されている。各配線ＬＸＮＬは、当該配線ＬＸＮＬのｚ軸に沿って下方の対応するデータラッチ回路カラムＬＣのための信号ＸＮＬを伝送し、対応するデータラッチ回路カラムＬＣのデータラッチ回路ＤＬＣのそれぞれのトランジスタＴＮ１のそれぞれのゲートに接続されている。各配線ＬＸＮＬは、対応するデータラッチ回路カラムＬＣのデータラッチ回路ＤＬＣのそれぞれのトランジスタＴＮ４のそれぞれのゲートに接続されている。配線ＬＸＮＬおよびＬＸＰＬは、制御回路１４と接続されている。

各データラッチ回路ロウＬＲのｚ軸に沿って上方に、１つの配線ＬＸＴＩおよび１つの配線ＬＸＬＬが設けられる。配線ＬＸＴＩおよびＬＸＬＬは、ｘ軸に沿って延びる。各配線ＬＸＴＩは、当該配線ＬＸＴＩのｚ軸に沿って下方の対応するデータラッチ回路ロウＬＲのデータラッチ回路ＤＬＣのそれぞれのトランジスタＴＮ５のそれぞれのゲートに接続されている。各配線ＬＸＬＬは、当該配線ＬＸＬＬのｚ軸に沿って下方の対応するデータラッチ回路ロウＬＲのデータラッチ回路ＤＬＣのための信号ＸＬＬを伝送し、対応するデータラッチ回路ロウＬＲのデータラッチ回路ＤＬＣのそれぞれのトランジスタＴＰ４のそれぞれのゲートに接続されている。配線ＬＸＴＩはおよびＬＸＬＬは、制御回路１４と接続されている。

＜１．２．動作＞
データラッチ回路ＤＬＣは、上記のように、みな、同じ要素および接続を有し、よって、供給される信号ＸＮＬ、ＸＰＬ、ＸＴＩ、およびＸＬＬの論理（レベル）の同じ組み合わせに基づいて、同じ動作を行う。以下、１つのデータラッチ回路ＤＬＣの動作が記述される。

図６〜図１０は、１つのデータラッチ回路ＤＬＣの各種の動作の間のトランジスタおよび信号の状態を示し、当該データラッチ回路ＤＬＣと関連するデータバスＸＢＵＳおよびＤＢＵＳを示す。図６は、データラッチ回路ＤＬＣがデータをラッチしている間の状態を示す。図７は、データバスＸＢＵＳからデータラッチ回路ＤＬＣへのデータの入力の間の状態を示す。図８は、データラッチ回路ＤＬＣからデータバスＸＢＵＳへのデータの出力の間の状態を示す。図９は、データバスＤＢＵＳからデータラッチ回路ＤＬＣへのデータの入力の間の状態を示す。図１０は、データラッチ回路ＤＬＣからデータバスＤＢＵＳへのデータの出力の間の状態を示す。図７〜図１０は、動作のために選択されたデータラッチ回路ＤＬＣを示し、以下、このようなデータラッチ回路ＤＬＣは選択データラッチ回路ＤＬＣと称される場合がある。一方、選択されていないデータラッチ回路ＤＬＣは、非選択データラッチ回路ＤＬＣと称される場合がある。さらに、選択データラッチ回路ＤＬＣを含んだデータラッチ回路ロウＬＲおよびデータラッチ回路カラムＬＣは、それぞれ、選択データラッチ回路ロウＬＲおよび選択データラッチ回路カラムＬＣと称される場合がある。残りのデータラッチ回路ロウＬＲおよびデータラッチ回路カラムＬＣは、それぞれ、非選択データラッチ回路ロウＬＲおよび非選択データラッチ回路カラムＬＣと称される場合がある。

＜１．２．１．データのラッチ＞
図６に示されるように、選択データラッチ回路ＤＬＣによるデータのラッチのために、データのラッチの間、制御回路１４は、信号ＸＰＬ、ＸＴＩ、およびＸＬＬをローレベルに維持し、信号ＸＮＬをハイレベルに維持する。ハイレベルは、ｐチャネルＭＯＳＦＥＴをオフし、ｎチャネルＭＯＳＦＥＴをオンする大きさを有し、例えば電源電位ＶＤＤを有する。ローレベルは、ｐチャネルＭＯＳＦＥＴをオンし、ｎチャネルＭＯＳＦＥＴをオフする大きさを有し、例えば接地電位ＶＳＳを有する。

ローレベルの信号ＸＰＬ、ＸＴＩ、およびＸＬＬ、およびハイレベルの信号ＸＮＬによって、トランジスタＴＰ４およびＴＮ４はオンしており、トランジスタＴＰ１、ＴＮ１、およびＴＮ５はオフしている。図６および後続の図において、オンしているトランジスタは破線により囲まれている。このようなトランジスタの状態により、ノードＬＡＴは、データバスＤＢＵＳおよびデータバスＸＢＵＳの両方から切断されている。他方、クロス接続されたインバータ回路ＸＩＶは、電源電位ノードＶＤＤおよび接地電位ノードＶＳＳに接続されており、ノードＬＡＴおよびＩＮＶの電位を保持できる。すなわち、ノードＬＡＴは、データラッチ回路ＤＬＣによって保持されるディジタルデータに応じて、ハイレベルまたはローレベルの電位を維持する。ノードＩＮＶは、データラッチ回路ＤＬＣによって保持されるディジタルデータのレベルの反対のレベルの電位を維持する。

非選択データラッチ回路ロウＬＲおよび非選択データラッチ回路カラムＬＣの非選択データラッチ回路ＤＬＣは、選択データラッチ回路ＤＬＣの動作の間、図６に示される状態を維持する。

＜１．２．２．データバスＸＢＵＳからのデータ入力＞
データバスＤＢＵＳからのデータの入力の開始の時点では、データラッチ回路ＤＬＣは、図６の状態にある。

図７に示されるように、データバスＸＢＵＳからのデータの入力の間、制御回路１４は、信号ＸＴＩをローレベルに維持して、トランジスタＴＮ５をオフに維持する。このため、ノードＬＡＴはＤＢＵＳから切断されている。

制御回路１４は、信号ＸＮＬをローレベルに維持し、信号ＸＰＬをハイレベルに維持する。これにより、トランジスタＴＰ１およびＴＮ１はともにオンを維持し、よって、ノードＬＡＴはデータバスＸＢＵＳと接続されている。なお、選択データラッチ回路カラムＬＣの非選択データラッチ回路ＤＬＣにおいてもトランジスタＴＰ１およびＴＮ１はオンし、すなわち、１つのデータラッチ回路カラムＬＣが選択される。こうして、１つのデータラッチ回路カラムＬＣのための信号ＸＮＬおよびＸＰＬの対の選択を通じて、１つのデータラッチ回路カラムＬＣが選択され、すなわちそれぞれのノードＬＡＴがそれぞれの対応するデータバスＸＢＵＳと接続される。一方、非選択データラッチ回路カラムＬＣは、それぞれハイレベルおよびローレベルの信号ＸＮＬおよびＸＰＬを供給されており、よって、それぞれのトランジスタＴＰ１およびＴＮ１はオフしている。

また、選択データラッチ回路ＤＬＣでは、ローレベルの信号ＸＮＬにより、トランジスタＴＮ４はオフしている。

さらに、制御回路１４は、信号ＸＬＬの電位を電位Ｖｗｅａｋにする。電位Ｖｗｅａｋは、ローレベル（電位ＶＳＳ）とハイレベル（電位ＶＤＤ）との間の大きさを有し、ｐチャネルＭＯＳＦＥＴを線形領域で動作させる大きさを有し、よって、トランジスタＴＰ４は完全にはオンせず、弱くオンしている。このような制御は、以下の理由に基づく。

選択データラッチ回路ロウＬＲは、非選択データラッチ回路ＤＬＣも含んでいる。このうち、選択データラッチ回路ＤＬＣのみがデータを入力され、かつ非選択データラッチ回路ＤＬＣは保持されているデータを維持できる必要がある。データの入力のためには、クロス接続されたインバータ回路ＸＩＶは、データを保持する能力を抑制されている必要、すなわちノードＬＡＴ（およびノードＩＮＶ）の電位を維持する能力を抑制されている必要がある。そのためには、回路ＸＩＶは、電源電位ノードＶＤＤおよび接地電位ノードＶＳＳの両方から切断されていることが好ましい。または、電源電位ノードＶＤＤおよび接地電位ノードＶＳＳからの電位が、少なくとも入力されるデータに応じた電位がノードＬＡＴに設定されることを妨げない必要がある。そのためには、信号ＸＬＬがハイレベルで、トランジスタＴＰ４がオフしていることが好ましい。他方、非選択データラッチ回路ＤＬＣのクロス接続されたインバータ回路ＩＶＣは、データの維持のために、電位ＶＤＤを供給されていることが望まれる。そのためには、トランジスタＴＰ４がオンしていることが望まれ、よって信号ＸＬＬがローレベルであることが望まれる。

ところが、各信号ＸＬＬは、データラッチ回路ロウＬＲによって共有されており、このため、１つのデータラッチ回路ロウＬＲにおいて、あるトランジスタＴＰ４のゲートにハイレベルの信号ＸＬＬを供給し、かつ別のトランジスタＴＰ４のゲートにローレベルの信号ＸＬＬを供給することができない。そこで、信号ＸＬＬは、上記のように、トランジスタＴＰ４を弱くしかオンさせない大きさを有する。具体的には、電位Ｖｗｅａｋは、非選択データラッチ回路ＤＬＣにおいては、クロス接続されたインバータ回路ＸＩＶに電源電位ＶＤＤからの電位を供給して回路ＸＩＶがデータを保持し続けることを可能にし、かつ選択データラッチ回路ＤＬＣにおいては、トランジスタＴＰ４およびＴＮ４を介したノードＬＡＴへの電位の供給が、入力されるデータに応じたノードＬＡＴの電位の設定を妨げない大きさを有する。より具体的には、電位Ｖｗｅａｋは、例えば０．４Ｖである。このような大きさの電位Ｖｗｅａｋの信号ＸＬＬにより、選択データラッチ回路ロウＬＲにおいて、選択データラッチ回路ＤＬＣはデータバスＸＢＵＳからのデータを正しく取り込み、非選択データラッチ回路ＤＬＣは保持されているデータを維持する。

非選択データラッチ回路ロウＬＲにおいては、選択データラッチ回路カラムＬＣは、オンしているトランジスタＴＰ１およびＴＮ１により、そのノードＬＡＴはデータバスＸＢＵＳと接続される。しかしながら、非選択データラッチ回路ロウＬＲの選択データラッチ回路ＤＬＣは、オンしているトランジスタＴＰ４を介する電源電位ノードＶＤＤの電位の供給により、ノードＬＡＴの電位を維持する。

制御回路１４は、図７の動作を、選択データラッチ回路カラムＬＣの複数の（例えば全ての）データラッチ回路ＤＬＣに行うことにより、当該データラッチ回路ＤＬＣにデータを並行して入力することができる。

データバスＸＢＵＳからのデータの入力後、制御回路１４は、選択データラッチ回路ＤＬＣを図６の状態にする。

＜１．２．３．データバスＸＢＵＳへのデータ出力＞
データバスＸＢＵＳへのデータの出力の開始の時点では、選択データラッチ回路ＤＬＣは、図６の状態にある。

データバスＸＢＵＳへのデータの出力の開始の際、制御回路１４は、トランジスタＴＰ１１の信号ＸＰＣをローレベルにしてデータバスＸＢＵＳをハイレベルにプリチャージし、その後、信号ＸＰＣをハイレベルに戻す。

データ出力の間、図８に示されるように、制御回路１４は、信号ＸＮＬをハイレベルに維持し、信号ＸＬＬをローレベルに維持する。このため、トランジスタＴＰ４およびＴＮ４はオンを維持し、よって、図６の状態と同様にノードＬＡＴは保持されるべきデータに応じた電位を維持する。また、制御回路１４は、信号ＸＴＩをローレベルに維持して、トランジスタＴＮ５をオフに維持する。このため、ノードＬＡＴはデータバスＤＢＵＳから切断されている。

次いで、制御回路１４は、信号ＸＰＬをローレベルからハイレベルにする。この信号の遷移は、トランジスタＴＮ１をオンし、ノードＬＡＴとデータバスＸＢＵＳとを接続する。この結果、ノードＬＡＴの電位がハイレベルであれば、データバスＸＢＵＳの電位はハイレベルを維持し、こうして、データバスＸＢＵＳにデータラッチ回路ＤＬＣからハイレベルのデータが転送される。一方、ノードＬＡＴの電位がローレベルであれば、データバスＸＢＵＳの電位はローレベルへと低下し、こうして、データバスＸＢＵＳにデータラッチ回路ＤＬＣからローレベルのデータが転送される。

一方、非選択データラッチ回路カラムＬＣは、それぞれハイレベルおよびローレベルの信号ＸＮＬおよびＸＰＬにより、それぞれのノードＬＡＴをそれぞれのデータバスＸＢＵＳに接続されず、よって、データを出力しない。

制御回路１４は、図８の動作を、選択データラッチ回路カラムＬＣの複数の（例えば全ての）データラッチ回路ＤＬＣに行うことにより、当該データラッチ回路ＤＬＣからデータを並行して出力することができる。

データバスＸＢＵＳへのデータの出力後、制御回路１４は、データラッチ回路ＤＬＣを図６の状態にする。

＜１．２．４．データバスＤＢＵＳからのデータ入力＞
データバスＤＢＵＳからのデータの入力の開始の時点では、データラッチ回路ＤＬＣは、図６の状態にある。また、データバスＤＢＵＳからのデータの入力の開始の時点で、データバスＤＢＵＳは、データラッチ回路ＤＬＣに転送されるべきデータに基づく電位を既に有している。すなわち、制御回路１４は、信号ＤＰＣをローレベルにしてデータバスＤＢＵＳをハイレベルにプリチャージし、その後、信号ＤＰＣをハイレベルに戻す。次いで、転送されるべきデータを保持しているラッチ回路（例えばデータバスＤＢＵＳと接続された、センスアンプ１７中のラッチ回路）がデータバスＤＢＵＳと接続される。この結果、転送されるべきデータがハイレベルであれば、データバスＤＢＵＳの電位はハイレベルに維持され、他方、転送されるべきデータがローレベルであれば、データバスＤＢＵＳの電位はローレベルに変化する。

図９に示されるように、データバスＤＢＵＳからのデータの入力の間、制御回路１４は、信号ＸＰＬをローレベルに維持して、トランジスタＴＮ１をオフに維持する。また、上記のように、トランジスタＴＰ１はオフしている。このため、ノードＬＡＴはデータバスＸＢＵＳから切断され続ける。

また、制御回路１４は、信号ＸＮＬをハイレベルに維持し、信号ＸＬＬをハイレベルに維持する。このため、トランジスタＴＮ４はオンを維持し、トランジスタＴＰ４はオフを維持する。これにより、クロス接続されたインバータ回路ＸＩＶは、電源電位ノードＶＤＤから切断されており、ノードＬＡＴの電位を維持する能力を抑制されている。このため、ノードＬＡＴの電位を、データバスＤＢＵＳの電位によって変えることが可能である。

制御回路１４は、信号ＸＴＩをハイレベルにする。この結果、トランジスタＴＮ５はオンし、よって、ノードＬＡＴはデータバスＤＢＵＳと接続される。なお、選択データラッチ回路ロウＬＲの他の非選択データラッチ回路ＤＬＣにおいてもトランジスタＴＮ５はオンし、すなわち、１つのデータラッチ回路ロウＬＲが選択される。こうして、１つのデータラッチ回路ロウＬＲのための信号ＸＴＩの選択を通じて、１つのデータラッチ回路ロウＬＲが選択され、すなわちそれぞれのノードＬＡＴがそれぞれの対応するデータバスＤＢＵＳと接続される。一方、非データラッチ回路ロウＬＲはローレベルの信号ＸＴＩを供給されており、よって、それぞれのトランジスタＴＮ５はオフしている。

選択データラッチ回路ＤＬＣにおいてノードＬＡＴがデータバスＤＢＵＳと接続されることにより、ノードＬＡＴのレベルは、データバスＤＢＵＳのレベルと同じになる。すなわち、データバスＤＢＵＳの電位がハイレベルであれば、ノードＬＡＴの電位はハイレベルとなる。こうして、データバスＤＢＵＳのハイレベルのデータがデータラッチ回路ＤＬＣに転送される。一方、データバスＤＢＵＳの電位がローレベルであれば、ノードＬＡＴの電位はローレベルとなる。こうして、データバスＤＢＵＳのローレベルの電位がデータラッチ回路ＤＬＣに転送される。

一方、非選択データラッチ回路ロウＬＲは、ローレベルの信号ＸＴＩにより、それぞれのノードＬＡＴをそれぞれのデータバスＤＵＳに接続されず、よって、データを受け取らない。

制御回路１４は、図９の動作を、選択データラッチ回路ロウＬＲの複数の（例えば全ての）データラッチ回路ＤＬＣに行うことにより、当該データラッチ回路ＤＬＣ中にデータを並行して入力することができる。

データバスＤＢＵＳからのデータの入力後、制御回路１４は、データラッチ回路ＤＬＣを図６の状態にする。

＜１．２．５．データバスＤＢＵＳへのデータ出力＞
データバスＤＢＵＳへのデータの出力の開始の時点では、選択データラッチ回路ＤＬＣは、図６の状態にある。

データバスＤＢＵＳへのデータの出力の開始の際、制御回路１４は、トランジスタＴＰ１０の信号ＤＰＣをローレベルにしてデータバスＤＢＵＳをハイレベルにプリチャージし、その後、信号ＤＰＣをハイレベルに戻す。

データ出力の間、図１０に示されるように、制御回路１４は、信号ＸＮＬをハイレベルに維持し、信号ＸＬＬをローレベルに維持する。このため、トランジスタＴＰ４およびＴＮ４はオンを維持し、よって、図６の状態と同様にノードＬＡＴは保持されるべきデータに応じた電位を維持する。ハイレベルの信号ＸＮＬによりトランジスタＴＰ１はオフを維持し、また、制御回路１４は、信号ＸＰＬをローレベルに維持して、トランジスタＴＮ１をオフに維持する。このため、ノードＬＡＴはデータバスＸＢＵＳから切断されている。

次いで、制御回路１４は、信号ＸＴＩをローレベルからハイレベルにする。この信号の遷移は、トランジスタＴＮ５をオンし、ノードＬＡＴとデータバスＤＢＵＳとを接続する。この結果、ノードＬＡＴの電位がハイレベルであれば、データバスＤＢＵＳの電位はハイレベルを維持し、こうして、データバスＤＢＵＳにデータラッチ回路ＤＬＣからハイレベルのデータが転送される。一方、ノードＬＡＴの電位がローレベルであれば、データバスＤＢＵＳの電位はローレベルへと低下し、こうして、データバスＤＢＵＳにデータラッチ回路ＤＬＣからローレベルのデータが転送される。

一方、非選択データラッチ回路ロウＬＲでは、それぞれローレベルの信号ＸＴＩによりノードＬＡＴはデータバスＤＢＵＳに接続されず、よって、データを出力しない。

制御回路１４は、図１０の動作を、選択データラッチ回路ロウＬＲの複数の（例えば全ての）データラッチ回路ＤＬＣに行うことにより、当該データラッチ回路ＤＬＣからデータを並行して出力することができる。

データバスＤＢＵＳへのデータの出力後、制御回路１４は、データラッチ回路ＤＬＣを図６の状態にする。

＜１．２．６．信号ＸＬＬの波形＞
図１１は、選択データラッチ回路ＤＬＣの種々の動作の間の信号ＸＬＬの電位の波形を時間に沿って示す。図１１は、例として、データバスＸＢＵＳからのデータの入力、データバスＸＢＵＳへのデータの出力、データバスＤＢＵＳからのデータの入力、およびデータバスＤＢＵＳへのデータの出力の間の順に、波形を示す。すなわち、図１１の波形は、図１１において、データバスＸＢＵＳからデータを受け取り、データバスＸＢＵＳへデータを出力し、データバスＤＢＵＳからデータを受け取り、データバスＤＢＵＳへデータを出力するデータラッチ回路ＤＬＣに関して示す。

時刻ｔ１から時刻ｔ２にわたって、制御回路１４は、選択データラッチ回路ＤＬＣに、選択データラッチ回路ＤＬＣと接続されたデータバスＸＢＵＳからデータを入力する。そのために、制御回路１４は、時刻ｔ１から時刻ｔ２にわたって、信号ＸＬＬの電位を電位Ｖｗｅａｋに維持する。

時刻ｔ２から時刻ｔ３にわたって、制御回路１４は、選択データラッチ回路ＤＬＣからデータバスＸＢＵＳへデータを出力する。そのために、制御回路１４は、時刻ｔ２から時刻ｔ３にわたって、信号ＸＬＬの電位を電位ＶＳＳに維持する。時刻ｔ２から時刻ｔ３の間の波形は、単にデータラッチ回路ＤＬＣがデータをラッチしている間の波形と同じである。

時刻ｔ３から時刻ｔ４にわたって、制御回路１４は、選択データラッチ回路ＤＬＣに、選択データラッチ回路ＤＬＣと接続されたデータバスＤＢＵＳからデータを入力する。そのために、制御回路１４は、時刻ｔ３から時刻ｔ４にわたって、信号ＸＬＬの電位をハイレベル（電位ＶＤＤ）に維持する。

時刻ｔ４から、制御回路１４は、選択データラッチ回路ＤＬＣから、選択データラッチ回路ＤＬＣと接続されたデータバスＤＢＵＳへデータを出力する。そのために、制御回路１４は、時刻ｔ４から、信号ＸＬＬの電位を電位ＶＳＳに維持する。時刻ｔ４からの波形は、単にデータラッチ回路ＤＬＣがデータをラッチしている間の波形と同じである。

＜１．３．利点（効果）＞
図１２は、実施形態のデータラッチ回路ＤＬＣとの比較のためのデータラッチ回路ＤＬＣＡの要素および接続を示す。図１２に示されるように、データラッチ回路ＤＬＣＡは、図１０を参照して記述されているように接続されているトランジスタＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４、ＴＮ１、ＴＮ２、ＴＮ３、およびＴＮ４を含む。データラッチ回路ＤＬＣＡは、また、トランジスタＴＰ３と電源電位ノードＶＤＤとの間のｐチャネルＭＯＳＦＥＴ ＴＰ２１、およびトランジスタＴＮ３と接地電位ノードＶＳＳとの間のｎチャネルＭＯＳＦＥＴ ＴＮ２１を含む。データラッチ回路ＤＬＣＡは、さらに、ノードＩＮＶと１つのデータバスＤＢＵＳとの間に並列接続されたｐチャネルＭＯＳＦＥＴ ＴＰ２２およびｎチャネルＭＯＳＦＥＴ ＴＮ２２を含む。

このように比較用のデータラッチ回路ＤＬＣＡは、１２個のトランジスタを含む。一方、第１実施形態のデータラッチ回路ＤＬＣは、９個のトランジスタを含む。このため、第１実施形態によれば、データラッチ回路ＤＬＣの面積は、データラッチ回路ＤＬＣＡより小さい。データラッチ回路ＤＬＣのようなデータバスＸＢＵＳとデータバスＤＢＵＳとの間に接続されるデータラッチ回路は、記憶装置１中で非常に多く、例に基づくと４０９６個のデータラッチ回路ＤＬＣが必要である。このため、１つのデータラッチ回路ＤＬＣ当たり３個のトランジスタの減少であっても、データラッチ１９の全体で削減されるトランジスタは非常に多い。結果、データラッチ１９の面積は、データラッチ回路ＤＬＣと同数のデータラッチ回路ＤＬＣＡを含むデータラッチの面積より大幅に小さい。

データラッチ回路ＤＬＣは、比較用のデータラッチ回路ＤＬＣＡより少ない数のトランジスタしか含まなくても、データラッチ回路ＤＬＣＡと同様にデータの保持、入力、および出力を行える。具体的には、＜１．２．動作＞の章で記述されているように、データラッチ回路ＤＬＣは、データの保持、データバスＸＢＵＳからのデータの入力、データバスＸＢＵＳへのデータの出力、データバスＤＢＵＳからのデータの入力、およびデータバスＤＢＵＳへのデータの出力を行える。特に、選択データラッチ回路ＤＬＣへのデータバスＸＢＵＳからのデータの入力の間、選択データラッチ回路ロウＬＲの信号ＸＬＬは、電位Ｖｗｅａｋを印加される。これにより、データラッチ回路ロウＬＲ中の非選択データラッチ回路ＤＬＣはデータを保持し続けることができる。具体的には、選択データラッチ回路ロウＬＲの非選択データラッチ回路ＤＬＣのクロス接続されたインバータ回路ＸＩＶは、電源電位ノードＶＤＤと弱いながらも接続され、データを維持できる。一方で、選択データラッチ回路ロウＬＲの選択データラッチ回路ＤＬＣのクロス接続されたインバータ回路ＸＩＶは、接地電位ＶＳＳを受け取らず、かつトランジスタＴＰ４を完全にはオンされておらず、よってデータ保持能力を抑制され、このため、ノードＬＡＴをデータバスＸＢＵＳの電位に設定されることが可能である。すなわち、小面積のデータラッチ回路ＤＬＣであっても、必要な動作を行うことができる。

また、データラッチ回路ＤＬＣ中のトランジスタの数が比較用のデータラッチ回路ＤＬＣＡ中のトランジスタより少ない結果、データラッチ回路ＤＬＣを制御するための信号を伝送する配線の数もデータラッチ回路ＤＬＣの制御のための信号を伝送する配線の数より少ない。図１３に示されるように、データラッチ回路ＤＬＣＡの使用により、各データラッチ回路ＤＬＣの制御のために、ｘ軸に沿って３本の配線ＬＤＮＬ、ＬＤＤＬ、およびＬＤＰＬ、ならびにｙ軸に沿って３本の配線ＬＸＰＬ、ＬＸＮＬ、およびＬＸＬＬが必要である。配線ＬＤＮＬ、ＬＤＬＬ、ＬＤＰＬ、ＬＸＰＬ、ＬＸＮＬ、およびＬＸＬＬは、それぞれ、信号ＤＮＬ、ＤＤＬ、ＤＰＬ、ＸＰＬ、ＮＬＬ、およびＸＬＬを伝送する。これらの配線を限られた領域に配置するのは、データラッチ回路ＤＬＣＡを含んだ記憶装置の微細化に伴い、非常に難しくなっている。

第１実施形態によれば、各データラッチ回路ＤＬＣの制御のために、ｘ軸に沿って２本の配線ＬＸＰＬおよびＬＸＮＬ、ならびにｙ軸に沿って２本の配線ＬＸＴＩおよびＬＸＬＬが必要なだけである。このため、比較用のデータラッチ回路ＤＬＣＡの使用の場合より、配線の配置が容易であり、記憶装置１がより微細化されても、データラッチ１９において、データラッチ回路ＤＬＣの制御のための配線が配置されることが可能である。

（第２実施形態）
第２実施形態は、データラッチ回路ＤＬＣの詳細の点で、第１実施形態と異なる。

＜２．１．構成（構造）＞
図１４は、第２実施形態のデータラッチ１９の要素および関連する要素ならびにこれらの接続を示す。図１４に示されるように第２実施形態では、各データバスＸＢＵＳは、スイッチ回路として機能するｎチャネルＭＯＳＦＥＴ ＴＮ３１を介して１つのデータバスＤＢＵＳと接続されている。よって、各データラッチ回路ロウＬＲは、トランジスタＴＮ３１を介して１つのデータバスＤＢＵＳと接続されている。相違するトランジスタＴＮ３１は、それぞれのゲート電極において、相違する信号ＸＴＩを受け取る。このような第２実施形態での要素の接続に基づいて、第２実施形態のデータラッチ回路ＤＬＣは、第１実施形態でのものと相違する要素および接続を有する。

図１５は、第２実施形態のデータラッチ回路ＤＬＣの要素および接続を示す。データラッチ回路ＤＬＣは、みな、同じ要素および接続を有する。図１５に示されるように、データラッチ回路ＤＬＣは、第１実施形態（図４を参照）でのトランジスタＴＮ５を含んでいない。

さらに、図１５に示されるデータラッチ回路ＤＬＣの要素及び接続に基づいて、データラッチ回路ＤＬＣを制御するための信号を伝送する配線の配置は、図１６に示されるようになっている。図１６は、第２実施形態のデータラッチ回路ＤＬＣのレイアウトおよびデータラッチ回路ＤＬＣを制御するための信号を伝送する配線の配置を示す。図１６に示されるように、各データラッチ回路ロウＬＲにおいて、第１実施形態の配線ＬＸＴＩは設けられておらず、配線ＬＸＬＬのみ設けられている。

＜２．２．動作＞
データの保持、データバスＸＢＵＳからのデータの入力、およびデータバスＸＢＵＳへのデータの出力については、トランジスタＴＮ５と同じ動作をトランジスタＴＮ３１が行うことを除いて、第１実施形態と同じである。すなわち、データの保持の間、制御回路１４は、トランジスタＴＰ１、ＴＮ１、およびＴＮ３１をオフに維持し、トランジスタＴＰ４およびＴＮ４をオンに維持する。これにより、クロス接続されたインバータ回路ＸＩＶは、電源電位ノードＶＤＤおよび接地電位ノードＶＳＳに接続されて、ノードＬＡＴの電位を保持し、また、ノードＬＡＴにおいてデータバスＸＢＵＳおよびＤＢＵＳの両方とも接続されない。

データバスＸＢＵＳからのデータの入力の間、制御回路１４は、トランジスタＴＰ１およびＴＮ１をオンに維持し、トランジスタＴＮ４およびＴＮ３１をオフに維持し、トランジスタＴＰ４を弱くオンさせる（信号ＸＬＬの電位を電位Ｖｗｅａｋにする）。これにより、選択データラッチ回路ロウＬＲにおいて、選択データラッチ回路ＤＬＣのノードＬＡＴは、トランジスタＴＰ１およびＴＮ１を介してデータバスＸＢＵＳと接続されて、ノードＬＡＴは保持すべきデータに応じた電位に設定される。一方、選択データラッチ回路ロウＬＲにおいて、非選択データラッチ回路ＤＬＣは、弱くオンしているトランジスタＴＰ４を介した電源電位ノードＶＤＤからの電位の供給を通じて、ノードＬＡＴの電位を維持する。非選択データラッチ回路ロウＬＲの選択データラッチ回路ＤＬＣは、オンしているトランジスタＴＰ４を介する電源電位ノードＶＤＤの電位の供給により、ノードＬＡＴの電位を維持する。制御回路１４は、第１実施形態と同じく、選択データラッチ回路カラムＬＣの複数の（例えば全ての）データラッチ回路ＤＬＣにデータを並行して入力することができる。

データバスＸＢＵＳへのデータの出力の間、制御回路１４は、トランジスタＴＰ１およびＴＮ３１をオフに維持し、トランジスタＴＮ１、ＴＮ４、およびＴＰ４をオンに維持する。これにより、選択データラッチ回路ＤＬＣはノードＬＡＴの電位を維持し、かつノードＬＡＴの電位がハイレベルであれば、データバスＸＢＵＳの電位はハイレベルを維持し、ノードＬＡＴの電位がローレベルであれば、データバスＸＢＵＳの電位はローレベルへと低下する。非選択データラッチ回路カラムＬＣは、オフしているトランジスタＴＰ１およびＴＮ１により、それぞれのノードＬＡＴをそれぞれのデータバスＸＢＵＳと接続されず、よって、それぞれのデータを出力しない。制御回路１４は、第１実施形態と同じく、選択データラッチ回路カラムＬＣの複数の（例えば全ての）データラッチ回路ＤＬＣからデータを並行して出力することができる。

図１７は、データバスＤＢＵＳから選択データラッチ回路ＤＬＣへのデータの入力の間の状態を示す。データバスＤＢＵＳは、第１実施形態において記述された動作を経て、データラッチ回路ＤＬＣに転送されるデータに応じた電位を既に有している。

制御回路１４は、信号ＸＴＩをハイレベルにして、選択データラッチ回路ロウＬＲのデータバスＸＢＵＳと接続されたトランジスタＴＮ３１をオンする。また、制御回路１４は、信号ＸＬＬをハイレベルにしてトランジスタＴＰ４をオフして、クロス接続されたインバータ回路ＸＩＶによるノードＬＡＴの電位を保持する能力を抑制する。トランジスタＴＮ４はオンに維持される。

制御回路１４は、信号ＸＰＬをハイレベルにする。これにより、ノードＬＡＴは、トランジスタＴＮ１およびＴＮ３１を介してデータバスＤＢＵＳと接続されて、保持すべきデータに応じた電位に設定される。

非選択データラッチ回路ロウＬＲは、接続されたオフしているトランジスタＴＮ３１によりそれぞれのデータバスＤＢＵＳと接続されず、それぞれのノードＬＡＴの電位を維持する。選択データラッチ回路ロウＬＲの非選択データラッチ回路ＤＬＣは、オフしているそれぞれのトランジスタＴＰ１およびＴＮ１によりそれぞれのノードＬＡＴをそれぞれのデータバスＤＢＵＳと接続されず、それぞれのノードＬＡＴの電位を維持する。

制御回路１４は、第１実施形態と同じく、図１７の動作を、選択データラッチ回路ロウＬＲの複数の（例えば全ての）データラッチ回路ＤＬＣに行うことにより、当該データラッチ回路ＤＬＣ中にデータを並行して入力することができる。

図１８は、選択データラッチ回路ＤＬＣからのデータバスＤＢＵＳへのデータの出力の間の状態を示す。データバスＤＢＵＳは、第１実施形態において記述された動作を経て、ハイレベルにプリチャージされている。

制御回路１４は、信号ＸＬＬおよびＸＮＬをそれぞれローレベルおよびハイレベルに維持して、トランジスタＴＰ４およびＴＮ４をオンに維持する。制御回路１４は、信号ＸＴＩをハイレベルにして、選択データラッチ回路ロウＬＲと接続されたトランジスタＴＮ３１をオンする。制御回路１４は、信号ＸＰＬをハイレベルにしてトランジスタＴＮ１をオンして、ノードＬＡＴをデータバスＤＢＵＳに接続する。これにより、ノードＬＡＴの電位がハイレベルであれば、データバスＤＢＵＳの電位はハイレベルを維持し、ノードＬＡＴの電位がローレベルであれば、データバスＤＢＵＳの電位はローレベルへと低下する。

選択データラッチ回路ロウＬＲの非選択データラッチ回路カラムＬＣは、オフしているトランジスタＴＰ１およびＴＮ１により、それぞれのノードＬＡＴをそれぞれのデータバスＸＢＵＳと接続されず、よって、データを出力しない。非選択データラッチ回路ロウＬＲの選択データラッチ回路カラムＬＣは、それぞれのトランジスタＴＮ１をオンされるが、それぞれのトランジスタＴＮ３１をオフに維持され、よって、それぞれのデータを出力しない。

制御回路１４は、第１実施形態と同じく、図１８の動作を、選択データラッチ回路ロウＬＲの複数の（例えば全ての）データラッチ回路ＤＬＣに行うことにより、当該データラッチ回路ＤＬＣからデータを並行して出力することができる。

＜２．３．利点（効果）＞
第２実施形態のデータラッチ回路ＤＬＣは、８個のトランジスタを含む。このため、第２実施形態によれば、データラッチ回路ＤＬＣの面積は、第１実施形態でのものよりもさらに小さい。また、第２実施形態のデータラッチ回路ＤＬＣが第１実施形態のトランジスタＴＮ５を含まないことによって、各データラッチ回路ロウＬＲにおいて、第１実施形態の配線ＬＸＴＩは設けられておらず、配線ＬＸＬＬのみ設けられている。よって、データラッチ１９でのデータラッチ回路ＤＬＣの制御のための配線の配置は第１実施形態よりさらに容易であり、さらに微細な記憶装置１においても、データラッチ回路ＤＬＣの制御のための配線の配置が可能である。

第２実施形態の各データラッチ回路ＤＬＣは、第１実施形態でのものよりもさらに少ないトランジスタしか含まなくても、データラッチ回路ＤＬＣＡと同様に、データの保持、入力、および出力を行える。具体的には、＜２．２．動作＞の章で記述されかつ第１実施形態でのトランジスタＴＮ５についての動作がトランジスタＴＮ３１の動作によって置き換えられることにより、データラッチ回路ＤＬＣは、データの保持、データバスＸＢＵＳからのデータの入力、データバスＸＢＵＳへのデータの出力を行える。

データバスＤＢＵＳからのデータの入力においては、制御回路１４は、選択データラッチ回路ＤＬＣのトランジスタＴＰ４をオフして選択データラッチ回路ＤＬＣＡのノードＬＡＴの電位を保持する能力を抑制し、かつ、ノードＬＡＴをトランジスタＴＮ１およびＴＮ３１を介してデータバスＤＢＵＳに接続する。これにより、ノードＬＡＴは、その電位を保持すべきデータに応じた電位に設定される。一方、非選択データラッチ回路ロウＬＲはそれぞれのデータバスＤＢＵＳと接続されず、選択データラッチ回路ロウＬＲの非選択データラッチ回路ＤＬＣは、それぞれのノードＬＡＴをそれぞれのデータバスＤＢＵＳと接続されない。こうして、選択データラッチ回路ＤＬＣにデータを入力され、非選択データラッチ回路ＤＬＣはデータを入力されない。

データバスＤＢＵＳへのデータの出力においては、制御回路１４は、選択データラッチ回路ＤＬＣのノードＬＡＴをトランジスタＴＮ１およびＴＮ３１を介してデータバスＤＢＵＳに接続する。これにより、ノードＬＡＴの電位が、データバスＤＢＵＳに転送される。一方、選択データラッチ回路ロウＬＲの非選択データラッチ回路カラムＬＣは、ノードＬＡＴをそれぞれのデータバスＤＢＵＳと接続されず、非選択データラッチ回路ロウＬＲの選択データラッチ回路カラムＬＣは、それぞれのデータバスＤＢＵＳと接続されない。こうして、選択データラッチ回路ＤＬＣはデータを出力し、非選択データラッチ回路ＤＬＣはデータを出力しない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…入出力制御回路、１４…制御回路、１５…電位生成回路、１６…ドライバ、１７…センスアンプ、１８…カラムデコーダ、１９…データラッチ、２０…ロウデコーダ、ＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ５…トランジスタ、３３…充電回路。

Claims (8)

1. 第１入力および第１出力を有し、第１ノードおよび第２ノードを有する第１インバータ回路と、
   第１電位を有する第１電位ノードと前記第１電位より低い第２電位を有する第２電位ノードとの間に接続され、前記第１出力と接続された第２入力と、前記第１入力と接続された第２出力と、を有する、第２インバータ回路と、
   前記第１ノードと、前記第１電位ノードとの間に接続された第１トランジスタと、
   前記第２ノードと、前記第２電位ノードとの間に接続され、ゲート電極を含む第２トランジスタと、
   前記第１出力と第３ノードとの間に接続され、第３トランジスタおよび第４トランジスタを含む第１スイッチ回路と、
   を備え、
   前記第３トランジスタは、前記第１出力と接続された第１端子、前記第３ノードと接続された第２端子、およびゲート電極を含み、
   前記第４トランジスタは、前記第１出力と接続された第３端子、前記第３ノードと接続された第４端子、およびゲート電極を含み、
   前記第２トランジスタの前記ゲート電極および前記第４トランジスタの前記ゲート電極は共通の制御信号を受け取ることを特徴とするデータラッチ回路。
2. 前記第１出力と第４ノードとの間に接続された第２スイッチ回路をさらに備える、
   ことを特徴とする請求項１に記載のデータラッチ回路。
3. 前記第３ノードと第４ノードとの間に接続された第２スイッチ回路をさらに備える、
   ことを特徴とする請求項１に記載のデータラッチ回路。
4. 前記第２スイッチ回路は、第１導電型の第５トランジスタを備える、
   ことを特徴とする請求項２または請求項３に記載のデータラッチ回路。
5. 前記第１トランジスタは、前記第１導電型と異なる第２導電型であり、
   前記第２トランジスタは、前記第１導電型である、
   ことを特徴とする請求項４に記載のデータラッチ回路。
6. 前記第３トランジスタは前記第１導電型であり、
   前記第４トランジスタは前記第２導電型である、
   ことを特徴とする請求項５に記載のデータラッチ回路。
7. 前記第１トランジスタのゲート電極は、前記第１電位、前記第２電位、および前記第１トランジスタの閾値電圧より低い第３電位を選択的に受け取る、
   ことを特徴とする請求項６に記載のデータラッチ回路。
8. 第１軸および第２軸に沿って行列状に配置された複数の請求項１に記載の前記データラッチ回路と、
   前記第１軸に沿って延び、前記複数のデータラッチ回路のうちの前記第１軸に沿って並ぶ複数の第１データラッチ回路の各々の前記第１トランジスタのゲート電極と接続された第１配線と、
   前記第２軸に沿って延び、前記複数のデータラッチ回路のうちの前記第２軸に沿って並ぶ複数の第２データラッチ回路の各々の前記第２トランジスタの前記ゲート電極および前記第４トランジスタの前記ゲート電極と接続された第２配線と、
   前記第２軸に沿って延び、前記複数の第２データラッチ回路の各々の前記第３トランジスタの前記ゲート電極と接続された第３配線と、
   を備える半導体装置。