JPH03235411A - ラッチ回路及びフリップ・フロップ回路 - Google Patents
ラッチ回路及びフリップ・フロップ回路Info
- Publication number
- JPH03235411A JPH03235411A JP2030762A JP3076290A JPH03235411A JP H03235411 A JPH03235411 A JP H03235411A JP 2030762 A JP2030762 A JP 2030762A JP 3076290 A JP3076290 A JP 3076290A JP H03235411 A JPH03235411 A JP H03235411A
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- JP
- Japan
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- latch
- mos transistor
- clock
- input
- circuit
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Links
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- 230000005540 biological transmission Effects 0.000 abstract description 11
- 101150110971 CIN7 gene Proteins 0.000 abstract 2
- 101150110298 INV1 gene Proteins 0.000 abstract 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 5
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101100451406 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) HPM1 gene Proteins 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラッチ回路及びフリップ・フロップ回路に関す
る。
る。
従来のラッチ回路は、第５図に示す様に、２個の伝送ゲ
ー）ＴＧＩ、ＴＧ２．１個のラッチ用インバータＩＮＶ
Ｉ、１個の帰還用インバータＩＮＶ２によって構成され
ており、２相のクロックφ。
ー）ＴＧＩ、ＴＧ２．１個のラッチ用インバータＩＮＶ
Ｉ、１個の帰還用インバータＩＮＶ２によって構成され
ており、２相のクロックφ。
■で動作する。クロックＴは、クロックφの逆相クロッ
クである。
クである。
クロックφ＝Ｌ、クロックｉ＝Ｈとすると、伝送ゲート
ＴＧ１はオン、伝送ゲートＴＧ２はオフで、入力端子り
に印加された入力信号がノートＮに伝達し、インバータ
ＩＮＶＩの入力容量と伝送ゲー）ＴＧＩ、ＴＧ２の出力
容量にその情報が蓄えられる。次にクロックφ＝Ｈ，ク
ロックｊ＝Ｌになると、伝送ゲー）ＴＧＩはオフ、伝送
ゲートＴＧ２はオンとなってインバータＩＮＶ２により
、ノードＮに正帰還がかかるので、２個のインバータＩ
ＮＶＩ、ＩＮＶ２によってできるループによって、クロ
ックφ＝Ｌ、クロックＴ＝Ｈ時の入力状態が保持される
。つまり、この回路はクロックφ＝Ｌで出力端子Ｑに入
力端子りの反転信号が伝達し、クロックφ＝Ｈでその状
態を保持する。
ＴＧ１はオン、伝送ゲートＴＧ２はオフで、入力端子り
に印加された入力信号がノートＮに伝達し、インバータ
ＩＮＶＩの入力容量と伝送ゲー）ＴＧＩ、ＴＧ２の出力
容量にその情報が蓄えられる。次にクロックφ＝Ｈ，ク
ロックｊ＝Ｌになると、伝送ゲー）ＴＧＩはオフ、伝送
ゲートＴＧ２はオンとなってインバータＩＮＶ２により
、ノードＮに正帰還がかかるので、２個のインバータＩ
ＮＶＩ、ＩＮＶ２によってできるループによって、クロ
ックφ＝Ｌ、クロックＴ＝Ｈ時の入力状態が保持される
。つまり、この回路はクロックφ＝Ｌで出力端子Ｑに入
力端子りの反転信号が伝達し、クロックφ＝Ｈでその状
態を保持する。
又、従来のフリップ・フロップ回路は、第７図に示す様
に、今、説明した第５図のラッチ回路を２段縦続接続し
た構成となっている。ラッチ回路Ｌ１は、クロックφの
立下りで動作するマスタ・ラッチ、ラッチ回路Ｌ２は、
クロックφの立上りで動作するスレーブ・ラッチである
。
に、今、説明した第５図のラッチ回路を２段縦続接続し
た構成となっている。ラッチ回路Ｌ１は、クロックφの
立下りで動作するマスタ・ラッチ、ラッチ回路Ｌ２は、
クロックφの立上りで動作するスレーブ・ラッチである
。
クロックφ＝ＬでマスタラッチＬ１は入力端子りの反転
信号を端子Ｑ’ （Ｄ’）に伝達し、クロ、ツクφ＝Ｈ
でスレーブ・ラッチＬ２はその信号の反転信号を出力端
子Ｑに伝達する。この様子を第８図のタイムチャートに
示す。出力端子Ｑの入力端子りの信号が伝わるのはクロ
ックφの立ち上りであり、又、その時マスタラッチＬｌ
へのサンプリング、すなわち前状態の保持が行なわれる
。従って、この回路はクロックφの立ち上りでデータを
とりこむエツジトリガ型のフリップ・フロップとして動
作する。
信号を端子Ｑ’ （Ｄ’）に伝達し、クロ、ツクφ＝Ｈ
でスレーブ・ラッチＬ２はその信号の反転信号を出力端
子Ｑに伝達する。この様子を第８図のタイムチャートに
示す。出力端子Ｑの入力端子りの信号が伝わるのはクロ
ックφの立ち上りであり、又、その時マスタラッチＬｌ
へのサンプリング、すなわち前状態の保持が行なわれる
。従って、この回路はクロックφの立ち上りでデータを
とりこむエツジトリガ型のフリップ・フロップとして動
作する。
この従来のラッチ回路、及びフリップ・フロップ回路を
高速クロックで動作させる時の１つの問題点は、その消
費電力である。０Ｍ０８回路において、消費電力は周波
数と負荷容量に比例するという性格を有するため、クロ
ックφ、下に各々４個のゲート容量・負荷をもつ従来の
フリップ・フロップは、その消費電力の大半がクロック
系で発生することになる。
高速クロックで動作させる時の１つの問題点は、その消
費電力である。０Ｍ０８回路において、消費電力は周波
数と負荷容量に比例するという性格を有するため、クロ
ックφ、下に各々４個のゲート容量・負荷をもつ従来の
フリップ・フロップは、その消費電力の大半がクロック
系で発生することになる。
例えば、１個のトランジスタのゲート容量をＣ６、クロ
ック周波数をｆ、電源電圧をＶ、出力負荷が１個、配線
容量を無視して第５図のラッチ回路の消費電力を簡単に
求めてみる。データはＨ，Ｌがクロック毎に繰り返す最
悪時を想定すると、データ系の消費電力 ＝（データくり返し周波数）×（データ系総ゲート容量
）×■２＝ＩＡｆＸ６ｃＧＸｖ２ ＝３ＣＯ・ｆ−Ｖ２ クロック系の消費電力 ＝ｆ×（クロック系総ゲート容量）×Ｖ２＝ｆＸ６ＣＯ
ＸＶ” ＝６０．− ｆ−ｖ２ となる。つまり、クロック系の消費電力はデータ系の約
２倍となっている。
ック周波数をｆ、電源電圧をＶ、出力負荷が１個、配線
容量を無視して第５図のラッチ回路の消費電力を簡単に
求めてみる。データはＨ，Ｌがクロック毎に繰り返す最
悪時を想定すると、データ系の消費電力 ＝（データくり返し周波数）×（データ系総ゲート容量
）×■２＝ＩＡｆＸ６ｃＧＸｖ２ ＝３ＣＯ・ｆ−Ｖ２ クロック系の消費電力 ＝ｆ×（クロック系総ゲート容量）×Ｖ２＝ｆＸ６ＣＯ
ＸＶ” ＝６０．− ｆ−ｖ２ となる。つまり、クロック系の消費電力はデータ系の約
２倍となっている。
又、従来の回路では、クロックは必ずφ、下の２相が必
要となる。従って、第５図、第７図に示したようにクロ
ック間スキューを抑えるためにφ、？用のクロック・バ
ッファを回路個別に設ける手法がとられているが、これ
は高速動作時の消費電力の増加の１因となっている。
要となる。従って、第５図、第７図に示したようにクロ
ック間スキューを抑えるためにφ、？用のクロック・バ
ッファを回路個別に設ける手法がとられているが、これ
は高速動作時の消費電力の増加の１因となっている。
さらに、もう１つの問題点として、動作スピード、すな
わち遅延時間がある。この従来のラッチ回路、及びフリ
ラフ・フロップ回路では、その大きなりロック負荷がク
ロックが入力されてからデータが変化するまでの遅延時
間を増加させる原因の１つとなっている。
わち遅延時間がある。この従来のラッチ回路、及びフリ
ラフ・フロップ回路では、その大きなりロック負荷がク
ロックが入力されてからデータが変化するまでの遅延時
間を増加させる原因の１つとなっている。
本発明のラッチ回路は、１個の入力サンプリング用ＭＯ
Ｓトランジスタ、１個のラッチ用インバータ、１個の帰
還回路を有する。入力サンプリング用ＭＯＳトランジス
タは、入力端子とラッチ用インバータを接続するパスト
ランジスタである。
Ｓトランジスタ、１個のラッチ用インバータ、１個の帰
還回路を有する。入力サンプリング用ＭＯＳトランジス
タは、入力端子とラッチ用インバータを接続するパスト
ランジスタである。
帰還回路は、それらゲート端子が、ラッチ用インバータ
の出力に接続され、それらソース端子が各々、正電源、
負電源に接続されたＰチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタ、そして、それらのド
レイン端子にそのソース端子とドレイン端子が接続され
、そのゲート端子を入力サンプリング用トランジスタの
ゲート端子と共にクロック入力端子とする入力サンプリ
ング用トランジスタと逆極性のＭＯＳトランジスタから
成り、このＭＯＳトランジスタのソース端子は、さらに
ラッチ用インバータの入力に接続されている。
の出力に接続され、それらソース端子が各々、正電源、
負電源に接続されたＰチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタ、そして、それらのド
レイン端子にそのソース端子とドレイン端子が接続され
、そのゲート端子を入力サンプリング用トランジスタの
ゲート端子と共にクロック入力端子とする入力サンプリ
ング用トランジスタと逆極性のＭＯＳトランジスタから
成り、このＭＯＳトランジスタのソース端子は、さらに
ラッチ用インバータの入力に接続されている。
本発明のフリップ・フロップ回路は、前述した、ラッチ
回路を２段、縦続接続した構成をとり、１段目と２段目
のラッチの入力サンプリング用トランジスタは、互いに
逆極性で、各ラッチは、マスター、スレーブとして動く
ように接続されている。
回路を２段、縦続接続した構成をとり、１段目と２段目
のラッチの入力サンプリング用トランジスタは、互いに
逆極性で、各ラッチは、マスター、スレーブとして動く
ように接続されている。
本発明について図面を参照して説明する。
第１図は、本発明のラッチ回路の一実施例の回路図であ
る。１個の入力サンプリング用Ｐチャネル型ＭＯＳトラ
ンジスタＭＰＴ、１個のラッチ用インバータＩＮＶＩ、
及びＭＯＳトランジスタＭＰＩ、ＭＮ１１、Ｎチャネル
型ＭＯＳトランジスタＭＮ１２を有する帰還回路ＦＢＩ
から構成されている。
る。１個の入力サンプリング用Ｐチャネル型ＭＯＳトラ
ンジスタＭＰＴ、１個のラッチ用インバータＩＮＶＩ、
及びＭＯＳトランジスタＭＰＩ、ＭＮ１１、Ｎチャネル
型ＭＯＳトランジスタＭＮ１２を有する帰還回路ＦＢＩ
から構成されている。
クロックφ＝ＬとするとトランジスタＭＰＴはオンなの
で、入力端子りに印加さ托た入力信号がノードＮ１に伝
達し、その反転信号が出力端子Ｑ′に伝達される。入力
信号がロー・レベルの場合入力サンプリング用トランジ
スタＭＰＴはＰチャネル型であるため、ノードＮ１の電
位をＯｖまで下げる能力は悪いが、ノードＮ１を正電源
側に引き上げるｌ・ランジスタＭＮ２１がオフであるこ
と、及びインバータＩＮＶＩ及びトランジスタＭＮＩＩ
による正帰還によりノードＮ１の電位は最終的にはＯｖ
に到達する。入力信号がノ・イ・レベルの場合には、ノ
ードＮ１の電位はトランジスタＭＰＴ、ＭＮＩ１．及び
信号源のインピーダンスで分圧された電位になるが、そ
の値がＩＮＶＩのしきい値を越えるように、トランジス
タＭＰＴのサイズに比べてトランジスタＭＮＩＩのサイ
ズを小さくしておくことにより、内部状態を反転するこ
とができる。クロックφ＝Ｈになると、入力サンプリン
グ用トランジスタＭＰＴはオフ、帰還回路ＦＢＩ中のト
ランジスタＭＮ２１はオンとなり、インバータＩＮＶＩ
と帰還回路ＦＢＩによってできるループにより、クロッ
クφ＝Ｌ時の入力状態が安全に保持される。つまり、本
回路はクロックＴ無しでラッチ動作を実現している。な
お、帰還回路ＦＢＩ中のトランジスタは他のトランジス
タに比べて小さいものを用いる必要がある。トランジス
タＭＮ１１が小さい理由は、前述の通りである。トラン
ジスタＭＰＩ、ＭＮ１２については、帰還回路ＦＢＩは
然る可き状態を保持するためのものであり、そのスイッ
チング動作が遅くてもクロックが入って出力が出る時間
すなわち、ラッチ回路としての遅延時間には無影響であ
り、又トランジスタＭＮ２１に関してはクロック負荷が
小さくなり有利だからである。この様に、本実施例はり
四ツクφ＝Ｌで入力データをサンプリングし、クロック
φ＝Ｈで保持するラッチとして動作している。
で、入力端子りに印加さ托た入力信号がノードＮ１に伝
達し、その反転信号が出力端子Ｑ′に伝達される。入力
信号がロー・レベルの場合入力サンプリング用トランジ
スタＭＰＴはＰチャネル型であるため、ノードＮ１の電
位をＯｖまで下げる能力は悪いが、ノードＮ１を正電源
側に引き上げるｌ・ランジスタＭＮ２１がオフであるこ
と、及びインバータＩＮＶＩ及びトランジスタＭＮＩＩ
による正帰還によりノードＮ１の電位は最終的にはＯｖ
に到達する。入力信号がノ・イ・レベルの場合には、ノ
ードＮ１の電位はトランジスタＭＰＴ、ＭＮＩ１．及び
信号源のインピーダンスで分圧された電位になるが、そ
の値がＩＮＶＩのしきい値を越えるように、トランジス
タＭＰＴのサイズに比べてトランジスタＭＮＩＩのサイ
ズを小さくしておくことにより、内部状態を反転するこ
とができる。クロックφ＝Ｈになると、入力サンプリン
グ用トランジスタＭＰＴはオフ、帰還回路ＦＢＩ中のト
ランジスタＭＮ２１はオンとなり、インバータＩＮＶＩ
と帰還回路ＦＢＩによってできるループにより、クロッ
クφ＝Ｌ時の入力状態が安全に保持される。つまり、本
回路はクロックＴ無しでラッチ動作を実現している。な
お、帰還回路ＦＢＩ中のトランジスタは他のトランジス
タに比べて小さいものを用いる必要がある。トランジス
タＭＮ１１が小さい理由は、前述の通りである。トラン
ジスタＭＰＩ、ＭＮ１２については、帰還回路ＦＢＩは
然る可き状態を保持するためのものであり、そのスイッ
チング動作が遅くてもクロックが入って出力が出る時間
すなわち、ラッチ回路としての遅延時間には無影響であ
り、又トランジスタＭＮ２１に関してはクロック負荷が
小さくなり有利だからである。この様に、本実施例はり
四ツクφ＝Ｌで入力データをサンプリングし、クロック
φ＝Ｈで保持するラッチとして動作している。
第２図は、本発明のラッチ回路の他の実施例の回路図で
ある。構成は、１個の入力サンプリング用Ｎチャネル型
ＭＯＳトランジスタＭＮＴ、１個のラッチ用インバータ
ＩＮＶ２．バス用Ｐチャネル型ＭＯＳトランジスタＭＰ
２２を有する１個の帰還回路から成る。動作は、実施
例１のラッチ回路Ｌｌと同様だがクロック極性に対して
は、逆の動作をする。つまり、クロックφ＝Ｈでサンプ
リング、φ＝Ｌで保持動作をするラッチ回路である。
ある。構成は、１個の入力サンプリング用Ｎチャネル型
ＭＯＳトランジスタＭＮＴ、１個のラッチ用インバータ
ＩＮＶ２．バス用Ｐチャネル型ＭＯＳトランジスタＭＰ
２２を有する１個の帰還回路から成る。動作は、実施
例１のラッチ回路Ｌｌと同様だがクロック極性に対して
は、逆の動作をする。つまり、クロックφ＝Ｈでサンプ
リング、φ＝Ｌで保持動作をするラッチ回路である。
第３図は本発明のフリップ・フロップの一実施例の回路
図である。構成は、先に述べたラッチ回路を２段縦続接
続し、クロック信号φを共通としている。前段のマスタ
・ラッチは第１図に示したラッチ回路Ｌ１とし後段のス
レーブ・ラッチは第２図に示したクロックφに対して逆
極性で動作するラッチ回路Ｌ２としている。動作は、従
来例に示した互いに逆極性で動作するラッチの組み合わ
せによるクロックφの立ち上がりでのエツジ・トリガ動
作と同様であるが、クロックＴは必要としていない。
図である。構成は、先に述べたラッチ回路を２段縦続接
続し、クロック信号φを共通としている。前段のマスタ
・ラッチは第１図に示したラッチ回路Ｌ１とし後段のス
レーブ・ラッチは第２図に示したクロックφに対して逆
極性で動作するラッチ回路Ｌ２としている。動作は、従
来例に示した互いに逆極性で動作するラッチの組み合わ
せによるクロックφの立ち上がりでのエツジ・トリガ動
作と同様であるが、クロックＴは必要としていない。
第４図は本発明のフリップ・フロップの他の実施例の回
路図である。構成は、実施例１のフリップ・フロップ回
路と同様であるが、前段のマスタ・ラッチには、第２図
のラッチ回路Ｌ２を、後段のスレーブ・ラッチには第１
図のラッチ回路Ｌ１を用いている。従うてこの場合はク
ロックφの立下りで動作する。クロックＴが必要ないの
は同様である。
路図である。構成は、実施例１のフリップ・フロップ回
路と同様であるが、前段のマスタ・ラッチには、第２図
のラッチ回路Ｌ２を、後段のスレーブ・ラッチには第１
図のラッチ回路Ｌ１を用いている。従うてこの場合はク
ロックφの立下りで動作する。クロックＴが必要ないの
は同様である。
以上説明した様に本発明のラッチ回路は、第５図の従来
のラッチ回路の入力サンプリング用伝送ケートＴＧ１を
第１図、第２図の様に１個の入力サンプリング用ＭＯ８
）ランシスタＭＰＴ又はＭＮＴで代行し、第５図のルー
プ開閉用伝送ゲートＴＧ２を第１図、第２図の様に１個
の小さなパストランジスタＭＮ２１又は、ＭＰ２２とす
ることにより、クロックφの負荷は近似的にトランジス
タ１個となる。又クロック■が不要になる。従って、 １） クロックφの負荷が約１７２になり２） φから
マを作るインバータが不要となり、又全体で負荷が約１
／４に減少し、消費電力が減少する という効果を有する。又、フリップ・フロップ回路につ
いても同様である。
のラッチ回路の入力サンプリング用伝送ケートＴＧ１を
第１図、第２図の様に１個の入力サンプリング用ＭＯ８
）ランシスタＭＰＴ又はＭＮＴで代行し、第５図のルー
プ開閉用伝送ゲートＴＧ２を第１図、第２図の様に１個
の小さなパストランジスタＭＮ２１又は、ＭＰ２２とす
ることにより、クロックφの負荷は近似的にトランジス
タ１個となる。又クロック■が不要になる。従って、 １） クロックφの負荷が約１７２になり２） φから
マを作るインバータが不要となり、又全体で負荷が約１
／４に減少し、消費電力が減少する という効果を有する。又、フリップ・フロップ回路につ
いても同様である。
第１図は、本発明のラッチ回路の一実施例の回路図、第
２図は、他の実施例のラッチ回路図、第３図は、本発明
のフリップ・フロップ回路の一実施例の回路図、第４図
は他の実施例のフリップ・フロップ回路図、第５図は従
来のラッチ回路の回路図、第６図は、クロックφとクロ
ックＴの関係を示すタイミングチャート、第７図は、従
来のフリップ・フロップ回路の回路図、第８図は、第７
図の回路の動作を示すタイミング・チャートである。 第１〜８図において、Ｄ、Ｄ’・・・・・・入力端子、
Ｑ、Ｑ’・・・・・・出力端子、Ｎｘ・・・・・・ノー
ド名、ＭＰｘｘ・・・・・Ｐチャネル型ＭＯＳトランジ
スタ、 ＭＮｘｘ・・・・・・Ｎチャネル型ＭＯＳトラ
ンジスタ、工Ｎｖｘ・・・・・・インバータ％ Ｌ！・
・・・・・ラッチ回路、ＶＤＤ・・・・・・プラス電源
ｓ ｖｓｓ・・・・・・マイナス電源、φ、？・・・・
・・クロック、Ｔ Ｇ ｘｘ・・・・・・伝送ゲート、
Ｆ Ｂ ｘｘ・・・・・・帰還回路。 ≠ 〉 第 図 第 図 第 Δ 図
２図は、他の実施例のラッチ回路図、第３図は、本発明
のフリップ・フロップ回路の一実施例の回路図、第４図
は他の実施例のフリップ・フロップ回路図、第５図は従
来のラッチ回路の回路図、第６図は、クロックφとクロ
ックＴの関係を示すタイミングチャート、第７図は、従
来のフリップ・フロップ回路の回路図、第８図は、第７
図の回路の動作を示すタイミング・チャートである。 第１〜８図において、Ｄ、Ｄ’・・・・・・入力端子、
Ｑ、Ｑ’・・・・・・出力端子、Ｎｘ・・・・・・ノー
ド名、ＭＰｘｘ・・・・・Ｐチャネル型ＭＯＳトランジ
スタ、 ＭＮｘｘ・・・・・・Ｎチャネル型ＭＯＳトラ
ンジスタ、工Ｎｖｘ・・・・・・インバータ％ Ｌ！・
・・・・・ラッチ回路、ＶＤＤ・・・・・・プラス電源
ｓ ｖｓｓ・・・・・・マイナス電源、φ、？・・・・
・・クロック、Ｔ Ｇ ｘｘ・・・・・・伝送ゲート、
Ｆ Ｂ ｘｘ・・・・・・帰還回路。 ≠ 〉 第 図 第 図 第 Δ 図
Claims (1)
- 【特許請求の範囲】 １、１個の入力サンプリング用ＭＯＳトランジスタ、１
個のラッチ用インバータ、１個の帰還回路を有し、上記
入力サンプリング用ＭＯＳトランジスタは、入力端子と
上記ラッチ用インバータの入力間を接続するパストラン
ジスタであり、上記帰還回路は、各々正電源（Ｖ＿Ｄ＿
Ｄ）、負電源（Ｖ＿Ｓ＿Ｓ）にそのソース端子が接続さ
れ、上記ラッチ用インバータの出力にそのゲート端子が
接続されたＰチャネル型ＭＯＳトランジスタ及びＮチャ
ネル型ＭＯＳトランジスタと、該Ｐチャネル型ＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタのドレイン
端子にそのドレイン端子、ソース端子が接続され、該ソ
ース端子が上記ラッチ用インバータの入力に接続され、
そのゲート端子は、上記入力サンプリング用ＭＯＳトラ
ンジスタのゲート端子と接続された上記入力サンプリン
グ用ＭＯＳトランジスタと逆極性でＭＯＳトランジスタ
を有し、上記ラッチ用インバータの出力を出力端子、入
力サンプリング用ＭＯＳトランジスタのゲート端子をク
ロック入力端子とすることを特徴とするラッチ回路。 ２、上記入力サンプリング用ＭＯＳトランジスタをＰチ
ャネル型ＭＯＳトランジスタとすることを特徴とする特
許請求の範囲第１項記載のラッチ回路。 ３、上記入力サンプリング用ＭＯＳトランジスタをＮチ
ャネル型ＭＯＳトランジスタとすることを特徴とする特
許請求の範囲第１項記載のラッチ回路。 ４、特許請求の範囲第２項記載のラッチ回路をマスタ・
ラッチ、特許請求の範囲第３項記載のラッチ回路をスレ
ーブ・ラッチとして、該マスタ・ラッチ、スレーブ・ラ
ッチをカスケード接続したことを特徴とするフリップ・
フロップ回路。 ５、特許請求の範囲第３項記載のラッチ回路をマスタ・
ラッチ、特許請求の範囲第２項記載のラッチ回路をスレ
ーブ・ラッチとして、該マスタ・ラッチ、スレーブ・ラ
ッチをカスケード接続したことを特徴とするフリップ・
フロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030762A JPH03235411A (ja) | 1990-02-09 | 1990-02-09 | ラッチ回路及びフリップ・フロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030762A JPH03235411A (ja) | 1990-02-09 | 1990-02-09 | ラッチ回路及びフリップ・フロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03235411A true JPH03235411A (ja) | 1991-10-21 |
Family
ID=12312697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030762A Pending JPH03235411A (ja) | 1990-02-09 | 1990-02-09 | ラッチ回路及びフリップ・フロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03235411A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06110654A (ja) * | 1992-03-11 | 1994-04-22 | Samsung Electron Co Ltd | データ一致検出回路 |
| JP2018029301A (ja) * | 2016-08-19 | 2018-02-22 | 東芝メモリ株式会社 | データラッチ回路 |
-
1990
- 1990-02-09 JP JP2030762A patent/JPH03235411A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06110654A (ja) * | 1992-03-11 | 1994-04-22 | Samsung Electron Co Ltd | データ一致検出回路 |
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