JPS6179318A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS6179318A JPS6179318A JP59200576A JP20057684A JPS6179318A JP S6179318 A JPS6179318 A JP S6179318A JP 59200576 A JP59200576 A JP 59200576A JP 20057684 A JP20057684 A JP 20057684A JP S6179318 A JPS6179318 A JP S6179318A
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- JP
- Japan
- Prior art keywords
- input
- gate
- output
- clear
- transfer gate
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレーＬＳＩ（大規模集積回路）におけ
るＤ型（遅延型）フリップフロップ回路に関する。
るＤ型（遅延型）フリップフロップ回路に関する。
ＣＭＯ８による従来のＤ型フリップフロップとして、ナ
ントゲート、ノアゲート等の基本ゲートでラッチを構成
した例が第２図に示されている。一般にＤ型フリップフ
ロップを正常動作させるためには、クロック入力に対し
てデータ入力が適当なセットアツプタイム及びホールド
タイムを持つ必要がある。第３図（４）はセットアツプ
タイム及びホールドタイムが充分満足されて正常動作を
行う場合を示しており、ＣＫはクロック入力、Ｄはデー
タ入力、Ｑは出力である。Ｑ出力はクロック入力に対し
てｔｐｄの遅れ時間を有している。
ントゲート、ノアゲート等の基本ゲートでラッチを構成
した例が第２図に示されている。一般にＤ型フリップフ
ロップを正常動作させるためには、クロック入力に対し
てデータ入力が適当なセットアツプタイム及びホールド
タイムを持つ必要がある。第３図（４）はセットアツプ
タイム及びホールドタイムが充分満足されて正常動作を
行う場合を示しており、ＣＫはクロック入力、Ｄはデー
タ入力、Ｑは出力である。Ｑ出力はクロック入力に対し
てｔｐｄの遅れ時間を有している。
しかしながらこの種のＤ型フリップフロップによると、
非同期の入力が入ってくる等でセットアツプタイム及び
ホールドタイムを満足しないタイミングでデータ入力が
行われた場合、ラッチにデータが書き込まれない。そし
て、ゲート１０及び１２の出力が中間電位となり、ゲー
ト１０及び１２が発振器を構成してしまう。即ち、第３
図（Ｂ）に示す如く、Ｑ出力が発振してしまい、これが
安定になるまでの期間（セットリングタイム）が本来の
遅れ時間ｔｐｄＯ数倍以上となってしまう。また、発振
が止まらなくなってしまうこともある。
非同期の入力が入ってくる等でセットアツプタイム及び
ホールドタイムを満足しないタイミングでデータ入力が
行われた場合、ラッチにデータが書き込まれない。そし
て、ゲート１０及び１２の出力が中間電位となり、ゲー
ト１０及び１２が発振器を構成してしまう。即ち、第３
図（Ｂ）に示す如く、Ｑ出力が発振してしまい、これが
安定になるまでの期間（セットリングタイム）が本来の
遅れ時間ｔｐｄＯ数倍以上となってしまう。また、発振
が止まらなくなってしまうこともある。
このような不都合を解決した従来技術として、ナンド等
のゲートの代りにトランスファーゲートを用いたフリッ
プフロップがある。第４図はその例を示しておシ、１４
．１６，１８．２０はトランスファーゲートである。こ
のように２段のラッチを設けることにより、出力側には
不安定な信号が決して伝わらなくなる。しかしながらこ
の第４図の構成によると、第５図に示す如く、ＸＱ比出
力Ｑ出力よりゲート１段分遅れてしまうこととなる。
のゲートの代りにトランスファーゲートを用いたフリッ
プフロップがある。第４図はその例を示しておシ、１４
．１６，１８．２０はトランスファーゲートである。こ
のように２段のラッチを設けることにより、出力側には
不安定な信号が決して伝わらなくなる。しかしながらこ
の第４図の構成によると、第５図に示す如く、ＸＱ比出
力Ｑ出力よりゲート１段分遅れてしまうこととなる。
そこで第６図に示すように、ＸＱ比出力トランスファー
ゲート１８の出力から直接取り出すようにすると、第７
図に示すようＶＣＸＱ出力はＱ出力よりゲート部分早く
なるのである。
ゲート１８の出力から直接取り出すようにすると、第７
図に示すようＶＣＸＱ出力はＱ出力よりゲート部分早く
なるのである。
〔発明が解決しようとする問題点〕
しかしながら第６図の如き従来の構成によると、クリア
入力が印加されたときのトランスファーゲート１８の両
側の電位が互いに異なるため、クロックＣＫの立ち十多
時点でトランスファーゲート１８の入力側の電位が伝搬
するまでの間、出力側の電位が一時的にＸＱ比出力現れ
てしまう。即ち、今データ人力りが１■”であるとする
と、第６図の各点ａ〜ｈのレベルは、 ａ＝Ｌ ｂ＝Ｈ ｃ＝Ｌ−＋Ｈ クリア入力＝Ｈ−＋Ｌ ｄ＝Ｌ ｅ＝４（ ｆ＝４゜ ｇ＝Ｌ ｈ＝Ｈ となり、０点の″Ｈ”レベルが伝搬するまでの間″″Ｌ
″Ｌ″レベルがＸＱ出力端子に出力される。
入力が印加されたときのトランスファーゲート１８の両
側の電位が互いに異なるため、クロックＣＫの立ち十多
時点でトランスファーゲート１８の入力側の電位が伝搬
するまでの間、出力側の電位が一時的にＸＱ比出力現れ
てしまう。即ち、今データ人力りが１■”であるとする
と、第６図の各点ａ〜ｈのレベルは、 ａ＝Ｌ ｂ＝Ｈ ｃ＝Ｌ−＋Ｈ クリア入力＝Ｈ−＋Ｌ ｄ＝Ｌ ｅ＝４（ ｆ＝４゜ ｇ＝Ｌ ｈ＝Ｈ となり、０点の″Ｈ”レベルが伝搬するまでの間″″Ｌ
″Ｌ″レベルがＸＱ出力端子に出力される。
第８図はこの様子を示しており、ＸＱ比出力クロックＣ
Ｋの立上シ時点で瞬間的に″Ｌ”レベルとなってしまう
。
Ｋの立上シ時点で瞬間的に″Ｌ”レベルとなってしまう
。
上述の目的を達成する本発明の特徴は、トランスファー
ゲートを用い、クリア入力端子あるいはクリア入力端子
及びプリセット入力端子を有するＤ型フリップフロップ
回路において、データ入力とクリア入力もしくはプリセ
ット入力との論理積をとる回路を入力部に設けたことを
特徴としている。
ゲートを用い、クリア入力端子あるいはクリア入力端子
及びプリセット入力端子を有するＤ型フリップフロップ
回路において、データ入力とクリア入力もしくはプリセ
ット入力との論理積をとる回路を入力部に設けたことを
特徴としている。
データ入力とクリア入力もしくはプリセット入力との論
理をとるように構成しているため、マスターラッチとス
レーブラッチとの間のトランスファーゲートの入出力端
の電位がクリア入力時に互いに等しくせしめられる。従
って出力波形に過渡的なパルスが現れず、安定した動作
を得ることができる。
理をとるように構成しているため、マスターラッチとス
レーブラッチとの間のトランスファーゲートの入出力端
の電位がクリア入力時に互いに等しくせしめられる。従
って出力波形に過渡的なパルスが現れず、安定した動作
を得ることができる。
第１図は本発明の一実施例のブロック図である。
本実施例は、０ＭＯ８のゲートアレイＬＳＩにおけるＤ
型フリップフロップモあり、トランスファーゲート１６
、ナントゲート２２、及びインバータ２４等から構成さ
れるマスターラッチと、トランスファーゲート２０、ナ
ントゲート２６、及びインバータ２８等から構成される
スレーブラッチとがトランスファーゲート１８によって
結合されている。マスターラッチとＤ入力端子との間に
はトランスファーゲート１８と逆相動作を行・うトラン
スファーゲート１４が設けられており、さらに本発明の
特徴部分として、ナンドゲー）３０が設けられている。
型フリップフロップモあり、トランスファーゲート１６
、ナントゲート２２、及びインバータ２４等から構成さ
れるマスターラッチと、トランスファーゲート２０、ナ
ントゲート２６、及びインバータ２８等から構成される
スレーブラッチとがトランスファーゲート１８によって
結合されている。マスターラッチとＤ入力端子との間に
はトランスファーゲート１８と逆相動作を行・うトラン
スファーゲート１４が設けられており、さらに本発明の
特徴部分として、ナンドゲー）３０が設けられている。
このナントゲート３０にはクリア入力ＣＬが印加される
。
。
このように、データの入力ゲートであるナントゲート３
０にクリア入力ＣＬが印加されるので、クリア入力がど
のようなタイミングに印加されても、マスターラッチの
出力即ちトランスファーゲート１８の入力は″″Ｌ’Ｌ
’レベル、従ってトランスファーゲート１８の両側のレ
ベルが必ス一致することとなる。その結果、クロックＣ
Ｋの立上シ時にＸＱ比出力過渡的にパルスが出ることは
全くなくなる。
０にクリア入力ＣＬが印加されるので、クリア入力がど
のようなタイミングに印加されても、マスターラッチの
出力即ちトランスファーゲート１８の入力は″″Ｌ’Ｌ
’レベル、従ってトランスファーゲート１８の両側のレ
ベルが必ス一致することとなる。その結果、クロックＣ
Ｋの立上シ時にＸＱ比出力過渡的にパルスが出ることは
全くなくなる。
第９図は本発明の他の実施例のブロック図である。この
実施例はプリセット入力についても入力ゲートであるノ
アゲート３２に印加させるようにシ、トランスファーゲ
ート３４の両側のレベルを一致させたものである。作用
効果等については、クリア入力とプリセット入力との違
いを除いて同様である。
実施例はプリセット入力についても入力ゲートであるノ
アゲート３２に印加させるようにシ、トランスファーゲ
ート３４の両側のレベルを一致させたものである。作用
効果等については、クリア入力とプリセット入力との違
いを除いて同様である。
以上説明したように本発明によれば、データ入力とクリ
ア入力もしくはプリセット入力との論理積をとる回路が
設けられているため、マスターラッチとスレーブラッチ
とを結合するトランスファーゲートの両端のレベルがク
リア入力時あるいはプリセット入力時に互いに等しくせ
しめられる。
ア入力もしくはプリセット入力との論理積をとる回路が
設けられているため、マスターラッチとスレーブラッチ
とを結合するトランスファーゲートの両端のレベルがク
リア入力時あるいはプリセット入力時に互いに等しくせ
しめられる。
従って、ＸＱ高出力過渡的なパルスが生ぜず、安定した
動作を行うＤ型フリップフロップを得ることができる。
動作を行うＤ型フリップフロップを得ることができる。
第１図は本発明の一実施例のブロック図、第２図は従来
技術のブロック図、第３図は第２図の動作を説明するタ
イムチャート、第４図は従来技術のブロック図、第５図
は第４図の動作を説明するタイムチャート、第６図は従
来技術のブロック図、第７図及び第８図は第６図の動作
を説明するタイムチャート、第９図は本発明の他の実施
例のブロック図である。 １４．１６．１８，２０．３４・・・トランスファーゲ
ート、２２．２６．３０・・・ナントゲート、２４．２
８・・・インバータ、３２・・・ノアゲート。
技術のブロック図、第３図は第２図の動作を説明するタ
イムチャート、第４図は従来技術のブロック図、第５図
は第４図の動作を説明するタイムチャート、第６図は従
来技術のブロック図、第７図及び第８図は第６図の動作
を説明するタイムチャート、第９図は本発明の他の実施
例のブロック図である。 １４．１６．１８，２０．３４・・・トランスファーゲ
ート、２２．２６．３０・・・ナントゲート、２４．２
８・・・インバータ、３２・・・ノアゲート。
Claims (1)
- 入力データをラッチする第１のラッチ回路と、該第１の
ラッチ回路の出力をトランスファゲートを介して受ける
第２のラッチ回路と、該第１のラッチ回路と該第２のラ
ッチ回路とをクリア又はプリセットするためのクリア・
プリセット信号を受ける入力端子と、該入力データと該
クリア・プリセット信号との論理をとり、その出力を該
第１のラッチ回路へ入力する論理ゲートとを備え、該論
理ゲートは該クリア・プリセット信号を入力したときに
該トランスファゲートの入力端と出力端の電位が一致す
る様に構成されていることを特徴とするフリップフロッ
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200576A JPS6179318A (ja) | 1984-09-27 | 1984-09-27 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200576A JPS6179318A (ja) | 1984-09-27 | 1984-09-27 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6179318A true JPS6179318A (ja) | 1986-04-22 |
| JPH0352687B2 JPH0352687B2 (ja) | 1991-08-12 |
Family
ID=16426630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200576A Granted JPS6179318A (ja) | 1984-09-27 | 1984-09-27 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6179318A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282711A (ja) * | 1988-09-19 | 1990-03-23 | Fujitsu Ltd | トランスミッションゲート型フリップフロップ |
| JPH0440113A (ja) * | 1990-06-06 | 1992-02-10 | Fujitsu Ltd | フリップフロップ回路及び半導体集積回路 |
| US5189315A (en) * | 1991-02-18 | 1993-02-23 | Nec Corp. | High-speed flip flop circuit with master latching circuit free from influence of slave latching circuit |
| US5789957A (en) * | 1995-08-31 | 1998-08-04 | Sgs-Thomson Microelectronics, S.R.L. | D flip-flop having asynchronous data loading |
| EP0964521A2 (en) * | 1990-05-11 | 1999-12-15 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| EP1162742A1 (en) * | 2000-06-06 | 2001-12-12 | Texas Instruments Incorporated | High-speed settable flip-flop |
| US6696873B2 (en) * | 1999-12-23 | 2004-02-24 | Intel Corporation | Single event upset hardened latch |
| KR100445433B1 (ko) * | 2002-03-21 | 2004-08-21 | 삼성에스디아이 주식회사 | 유기 전계발광 표시 장치와 그 구동 방법 및 구동 장치 |
| CN105122646A (zh) * | 2013-04-12 | 2015-12-02 | 高通股份有限公司 | 具有降低的保留电压的触发器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
-
1984
- 1984-09-27 JP JP59200576A patent/JPS6179318A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
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| US7161404B2 (en) | 1999-12-23 | 2007-01-09 | Intel Corporation | Single event upset hardened latch |
| US6614276B2 (en) | 2000-06-06 | 2003-09-02 | Texas Instruments Incorporated | Flip-flop design |
| EP1162742A1 (en) * | 2000-06-06 | 2001-12-12 | Texas Instruments Incorporated | High-speed settable flip-flop |
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| CN105122646A (zh) * | 2013-04-12 | 2015-12-02 | 高通股份有限公司 | 具有降低的保留电压的触发器 |
| JP2016518785A (ja) * | 2013-04-12 | 2016-06-23 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 保持電圧を低減したフリップフロップ |
| CN105122646B (zh) * | 2013-04-12 | 2018-09-07 | 高通股份有限公司 | 具有降低的保留电压的触发器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352687B2 (ja) | 1991-08-12 |
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