JPH0352687B2 - - Google Patents
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- Publication number
- JPH0352687B2 JPH0352687B2 JP59200576A JP20057684A JPH0352687B2 JP H0352687 B2 JPH0352687 B2 JP H0352687B2 JP 59200576 A JP59200576 A JP 59200576A JP 20057684 A JP20057684 A JP 20057684A JP H0352687 B2 JPH0352687 B2 JP H0352687B2
- Authority
- JP
- Japan
- Prior art keywords
- transfer gate
- output
- gate
- input
- logic
- Prior art date
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- Expired - Lifetime
Links
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレーLSI（大規模集積回路）
におけるＤ型（遅延型）フリツプフロツプ回路に
関する。
におけるＤ型（遅延型）フリツプフロツプ回路に
関する。
CMOSによる従来のＤ型フリツプフロツプと
して、ナンドゲート、ノアゲート等の基本ゲート
でラツチを構成した例が第２図に示されている。
一般にＤ型フリツプフロツプを正常動作させるた
めには、クロツク入力に対してデータ入力が適当
なセツトアツプタイム及びホールドタイムを持つ
必要がある。第３図Ａはセツトアツプタイム及び
ホールドタイムが充分満足されて正常動作を行う
場合を示しており、CKはクロツク入力、Ｄはデ
ータ入力、Ｑは出力である。Ｑ出力はクロツク入
力に対してtpdの遅れ時間を有している。
して、ナンドゲート、ノアゲート等の基本ゲート
でラツチを構成した例が第２図に示されている。
一般にＤ型フリツプフロツプを正常動作させるた
めには、クロツク入力に対してデータ入力が適当
なセツトアツプタイム及びホールドタイムを持つ
必要がある。第３図Ａはセツトアツプタイム及び
ホールドタイムが充分満足されて正常動作を行う
場合を示しており、CKはクロツク入力、Ｄはデ
ータ入力、Ｑは出力である。Ｑ出力はクロツク入
力に対してtpdの遅れ時間を有している。
しかしながらこの種のＤ型フリツプフロツプに
よると、非同期の入力が入つてくる等でセツトア
ツプタイム及びホールドタイムを満足しないタイ
ミングで入力が行われた場合、ラツチにデータが
書き込まれない。そして、ゲート１０及び１２の
出力が中間電位となり、ゲート１０及び１２が発
振器を構成してしまう。即ち、第３図Ｂに示す如
く、Ｑ出力が発振してしまい、これが安定になる
までの期間（セツトリングタイム）が本来の遅れ
時間tpdの数倍以上となつてしまう。また、発振
が止まらなくなつてしまうこともある。
よると、非同期の入力が入つてくる等でセツトア
ツプタイム及びホールドタイムを満足しないタイ
ミングで入力が行われた場合、ラツチにデータが
書き込まれない。そして、ゲート１０及び１２の
出力が中間電位となり、ゲート１０及び１２が発
振器を構成してしまう。即ち、第３図Ｂに示す如
く、Ｑ出力が発振してしまい、これが安定になる
までの期間（セツトリングタイム）が本来の遅れ
時間tpdの数倍以上となつてしまう。また、発振
が止まらなくなつてしまうこともある。
このような不都合を解決した従来技術として、
ナンド等のゲートの代りにトランスフアーゲート
を用いたフリツプフロツプがある。第４図はその
例を示しており、１４，１６，１８，２０はトラ
ンスフアーゲートである。このように２段のラツ
チを設けることにより、出力側には不安定な信号
が決して伝わらなくなる。しかしながらこの第４
図の構成によると、第５図に示す如く、XQ出力
がＱ出力よりゲート１段分遅れてしまうこととな
る。
ナンド等のゲートの代りにトランスフアーゲート
を用いたフリツプフロツプがある。第４図はその
例を示しており、１４，１６，１８，２０はトラ
ンスフアーゲートである。このように２段のラツ
チを設けることにより、出力側には不安定な信号
が決して伝わらなくなる。しかしながらこの第４
図の構成によると、第５図に示す如く、XQ出力
がＱ出力よりゲート１段分遅れてしまうこととな
る。
そこで第６図に示すように、XQ出力をトラン
スフアーゲート１８の出力から直接取り出すよう
にすると、第７図に示すようにXQ出力はＱ出力
よりゲート段分早くなるのである。
スフアーゲート１８の出力から直接取り出すよう
にすると、第７図に示すようにXQ出力はＱ出力
よりゲート段分早くなるのである。
しかしながら第６図の如き従来の構成による
と、クリア入力が印加されたときのトランスフア
ーゲート１８の両側の電位が互いに異なるため、
クロツクCKの立ち上り時点でトランスフアーゲ
ート１８の入力側の電位が伝搬するまでの間、出
力側の電位が一時的にXQ出力に現れてしまう。
即ち、今データ入力Ｄが“Ｈ”であるとすると、
第６図の各点ａ〜ｈのレベルは、 ａ＝Ｌ ｂ＝Ｈ ｃ＝Ｌ→Ｈ クリア入力＝Ｈ→Ｌ ｄ＝Ｌ ｅ＝Ｈ ｆ＝Ｌ ｇ＝Ｌ ｈ＝Ｈ となり、ｃ点の“Ｈ”レベルが伝搬するまでの間
“Ｌ”レベルの信号がXQ出力端子に出力される。
第８図はこの様子を示しており、XQ出力がクロ
ツクCKの立上り時点で瞬間的に“Ｌ”レベルと
なつてしまう。
と、クリア入力が印加されたときのトランスフア
ーゲート１８の両側の電位が互いに異なるため、
クロツクCKの立ち上り時点でトランスフアーゲ
ート１８の入力側の電位が伝搬するまでの間、出
力側の電位が一時的にXQ出力に現れてしまう。
即ち、今データ入力Ｄが“Ｈ”であるとすると、
第６図の各点ａ〜ｈのレベルは、 ａ＝Ｌ ｂ＝Ｈ ｃ＝Ｌ→Ｈ クリア入力＝Ｈ→Ｌ ｄ＝Ｌ ｅ＝Ｈ ｆ＝Ｌ ｇ＝Ｌ ｈ＝Ｈ となり、ｃ点の“Ｈ”レベルが伝搬するまでの間
“Ｌ”レベルの信号がXQ出力端子に出力される。
第８図はこの様子を示しており、XQ出力がクロ
ツクCKの立上り時点で瞬間的に“Ｌ”レベルと
なつてしまう。
本発明によれば、
第１のパルスに応答して動作する第１のトラン
スフアゲートと、前記第１のトランスフアゲート
を介して入力されるデータをラツチする第１のラ
ツチ回路と、前記第１のパルスとオーバーラツプ
しない第２のパルスに応答して動作し、前記第１
のラツチ回路の出力を受ける第２のトランスフア
ゲートと、前記第２のトランスフアゲートを介し
て前記第１のラツチ回路の出力をラツチする第２
のラツチ回路と、前記第１のラツチ回路と前記第
２のラツチ回路とをクリア又はプリセツトするた
めのクリア・プリセツト信号を受ける入力端子
と、入力データと前記クリア・プリセツト信号を
受け、前記第１のトランスフアゲートに前記第１
のラツチ回路へ与えるデータを出力する第１の論
理回路とを備え、前記第１のラツチ回路は、前記
第１のトランスフアゲートと前記第２のトランス
フアゲートの入力端との間に接続された第１のイ
ンバータと、前記第２のトランスフアゲートの入
力端と前記第１のトランスフアゲートの出力端と
の間に設けられ、前記第１のインバータの出力と
前記クリア・プリセツト信号とを入力する第２の
論理ゲート、前記第２のパルスに応答して動作
し、前記第２の論理ゲートの出力を前記第１のト
ランスフアゲートの出力端へ伝える第３のトラン
スフアゲートとを有し、前記第２のラツチ回路
は、前記第２のトランスフアゲートの出力端に接
続された出力端子と、前記第２のトランスフアゲ
ートの出力と前記クリア・プリセツト信号を入力
する第３の論理ゲートと、前記第３の論理ゲート
の出力端と前記第２のトランスフアゲートの出力
端との間に設けられ、前記第３の論理ゲートの出
力を受ける第２のインバータ、前記第１のパルス
に応答して動作し、前記第２のインバータの出力
を前記第２のトランジスタの出力端に伝える第４
のトランスフアゲートとを有し、前記クリア・プ
リセツト信号が入力したときは、前記第１の論理
ゲートの出力に応答した信号を前記第１のトラン
スフアゲートを介して、又、前記第２の論理ゲー
トの出力に応答した信号を前記第３のトランスフ
アゲートを介して前記第２のトランスフアゲート
の入力端に与え、その論理レベルが、前記第３の
論理ゲートの出力に応答した信号により前記第２
のトランスフアゲートの出力端に与えられる信号
の論理レベルと一致するようにしたことを特徴と
するフリツプフロツプ回路、 が提供される。
スフアゲートと、前記第１のトランスフアゲート
を介して入力されるデータをラツチする第１のラ
ツチ回路と、前記第１のパルスとオーバーラツプ
しない第２のパルスに応答して動作し、前記第１
のラツチ回路の出力を受ける第２のトランスフア
ゲートと、前記第２のトランスフアゲートを介し
て前記第１のラツチ回路の出力をラツチする第２
のラツチ回路と、前記第１のラツチ回路と前記第
２のラツチ回路とをクリア又はプリセツトするた
めのクリア・プリセツト信号を受ける入力端子
と、入力データと前記クリア・プリセツト信号を
受け、前記第１のトランスフアゲートに前記第１
のラツチ回路へ与えるデータを出力する第１の論
理回路とを備え、前記第１のラツチ回路は、前記
第１のトランスフアゲートと前記第２のトランス
フアゲートの入力端との間に接続された第１のイ
ンバータと、前記第２のトランスフアゲートの入
力端と前記第１のトランスフアゲートの出力端と
の間に設けられ、前記第１のインバータの出力と
前記クリア・プリセツト信号とを入力する第２の
論理ゲート、前記第２のパルスに応答して動作
し、前記第２の論理ゲートの出力を前記第１のト
ランスフアゲートの出力端へ伝える第３のトラン
スフアゲートとを有し、前記第２のラツチ回路
は、前記第２のトランスフアゲートの出力端に接
続された出力端子と、前記第２のトランスフアゲ
ートの出力と前記クリア・プリセツト信号を入力
する第３の論理ゲートと、前記第３の論理ゲート
の出力端と前記第２のトランスフアゲートの出力
端との間に設けられ、前記第３の論理ゲートの出
力を受ける第２のインバータ、前記第１のパルス
に応答して動作し、前記第２のインバータの出力
を前記第２のトランジスタの出力端に伝える第４
のトランスフアゲートとを有し、前記クリア・プ
リセツト信号が入力したときは、前記第１の論理
ゲートの出力に応答した信号を前記第１のトラン
スフアゲートを介して、又、前記第２の論理ゲー
トの出力に応答した信号を前記第３のトランスフ
アゲートを介して前記第２のトランスフアゲート
の入力端に与え、その論理レベルが、前記第３の
論理ゲートの出力に応答した信号により前記第２
のトランスフアゲートの出力端に与えられる信号
の論理レベルと一致するようにしたことを特徴と
するフリツプフロツプ回路、 が提供される。
データ入力とクリア入力もしくはプリセツト入
力との論理をとるように構成しているため、マス
ターラツチとスレーブラツチとの間のトランスフ
アーゲートの入出力端の電位がクリア入力時に互
いに等しくせしめられる。従つて出力波形に過渡
的なパルスが現れず、安定した動作を得ることが
できる。
力との論理をとるように構成しているため、マス
ターラツチとスレーブラツチとの間のトランスフ
アーゲートの入出力端の電位がクリア入力時に互
いに等しくせしめられる。従つて出力波形に過渡
的なパルスが現れず、安定した動作を得ることが
できる。
第１図は本発明の一実施例のブロツク図であ
る。本実施例は、CMOSのゲートアレイLSIにお
けるＤ型フリツプフロツプであり、トランスフア
ーゲート１６、ナンドゲート２２、及びインバー
タ２４等から構成されるマスターラツチと、トラ
ンスフアーゲート２０、ナンドゲート２６、及び
インバータ２８等から構成されるスレーブラツチ
とがトランスフアーゲート１８によつて結合され
ている。マスターラツチとＤ入力端子との間には
トランスフアーゲート１８と逆相動作を行うトラ
ンスフアーゲート１４が設けられており、さらに
本発明の特徴部分として、ナンドゲート３０が設
けられている。このナンドゲート３０にはクリア
入力が印加される。
る。本実施例は、CMOSのゲートアレイLSIにお
けるＤ型フリツプフロツプであり、トランスフア
ーゲート１６、ナンドゲート２２、及びインバー
タ２４等から構成されるマスターラツチと、トラ
ンスフアーゲート２０、ナンドゲート２６、及び
インバータ２８等から構成されるスレーブラツチ
とがトランスフアーゲート１８によつて結合され
ている。マスターラツチとＤ入力端子との間には
トランスフアーゲート１８と逆相動作を行うトラ
ンスフアーゲート１４が設けられており、さらに
本発明の特徴部分として、ナンドゲート３０が設
けられている。このナンドゲート３０にはクリア
入力が印加される。
このように、データの入力ゲートであるナンド
ゲート３０にクリア入力が印加されるので、
クリア入力がどのようなタイミングに印加されて
も、マスターラツチの出力即ちトランスフアーゲ
ート１８の入力は“Ｌ”レベルとなり、従つてト
ランスフアーゲート１８の両側のレベルが必ず一
致することとなる。その結果、クロツクCKの立
上り時にXQ出力に過渡的にパルスが出ることは
全くなくなる。
ゲート３０にクリア入力が印加されるので、
クリア入力がどのようなタイミングに印加されて
も、マスターラツチの出力即ちトランスフアーゲ
ート１８の入力は“Ｌ”レベルとなり、従つてト
ランスフアーゲート１８の両側のレベルが必ず一
致することとなる。その結果、クロツクCKの立
上り時にXQ出力に過渡的にパルスが出ることは
全くなくなる。
第９図は本発明の他の実施例のブロツク図であ
る。この実施例はプリセツト入力についても入力
ゲートであるノアゲート３２に印加させるように
し、トランスフアーゲート３４の両側のレベルを
一致させたものである。作用効果等については、
クリア入力とプリセツト入力との違いを除いて同
様である。
る。この実施例はプリセツト入力についても入力
ゲートであるノアゲート３２に印加させるように
し、トランスフアーゲート３４の両側のレベルを
一致させたものである。作用効果等については、
クリア入力とプリセツト入力との違いを除いて同
様である。
以上説明したように本発明によれば、データ入
力とクリア入力もしくはプリセツト入力との論理
積をとる回路が設けられているため、マスターラ
ツチとスレーブラツチとを結合するトランスフア
ーゲートの両端のレベルがクリア入力時あるいは
プリセツト入力時に互いに等しくせしめられる。
従つて、XQ出力に過渡的なパルスが生ぜず、安
定した動作を行うＤ型フリツプフロツプを得るこ
とができる。
力とクリア入力もしくはプリセツト入力との論理
積をとる回路が設けられているため、マスターラ
ツチとスレーブラツチとを結合するトランスフア
ーゲートの両端のレベルがクリア入力時あるいは
プリセツト入力時に互いに等しくせしめられる。
従つて、XQ出力に過渡的なパルスが生ぜず、安
定した動作を行うＤ型フリツプフロツプを得るこ
とができる。
第１図は本発明の一実施例のブロツク図、第２
図は従来技術のブロツク図、第３図は第２図の動
作を説明するタイムチヤート、第４図は従来技術
のブロツク図、第５図は第４図の動作を説明する
タイムチヤート、第６図は従来技術のブロツク
図、第７図及び第８図は第６図の動作を説明する
タイムチヤート、第９図は本発明の他の実施例の
ブロツク図である。 １４，１６，１８，２０，３４……トランスフ
アーゲート、２２，２６，３０……ナンドゲー
ト、２４，２８……インバータ、３２……ノアゲ
ート。
図は従来技術のブロツク図、第３図は第２図の動
作を説明するタイムチヤート、第４図は従来技術
のブロツク図、第５図は第４図の動作を説明する
タイムチヤート、第６図は従来技術のブロツク
図、第７図及び第８図は第６図の動作を説明する
タイムチヤート、第９図は本発明の他の実施例の
ブロツク図である。 １４，１６，１８，２０，３４……トランスフ
アーゲート、２２，２６，３０……ナンドゲー
ト、２４，２８……インバータ、３２……ノアゲ
ート。
Claims (1)
- 【特許請求の範囲】 １ 第１のパルスに応答して動作する第１のトラ
ンスフアゲートと、 前記第１のトランスフアゲートを介して入力さ
れるデータをラツチする第１のラツチ回路と、 前記第１のパルスとオーバーラツプしない第２
のパルスに応答して動作し、前記第１のラツチ回
路の出力を受ける第２のトランスフアゲートと、 前記第２のトランスフアゲートを介して前記第
１のラツチ回路の出力をラツチする第２のラツチ
回路と、 前記第１のラツチ回路と前記第２のラツチ回路
とをクリア又はプリセツトするためのクリア・プ
リセツト信号を受ける入力端子と、 入力データと前記クリア・プリセツト信号を受
け、前記第１のトランスフアゲートに前記第１の
ラツチ回路へ与えるデータを出力する第１の論理
回路、 とを具備し、 前記第１のラツチ回路は、前記第１のトランス
フアゲートと前記第２のトランスフアゲートの入
力端との間に接続された第１のインバータと、前
記第２のトランスフアゲートの入力端と前記第１
のトランスフアゲートの出力端との間に設けら
れ、前記第１のインバータの出力と前記クリア・
プリセツト信号とを入力する第２の論理ゲート、
前記第２のパルスに応答して動作し、前記第２の
論理ゲートの出力を前記第１のトランスフアゲー
トの出力端へ伝える第３のトランスフアゲートと
を有し、前記第２のラツチ回路は、前記第２のト
ランスフアゲートの出力端に接続された出力端子
と、前記第２のトランスフアゲートの出力と前記
クリア・プリセツト信号を入力する第３の論理ゲ
ートと、前記第３の論理ゲートの出力端と前記第
２のトランスフアゲートの出力端との間に設けら
れ、前記第３の論理ゲートの出力を受ける第２の
インバータ、前記第１のパルスに応答して動作
し、前記第２のインバータの出力を前記第２のト
ランジスタの出力端に伝える第４のトランスフア
ゲートとを有し、 前記クリア・プリセツト信号が入力したとき
は、前記第１の論理ゲートの出力に応答した信号
を前記第１のトランスフアゲートを介して、又、
前記第２の論理ゲートの出力に応答した信号を前
記第３のトランスフアゲートを介して前記第２の
トランスフアゲートの入力端に与え、その論理レ
ベルが、前記第３の論理ゲートの出力に応答した
信号により前記第２のトランスフアゲートの出力
端に与えられる信号の論理レベルと一致するよう
にしたことを特徴とするフリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200576A JPS6179318A (ja) | 1984-09-27 | 1984-09-27 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200576A JPS6179318A (ja) | 1984-09-27 | 1984-09-27 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6179318A JPS6179318A (ja) | 1986-04-22 |
| JPH0352687B2 true JPH0352687B2 (ja) | 1991-08-12 |
Family
ID=16426630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200576A Granted JPS6179318A (ja) | 1984-09-27 | 1984-09-27 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6179318A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2619012B2 (ja) * | 1988-09-19 | 1997-06-11 | 富士通株式会社 | トランスミッションゲート型フリップフロップ |
| US5055718A (en) * | 1990-05-11 | 1991-10-08 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| JP2567972B2 (ja) * | 1990-06-06 | 1996-12-25 | 富士通株式会社 | フリップフロップ回路及び半導体集積回路 |
| JPH04263510A (ja) * | 1991-02-18 | 1992-09-18 | Nec Corp | フリップフロップ回路 |
| EP0760558B1 (en) * | 1995-08-31 | 2000-02-02 | STMicroelectronics S.r.l. | D flip-flop having asynchronous data loading |
| US6696873B2 (en) | 1999-12-23 | 2004-02-24 | Intel Corporation | Single event upset hardened latch |
| GB0013790D0 (en) * | 2000-06-06 | 2000-07-26 | Texas Instruments Ltd | Improvements in or relating to flip-flop design |
| KR100445433B1 (ko) * | 2002-03-21 | 2004-08-21 | 삼성에스디아이 주식회사 | 유기 전계발광 표시 장치와 그 구동 방법 및 구동 장치 |
| US9673786B2 (en) * | 2013-04-12 | 2017-06-06 | Qualcomm Incorporated | Flip-flop with reduced retention voltage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
-
1984
- 1984-09-27 JP JP59200576A patent/JPS6179318A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579524A (en) * | 1978-12-13 | 1980-06-16 | Fujitsu Ltd | Flip-flop circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6179318A (ja) | 1986-04-22 |
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