JPS60249415A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS60249415A JPS60249415A JP59106833A JP10683384A JPS60249415A JP S60249415 A JPS60249415 A JP S60249415A JP 59106833 A JP59106833 A JP 59106833A JP 10683384 A JP10683384 A JP 10683384A JP S60249415 A JPS60249415 A JP S60249415A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- input terminal
- type flip
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は各種のディジタル回路を作動させるに必要なパ
ルス発生回路に係シ、とくにロジック回路における任意
のタイミングで一定のパルス幅を容易に生成するパルス
発生回路に関する。
ルス発生回路に係シ、とくにロジック回路における任意
のタイミングで一定のパルス幅を容易に生成するパルス
発生回路に関する。
ディジタル回路は、各種のデータを演算し処理する電子
計算機のみならず、データ伝送装置や数値制御装置など
に多数使用され、複雑な処理を短時間に実現しているの
で、ますますその需要が増大している。また、ディジタ
ル回路は通常２値信号で動作し、単純ないくつかの基本
回路の組合せによシ、復雑な動作を行う回路を構成する
ことができる。この基本回路は各種の装置に多数使用さ
れるので、標準化され、集積回路として高密度に実装さ
れている。このように、各種の装置に多数使用されるデ
ィジタル回路では２値信号つま多パルス信号を扱うこと
になシ、シたがってパルスの幅やタイミングが重要とな
っている。
計算機のみならず、データ伝送装置や数値制御装置など
に多数使用され、複雑な処理を短時間に実現しているの
で、ますますその需要が増大している。また、ディジタ
ル回路は通常２値信号で動作し、単純ないくつかの基本
回路の組合せによシ、復雑な動作を行う回路を構成する
ことができる。この基本回路は各種の装置に多数使用さ
れるので、標準化され、集積回路として高密度に実装さ
れている。このように、各種の装置に多数使用されるデ
ィジタル回路では２値信号つま多パルス信号を扱うこと
になシ、シたがってパルスの幅やタイミングが重要とな
っている。
第１図はこのようなディジタル回路に重要なパルス発生
回路の従来例を示す。この例では、ロジックインバータ
１〜７および８とアンド回路９が基本回路として使用さ
れ、これらの基本回路と信号の遅延用コンデンサ１０と
でパルス発生回路を構成している。すなわち、インバー
タ１〜７は直列に接続され、インバータ７の出力端はイ
ンバータ１から並列に接続されたインバータ８の出力端
とともにアンド回路９の入力端に接続されている。
回路の従来例を示す。この例では、ロジックインバータ
１〜７および８とアンド回路９が基本回路として使用さ
れ、これらの基本回路と信号の遅延用コンデンサ１０と
でパルス発生回路を構成している。すなわち、インバー
タ１〜７は直列に接続され、インバータ７の出力端はイ
ンバータ１から並列に接続されたインバータ８の出力端
とともにアンド回路９の入力端に接続されている。
インバータ２の出力端つまシインバータ３の入力端はコ
ンデンサ１０にて接地され、インバータ１の入力端とア
ンド回路９の出力端はそれぞれ信号の入力端子１１と出
力端子１２に接続されている。
ンデンサ１０にて接地され、インバータ１の入力端とア
ンド回路９の出力端はそれぞれ信号の入力端子１１と出
力端子１２に接続されている。
第２図はこの従来のパルス発生回路における各部の信号
波形を示すタイムチャートであシ、第１図とともにその
動作を説明する。たとえば、入力端子１１に印加された
信号（イ）を低レベル″Ｌ Ｉ＋の状態から高レベル″
′Ｈ”の状態に反転させると、インバータ１の出力信号
（ロ）は高レベル“■１”の状態から低レベル″Ｌ”の
状態となシ、シたがってインバータ２の出力信号ｆつは
低レベル″′Ｌ”の状態から高レベル″′Ｈ″の状態に
反転しようとする。しかしながら、コンデンサ１０が接
続されているので、この時定数によ勺遅延が生じ、イン
バータ３の反転が遅延する。さらに、インバータ４〜７
に信号が伝送される間の５ゲ一ト分の遅延が付加される
。
波形を示すタイムチャートであシ、第１図とともにその
動作を説明する。たとえば、入力端子１１に印加された
信号（イ）を低レベル″Ｌ Ｉ＋の状態から高レベル″
′Ｈ”の状態に反転させると、インバータ１の出力信号
（ロ）は高レベル“■１”の状態から低レベル″Ｌ”の
状態となシ、シたがってインバータ２の出力信号ｆつは
低レベル″′Ｌ”の状態から高レベル″′Ｈ″の状態に
反転しようとする。しかしながら、コンデンサ１０が接
続されているので、この時定数によ勺遅延が生じ、イン
バータ３の反転が遅延する。さらに、インバータ４〜７
に信号が伝送される間の５ゲ一ト分の遅延が付加される
。
一方、インバータ８によ）インバータ１の反転は１ゲ一
ト分の遅延で伝送される。そこで、インバータ７と８の
出力信号によシ、アンド回路９を介して、コンデ／す１
０による遅延時間とインバータ４〜７による５ゲ一ト分
の遅延時間を加えられた幅のパルス信号に）が出力端子
１２に出力される。
ト分の遅延で伝送される。そこで、インバータ７と８の
出力信号によシ、アンド回路９を介して、コンデ／す１
０による遅延時間とインバータ４〜７による５ゲ一ト分
の遅延時間を加えられた幅のパルス信号に）が出力端子
１２に出力される。
この状態を第２図の時刻ｔ１〜ｔ２に示す。
ところが、入力端子１１に印加されている信号（イ）が
−瞬でも反転して低レベル”Ｌ”になると、インバータ
１の出力信号（ロ）はその間反転して高レベル”Ｈ”に
な）、インバータ２の出力信号ぐうはその間反転し７た
後、コンデンサ１０によシ遅延が生じ、前述と同様にし
て、出力端子１２に前記と同様のパルス信号に）が出力
される。この状態を第２図の時刻ｔ８〜ｔ４に示す。
−瞬でも反転して低レベル”Ｌ”になると、インバータ
１の出力信号（ロ）はその間反転して高レベル”Ｈ”に
な）、インバータ２の出力信号ぐうはその間反転し７た
後、コンデンサ１０によシ遅延が生じ、前述と同様にし
て、出力端子１２に前記と同様のパルス信号に）が出力
される。この状態を第２図の時刻ｔ８〜ｔ４に示す。
したがって、入力端子１１に印加される信号がチャタリ
ングするような場合にはロジック回路に誤動作を生ぜし
めることになシ、まだパルス幅が ・コンデンサの充電
時間とロジックインバータのゲート遅延時間との和とい
うことから一定になり得ないなどの欠点があった。
ングするような場合にはロジック回路に誤動作を生ぜし
めることになシ、まだパルス幅が ・コンデンサの充電
時間とロジックインバータのゲート遅延時間との和とい
うことから一定になり得ないなどの欠点があった。
本発明はＤ型フリップフロップ回路を直列に接続すると
ともに、第１のＤ型フリップフロップ回路のＱ出力端子
と第２のＤ型フリップフロップ回路のＱ出力端子をアン
ド回路の入力端子に接続し、また第１のＤ型フリップフ
ロップ回路のＱ出力端子およびクロック入力端子を第１
のＤ型フリップフロップ回路のＴ入力端子にアンド回路
を介して接続するとともに第２のＤ型フリップフロップ
回路のＴ入力端子にクロック入力端子を接続したもので
アシ、入力される信号にチャタリングなどがあっても一
定時間のパルス幅をもった信号を出力する回路を提供す
るものである。
ともに、第１のＤ型フリップフロップ回路のＱ出力端子
と第２のＤ型フリップフロップ回路のＱ出力端子をアン
ド回路の入力端子に接続し、また第１のＤ型フリップフ
ロップ回路のＱ出力端子およびクロック入力端子を第１
のＤ型フリップフロップ回路のＴ入力端子にアンド回路
を介して接続するとともに第２のＤ型フリップフロップ
回路のＴ入力端子にクロック入力端子を接続したもので
アシ、入力される信号にチャタリングなどがあっても一
定時間のパルス幅をもった信号を出力する回路を提供す
るものである。
さて、本発明の実施例につき図面を参照して説明する。
なお、各図面に共通な要素には同一の符号を付すことに
する。第３図は本発明の一実施例を示すブロック図であ
る。２１はアンド回路、２２は第１のＤ型フリップフロ
ップ回路、２３は第２のＤ型フリップフロップ回路、２
４はアンド回路、２５は入力端子、２６はクロック入力
端子、２７は出力端子であシ、第１のＤ型フリップフロ
ップ回路２２のＱ出力端子を第２のＤ型フリップフロロ
ブ回路のＤ入力端子に接続し、第１のＤ型フリップフロ
ップ回路２２のＱ出力端子およびクロック入力端子を第
１のＤ）ｉフリップフロップ回路２２のＴ入力端子にア
ンド回路２１を介して接続し、第２のＤ型フリップフロ
ップ回路２３のＴ入力端子にクロック入力端子２６を接
続し、第１のＤ型フリップフロップ回路２２のＱ出力端
子および第２のＤ型フリップフロップ回路２３のＱ出力
端子をアンド回路２４を介して出力端子２７に接続し、
そして第１のＤ型フリップフロップ回路２２のＤ入力端
子に入力端子２５を接続する。
する。第３図は本発明の一実施例を示すブロック図であ
る。２１はアンド回路、２２は第１のＤ型フリップフロ
ップ回路、２３は第２のＤ型フリップフロップ回路、２
４はアンド回路、２５は入力端子、２６はクロック入力
端子、２７は出力端子であシ、第１のＤ型フリップフロ
ップ回路２２のＱ出力端子を第２のＤ型フリップフロロ
ブ回路のＤ入力端子に接続し、第１のＤ型フリップフロ
ップ回路２２のＱ出力端子およびクロック入力端子を第
１のＤ）ｉフリップフロップ回路２２のＴ入力端子にア
ンド回路２１を介して接続し、第２のＤ型フリップフロ
ップ回路２３のＴ入力端子にクロック入力端子２６を接
続し、第１のＤ型フリップフロップ回路２２のＱ出力端
子および第２のＤ型フリップフロップ回路２３のＱ出力
端子をアンド回路２４を介して出力端子２７に接続し、
そして第１のＤ型フリップフロップ回路２２のＤ入力端
子に入力端子２５を接続する。
第４図はこのブロック図に示した一実施例における各部
の信号波形を示すタイムチャートであり、（イ）は入力
端子２５に印加される信号波形、（ロ）はクロック入力
端子２６に印加される信号波形、（９は第１のＤ型フリ
ップフロップ回路２２のＱ出力端子における信号波形、
に）は第２のＤ型フリップフロップ回路２２のＱ出力端
子における信号波形、（ホ）は第１のＤ型フリップフロ
ップ回路２２のＴ入力端子における信号波形である。な
お、ｔ、−ｔ５は各波形の時刻を示す。
の信号波形を示すタイムチャートであり、（イ）は入力
端子２５に印加される信号波形、（ロ）はクロック入力
端子２６に印加される信号波形、（９は第１のＤ型フリ
ップフロップ回路２２のＱ出力端子における信号波形、
に）は第２のＤ型フリップフロップ回路２２のＱ出力端
子における信号波形、（ホ）は第１のＤ型フリップフロ
ップ回路２２のＴ入力端子における信号波形である。な
お、ｔ、−ｔ５は各波形の時刻を示す。
ここで、第３図、第４図を参照し、この一実施例の動作
について説明する。時刻ｔ１において、入力端子２５に
印加された信号が高レベル″Ｈ”に反転すると、第１の
Ｄ型フリップ７０ツブ回路２２のＱ出力端子の信号は高
レベル″Ｈ″となっているので、時刻ｔｚにおいて、ク
ロック入力端子２６に印加された信号はアンド回路２１
をそのまま通過して第１のＤ型フリップフロップ回路２
２のＴ入力端子に高レベル”Ｈ”の信号として印加され
、第１のＤ型フリップフロップ回路２２のＱ出力端子の
信号を反転して高レベル”Ｈ”にする。したがって、時
刻ｔ２では第２のＤ型フリップフロップ回路２３のＱ出
力端子における信号は高レベル″′Ｈ”となっているの
で、アンド回路２４の各入力端子には高レベル″Ｈ″の
信号が印加されることになシ、出力端子２７から高レベ
ル”Ｈ”の信号が出力さ瓦る。時刻ｔａになり、クロッ
ク入力端子２６のクロック信号が高レベル１Ｈ”になる
と、第２のＤ型フリップフロップ回路２３は反転してＱ
出力端子の信号は低レベル″′Ｌ″になる。したがって
、アンド回路２４の一方の入力端子における信号が低レ
ベル“Ｌ”となって出力端子２７の信号も低レベルとな
る。このようにして、入力端子２５に印加された信号に
よシ、出力端子２７から一定時間のパルス幅をもった信
号が出力される。
について説明する。時刻ｔ１において、入力端子２５に
印加された信号が高レベル″Ｈ”に反転すると、第１の
Ｄ型フリップ７０ツブ回路２２のＱ出力端子の信号は高
レベル″Ｈ″となっているので、時刻ｔｚにおいて、ク
ロック入力端子２６に印加された信号はアンド回路２１
をそのまま通過して第１のＤ型フリップフロップ回路２
２のＴ入力端子に高レベル”Ｈ”の信号として印加され
、第１のＤ型フリップフロップ回路２２のＱ出力端子の
信号を反転して高レベル”Ｈ”にする。したがって、時
刻ｔ２では第２のＤ型フリップフロップ回路２３のＱ出
力端子における信号は高レベル″′Ｈ”となっているの
で、アンド回路２４の各入力端子には高レベル″Ｈ″の
信号が印加されることになシ、出力端子２７から高レベ
ル”Ｈ”の信号が出力さ瓦る。時刻ｔａになり、クロッ
ク入力端子２６のクロック信号が高レベル１Ｈ”になる
と、第２のＤ型フリップフロップ回路２３は反転してＱ
出力端子の信号は低レベル″′Ｌ″になる。したがって
、アンド回路２４の一方の入力端子における信号が低レ
ベル“Ｌ”となって出力端子２７の信号も低レベルとな
る。このようにして、入力端子２５に印加された信号に
よシ、出力端子２７から一定時間のパルス幅をもった信
号が出力される。
ところで、時刻ｔ４において入力端子２５の信号が反転
し、低レベル”Ｌ″になり、さらに時刻ｔ５においてク
ロック入力端子２６のクロック信号が高レベル”Ｈ”に
反転しても、第１のＤ型フリップフロップ回路２２のＴ
入力端子における信号は低レベル″′Ｌ″のままとなっ
ているので、第１のＤ型フリップフロップ回路２２のＱ
出力端子における信号は変化せず、高レベル”Ｈ”のま
まになり、第２のＤ型フリップフロップ回路２３のＱ出
力端子における信号は低レベル″′Ｌ”のままになり、
したがって出力端子２７の信号は変化せず、パルスは出
力されない。
し、低レベル”Ｌ″になり、さらに時刻ｔ５においてク
ロック入力端子２６のクロック信号が高レベル”Ｈ”に
反転しても、第１のＤ型フリップフロップ回路２２のＴ
入力端子における信号は低レベル″′Ｌ″のままとなっ
ているので、第１のＤ型フリップフロップ回路２２のＱ
出力端子における信号は変化せず、高レベル”Ｈ”のま
まになり、第２のＤ型フリップフロップ回路２３のＱ出
力端子における信号は低レベル″′Ｌ”のままになり、
したがって出力端子２７の信号は変化せず、パルスは出
力されない。
第５図は本発明の他の実施例を示すブロック図であシ、
第３図と異なる点は入力端子２５がアンド回路２０の他
の入力端子に接続されていることである。
第３図と異なる点は入力端子２５がアンド回路２０の他
の入力端子に接続されていることである。
まだ、各実施例においてアンド回路を使用した場合につ
いて説明したが、たとえば第３図のアンド回路２４をノ
ア回路としてもよく、本発明の要旨を逸脱しない範囲に
おいて各種論理回路を使用しても同等の効果を得ること
ができる。
いて説明したが、たとえば第３図のアンド回路２４をノ
ア回路としてもよく、本発明の要旨を逸脱しない範囲に
おいて各種論理回路を使用しても同等の効果を得ること
ができる。
本発明は第１のＤ型フリップフロップ回路と第２のフリ
ップフロップ回路を直列に接続するとともに、第１のＤ
型フリップフロップ回路と第２のフリップフロップ回路
の出力端子をアンド回路に接続したものであシ、安定で
かつ一定時間の−くルス幅をもったパルス発生回路を構
成す、ることができる。
ップフロップ回路を直列に接続するとともに、第１のＤ
型フリップフロップ回路と第２のフリップフロップ回路
の出力端子をアンド回路に接続したものであシ、安定で
かつ一定時間の−くルス幅をもったパルス発生回路を構
成す、ることができる。
第１図は従来のパルス発生回路を示すブロック図、第２
図はこの従来のパルス発生回路の各部の信号波形を示す
タイムチャート、第３図は本発明の一実施例を示すブロ
ック図、第４図はこの一実施例の各部の信号波形を示す
タイムチャート、第５図は本発明の他の実施例を示すブ
ロック図である。 １〜８・＠拳・ロジックインバー１．９，２０．２１．
２４・・・・アンド回路、１０・・・・コンデンサ、２
２．２３・−・・Ｄ型フリップフロップ回路、１１．２
５・拳・・入力端子、１２．２７−・φΦ出力端子、２
６・・１１＋１クロツク入力端子。 代理人 大岩増雄 第１図 第２図 第３図 ２ 第４図
図はこの従来のパルス発生回路の各部の信号波形を示す
タイムチャート、第３図は本発明の一実施例を示すブロ
ック図、第４図はこの一実施例の各部の信号波形を示す
タイムチャート、第５図は本発明の他の実施例を示すブ
ロック図である。 １〜８・＠拳・ロジックインバー１．９，２０．２１．
２４・・・・アンド回路、１０・・・・コンデンサ、２
２．２３・−・・Ｄ型フリップフロップ回路、１１．２
５・拳・・入力端子、１２．２７−・φΦ出力端子、２
６・・１１＋１クロツク入力端子。 代理人 大岩増雄 第１図 第２図 第３図 ２ 第４図
Claims (1)
- 第１のＤ型フリップフロップ回路のＱ出力端子を第２の
Ｄ型フリップフロップ回路のＤ入力端子に接続し、第１
のＤ型フリップフロップ回路のＱ出力端子およびクロッ
ク入力端子を婢ｌのＤ型フリップフロップ回路のＴ入力
端子にアンド回路を介して接続し、第２のＤ型フリップ
フロップ回路のＴ入力端子にクロック入力端子を接続し
、第１のＤ型フリップフロップ回路のＱ出力端子および
第２のＤ型フリップフロップ回路のＱ出力端子をアンド
回路の入力端子に接続してなるパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106833A JPS60249415A (ja) | 1984-05-25 | 1984-05-25 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106833A JPS60249415A (ja) | 1984-05-25 | 1984-05-25 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60249415A true JPS60249415A (ja) | 1985-12-10 |
| JPH0369446B2 JPH0369446B2 (ja) | 1991-11-01 |
Family
ID=14443731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106833A Granted JPS60249415A (ja) | 1984-05-25 | 1984-05-25 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249415A (ja) |
-
1984
- 1984-05-25 JP JP59106833A patent/JPS60249415A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0369446B2 (ja) | 1991-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |