KR910006325Y1 - 다이내믹 프로세서의 클럭속도 선택회로 - Google Patents

Abstract

내용 없음.

Description

다이내믹 프로세서의 클럭속도 선택회로

제1도는 본 고안에 따른 회로도.

제2도는 본 고안에 따른 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

15 : 플립플롭 20 : 클럭신호 생성부

30 : 클럭신호 스위칭부 40 : 멀티플렉스

본 고안은 다이내믹 프로세서의 클럭 속도 선택회로에 관한 것으로, 특히 서로다른 2개 이상의 클럭소스 사용시 사용자가 필요로 하는 클럭소스를 유연하에 선택할 수 있는 다이내믹 프로세서의 클럭속도 선택회로에 관한 것이다.

일반적으로, 종래의 회로는 프로세스의 동작중에 프로세서 동작의 기본 타이밍을 만들어주는 클럭을 변경할 경우, 변경전 클럭과 변경 후 클럭의 불일치로 인한 칩신호의 특징에 벗어나는 이상신호가 발생할 수 있어 프로세서가 오동작 하는 문제점이 있어왔으며, 또한 프로세서 클럭의 변경후에도 기존 하드웨어상에 디바이스를 억세스 하는 시간을 늘이거나 좁이기 위해 필요한 웨이트(wait)신호를 변경하지 않음으로 생기는 성능저하와 타이밍 불일치의 문제점이 있어왔다.

따라서 본 고안의 목적은 스위칭 수단을 사용하여 프로세스의 동작중에 입력 클럭속도의 변화를 유연하게하여 칩신호의 특성에 벗어나는 이상신호 발생을 방지하고 또한 선택된 클럭신호에 대응하는 웨이트 데이타를 선택해 프로세서의 클럭단으로 입력하는 신호의 타이밍을 일치시킨 프로세스의 클럭 속도 선택회로를 제공함에 있다.

이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.

15은 클럭신호 입력단자(11)을 통하 소정 CPU의 라이트신호가 클럭단자(CK)로 입력함에 따라 데이타 입력단자(10)를 통한 소정 CPU의 클럭선택 데이타를 래치하여 고속 또는 저속 클럭 선택신호를 생성하는 플립플롭이며, 20은 클럭신호 생성기(21) 고속 클럭신호 생성시(22)로 구성되어 소정의 저속 클럭신호, 고속 클럭신호를 생성하는 클럭신호 생성부이고, 30은 플립플롭(310, 302, 303, 304), 오아게이트(305, 306, 307, 308), 앤드게이트, 인버터(310)로 구성되어 상기 플립플롭(15)의 클럭선택 신호에 따라 상기 클럭신호 생성부(20)의 저속 클럭신호 혹은 고속클럭 신호를 스위칭 선택하여 클럭단자(32)를 통해 사용자가 선택한 프로세서의 클럭단으로 입력하는 클럭신호 스위칭부이며, 40은 상기 플립플롭(15)의 클럭선택 신호가 웨이트 데이타 입력단자(Sel)로 입력함에 따라 제1웨이드 데이타 입력단자(41)를 통해 입력단자(X)로 입력하는 제1웨이트 데이타 혹은 제2웨이트 데이타 입력단자(42)를 통해 입력단자(Y)로 입력하는 제2웨이트 데이타를 출력단자(OUT)를 통해 사용자가 선택한 도시되지 않은 웨이트 제어로직으로 선택 출력하는 멀티플렉스이다.

제2도는 본 고안에 따른 동작 파형도이다.

제2도는 (a)는 저속 클럭신호에서 고속 클럭신호로 전환시 각 부분 동작파형도로서, (a)는 저속 클럭신호 생성기(21)의 저속클럭 신호의 파형이며, (b)는 고속 클럭신호 생성기(22)의 고속 클럭신호의 파형이고, (c)는 앤드게이트(309)에서 출력하는 선택된 클럭신호의 파형이며, (d)는 클럭신호 입력단자(11)를 통한 소정 CPU의 라이트신호의 파형이고, (e)는 데이타 입력단자(10)를 통하 소정 CPU의 고속 클럭선택 데이타의 파형이며, (f)는 플립플롭(15)의 출력단자(Q)를 통한 고속 클럭선택 신호의 파형이고, (g)는 플립플롭(301)의 출력단자(Q)를 통한 출력신호의 파형이며, (h)는 플립플롭(302)의 출력단자(Q)를 통한 출력신호의 파형이고, (i)는 플립플롭(303)의 출력단자(Q)를 통한 출력신호의 파형이며, (j)는 플립플롭(304)의 출력단자(Q)를 통한 출력신호의 파형이고, (k)는 멀티플렉스(40)의 출력단자(out)를 통한 웨이트데이타의 파형이다.

제2도 (b)는 고속 클럭에서 저속 클럭으로 변환시 각 부분의 동작파형도로서, (ㄱ)은 앤드게이트(309)에서 출력하는 선택된 클럭신호의 파형이며, (ㄴ)는 앤드게이트 입력단자(11)를 통한 소정 CPU의 라이트 신호의 파형이고, (ㄷ)은 데이타 입력단자(10)를 통한 소정 CPU의 저속 클럭선택 데이타의 파형이며, (ㄹ)은 플립플롭(15)의 출력단자(Q)를 통한 저속클럭 선택 신호의 파형이고, (ㅁ)은 플립플롭(303)의 출력단자(Q)를 통한 출력신호의 파형이며, (ㅂ)은 플립플롭(304)의 출력단자(Q)를 통한 출력신호의 파형이고, (ㅅ)은 플립플롭(301)의 출력단자(Q)를 통한 출력신호의 파형이며, (ㅈ)은 플립플롭(302)의 출력단자(Q)를 통한 출력신호의 파형이고, (ㅊ)은 멀리플렉스(40)의 출력단자(Q)를 통한 웨이트 제어신호의 파형이다.

이하 본 고안을 전술한 제1도 및 제2도를 참조하여 상세히 설명한다.

먼저 사용자가 저속 클럭신호에서 고속클럭 신호로 변환시, 클럭 신호 입력단자(11)를 통한 제2도 (d)의 (TA1)부분과 같은 소정 CPU의 라이트신호가 플립플롭(15)의 클럭단자의 입력함에 따라 상기 플립플롭(15)은 데이타 입력단자(10)를 통해 제2도의 (e)와 같은 소정 CPU의 클럭선택 데이타를 입력단자(D)를 통해 래치하여 출력단자(Q)를 통해 제2도 (f)의 (TA2-TA4)와 같은 "하이" 클럭선택 신호 즉 고속 클럭선택 신호를 생성해 오아게이트(305)의 한 단자, 인버터(310)의 입력단자 및 멀티플렉스(40)의 웨이트데이타 선택 단자(SEL)로 동시에 입력한다. 한편 저속 클럭신호 생성기(21)는 제2도의 (a)와 같은 저속 클럭신호를 생성하여 플립플롭(301)(302)의 클럭단자(CK)에 동기식으로 입력하고 고속 클럭신호 생성기(22)는 제2도의 (b)와 같은 고속 클럭신호를 생성하여 플립플롭(303, 304)의 클럭단자(CK)에 동기식으로 입력한다. 여기서 상기 오아게이트(305)는 "하이"신호가 한단자로 입력함에 따라 "하이"신호를 생성하여 상기 플립플롭(301)의 입력단자(D)로 입력하고 또한 상기 플립플롭(301)은 클럭단자로 상기 저속 클럭 신호가 입력함에 따라 상기 오아게이트(305)의 "하이"신호를 래치한 후 출력단자(Q)를 통해 제2도 (g)의 "하이"부분과 같은 신호를 플립플롭(302)의 입력단자(D)로 입력한다.

그리고 상기 플립플롭(302)는 상기 플립플롭(301)에 입력된 저속 클럭신호의 주기보다 한클럭 지연된 저속클럭신호에 의해 상기 플립플롭(301)의 출력신호를 래치하여 출력단자(Q)를 통해 제2도 (h)의 "하이"부분과 같은 신호를 오아게이트(306)의 한단자로 입력하는 동시에 반전 출력단자()를 통해 반전한 "로우"신호를 오아게이트(307)의 한단자로 입력한다. 또한 상기 오아게이트(306)의 다른한단으로 저속 클럭신호가 입력하므로 상기 오아게이트(306)는 "하이"신호 즉 저속클럭 마스크신호를 생성하여 앤드게이트(309)의 한단으로 입력한다. 한편 상기 오아게이트(307)는 상기 인버터(301)를 통한 "로우"신호와 상기 플립플롭(302)의 반전 출력단()을 통한 "로우"신호에 의해 "로우"신호를 생성하여 플립플롭(303)의 입력단자(D)로 입력하고 또한 상기 플립플롭(303)은 클럭단자(CK)로 입력하는 고속 클럭 신호의 주기가 상승할때 "로우"신호를 래치한 후 출력단자(Q)를 통해 제2도 (i)의 "로우"부분과 같은 신호를 플립플롭(304)의 입력단자(D)로 입력한다.

그리고 상기 플립플롭(304)는 상기 플립플롭(303) 보다 한클럭 지연된 고속 클럭신호에 의해 상기 "로우"신호를 래치한후 출력단자(Q)를 통해 제2도 (i)의 "로우"부분과 같은 신호를 오아게이트(608)의 한단자로 입력하고 반전 출력단자() 통해 반전된 신호를 상기 오아게이트(305)의 다른단자로 입력한다.

한편 상기 고속클럭 신호가 상기 오아게이트(308)의 다른 단자로 입력하므로서 상기 오아게이트(308)은 고속클럭 신호를 상기 앤드게이트(309)의 다른단자로 입력한다.

여기서 상기 인버터(301), 오아게이트(307), 플립플롭(303), 플립플롭(304), 오아게이트(308)은 상기 고속 클럭 선택 신호에 따라 고속클럭 신호를 스위칭 출력하는 스위치 역할을 한다.

그러므로 상기 앤드게이트(309)는 제2도 (C)의 (TB4)부분과 같이 클럭동기가 이루어진 고속클럭 신호를 출력단자(32)를 통해 사용자가 원하는 프로세서의 클럭단으로 입력한다.

한편 상기 멀티플렉스(40)를 상기 플립플롭(15)의 "하이"클럭선택 신호가 웨이트 데이타 선택단자(Sel)로 입력함에 따라 웨이트 데이타 입력단자(41)를 통해 입력단자(X)로 입력하는 제2도의 (K)와 같은 소정의 웨이트 데이타를 선택해 출력단자(OUT)를 통해 사용자가 선택한 웨이트 제어로직으로 입력한다.

사용자가 고속 클럭신호에서 저속 클럭신호로 선택을 원할 경우, 클럭신호 입력단자(11)를 통한 제2도(ㄴ)의 (TB1)부분와 같은 소정 CPU의 라이트 신호가 플립플롭(15)의 클럭단자(CK)로 입력함에 따라 상기 플립플롭(15)은 데이타 입력단자(10)를 통한 제2도 (ㄷ)와 같은 소정 CPU의 "로우"클럭 선택 데이타를 입력단자(D)를 통해 래치하여 출력단자(Q)를 통해 제2도 (ㄹ)의 (TB2-TB4)부분과 같은 "로우" 클럭선택신호 즉 저속클럭 선택신호를 생성해 오아게이트(305)의 한단자, 인버터(310)의 한단자 및 멀티플렉스(40)의 웨이트 데이타 선택단자(Sel)로 동시에 입력한다. 여기서 상기 인버터(310)는 입력된 "로우"신호를 반전하여 상기 오아게이트(307)의 한단자로 입력하고 상기 오아게이트(307)은 입력된 "하이"신호에 의해 상기 플립플롭(303)의 입력단자(D)로 "하이"신호를 입력한다. 그리고 상기 플립플롭(303)은 상기 고속 클럭신호의 상승주기가 클럭단자(CK)로 입력함에 따라 상기 오아게이트(307)의 출력신호를 래치하여 출력단자(Q)를 통해 제2도 (ㅁ)의 "하이"부분과 같은 신호를 상기 플립플롭(304)의 입력단자(D)로 입력한다. 또한 상기 플립플롭(304)는 상기 플립플롭(303)보다 한클럭 지연된 고속클럭 신호에 의해 상기 플립플롭(303)의 출력신호를 래치하여 출력단자(Q)를 통해 제2도 (ㅂ)의 "하이"부분과 같은 신호를 상기 오아게이트(308)의 한단자로 입력하고 반전출력단자()를 통해 반전된 신호를 상기 오아게이트(305)의 다른 한단으로 입력한다.

여기서 상기 오아게이트(308)의 다른 한단으로 상기 고속클럭 신호가 입력하므로 상기 오아게이트(308)은 "하이"신호 즉 고속클럭 마스크신호를 생성하여 앤드게이트(309)의 한단자로 입력한다. 한편 상기 오아게이트(305)는 입력된 "하이"신호에 의해 플립플롭(301)의 입력단자(D)로 "하이"신호를 입력하고 상기 플립플롭(301)은 상기 저속클럭 신호가 클럭단자(CK)로 입력함에 따라 상기 오아게이트(305)의 "하이"신호를 래치한 후 출력단자(Q)를 통해 제2도 (ㅅ)의 "로우"부분과 같은 신호를 플립플롭(302)의 입력단자(D)로 입력한다. 그리고 상기 플립플롭(302)은 상기 플립플롭(301)에 입력된 클럭신호 보다 한클럭 지연된 저속클럭 신호에 의해 상기 플립플롭(302)의 출력신호를 래치한 후 출력단자(Q)를 통해 제2도 (2)의 "로우"부분과 같은 신호를 오아게이트(306)의 한단자로 입력하므로 상기 오아게이트(306)은 다른 한단으로 입력하는 저속 클럭신호를 상기 앤드게이트(309)의 다른 한단으로 입력한다.

여기서 상기 오아게이트(305), 플립플롭(301), (302), 오아게이트(306)는 상기 저속클럭 선택신호에 따라 저속 클럭신호를 스위칭 출력하는 스위치 역할을 한다.

그러므로 상기 앤드게이트(309)은 제2도 (ㄱ)의 (TB4)부분과 같이 클럭동기가 이루어진 저속클럭 신호를 출력단자(32)를 통해 사용자가 원하는 프로세서의 클럭단으로 입력한다.

한편 상기 멀티플렉스(40)는 상기 플립플롭(15)의 "로우" 클럭선택 신호가 웨이트 데이타 선택단자(Sel)로 입력함에 따라 웨이트 데이타 입력단자(42)를 통해 입력단자(Y)로 입력하는 제2도의 (ㅊ)와 같은 소정의 웨이트 데이타를 출력단자(O)를 통해 사용자가 선택한 웨이트 제어로직으로 입력한다.

상술한 바와같은 본 고안은 스위칭 수단을 사용하여 프로세서의 동작중에 입력클럭 속도의 변화를 유연하게 함으로써 칩신호의 특징에 벗어나는 이상신호 발생을 방지할 수 있으며, 또한 선택된 클럭신호에 대응하는 웨이트 데이타를 선택해 프로세서의 클럭단으로 입력하는 신호의 타이밍을 일치시킬 수 있는 잇점이 있다.

Claims (2)

1. 클럭신호 입력단자(11)를 통한 소정 CPU의 라이트 신호가 클럭단자(CK)로 입력함에 따라 데이타 입력단자(10)를 통한 소정 CPU의 클럭선택 데이타를 래치하여 소정의 고속 또는 저속 클럭 선택신호를 생성하는 플립플롭(15)과, 소정의 저속클럭 신호와 고속 클럭신호를 생성하는 클럭신호 생성부(20)와, 상기 플립플롭(15)의 클럭선택 신호에 따라 상기 클럭신호 생성부(20)의 저속 클럭 신호 혹은 고속 클럭신호를 스위칭 선택하여 출력단자(32)를 통해 사용자가 선택한 프로세서의 클럭단으로 입력하는 클럭신호 스위칭부(30)와, 상기 플립플롭(15)의 클럭선택 신호가 웨이트 데이타 입력단자(Sel)로 입력함에 따라 제1웨이트 데이타 입력단자(41)를 통해 입력단자(X)로 입력하는 소정의 제1웨이드 데이타 혹은 제2웨이트 데이타 입력단자(42)를 통해 입력단자(Y)로 입력하는 소정의 제2웨이트 데이타를 출력단자(OUT)를 통해 사용자가 선택한 웨이트 제어로직으로 선택 출력하는 멀티플렉스(40)로 구성됨을 특징으로 하는 다이내믹 프로세서의 클럭속도 선택회로.
2. 제1항에 있어서, 상기 클럭스위칭부(30)가 상기 플립플롭(15)의 고속 클럭선택 신호에 따라 상기 클럭신호 생성부(20)의 고속클럭 신호를 스위칭 선택하는 고속클럭신호 선택수단과, 상기 플립플롭(15)의 저속클럭 선택신호에 따라 상기 클럭신호 생성부(20)의 저속클럭 신호를 스위칭 선택하는 저속클럭신호 선택수단과, 상기 고속클럭신호 또는 저속클럭 신호가 입력함에 따라 출력단자(32)를 통해 사용자가 선택한 프로세서의 클럭단으로 출력하는 논리수단으로 구성됨을 특징으로 하는 다이내믹 프로세서의 클럭속도 선택회로.