KR970000254B1 - 클럭-더블링 장치 - Google Patents

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KR970000254B1
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손영석
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대우전자 주식회사
배순훈
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Abstract

내용 없음.

Description

클럭-더블링 장치
제1도는 본 발명에 따른 클럭-더블링(Clock-Doubling)장치의 동작을 도식적으로 설명하기 위한 블럭도.
제2도는 본 발명에 따른 클럭-더블링 장치의 종작을 예시적으로 설명하기 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
100 : EX-NOR 게이트 120 : D-플립플럽
140 : 인버터
본 발명은 클럭-더블링(Clock-Doubling) 장치에 관한 것이다.
일반적으로, 시스템 설계에 있어서 부분적으로 2배 빠른 주기를 갖는 클럭이 필요한 경우가 종종 생긴다.
따라서, 종래에는 추가로 발진기를 사용한다거나, 또는 시스템의 동작 속도를 2배 빠르게 하였다.
그런데, 시스템의 특성상 동작 속도가 빨라질 경우 시스템 동작에 무리가 와서 정상적인 동작이 불가능할수도 있다는 문제점과, 추가의 발진기 구입 역시 번거롭다는 문제점이 있어왔다.
따라서, 본 발명의 목적은 소자간의 지연시간을 이용하여 2배 빠른 주기의 클럭신호를 제공할 수 있는 아주 효율적인 클럭-더블링 장치를 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위해 본 발명에 따른 클럭-더블링(Clock-Doubling) 장치는, 기설정된 주기를 갖는 제1클럭신호(Fin)와 인버팅신호(I)를 입력받아, 배타 부정논리합(Exclusive NOR) 연산하여, 제2클럭신호(Fout)를 출력하는 배타 부정논리합 수단과, 인버팅신호(I)를 입력신호로 제공받고, 상기 배타 부정논리합 수단으로부터 제공되는 제2클럭신호(Fout)에 응답하여, 상기 입력신호를 출력하는 D-플립플롭과, 상기 D-플립플롭으로부터 제공되는 신호를 인버팅(Inverting)하여, 인버팅신호(I)를 출력하는 인버팅 수단을 포함한다.
이하, 첨부된 도면을 참조로 하여 본 발명이 실시예를 좀 더 상세히 설명하기로 한다.
제1도는 본 발명에 따른 클릭-더블링(Clock-Doubling) 장치의 동작을 도식적으로 설명하기 위한 블록도로서, 배타 부정논리합(Exclusive NOR : 이하 EX-NOR라 표기함) 게이트(100), D-플립플롭(Flip-Flop)(120), 그리고 인버터(Invertor)(140)로 구성된다.
EX-NOR 게이트(100)는 기설정된 주기의 제1클럭신호(Fin)와 후술하는 인버터(140)으로부터 제공되는 인버팅신호(I)를 입력받고, 배타 부정논리합 연산하여, 제2클럭신호(Fout)를 출력한다.
D-플립플롭(120)은 후술하는 인버터(140)으로부터 제공되는 인버팅(I)신호를 입력신호로 제공받고, EX-NOR 게이트(100)로부터 제공되는 제2클럭신호(Fout)에 응답하여, 선행하는 입력신호를 출력한다.
인버터(140)는 D-플립플롭(120)로부터 제공되는 신호를 인버팅하여 출력한다.
이렇게 구성된 본 발명에 따른 클럭-더블링 장치의 동작을 좀더 상세히 설명하기로 하자.
제2도는 제1도에 도시된 본 발명에 따른 클럭-더블링 장치의 동작을 예시적으로 설명하기 위한 타이밍도로서, (a)는 EX-NOR 게이트(100)로 입력되는 제1클럭신호(Fin)를, (b)는 인버터(140)로부터 출력되는 인버팅신호(I)를, (c)는 D-플립플롭(120)으로부터의 출력신호를, 그리고 (d)는 EX-NOR 게이트(100)로부터 출력되는 제2클럭신호(Fout)를 도시하고 있다.
먼저, 제2(a)도에 도시한 바와 같이 일정한 주기를 갖는 제1클럭신호(Fin)과 인버팅신호(I)가 t0시점에서 EX-NOR 게이트(100)로 입력된다. 이때, 제2(b)도에 도시된 바와 같이, 인버팅신호(I)는 초기 상태에서 이미 하이(High)상태인데, 이것은 로우(Low)상태로 초기화 되어 있는 D-플립플롭(120)으로부터 제공되는 신호가 로우(Low) 상태이므로, 인버팅되어 제공되는 인버팅신호(I)는 하이(High)상태가 되는 것이다.
이렇게 입력되는 제1클럭신호(Fin)와 인버팅신호(I)를, EX-NOR 게이트(100)는 배타 부정논리합 연산한다. 배타 부정논리합 연산 결과로 제2(d)도에 도시된 바와 같이, t1시점에서 하이(High)상태의 제2클럭신호(Fout) 가 출력된다.
한편, D-플립플롭(120)는 t1시점에서 하이(High)상태로 출력된 제2클럭신호(Fout)에 응답하여, t2시점에서 하이상태(High)의 신호를 출력한다. 이때, D-플립플롭(120)으로부터의 출력신호는 선행하여 입력되었던 인버팅신호(I)로서, 제2(c)도에 도시되어 있다.
그런데, t2시점에서 D-플립플롭(120)으로부터 출력된 하이(High)상태의 신호는 인버터(120)로 입력되어 인버팅된 후, 제2(b)도에 도시된 바와 같이 t3시점에서 로우(Low)상태의 인버팅신호(I)로 출력된다.
t3시점에서 로우(Low)상태로 출력된 인버팅신호(I)는 제1도에 도시된 바와 같이, D-플립플롭(120) 및 EX-NOR 게이트(100)에 제공된다.
따라서, EX-NOR 게이트(100)는 t3시점에서, 제2(a) 및 (b)도에 도시된 바와 같은 하이(High)상태의 제1클럭신호(Fin) 및 로우(Low)상태의 인버팅신호(I)를 입력받고, 배타 부정논리합 연산 결과로 t4시점에서 로우(Low)상태의 제2클럭신호(Fout)를 출력한다.
이어서, t6시점에서 제1클럭신호(Fin)는 로우(Low)상태가 되고, 그 결과 t7시점에서 하이(High)상태의 제2클럭신호(Fout)가 출력된다. t7시점에서 출력되는 하이(High)상태의 제2클럭신호(Fout)에 응답하여, D-플립플롭(120)은 제2(c)도에 도시된 바와 같이 t8시점에서 로우(Low)상태의 신호를 출력한다.
t8시점에서 D-플립플롭(120)으로부터 로우(Low)상태로 출력되어 신호는 인버터(140)로 제공되어, 하이상태(High)로 인버팅된다.
따라서, EX-NOR 게이트(100)는 t9시점에서, 제2(a) 및 (b)도에 도시된 바와 같은 로우(Low)상태의 제1클럭신호(Fin) 및 하이(High)상태의 인버팅신호(I)를 입력받고, 배타 부정논리합 연산결과로 t10시점에서 로우(Low)상태의 제2클럭신호(Fout)를 출력한다.
결국, 제2도의 타이밍도에 잘 나타나 있듯이, 제1클럭신호(Fin)의 한 주기(t0내지 t12)동안 제2클럭신호(Fout)는 2번의 주기(t0내지 t6,t6내지t12)가 반복된다. 이러한 과정이 계속적으로 반복됨으로서 제2클럭신호(Fout)는 제1클럭신호(Fin)에 비해 2배 빠른 주기를 갖게 된다.
상술한 바와 같은 과정에 의해, 본 발명에 따른 클럭-더블링 장치는 아주 간단한 구조를 가지면서도 소자간의 시간지연을 이용함으로서, 입력되는 클럭신호보다 2배 빠른 주기를 갖는 클럭신호를 아주 용이하게 출력할 수 있다는 커다란 잇점이 있다.

Claims (1)

  1. 기설정된 주기를 갖는 제1클럭신호(Fin)와 인버팅신호(I)를 입력받아, 배타 부정논리합(Exclusive NOR) 연산하여, 제2클럭신호(Fout)를 출력하는 배타 부정논리합 수단(100)과 ; 인버팅신호(I)를 입력신호로 제공받고, 상기 배타 부정논리합 수단(100)으로부터 제공되는 제2클럭신호(Fout)에 응답하여, 상기 입력신호를 출력하는 D-플립플롭(120)과 ; 상기 D-플립플롭(120)으로부터 제공되는 신호를 인버팅(Inverting)하여, 인버팅신호(I)를 출력하는 인버팅신호(140)을 포함하는 것을 특징으로 하는 클럭-더블링(Clock-Doubling) 장치.
KR1019940023505A 1994-09-16 1994-09-16 클럭-더블링 장치 KR970000254B1 (ko)

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