JPS5934188Y2 - 信号入力回路 - Google Patents

Description

【考案の詳細な説明】 本考案は信号入力回路に関し、特に雑音信号を除去する
入力回路に関する。

従来、清報処理装置等にかげるパルス信号の入力回路で
は、伝送されるパルス信号に混在する雑音信号を除去す
るために以下の方法が提案されている。

（１） 比較的振幅（電圧レベル）の小さい雑音信号
を除去するために、ＨレベルとＬレベルとの電圧レベル
差を大きく設定する手段。

（２）短かい周期で現われる雑音信号を除去するために
、入力信号を所定時間遅延させて、この時間経過後正規
の入力信号と遅延された信号とを比較する方法。

（３）短カいパルスのタイミング信号（ストローフ信号
）を特定のタイミングで発生させて、このタイミング信
号の発生時の入力信号の電圧レベルを複数回判定する方
法。

しかしながら、上畝１）の方法では使用される信号の電
圧レベルが限定されてし１い、又（２）の方法では入力
信号と遅延された信号とを比較する手段として、Ｈレベ
ルの場合とＬレベルの場合とではその比較回路を変更し
なければならず、Ｈ９Ｌいづれかの信号に対してのみし
か使用できなかった。

更に（３）の方法ではタイミング信号発生回路を付加し
なければならないため回路構成が大型化かつ複雑化する
という欠点があった。

本考案の目的は、上記欠点を除去し、簡単な回路で、非
同期に入力される信号に対して雑音信号を除去した信号
入力回路を提供することにある。

本考案の信号入力回路の基本的構成は、入力信号と、こ
の入力を所定時間遅延させた遅延信号との論理積により
合成された第１の信号を発生させる回路と、前記入力信
号と遅延信号との論理和をとり、かつその否定信号を第
２の信号として発生させる回路と、前記第１の信号をデ
ータ設定側端子に、又前記第２の信号をデータ設定解徐
側端子に入力するフリップ・フロップ回路とを有する。

本考案によれば、入力信号とこれを所定時間遅延させた
信号との論理積と、論理和の否定を、そレソレフリツプ
・フロップのデータセット、リセット端子に入力するこ
とで、捷ったく非同期な入力信号を、他に特有の機構を
付加することなく、混在する雑音と分別する回路を横取
することができる。

以下、図面を参照して本考案の一実施例を詳細に説明す
る。

第１図は本実施例の回路ブロック図で、入力端子１から
入力される信号はＡＮＤゲート３とＯＲゲート４との各
−入力端に送られる。

又、このＡＮＤゲート３とＯＲゲート４との各地の入力
端には遅延回路２を介して所定の期間遅延された信号が
入力される。

更に、ＡＮＤゲート３の出力端ハ次段のＲ−Ｓフリップ
・フロップ６のセット入力端に接続され、このリセット
端にはＯＲゲート４の出力信号がインバータ５を介して
反転して入力される。

以下に第２図に示すタイミング図を参照してその動作を
詳述する。

入力端子１からはＨレベル及びＬレベルの入力信号群が
非同期に入力される。

信号Ａはその入力信号の状態を示すもので、期間■、■
、■、■には夫々中レベル信号、Ｌレベル信号、Ｈレベ
ル信号、Ｌベレル信号が入力されるものとする。

ここで図より明らかなように、期間■のＨレベル信号及
び期間■のＬレベル信号には、雑音信号Ｎが混在してい
る。

一方、信号Ｂは遅延回路により期間ｔＤだけ遅延された
入力信号である。

これら信号Ａ及びＢに示す入力信号と遅延信号とを入力
するＡＮＤゲート３の出力信号及びＯＲゲート４を介す
るインバータ５の出力信号の状態は、夫々信号Ｃ及びＤ
のようになる。

従ってフリップ・フロップ６ばそのセット入力端及びリ
セット入力端に現われる信号の立ち上がりを検出して、
セット入力の時Ｈレベル、又リセット入力の時Ｌレベル
ヲ出力する。

即ち、入力信号Ａは期間ｔＤだげ遅延されてＡＮＤゲー
ト３の出力からＨレベルとしてフリップ・フロップ６を
セットする。

これにより出力信号Ｅは入力初期時間からｔＤだげ遅れ
てＨレベル信号１′を出力する。

更にフリップ・フロップ６はインバータ５の出力の立ち
上がりによりリセットされＬレベル出力２となる。

ここで、Ｈレベル信号出力期間１′は入力端子１・から
供給されるＨレベル入力信号の期間１と等しく、又Ｌレ
ベル期間２と等しい。

次に入力信号がＨレベルとなる期間３では雑音信号Ｎが
混在するが、インバータ５ノ出力は常にＬレベルの−１
１であるから、雑音信号によりフリップ・フロップ６が
リセットされることなくＨレベル信号を出力する（期間
３′）。

更に、期間４のＬレベル信号入力の時にのる雑音信号Ｎ
もＡＮＤゲート３により除去され、正規のＬレベル信号
４′を出力する。

この様に、本実施例によればＡＮＤゲート３とＯＲゲー
ト４の出力端に接続されたインバータ５との出力で７リ
ツプ・フロップ６をセットあるいはリセットすることに
より、遅延時間より短かい時間で発生する雑音信号を完
全に除去でき、しかも取り出される出力信号は入力信号
の位相がｔｌ）だけ遅れた信号を得ることができる。

尚、入力信号と逆相の出力信号を得るためにはフリップ
・フロップ６のセット、リセット端子を入れ替えればよ
く、ＯＲゲート４とインバータ５とを１個のＮＡＮＤゲ
ートに置き換えてもよいことは明らかである。

又、出力段の７リツプ・フロップとしては信号の立上が
りあるいは立下が９を検出して所定のパルスを発生する
回路であればよい。

【図面の簡単な説明】

第１図は、本考案の一実施例を示す回路ブロック図、第
２図はその動作タイミング図である。 １・・・・・・入力端子、２・・・・・・遅延素子、３
・・・・・・論理積（ＡＮＤ）回路、４・・・・・・論
理和（ＯＲ）回路、５・・・・・・否定（インバータ）
回路、６・・・・・・Ｒ−Ｓフリップ・フロップ、Ａ・
・・・・・入力信号、Ｂ・・・・・・遅延信号、Ｃ・・
・・・・論理積出力信号、Ｄ・・・・・・論理和の否定
出力信号、Ｅ・・・・・・Ｒ−Ｓフリップ・７０ツブ出
力信号。

Claims (1)

【実用新案登録請求の範囲】
1. 入力信号と該入力信号を所定の期間遅延した遅延信号と
   の論理積をとり第１の信号を出力する手段と、前記入力
   信号と前記遅延信号との論理和をと９更にこれを反転し
   た第２の信号を出力する手段と、前記第１及び第２の信
   号の入力に応じてそれぞれ所定の電圧レベル信号を発生
   する手段とを有することを特徴とする信号入力回路。