JPH037291B2 - - Google Patents
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- JPH037291B2 JPH037291B2 JP59250319A JP25031984A JPH037291B2 JP H037291 B2 JPH037291 B2 JP H037291B2 JP 59250319 A JP59250319 A JP 59250319A JP 25031984 A JP25031984 A JP 25031984A JP H037291 B2 JPH037291 B2 JP H037291B2
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- Japan
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- pulse
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- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002459 sustained effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、フリツプフロツプ回路に係り、特
に、エツジトリガ型RSフリツプフロツプ回路の
動作の適正化に関する。
に、エツジトリガ型RSフリツプフロツプ回路の
動作の適正化に関する。
従来の技術
リニアサーボ制御用に用いる半導体集積回路な
どのI2L回路には、たとえば、第３図に示すよう
なエツジトリガ型RS（リセツト、セツト入力）フ
リツプフロツプ回路（以下RS−FF回路という）
が用いられている。
どのI2L回路には、たとえば、第３図に示すよう
なエツジトリガ型RS（リセツト、セツト入力）フ
リツプフロツプ回路（以下RS−FF回路という）
が用いられている。
このRS−FF回路には、セツト入力Ｓと最終の
反転出力との論理積を取る第１のAND回路２
とともに、リセツト入力Ｒと最終の非反転出力Ｑ
との論理積を取る第２のAND回路４が設置され、
これら第１および第２のAND回路２，４の出力
側には、第１または第２のAND回路２，４の論
理積出力の論理和を取るOR回路６が設置されて
いる。
反転出力との論理積を取る第１のAND回路２
とともに、リセツト入力Ｒと最終の非反転出力Ｑ
との論理積を取る第２のAND回路４が設置され、
これら第１および第２のAND回路２，４の出力
側には、第１または第２のAND回路２，４の論
理積出力の論理和を取るOR回路６が設置されて
いる。
OR回路６を通過した第１または第２のAND回
路２，４の論理積出力は、トリガ型フリツプフロ
ツプ回路（以下Ｔ−FF回路という）８のトリガ
入力Ｔに加えられ、このトリガ入力Ｔによつて得
られた非反転出力Ｑまたは反転出力は、RS−
Ｆ回路の最終出力として取り出されるとともに、
第１または第２のAND回路２，４に加えられて
いる。
路２，４の論理積出力は、トリガ型フリツプフロ
ツプ回路（以下Ｔ−FF回路という）８のトリガ
入力Ｔに加えられ、このトリガ入力Ｔによつて得
られた非反転出力Ｑまたは反転出力は、RS−
Ｆ回路の最終出力として取り出されるとともに、
第１または第２のAND回路２，４に加えられて
いる。
発明が解決しようとする問題点
このようなエツジトリガ形のRS−FF回路がＣ
−MOSやTTL回路などの高速論理回路として構
成された場合、このRS−FF回路にはタイミング
的に不安定な要素によつて次のような動作が生じ
る。
−MOSやTTL回路などの高速論理回路として構
成された場合、このRS−FF回路にはタイミング
的に不安定な要素によつて次のような動作が生じ
る。
すなわち、第４図のＡに示すセツト入力Ｓが第
１のAND回路２の一方の端子に加えられると、
第１のAND回路２の他方の端子が、第４図のＧ
に示すパルスG1が高(H)レベルとなつているので、
両入力の論理積によつて第１のAND回路２から
第４図のＡのパルスの立ち上がりに応動して第４
図のＣに示すパルスC1が発生する。この場合、
このパルスC1の立ち上がりは、第１のAND回路
２の動作遅延によつて第４図のＡに示すセツト入
力Ｓの立ち上がりから、遅延時間t2の後発生す
る。
１のAND回路２の一方の端子に加えられると、
第１のAND回路２の他方の端子が、第４図のＧ
に示すパルスG1が高(H)レベルとなつているので、
両入力の論理積によつて第１のAND回路２から
第４図のＡのパルスの立ち上がりに応動して第４
図のＣに示すパルスC1が発生する。この場合、
このパルスC1の立ち上がりは、第１のAND回路
２の動作遅延によつて第４図のＡに示すセツト入
力Ｓの立ち上がりから、遅延時間t2の後発生す
る。
このAND回路２が発生したパルスC1がOR回
路６に加えられると、OR回路６から第４図のＥ
に示すパルスE1が発生し、このパルスE1とパル
スC1の間には、OR回路６の動作遅延によつて遅
延時間t6が発生している。
路６に加えられると、OR回路６から第４図のＥ
に示すパルスE1が発生し、このパルスE1とパル
スC1の間には、OR回路６の動作遅延によつて遅
延時間t6が発生している。
このOR回路６が発生したパルスE1は、Ｔ−FF
回路８のトリガ入力Ｔとなり、このトリガ入力Ｔ
によつてＴ−FF回路８は、第４図のＦに示す非
反転出力F1を発生するとともに、この非反転出
力F1の発生と同時に第４図のＧに示すように反
転出力を解除する。この場合、非反転出力F1お
よびその反転出力の解除動作は、その動作遅延に
よつてOR回路６の出力パルスE1の立ち上がりか
ら遅延時間t8の後行われる。
回路８のトリガ入力Ｔとなり、このトリガ入力Ｔ
によつてＴ−FF回路８は、第４図のＦに示す非
反転出力F1を発生するとともに、この非反転出
力F1の発生と同時に第４図のＧに示すように反
転出力を解除する。この場合、非反転出力F1お
よびその反転出力の解除動作は、その動作遅延に
よつてOR回路６の出力パルスE1の立ち上がりか
ら遅延時間t8の後行われる。
また、第４図のＢに示すリセツト入力Ｒが第２
のAND回路４に加えられると、その立ち上がり
から遅延時間t4の後、AND回路４から第４図の
Ｄに示すパルスD1が発生する。このパルスD1が
OR回路６に加えられると、その立ち上がりから
遅延時間t6の後、OR回路６から第４図のＥに示
すパルスE2が発生し、このパルスE2がＴ−FF回
路８のトリガ入力Ｔとなる。このトリガ入力によ
つて、その立ち上がりから遅延時間t8の後、Ｔ−
FF回路８の出力が反転し、その非反転出力Ｑは、
第４図のＦに示すパルスF1のように低(L)レベル
に移行し、同時に反転出力は第４図のＧに示す
パルスG2となる。
のAND回路４に加えられると、その立ち上がり
から遅延時間t4の後、AND回路４から第４図の
Ｄに示すパルスD1が発生する。このパルスD1が
OR回路６に加えられると、その立ち上がりから
遅延時間t6の後、OR回路６から第４図のＥに示
すパルスE2が発生し、このパルスE2がＴ−FF回
路８のトリガ入力Ｔとなる。このトリガ入力によ
つて、その立ち上がりから遅延時間t8の後、Ｔ−
FF回路８の出力が反転し、その非反転出力Ｑは、
第４図のＦに示すパルスF1のように低(L)レベル
に移行し、同時に反転出力は第４図のＧに示す
パルスG2となる。
この場合、パルスG2と第４図のＡに示すセツ
ト入力Ｓとの理論積によつて第２のAND回路２
から第４図のＣに示すパルスC2が得られ、これ
によつてOR回路６から第４図のＥに破線で示す
E2′が発生するため、再びＴ−FF回路８から第４
図のＦに示すパルスF2が発生し、同時に第４図
のＧに示すパルスG2がＬレベルに移行する。
ト入力Ｓとの理論積によつて第２のAND回路２
から第４図のＣに示すパルスC2が得られ、これ
によつてOR回路６から第４図のＥに破線で示す
E2′が発生するため、再びＴ−FF回路８から第４
図のＦに示すパルスF2が発生し、同時に第４図
のＧに示すパルスG2がＬレベルに移行する。
このような発振動作は第４図のＡに示すセツト
入力Ｓまたは第４図のＢに示すリセツト入力Ｒが
接続している限り繰り返され、この発振動作によ
つてAND回路２から第４図のＣのパルスC2、
C3、C4、C5、AND回路４から第４図のＤのパル
スD2、D3、D4、D5、OR回路６から第４図のＥ
のE2中に破線で示す複数のパルスE2′およびパル
スE3、これらに応動してＴ−FF回路８の非反転
出力Ｑとして第４図のＦに示すパルスF2、F3、
F4、F5およびその反転出力として第４図のＧ
に示すパルスG2、G3、G4、G5が発生する。した
がつて、この場合、各非反転出力Ｑおよび反転出
力は時間幅の狭い連続したパルスとなる。
入力Ｓまたは第４図のＢに示すリセツト入力Ｒが
接続している限り繰り返され、この発振動作によ
つてAND回路２から第４図のＣのパルスC2、
C3、C4、C5、AND回路４から第４図のＤのパル
スD2、D3、D4、D5、OR回路６から第４図のＥ
のE2中に破線で示す複数のパルスE2′およびパル
スE3、これらに応動してＴ−FF回路８の非反転
出力Ｑとして第４図のＦに示すパルスF2、F3、
F4、F5およびその反転出力として第４図のＧ
に示すパルスG2、G3、G4、G5が発生する。した
がつて、この場合、各非反転出力Ｑおよび反転出
力は時間幅の狭い連続したパルスとなる。
このようなタイミング的に不安定な要素に基づ
く発振動作は、I2L回路などの低速論理回路では
生じないが、Ｃ−MOSで高速論理回路を構成し
た場合に生じる。
く発振動作は、I2L回路などの低速論理回路では
生じないが、Ｃ−MOSで高速論理回路を構成し
た場合に生じる。
そこで、この発明は、このような不適正な論理
動作を防止したフリツプフロツプ回路を提供しよ
うとするものである。
動作を防止したフリツプフロツプ回路を提供しよ
うとするものである。
問題点を解決するための手段
すなわち、この発明は、セツト入力と反転出力
との論理積を取る第１のAND回路と、リセツト
入力と非反転出力との論理積を取る第２のAND
回路と、これら第１および第２のAND回路の出
力の論理和を取るOR回路と、このOR回路の出
力をトリガ入力とし前記反転出力または非反転出
力を発生するトリガ型フリツプフロツプ回路とか
らなるフリツプフロツプ回路において、前記セツ
ト入力および前記リセツト入力の論理積を取りそ
の論理積出力を前記OR回路を介して前記トリガ
型フリツプフロツプ回路のトリガ入力とする第３
のAND回路を設置したものである。
との論理積を取る第１のAND回路と、リセツト
入力と非反転出力との論理積を取る第２のAND
回路と、これら第１および第２のAND回路の出
力の論理和を取るOR回路と、このOR回路の出
力をトリガ入力とし前記反転出力または非反転出
力を発生するトリガ型フリツプフロツプ回路とか
らなるフリツプフロツプ回路において、前記セツ
ト入力および前記リセツト入力の論理積を取りそ
の論理積出力を前記OR回路を介して前記トリガ
型フリツプフロツプ回路のトリガ入力とする第３
のAND回路を設置したものである。
作 用
したがつて、この発明は、セツト入力およびリ
セツト入力の論理積を取る第３のAND回路の設
置により、セツト入力が持続しているとき、リセ
ツト入力が加えられ、または、リセツト入力が持
続しているとき、セツト入力が加えられ、同時に
セツト入力およびリセツト入力が成立する場合、
後発の入力に応じてＴ−FF回路の出力を非反転
出力または反転出力に移行させかつその状態を維
持させている。
セツト入力の論理積を取る第３のAND回路の設
置により、セツト入力が持続しているとき、リセ
ツト入力が加えられ、または、リセツト入力が持
続しているとき、セツト入力が加えられ、同時に
セツト入力およびリセツト入力が成立する場合、
後発の入力に応じてＴ−FF回路の出力を非反転
出力または反転出力に移行させかつその状態を維
持させている。
実施例
以下、この発明の実施例を図面を参照して詳細
に説明する。
に説明する。
第１図はこの発明のフリツプフロツプ回路（以
下FF回路という）の実施例を示し、第２図に示
すフリツプフロツプ回路と同一部分には同一符号
を付してある。
下FF回路という）の実施例を示し、第２図に示
すフリツプフロツプ回路と同一部分には同一符号
を付してある。
第１図において、このFF回路には、セツト入
力Ｓと最終の反転出力との論理積を取る第１の
AND回路２、リセツト入力Ｒと最終非反転出力
Ｑとの論理積を取る第２のAND回路４ならびに
セツト入力Ｓおよびリセツト入力Ｒの論理積を取
る第３のAND回路１０が設置されている。
力Ｓと最終の反転出力との論理積を取る第１の
AND回路２、リセツト入力Ｒと最終非反転出力
Ｑとの論理積を取る第２のAND回路４ならびに
セツト入力Ｓおよびリセツト入力Ｒの論理積を取
る第３のAND回路１０が設置されている。
これら第１、第２および第３のAND回路２，
４，１０の出力側には、各論理積出力の論理和を
取るOR回路１２が設置されている。
４，１０の出力側には、各論理積出力の論理和を
取るOR回路１２が設置されている。
このOR回路１２を通過した第１、第２または
第３のAND回路２，４，１０の論理積出力は、
Ｔ−FF回路８のトリガ入力Ｔに加えられ、この
トリガ入力Ｔによつて得られた非反転出力Ｑまた
はその反転出力は、RS−FF回路の最終出力と
して取り出されるとともに、第１または第２の
AND回路２，４に加えられている。
第３のAND回路２，４，１０の論理積出力は、
Ｔ−FF回路８のトリガ入力Ｔに加えられ、この
トリガ入力Ｔによつて得られた非反転出力Ｑまた
はその反転出力は、RS−FF回路の最終出力と
して取り出されるとともに、第１または第２の
AND回路２，４に加えられている。
以上の構成に基づき、その動作を第２図を参照
して詳細に説明する。
して詳細に説明する。
第２図のＡに示すセツト入力Ｓが第１のAND
回路２の一方の端子に加えられると、第１の
AND回路２の他方の端子が、第２図のＧに示す
パルスG1が高(H)レベルとなつているので、両入
力の論理積によつて第１のAND回路２から第２
図のＡのパルスの立ち上がりに応動して第２図の
Ｃに示すパルスC1が発生する。この場合、この
パルスC1の立ち上がりは、第２図のＡに示すセ
ツト入力Ｓの立ち上がりに対しての動作遅延に基
づく遅延時間t2の後、発生する。
回路２の一方の端子に加えられると、第１の
AND回路２の他方の端子が、第２図のＧに示す
パルスG1が高(H)レベルとなつているので、両入
力の論理積によつて第１のAND回路２から第２
図のＡのパルスの立ち上がりに応動して第２図の
Ｃに示すパルスC1が発生する。この場合、この
パルスC1の立ち上がりは、第２図のＡに示すセ
ツト入力Ｓの立ち上がりに対しての動作遅延に基
づく遅延時間t2の後、発生する。
このAND回路２が発生したパルスC1がOR回
路１２に加えられると、OR回路１２から第２図
のＥに示すパルスE1が発生し、このパルスE1と
パルスC1との間には、OR回路１２の動作遅延に
よつて遅延時間t12が存在する。
路１２に加えられると、OR回路１２から第２図
のＥに示すパルスE1が発生し、このパルスE1と
パルスC1との間には、OR回路１２の動作遅延に
よつて遅延時間t12が存在する。
このOR回路１２が発生したパルスE1は、Ｔ−
FF回路８のトリガ入力Ｔとなり、このトリガ入
力ＴによつてＴ−FF回路８は、第２図のＦに示
す非反転出力F1を発生するとともに、この非反
転出力F1の発生と同時に、第２図のＧに示すよ
うに反転出力G12が解除されるが、非反転出力F1
および反転出力の解除動作は、その動作遅延によ
つてOR回路１２の出力パルスE1の立ち上がり遅
延時間t8の後行われる。
FF回路８のトリガ入力Ｔとなり、このトリガ入
力ＴによつてＴ−FF回路８は、第２図のＦに示
す非反転出力F1を発生するとともに、この非反
転出力F1の発生と同時に、第２図のＧに示すよ
うに反転出力G12が解除されるが、非反転出力F1
および反転出力の解除動作は、その動作遅延によ
つてOR回路１２の出力パルスE1の立ち上がり遅
延時間t8の後行われる。
また、第２図のＢに示すリセツト入力Ｒが第２
のAND回路４に加えられると、その立ち上がり
から遅延時間t4の後、AND回路４から第２図の
Ｄに示すパルスが発生する。このパルスがOR回
路１２に加えられると、その立ち上がりから遅延
時間t12の後、OR回路１２から第２図のＥに示す
パルスE22が発生し、このパルスE22がＴ−FF回
路８のトリガ入力Ｔとなる。このトリガ入力Ｔに
よつて、その立ち上がりから遅延時間t8の後、Ｔ
−FF回路８の出力が反転し、その非反転出力Ｑ
は、第２図のＦに示すパルスF1のように低(L)レ
ベルに移行し、同時に反転出力は第２図のＧに
示すパルスG22を発生する。
のAND回路４に加えられると、その立ち上がり
から遅延時間t4の後、AND回路４から第２図の
Ｄに示すパルスが発生する。このパルスがOR回
路１２に加えられると、その立ち上がりから遅延
時間t12の後、OR回路１２から第２図のＥに示す
パルスE22が発生し、このパルスE22がＴ−FF回
路８のトリガ入力Ｔとなる。このトリガ入力Ｔに
よつて、その立ち上がりから遅延時間t8の後、Ｔ
−FF回路８の出力が反転し、その非反転出力Ｑ
は、第２図のＦに示すパルスF1のように低(L)レ
ベルに移行し、同時に反転出力は第２図のＧに
示すパルスG22を発生する。
その場合、リセツト入力ＲがAND回路４に加
えられたとき、AND回路１０には、第２図のＡ
およびＢに示すセツト入力Ｓおよびリセツト入力
Ｒが同時に成立し、両者の論理積に基づいて、
AND回路１０にはリセツト入力Ｒの到来から動
作遅延による遅延時間t10の後、第２図のＨに示
すパルスが発生する。このパルスは、OR回路１
２に加えられ、OR回路１２にはその動作遅延に
よる遅延時間t12の後、第２図のＥに示すパルス
E22が発生し、このパルスE22がＴ−FF回路８の
トリガ入力Ｔとなる。
えられたとき、AND回路１０には、第２図のＡ
およびＢに示すセツト入力Ｓおよびリセツト入力
Ｒが同時に成立し、両者の論理積に基づいて、
AND回路１０にはリセツト入力Ｒの到来から動
作遅延による遅延時間t10の後、第２図のＨに示
すパルスが発生する。このパルスは、OR回路１
２に加えられ、OR回路１２にはその動作遅延に
よる遅延時間t12の後、第２図のＥに示すパルス
E22が発生し、このパルスE22がＴ−FF回路８の
トリガ入力Ｔとなる。
この結果、Ｔ−FF回路８の出力が反転され、
その動作遅延に基づく遅延時間t8の後、非反転出
力Ｑは解除、反転出力はパルスG22のようにＨ
レベル状態に移行する。この場合、AND回路１
０の出力は、セツト入力Ｓおよびリセツト入力Ｒ
が同時に成立している間、Ｈレベル状態を維持す
るので、この出力によつてＴ−FF回路８のトリ
ガ入力Ｔが規制され、Ｔ−FF回路８の出力状態
は正規のセツト入力が到来しない限り、リセツト
入力状態を維持し、発振を伴わない安定した論理
出力が得られる。
その動作遅延に基づく遅延時間t8の後、非反転出
力Ｑは解除、反転出力はパルスG22のようにＨ
レベル状態に移行する。この場合、AND回路１
０の出力は、セツト入力Ｓおよびリセツト入力Ｒ
が同時に成立している間、Ｈレベル状態を維持す
るので、この出力によつてＴ−FF回路８のトリ
ガ入力Ｔが規制され、Ｔ−FF回路８の出力状態
は正規のセツト入力が到来しない限り、リセツト
入力状態を維持し、発振を伴わない安定した論理
出力が得られる。
このような動作は、リセツト入力Ｒからセツト
入力Ｓに移行する場合にも同様に行われ、安定し
た論理出力が得られる。
入力Ｓに移行する場合にも同様に行われ、安定し
た論理出力が得られる。
発明の効果
以上説明したように、この発明によれば、極め
て簡単な構成によつて、たとえば、Ｃ−MOSに
よる高速論理回路を構成する場合にも、安定しか
つ適正な論理動作を得ることができる。
て簡単な構成によつて、たとえば、Ｃ−MOSに
よる高速論理回路を構成する場合にも、安定しか
つ適正な論理動作を得ることができる。
第１図はこの発明のフリツプフロツプ回路の実
施例を示すブロツク図、第２図はその動作タイミ
ングを示すタイミングチヤート、第３図は従来の
フリツプフロツプ回路を示すブロツク図、第４図
はその動作タイミングを示すタイミングチヤート
である。 ２……第１のAND回路、４……第２のAND回
路、８……トリガ型フリツプフロツプ回路、１０
……第３のAND回路、１２……OR回路。
施例を示すブロツク図、第２図はその動作タイミ
ングを示すタイミングチヤート、第３図は従来の
フリツプフロツプ回路を示すブロツク図、第４図
はその動作タイミングを示すタイミングチヤート
である。 ２……第１のAND回路、４……第２のAND回
路、８……トリガ型フリツプフロツプ回路、１０
……第３のAND回路、１２……OR回路。
Claims (1)
- １ セツト入力と反転出力との論理積を取る第１
のAND回路と、リセツト入力と非反転出力との
論理積を取る第２のAND回路と、これら第１お
よび第２のAND回路の出力の論理和を取るOR回
路と、このOR回路の出力をトリガ入力とし前記
反転出力または非反転出力を発生するトリガ型フ
リツプフロツプ回路とからなるフリツプフロツプ
回路において、前記セツト入力および前記リセツ
ト入力の論理積を取りその論理積出力を前記OR
回路を介して前記トリガ型フリツプフロツプ回路
のトリガ入力とする第３のAND回路を設置した
ことを特徴とするフリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250319A JPS61128621A (ja) | 1984-11-27 | 1984-11-27 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250319A JPS61128621A (ja) | 1984-11-27 | 1984-11-27 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61128621A JPS61128621A (ja) | 1986-06-16 |
| JPH037291B2 true JPH037291B2 (ja) | 1991-02-01 |
Family
ID=17206135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250319A Granted JPS61128621A (ja) | 1984-11-27 | 1984-11-27 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0778022A1 (en) | 1995-12-08 | 1997-06-11 | Kaneka Corporation | Treatment of chlamydia infectious diseases by rifamycin derivative |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2549109B2 (ja) * | 1987-03-26 | 1996-10-30 | 株式会社東芝 | 半導体回路 |
-
1984
- 1984-11-27 JP JP59250319A patent/JPS61128621A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0778022A1 (en) | 1995-12-08 | 1997-06-11 | Kaneka Corporation | Treatment of chlamydia infectious diseases by rifamycin derivative |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61128621A (ja) | 1986-06-16 |
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