JPH0453449B2 - - Google Patents

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JPH0453449B2
JPH0453449B2 JP61051369A JP5136986A JPH0453449B2 JP H0453449 B2 JPH0453449 B2 JP H0453449B2 JP 61051369 A JP61051369 A JP 61051369A JP 5136986 A JP5136986 A JP 5136986A JP H0453449 B2 JPH0453449 B2 JP H0453449B2
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gate
latch circuit
inverted
terminal
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Yasunori Kanai
Eiji Sugyama
Chikahiro Nakanowatari
Naoyuki Ando
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Fujitsu Ltd
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Description

【発明の詳細な説明】 〔概要〕 少なくとも２つのゲートのあるラツチ回路であ
つて、第１の極性のラツチ出力及び第１の極性と
逆極性のラツチ出力からの２つのホールドループ
を備え、第１の極性と逆極性のラツチ出力からの
ループを第１のゲートの反転入力に接続して、ラ
ツチ回路がα線等のノイズにより誤動作しないよ
うにする。
〔産業上の利用分野〕
本発明は順序回路等におけるラツチ回路に関
し、特に、α線等のノイズによる誤動作がないよ
うに、ホールドループを改良したラツチ回路に関
する。
〔従来の技術〕
従来、入力されたデータを一時的に保持するラ
ツチ回路には、入力データに対して保持力が同相
の同相保持型ラツチ回路と、入力データに対して
保持力が逆相の逆相保持型ラツチ回路とがある。
前記同相保持型ラツチ回路は、例えば第７図の
ような反転及び非反転出力を生じるオアゲートＧ
１，Ｇ２と、アンドゲートＧ３とを有する構成に
なつている。ゲートＧ１にはデータＤとクロツク
CLが入力されており、クロツクCLのハイレベル
ＨからローレベルＬへの立ち下がりにてデータＤ
がラツチ回路に取り込まれる。また、ゲートＧ２
には反転クロツクと前記ゲートＧ３の出力が
ホールドループHLにて入力されている。ゲート
Ｇ１，Ｇ２の非反転出力はゲートＧ３に入力さ
れ、ゲートＧ１，Ｇ２の反転出力はラツチ回路の
第１の極性と逆極性の出力となり、ゲートＧ３
の出力がラツチ回路の第１の極性の出力Ｑとな
る。
以上のように構成された同相保持型ラツチ回路
の動作は第８図のようになる。即ち、時刻ｔ１で
クロツクCLがＨからＬへ変化すると、この時の
データＤのレベル値Ｈがラツチ回路に取り込まれ
る。よつてこの時、ゲートＧ１の反転出力はＬと
なり、非反転出力はＨとなる。第７図のラツチ回
路の第１の極性と逆極性の出力はゲートＧ１の
反転出力がＬでかつゲートＧ２の反転出力がＬな
のでＬとなり、ラツチ回路の第１の極性の出力Ｑ
であるゲートＧ３の出力は、ゲートＧ３の２つの
入力が共にＨ（ゲートＧ２の出力は反転クロツク
CLがＨであることからＨ）であることからＨと
なる。
そして、時刻ｔ２にてクロツクCLがＬからＨ
に復帰するが、この時点ではデータＤがＨ、ゲー
トＧ２のホールドループHLからの入力がＨであ
るのでゲートＧ１，Ｇ２の出力に変化はなく、ラ
ツチ回路の出力Ｑ，にも変化はない。また、時
刻ｔ３でデータＤがＨからＬに変化する時も、ク
ロツクCLがＨ、ホールドループHLからの入力が
ＨであるからゲートＧ１，Ｇ２の出力に変化はな
い。
この後、時刻ｔ４にてクロツクCLがＨからＬ
へ立ち下がると、時刻ｔ４におけるデータＤの
値、即ちＬがラツチ回路に取り込まれ、２つの入
力が共にＬとなるゲートＧ１の反転出力がＨ、非
反転出力がＬとなる。この結果、ラツチ回路の第
１の極性と逆極性の出力がＨとなり、第１の極
性の出力ＱがＬとなる。時刻ｔ５でクロツクCL
がＨに復帰すると、反転クロツクがＬになる
のでゲートＧ２の反転出力がＨ、非反転出力がＬ
となり、ゲートＧ３の出力はＬとなる。よつて、
ラツチ回路回路のＱ＝Ｌ，＝Ｈとなつて、デー
タ取り込み時の状態が保持される。このようなデ
ータラツチ機能は前述のホールドループHLが持
つている。
第９図は逆相保持型ラツチ回路の構成を示して
いる。ゲートＧ４，Ｇ５は第７図のゲートＧ１，
Ｇ２と同種のものであるが、この回路ではゲート
Ｇ５の入力の１つがセツトＳ、ゲートＧ４の入力
の１つがリセツトＲとなつており、ゲートＧ５の
反転出力がゲートＧ４の他の入力に接続され、ゲ
ートＧ４の反転出力がゲートＧ５の他の入力に接
続されている。この例ではゲートＧ４の反転出力
とゲートＧ５の入力とを結ぶループがホールドル
ープHLとなつており、ゲートＧ４の非反転出力
が出力、反転出力がＱ出力となつている。前記
セツトＳ、リセツトＲの入力がＨ，Ｌに変化した
時のＱ，出力の変化が第１０図に示される。
〔発明が解決しようとする問題点〕
このようなラツチ回路ではデータをホールドし
ている回路基板にα線が照射されると、基板中に
ホールとエレクトロンの対が発生してその中のエ
レクトロンがトランジスタのコレクタのＨの電位
を一時的にＬに落としてしまう（前記対を以後ノ
イズと呼ぶ）。このようにコレクタのＨ電位が一
時的にＬ電位に落ちると、情報をホールドしてい
るホールドループの状態がＨからＬに反転してし
まい、そのノイズ発生が止んでもＬ状態のままに
なつており、Ｈ状態に戻らなくなつてしまつてラ
ツチ回路の動作を全くなさなくなつてしまうとい
う問題点がある。
本発明の目的は前記従来のラツチ回路の有する
問題点を解消し、α線によるノイズに対して影響
を受けない優れたラツチ回路を提供することであ
る。
〔問題点を解決するための手段〕
前記目的を達成する本発明の第１の形態のラツ
チ回路は、データＤを受ける第１の入力端とクロ
ツクCLを受ける第２の入力端と、OR出力を出力
する第１の出力端と、NOR出力を出力する第２
の出力端とを有する第１のORゲートと、反転ク
ロツクを受ける第１の入力端と、第２の入力
端および第３の反転入力端と、OR出力を出力す
る第１の出力端と、NOR出力を出力する第２の
出力端とを有する第２のORゲートとを有し、前
記第１と第２のORゲートの第２の出力端を反転
出力とし、前記第１のORゲートの第１の出力
端と前記第２のORゲートの第１の出力端のAND
論理を、非反転出力Ｑとすると共に、前記第２の
ORゲートの第２の入力端に第１のホールドルー
プにより帰還し、前記反転出力を前記第２の
ORゲートの第３の反転入力端に第２のホールド
ループにより帰還させることを特徴としている。
また、前記目的を達成する本発明の第２の形態
の内燃機関の排気浄化装置は、セツト信号Ｓを受
ける第１の入力端と第２の反転入力端および第３
の入力端と、NOR出力を出力する出力端とを有
する第１のORゲートと、リセツト信号Ｒを受け
る第１の入力端と、前記第１のORゲートからの
出力を受ける第２の入力端と、NOR出力を出力
する第１の出力端と、OR出力を出力する第２の
出力端とを有する第２のORゲートと、前記第２
のORゲートの第１の出力端を非反転出力Ｑとす
ると共に、前記第１のORゲートの第３の入力端
に第１のホールドループとして帰還し、前記第２
のORゲートの第２の出力端を反転出力とする
と共に、前記第１のORゲートの第２の入力端に
第２のホールドループとして帰還させることを特
徴としている。
〔作用〕
本発明では第１の極性のラツチ出力から第１の
ゲートへのホールドループに加えて、第１の極性
と逆極性のラツチ出力から第１のゲートの反転入
力への第２のホールドループを形成したことによ
り、ループの１個所に印加されるノイズがあつて
も、２つのループにより第１のゲートの出力の誤
反転の可能性が少なくなり、ラツチの内容の誤変
化が防止される。
〔実施例〕
以下図面を用いて本発明の実施例を詳細に説明
する。
第１図は本発明の第１の実施例である同相保持
型のラツチ回路を示しており、第３図は第２の実
施例である逆相保持型のラツチ回路を示してい
る。第１図のラツチ回路は従来の第７図のラツチ
回路に対応し、第３図のラツチ回路は従来の第９
図のラツチ回路に対応しており、同じ部分には同
じ番号が付してある。
まず、第１図のラツチ回路について説明する。
第１図のラツチ回路は、反転及び非反転出力を生
じるオアゲートＧ１，Ｇ２とアンドゲートＧ３と
から構成されており、その接続及び各ゲートの機
能は第７図のラツチ回路と同様である。そして、
第１図のラツチ回路にはこれらの構成に加えて、
ラツチ回路の出力からの第２のホールドループ
HL２が設けられており、この第２のホールドル
ープHL２はゲートＧ２の反転入力に接続されて
いる。
このように情報を保持するホールドループが、
第１の極性のラツチ出力からのホールドループ
HLと第１の極性と逆極性のラツチ出力からのホ
ールドループHL２の２系統用意されていると、
第２図に示すように、例えばＱ＝Ｈの状態におけ
る時刻Ｔ１でα線の照射があつたとすると、この
時点でＱは破線で示すようにＬとなり、このＬが
保持されるはずであるが、本発明ではがＬであ
るから（この部分にα線照射があつたとしてもＬ
出力はＬ出力のままである）、ゲートＧ２の反転
入力によりゲートＧ２の非反転出力はＨで変わら
ず、従つてゲートＧ３の出力、即ちＱはＨに引き
戻される。また、Ｑ＝Ｌのラツチ状態における時
刻Ｔ２でα線の照射があつたとしたも、Ｑ＝Ｌの
状態に変化はなく、Ｑ＝Ｌ，＝Ｈの状態は保持
される。
次に、第３図のラツチ回路について説明する。
第３図のラツチ回路はゲートＧ４，Ｇ５から構成
されており、第９図のラツチ回路同様にゲートＧ
５の入力の一つがセツトＳ、ゲートＧ４の一つの
入力がリセツトＲとなつている。ゲートＧ４とゲ
ートＧ５の接続及び各ゲートの機能は第９図のラ
ツチ回路と同様である。そして、第３図のラツチ
回路にはこれらの構成に加えて、ラツチ回路の
出力からの第２のホールドループHL２が設けら
れており、この第２のホールドループHL２はゲ
ートＧ５の反転入力に接続されている。
このように情報を保持するホールドループが、
第１の極性のラツチ出力からのホールドループ
HLと第１の極性と逆極性のラツチ出力からのホ
ールドループHL２の２系統用意されていると、
第４図に示すように、例えばＱ＝Ｈの状態におけ
るα線の照射があつたとすると、この時点でＱは
Ｌとなるが、はＬであるから、ゲートＧ５の反
転出力はＬで変わらず、従つて、ＱはＨに引き戻
される。また、Ｑ＝Ｌのラツチ状態におけるα線
の照射があつたとしても、Ｑ＝Ｌの状態に変化は
なく、Ｑ＝Ｌ，＝Ｈの状態は保持される。
第５図及び第６図に実施例の要部を示す。第５
図は第１図に対応しており、差動回路を含むゲー
トＧ１はトランジスタＱ１〜Ｑ４で構成され、同
じく差動回路を含むゲートＧ２はトランジスタＱ
６〜Ｑ９で構成される。また、アンドゲートＧ３
はトランジスタＱ３とＱ８のコレクタを配線Ａで
結ぶことにより構成され、その出力はトランジス
タＱ１０を介して取り出される。トランジスタＱ
１のベース入力がデータＤ、トランジスタＱ２の
ベース入力がクロツクＣ、トランジスタＱ３のベ
ースが基準電圧Vref、トランジスタＱ７のベー
ス入力が反転クロツクであり、ゲートＧ３のＱ
出力とトランジスタＱ６のベースを結ぶラインが
ホールドループHL、ゲートＧ１の出力と従来
Vrefが印加されていたトランジスタＱ８のベー
スを結ぶラインが第２のホールドループHL２で
ある。
このようにホールドループHL，HL２により、
ラツチ回路のＱ，出力がそれぞれゲートＧ２の
差動回路に入力されると、２つの入力には必ず逆
相が入力されるので、従来のように差動回路の一
方に基準電圧Vrefが印加されている場合に比較
して、Ｈ側の入力電圧VIHのノイズマージンが
大きくなる。従つて、α線等のノイズにより
VIHが低下しても、本発明の回路では、VIHが
VILを下回らない限りは入力がＨからＬに変化せ
ず、ノイズに強くなる。
第６図は第３図に対応しており、差動回路を含
むゲートＧ４はトランジスタＱ１１〜Ｑ１５で、
同じく差動回路を含むゲートＧ５はトランジスタ
Ｑ１６〜Ｑ２０で構成される。トランジスタＱ１
２のベース入力がリセツトＲ、トランジスタ１７
のベース入力がセツトＳ、トランジスタＱ１３の
ベースが基準電圧Vrefであり、ゲートＧ４のＱ
出力とトランジスタＱ１６のベースを結ぶライン
がホールドループHL、ゲートＧ４の出力と従
来Vrefが印加されていたトランジスタＱ１８の
ベースを結ぶラインが第２のホールドループHL
２である。
このため、ホールドループHL，HL２により、
ラツチ回路の逆相のＱ，出力がそれぞれゲート
Ｇ５の差動回路に入力されるので、前記実施例同
様に従来と比較して入力電圧VIHと入力電圧VIL
のノイズマージンが増え、ノイズに強くなる。
なお、前記第５図、第６図においてVCC，VEE
は電源の正、負電圧である。そして、本発明のラ
ツチ回路では前述のようにノイズに対して強くな
ると共に、従来の第７図の回路ならトランジスタ
Ｑ３，Ｑ８のコレクタに、また、第９図の回路な
らトランジスタＱ１１，Ｑ１２のコレクタにα線
照射があるとホールド回路のＨ→Ｌの反転の恐れ
があるが、本発明のラツチ回路ではこれが回避さ
れる。
以上のように本発明のラツチ回路によれば、従
来のラツチ回路に比べてホールドループのみを２
重化することにより、従来のラツチ回路に比べて
応答速度の増大、素子数（面積）の増大、パワー
の増大を招くことなく、α線によるノイズに対し
て強いラツチ回路を実現することが可能となる。
〔発明の効果〕
以上説明したように、本発明によればラツチ回
路の第１の極性の出力からのホールドループに加
えて、第１の極性と逆極性の出力からのホールド
ループを形成し、これをゲートの差動入力に接続
したことによりノイズマージンが増大し、ホール
ドループにノイズが印加されても、ノイズが所定
値以上でなければループは反転せず、また、２つ
のループにより第１のゲートの出力の誤反転の可
能性が少なくなり、ラツチの内容の誤変化が防止
される。
【図面の簡単な説明】
第１図及び第３図は本発明のラツチ回路を示す
シンボル図、第２図は第１図の動作波形図、第４
図は第３図の真理値表、第５図及び第６図は第１
図及び第３図の実施例要部を示す回路図、第７図
及び第９図は従来例を示すシンボル図、第８図は
第７図の動作波形図、第１０図は第９図の真理値
表である。 Ｇ１〜Ｇ５…ゲート、HL，HL２…ホールド
ループ、Ｄ…データ、CL…クロツク、…反転
クロツク、Ｒ…リセツト、Ｓ…セツト。

Claims (1)

  1. 【特許請求の範囲】 １ データＤを受ける第１の入力端とクロツク
    CLを受ける第２の入力端と、OR出力を出力する
    第１の出力端と、NOR出力を出力する第２の出
    力端とを有する第１のORゲートと、 反転クロツクを受ける第１の入力端と、第
    ２の入力端および第３の反転入力端と、OR出力
    を出力する第１の出力端と、NOR出力を出力す
    る第２の出力端とを有する第２のORゲートとを
    有し、 前記第１と第２のORゲートの第２の出力端を
    反転出力とし、 前記第１のORゲートの第１の出力端と前記第
    ２のORゲートの第１の出力端のAND論理を、非
    反転出力Ｑとすると共に、前記第２のORゲート
    の第２の入力端に第１のホールドループにより帰
    還し、 前記反転出力を前記第２のORゲートの第３
    の反転入力端に第２のホールドループにより帰還
    させることを特徴とするラツチ回路。 ２ セツト信号Ｓを受ける第１の入力端と第２の
    反転入力端および第３の入力端と、NOR出力を
    出力する出力端とを有する第１のORゲートと、 リセツト信号Ｒを受ける第１の入力端と、前記
    第１のORゲートからの出力を受ける第２の入力
    端と、NOR出力を出力する第１の出力端と、OR
    出力を出力する第２の出力端とを有する第２の
    ORゲートと、 前記第２のORゲートの第１の出力端を非反転
    出力Ｑとすると共に、前記第１のORゲートの第
    ３の入力端に第１のホールドループとして帰還
    し、 前記第２のORゲートの第２の出力端を反転出
    力とすると共に、前記第１のORゲートの第２
    の入力端に第２のホールドループとして帰還させ
    ることを特徴とするラツチ回路。
JP61051369A 1986-03-11 1986-03-11 ラツチ回路 Granted JPS62222711A (ja)

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EP92114729A EP0523747A1 (en) 1986-03-11 1987-03-10 Latch circuit
DE87302040T DE3787037T2 (de) 1986-03-11 1987-03-10 Halteschaltung.
EP87302040A EP0237322B1 (en) 1986-03-11 1987-03-10 Latch circuit
US07/024,717 US4779011A (en) 1986-03-11 1987-03-11 Latch circuit having two hold loops

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JPS62222711A JPS62222711A (ja) 1987-09-30
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