KR870009382A - 두 홀드루우프를 갖는 랫치회로 - Google Patents

두 홀드루우프를 갖는 랫치회로 Download PDF

Info

Publication number
KR870009382A
KR870009382A KR870002079A KR870002079A KR870009382A KR 870009382 A KR870009382 A KR 870009382A KR 870002079 A KR870002079 A KR 870002079A KR 870002079 A KR870002079 A KR 870002079A KR 870009382 A KR870009382 A KR 870009382A
Authority
KR
South Korea
Prior art keywords
gate
output
signal
latch
holding line
Prior art date
Application number
KR870002079A
Other languages
English (en)
Other versions
KR900004570B1 (en
Inventor
히로유끼 쓰노이
야스노리 가나이
에이지 스기야마
모도히로 세또
나오유끼 안도
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR870009382A publication Critical patent/KR870009382A/ko
Application granted granted Critical
Publication of KR900004570B1 publication Critical patent/KR900004570B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
    • H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/37—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of gas-filled tubes, e.g. astable trigger circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Shift Register Type Memory (AREA)

Abstract

내용 없음

Description

두 홀드루우프를 갖는 랫치회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 "동상"홀드형 랫치회로의 알실시예의 회로도.
제6도는 제4도에 보인 "동상"홀드형 랫치회로의 상세회로도.
제7도는 본 발명에 의한 "역상"홀드형 랫치회로의 다른 실시예의 회로도.

Claims (10)

  1. 데이타(D)와 제1클록신호(CL)을 수신하며 또한 상기 클록신호에 응답하여 상기 데이타와 상기 제1클록신호를 게이팅시키는 적어도 하나의 신호를 출력시키는 게1게이트(G11,G16)과,
    상기 제1클록신호와 반대극성을 갖는 제2클록신호를 수신하는 제2게이트(G12,G15)과,
    상기 제1 및 제2게이트들의 출력단자들에 동작가능하게 연결되어 적어도 하나의 랫치출력(SQ)을 출력시키는 제3게이트(G13,G14)와,
    상기 제2게이트에 상기 랫치출력을 공급하는 제1유지라인(HL1)과, 그리고
    상기 제2게이트에 상기 랫치출력과 반대극성을 갖는 상기 랫치회로의 또다른 랫치출력을 공급하는 제2유지라인(HL2)를 포함하는 두 홀드루우프들을 갖는 랫치회로.
  2. 제1항에서, 상기 제2게이트는 상기 유지라인상의 상기 또다른 랫치 출력을 수신하는 반전입력단자를 갖고 있는 두 홀드루우프들을 갖는 랫치회로.
  3. 제2항에서,상기 제1게이트는 상기 데이터와 상기 제1클록신호를 수신하고 또한 OR 출력신호와 NOR 출력신호를 출력시키는 OR 게이트 회로를 포함하며,
    상기 제2게이트는 상기 제2클록신호, 상기 제1유지라인상의 신호 및 상기 반전입력단자에서 상기 제2유지라인상의 신호를 수신하고 또한 OR 출력신호와 NOR 출력신호를 출력시키는 OR 게이트회로를 포함하며,
    상기 제3게이트는 상기 제1 및 제2게이트들로부터 상기 OR 출력신호들을 수신하고 또한 상기 랫치회로의 상기 랫치출력신호에 대응하는 AND 신호를 출력시키는 AND 게이트회로를 포함하며,
    상기 제1유지라인은 상기 제3게이트의 출력단자와 상기 제2게이트의 제2입력단자간에 제공되며,
    상기 제1 및 제2게이트들로부터의 상기 NOR 출력들은 공통연결되어 상기 랫치회로의 상기 또다른 출력을 제공하며, 그리고
    상기 제2유지라인은 상기 공통연결된 지점과 상기 제2게이트의 상기 반전입력단자간에 제공되는 두 홀드루우프들을 갖는 랫치회로.
  4. 제2항에서, 상기 제1게이트는 상기 데이터와 상기 제1클록신호를 입수하고 또한 NOR 출력신호를 출력시키는 NOR 게이트 회로를 포함하며,
    상기 제2게이트 상기 제2클록신호, 상기 제1유지라인상의 신호, 및 상기 반전입력단자에서 상기 제2유지라인상의 신호를 수신하고 또한 NOR 출력신호를 출력시키는 NOR 게이트회로를 포함하며, 그리고
    상기 제3게이트는 상기 제1 및 제2게이트들로부터 상기 NOR 출력 신호들을 수신하고 또한 상기 랫치회로의 상기 랫치 출력신호에 대응하는 NOR 신호와 상기 또다른 랫치출력신호에 대응하는 OR 신호를 출력시키는 OR 게이트회로를 포함하며,
    상기 제1유지라인은 상기 NOR 신호를 출력시키는 상기 제3게이트의 출력단자와 상기 제2게이트의 입력단자간에 제공되며, 그리고
    상기 제1유지라인은 상기 OR신호를 출력시키는 상기 제3케이트의 출력단자와 상기 제2게이트의 상기 반전입력단자간에 제공되는 두 홀드루우프들을 갖는 랫치회로.
  5. 제2항에서, 상기 제2게이트는 상기 제1유지라인상의 신호에 응답하여 동작하는 스위칭 소자와 상기 스위칭 소자에 차등으로 동작하여 또한 상기 제2유지라인상의 신호에 응답하여 동작하는 또다른 스위칭 소자를 갖고 있는 차동동작 게이트회로를 포함하는 두 홀드루우프들을 갖는 랫치회로.
  6. 제5항에서, 상기 차동동작 게이트회로는 상기 제1유지라인상의 상기 신호에 응답하여 동작하는 트랜지스터와 상기 제2유지라인상의 상기 신호에 응답하여 동작하는 또다른 트랜지스터를 갖는 에미터 결합논리 게이트회로를 포함하는 두 홀드루우프들을 갖는 랫치회로.
  7. 제1항에서, 상기 제2유지라인에 동작가능하게 연결되어, 상기 제2유지라인상의 상기 또다른 랫치출력을 수신하며 또한 사이 제2게이트에 반전된 또다른 랫치출력을 공급하는 인버어티를 더 포함하는 두 홀드루우프들을 갖는 랫치회로.
  8. 제1입력단자에서 제1신호를 수신하는 제1게이트(G15)와,
    상기 제1신호와 반대극성을 갖는 제2신호를 수신하고 또한 상기 제1랫치출력과 반대극성을 갖는 제1랫치출력(SQ)와 제2랫치출력(SQ)을 출력시키는 상기 제1게이트의 출력단자에 동작가능하게 연결되는 제2게이트(G14)와,
    상기 제1게이트의 제2입력단자에 상기 제1랫치출력을 공급하는 제1유지라인(HL1)과, 그리고
    상기 제1게이트의 제3단자에 상기 제2랫치출력을 공급하는 제2유지라인(HL2)을 포함하는 두 홀드루우프들을 갖는 랫치회로.
  9. 제8항에서, 상기 제1게이트의 상기 제3입력단자는 상기 제2유지라인상의 상기 제2랫치출력을 수신하는 반전입력단자를 포함하는 두 홀드루우프들을 갖는 랫치회로.
  10. 제8항에서, 상기 제2유지라인에 동작가능하게 연결되어, 상기 제2유지라인상의 상기 제2랫치출력을 수신하고, 또한 상기 제2게이트의 상기 제3입력단자에 반전 제2랫치출력을 공급하는 인버이터를 더 포함하는 두 홀드루우프들을 갖는 랫치회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8702079A 1986-03-11 1987-03-09 Latch circuit with two hold loops KR900004570B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP61051369A JPS62222711A (ja) 1986-03-11 1986-03-11 ラツチ回路
JP51369 1986-03-11

Publications (2)

Publication Number Publication Date
KR870009382A true KR870009382A (ko) 1987-10-26
KR900004570B1 KR900004570B1 (en) 1990-06-29

Family

ID=12885025

Family Applications (1)

Application Number Title Priority Date Filing Date
KR8702079A KR900004570B1 (en) 1986-03-11 1987-03-09 Latch circuit with two hold loops

Country Status (5)

Country Link
US (1) US4779011A (ko)
EP (2) EP0523747A1 (ko)
JP (1) JPS62222711A (ko)
KR (1) KR900004570B1 (ko)
DE (1) DE3787037T2 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091659A (en) * 1991-04-16 1992-02-25 International Business Machines Corporation Composite logic gate circuit with means to reduce voltage required by logic transistors from external source
JP3135300B2 (ja) * 1991-08-20 2001-02-13 沖電気工業株式会社 ラッチ回路
US7495493B2 (en) * 2006-08-30 2009-02-24 Freescale Semiconductor, Inc. Circuitry for latching
JP5807333B2 (ja) * 2011-01-27 2015-11-10 ソニー株式会社 ディレイラッチ回路、および、ディレイフリップフロップ
JP2014060669A (ja) * 2012-09-19 2014-04-03 Fujitsu Ltd マスタスレーブ型フリップフロップ回路

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3178590A (en) * 1962-04-02 1965-04-13 Ibm Multistate memory circuit employing at least three logic elements
DE1230079B (de) * 1964-04-30 1966-12-08 Motorola Inc Bistabiler Multivibrator mit Emitteranzapfung
US3339089A (en) * 1965-05-11 1967-08-29 Rca Corp Electrical circuit
US3427470A (en) * 1965-08-11 1969-02-11 Mohawk Data Sciences Corp Multiple level logic circuits
DE1941264C3 (de) * 1969-08-13 1975-07-17 Siemens Ag, 1000 Berlin Und 8000 Muenchen Asynchrone RS-Kippstufe in ECL-Technik
US3728560A (en) * 1971-01-29 1973-04-17 Motorola Inc Bistable multivibrator circuit
GB1484946A (en) * 1973-09-13 1977-09-08 Naigai Ind Inc Logic circuit equivalent to a relay contact circuit
DE2460644C3 (de) * 1974-10-30 1982-01-28 Siemens AG, 1000 Berlin und 8000 München Basisgekoppelte Flipflops
JPS5284938A (en) * 1976-01-07 1977-07-14 Hitachi Ltd Logic circuit
DE2723386C3 (de) * 1976-06-01 1981-08-13 Motorola, Inc., 60196 Schaumburg, Ill. Logik Schaltungsanordnung
US4045693A (en) * 1976-07-08 1977-08-30 Gte Automatic Electric Laboratories Incorporated Negative r-s triggered latch
JPS566535A (en) * 1979-06-28 1981-01-23 Nec Corp Integrated circuit
JPS56156026A (en) * 1980-05-02 1981-12-02 Hitachi Ltd Composite logical circuit
GB2121631B (en) * 1980-07-11 1984-12-19 Fairchild Camera Instr Co Flip-flop circuit
US4378505A (en) * 1980-09-29 1983-03-29 Bell Telephone Laboratories, Inc. Emitter function logic latch and counter circuits
JPS5883434A (ja) * 1981-11-13 1983-05-19 Hitachi Ltd 半導体集積回路装置
US4459683A (en) * 1982-04-14 1984-07-10 Signetics Corporation Read resettable memory circuit
US4439690A (en) * 1982-04-26 1984-03-27 International Business Machines Corporation Three-gate hazard-free polarity hold latch
US4540900A (en) * 1982-07-01 1985-09-10 Burr-Brown Corporation Reduced swing latch circuit utilizing gate current proportional to temperature
EP0098891B1 (de) * 1982-07-13 1986-01-29 Ibm Deutschland Gmbh Phasenteiler mit integrierter Verriegelungsschaltung
JPS5981921A (ja) * 1982-11-01 1984-05-11 Hitachi Ltd 高速論理回路
JPS6051323A (ja) * 1983-08-31 1985-03-22 Toshiba Corp Ｃｍｏｓ伝送回路
US4675553A (en) * 1984-03-12 1987-06-23 Amdahl Corporation Sequential logic circuits implemented with inverter function logic
JPH0773208B2 (ja) * 1984-06-30 1995-08-02 ソニー株式会社 論理回路
JPH0691428B2 (ja) * 1985-01-23 1994-11-14 株式会社日立製作所 フリツプフロツプ回路

Also Published As

Publication number Publication date
JPH0453449B2 (ko) 1992-08-26
EP0237322A3 (en) 1989-07-05
JPS62222711A (ja) 1987-09-30
EP0237322B1 (en) 1993-08-18
EP0523747A1 (en) 1993-01-20
US4779011A (en) 1988-10-18
DE3787037D1 (de) 1993-09-23
DE3787037T2 (de) 1993-12-09
EP0237322A2 (en) 1987-09-16
KR900004570B1 (en) 1990-06-29

Similar Documents

Publication Publication Date Title
KR920006844A (ko) 한 레지스터의 내용을 다른 레지스터에 카피하는 레지스터 회로
KR860002870A (ko) 집적회로 장치
KR860009427A (ko) 2-위상 클록신호 공급 쉬프트 레지스터형 반도체 메모리장치
KR910013734A (ko) 잡음 허용 입력 버퍼
KR830009695A (ko) 중재회로
KR870009386A (ko) 반도체 감지증폭기
KR930005347A (ko) 출력 회로
KR840000114A (ko) 위상 비교기
KR870009382A (ko) 두 홀드루우프를 갖는 랫치회로
KR860002825A (ko) 동기 버퍼 회로
KR890010922A (ko) Dc 테스트 기능을 갖춘 반도체 집적회로
KR920001523A (ko) 검출 회로를 포함하는 반도체 집적회로
KR850004685A (ko) 반도체 메모리 장치
KR850006802A (ko) 데이터 전송 장치
KR850006088A (ko) 마이크로컴퓨터 시스템용 게이트회로
KR920001844A (ko) 플립플롭 회로 및 그 로직 상태 제공 방법
KR890004335A (ko) Ttl을 사용하는 지연형 플립플롭 장치
KR850004180A (ko) 반도체 집적 장치
KR890007290A (ko) 레벨변환기를 구비한 반도체 메모리 장치
KR900003725A (ko) 테스트 모우드 기능 수행 입력 회로
KR890007272Y1 (ko) 액정 표시용 콘트롤러의 어드레스 카운터 클럭 발생회로
SU1598160A1 (ru) Трехзначный элемент
KR880008156A (ko) 듀얼포트 메모리 제어회로
KR910005293A (ko) 양방향성 입출력구조를 가지는 집적소자
KR940012838A (ko) 입출력신호가 동일단자에서 구현되는 스위칭회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19970624

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee