KR930005347A - 출력 회로 - Google Patents

출력 회로 Download PDF

Info

Publication number
KR930005347A
KR930005347A KR1019920014315A KR920014315A KR930005347A KR 930005347 A KR930005347 A KR 930005347A KR 1019920014315 A KR1019920014315 A KR 1019920014315A KR 920014315 A KR920014315 A KR 920014315A KR 930005347 A KR930005347 A KR 930005347A
Authority
KR
South Korea
Prior art keywords
output
output buffer
input
terminal
signal
Prior art date
Application number
KR1019920014315A
Other languages
English (en)
Other versions
KR970004821B1 (ko
Inventor
마츄이 노리유키
Original Assignee
세키자와 스토무
후지쓰 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세키자와 스토무, 후지쓰 가부시기가이샤 filed Critical 세키자와 스토무
Publication of KR930005347A publication Critical patent/KR930005347A/ko
Application granted granted Critical
Publication of KR970004821B1 publication Critical patent/KR970004821B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

출력 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 제1도의 출력 회로 동작을 도시한 타이밍도,
제3도는 본 발명의 원리를 설명하는 출력 회로의 블록도.
제4도는 본 발명의 원리를 나타내는 타이밍도.

Claims (11)

  1. 자체의 입력 단자로 들어오는 입력 신호에 따라 자체의 출력 단자에 접속되어 있는 부하를 구동시키는 출력 회로에 있어서, 입력 단자 및 출력 단자에 접속되어 활성화될 때 동작하는 제1출력 버퍼와; 상기 제1출력 버퍼에 병렬로 접속되어 활성화될때 상기 제1출력 버퍼보다 더 높은 구동력으로 동작하는 제2출력 버퍼와; 입력신호가 입력되면 소정의 기간 동안 상기 제2출력 버퍼를 활성화시키고 그 기간후에는 상기 제1출력 버퍼를 활성화시키는 활성화 수단을 구비하는 것을 특징으로 하는 출력 회로.
  2. 제1항에 있어서, 상기 출력 회로는 블록 신호를 입력시키는 동기형 메모리 소자에 포함하고, 상기 활성화 수단 및 접속 수단은 클록 신호의 신호 레벨이 하이 레벨인지 또는 로우 레벨인지에 따라서 동작하는 것을 특징으로 하는 출력 회로.
  3. 자체의 입력 단자로 들어오는 입력 신호에 따라 자체의 출력 단자에 접슥되어 있는 부하를 구동시키는 출력 회로에 있어서, 입력 단자 및 출력 단자에 접속되는 제1출력 버퍼와; 상기 제1출력 버퍼에 병렬로 접속되어 활성화될때 상기 제1출력 버퍼보다 더 높은 구동력으로 동작하는 제2출력 버퍼와; 입력 신호가 입력되면 소정의 기간 동안 상기 제2출력 버퍼를 활성화키는 활성화 수단을 구비하는 것을 특징으로 하는 출력 회로.
  4. 제3항에 있어서, 상기 출력 회로는 클럭 신호를 입력시키는 동기형 메모리 소자에 포함되고, 상기 활성화 수단 및 접속 수단은 클록 신호의 신호 레벨이 하이 레벨인지 또는 로우 레벨인지에 따라서 동작하는 것을 특징으로 하는 출력 회로.
  5. 제3항에 있어서, 상기 입력 신호는 (+) 논리 입력 신호 및 (-)논리 입력 신호를 포함하고; 상기 활성화 수단은 클록 신호를 입력시키고, 클록 신호 및 (+)논리 입력 신호에 응답하는 제5트랜지스터와 클록 신호 및 (-)논리 입력 신호에 응답하는 제6트랜지스터를 포함하며; 상기 제1출력 버퍼는 제1전원과 제2원 사이에 직렬로 접속된 제1 및 제2트랜지스터를 포함하고, 상기 제1출력 버퍼의 출력 단으로서 상기 제1 및 제2트랜지스터 사이에 있는 중간점을 가지며, 상기 제1 및 제2트랜지스터는 (+)논리 입력 신호 및(-)논리 입력 신호에 각각 응답하고; 상기 제2출력 버퍼는 제1전원과 제2전원 사이에 직렬로 접속된 제3 및 제4트랜지스터를 포함하고, 상기 제2출력 버퍼의 출력단으로서 상기 제3 및 제4트랜지스터 사이에 있는 중간점을 가지며, 상기 제3 및 제4트랜지스터는 각각 상기 제1 및 제2트랜지스터 보다 더 작은 오옴성 저항을 가지고 상기 제5 및 제6트랜지스터에 각각 응답하는 것을 특징으로 하는 출력 회로.
  6. 자체의 입력 단자로 들어오는 입력 신호에 따라 자체의 출력 단자에 접속되어 있는 부하를 구동시키는 출력 회로에 있어서, 출력 단자에 접속되는 제1출력 버퍼와; 상기 제1출력 버퍼보다 더 높은 구동력을 가지며, 입력 단자에 접속되는 제2출력 버퍼와; 입력 신호가 입력되면 소정의 기간동안 상기 제2출력 버펴에 출력 단자를 접속시키고 그 기간 후에는 상기 제1출력 버퍼에 접속시키는 접속 수단을 구비하는 것을 특징으로 하는 출력 회로.
  7. 제6항에 있어서, 상기 출력 회로는 클록 신호를 입력시키는 동기형 메모리 소자에 포함되고, 상기 활성화 수단 및 접속 수단은 클록신호의 신호 레벨이 하이 레벨인지 또는 로우 레벨인지에 따라서 동작하는 것을 특징으로 하는 출력 회로.
  8. 자체의 입력 단자로 들어오는 입력 신호에 따라 자체의 출력 단자에 접속되어 있는 부하를 구동시키는 출력 회로에 있어서, 입력단자 및 출력 단자에 접속되는 제1출력 버퍼와; 상기 제1출력 버퍼보다 더 높은 구동력을 가지며, 입력 단자에 접속되는 제2출력 버퍼와; 입력 신호가 입력되면 소정의 기간동안 상기 제2출력 버퍼에 출력 단자를 접속시키는 접속 수단을 구비하는 것을 특징으로 하는 출력 회로.
  9. 제8항에 있어서, 상기 출력 회로는 클록 신호를 입력시키는 동기형 메모리 소자에 포함되고, 상기 활성화 수단 및 접속 수단은 클록 신호의 신호 레벨 이하가 레벨인지 또는 로우 레벨인지에 따라서 동작하는 것을 특징으로 하는 출력 회로.
  10. 자체의 입력 단자로 들어오는 입력 신호에 따라 자체의 출력 단자에 접속되어 있는 부하를 구동시키는 출력 회로에 있어서, 입력 단자 및 출력 단자에 접속되어 활성화될때 고구동력 및 저구동력으로 동작할 수 있는 출력 버퍼와 입력 신호가 입력되면 소정의 기간동안 고구동력으로 그리고 그 기간후에는 저구동력으로 동작하도록 상기 출력 버퍼를 활성화시키는 활성화 수단을 구비하는 것을 특징으로 하는 출력 회로.
  11. 제10항에 있어서, 상기 출력 회로는 클록 신호를 입력시키는 동기형 메모리 소자에 포함되고, 상기 활성화 수단 및 접속 수단은 클록 신호의 신호 레벨이 하이 레벨인지 또는 로우 레벨인지에 따라서 동작하는 것을 특징으로 하는 출력 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920014315A 1991-08-09 1992-08-08 출력회로 KR970004821B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP91-200173 1991-08-09
JP03200173A JP3118472B2 (ja) 1991-08-09 1991-08-09 出力回路

Publications (2)

Publication Number Publication Date
KR930005347A true KR930005347A (ko) 1993-03-23
KR970004821B1 KR970004821B1 (ko) 1997-04-04

Family

ID=16420010

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920014315A KR970004821B1 (ko) 1991-08-09 1992-08-08 출력회로

Country Status (5)

Country Link
US (1) US5517129A (ko)
EP (1) EP0532373B1 (ko)
JP (1) JP3118472B2 (ko)
KR (1) KR970004821B1 (ko)
DE (1) DE69229315T2 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960004567B1 (ko) * 1994-02-04 1996-04-09 삼성전자주식회사 반도체 메모리 장치의 데이타 출력 버퍼
US5486782A (en) * 1994-09-27 1996-01-23 International Business Machines Corporation Transmission line output driver
JP3386602B2 (ja) * 1994-11-30 2003-03-17 株式会社東芝 出力回路装置
JPH08228141A (ja) * 1995-02-21 1996-09-03 Kawasaki Steel Corp 出力バッファ回路
US5587951A (en) * 1995-08-04 1996-12-24 Atmel Corporation High speed, low voltage non-volatile memory
GB2305082B (en) * 1995-09-06 1999-10-06 At & T Corp Wave shaping transmit circuit
US5708386A (en) * 1996-03-28 1998-01-13 Industrial Technology Research Institute CMOS output buffer with reduced L-DI/DT noise
US5777944A (en) * 1996-09-27 1998-07-07 Cypress Semiconductor Corp. Circuit and method for instruction controllable slewrate of bit line driver
US5953411A (en) * 1996-12-18 1999-09-14 Intel Corporation Method and apparatus for maintaining audio sample correlation
KR100246336B1 (ko) * 1997-03-22 2000-03-15 김영환 메모리의 출력회로
US6097220A (en) 1997-06-11 2000-08-01 Intel Corporation Method and circuit for recycling charge
US5852579A (en) * 1997-06-19 1998-12-22 Cypress Semiconductor Corporation Method and circuit for preventing and/or inhibiting contention in a system employing a random access memory
US6448812B1 (en) * 1998-06-11 2002-09-10 Infineon Technologies North America Corp. Pull up/pull down logic for holding a defined value during power down mode
US6622222B2 (en) * 2001-04-26 2003-09-16 International Business Machines Corporation Sequencing data on a shared data bus via a memory buffer to prevent data overlap during multiple memory read operations
US6975132B2 (en) * 2003-09-11 2005-12-13 Xilinx, Inc. DAC based driver with selectable pre-emphasis signal levels
JP4568046B2 (ja) * 2004-07-13 2010-10-27 三洋電機株式会社 出力回路
US20150002204A1 (en) * 2013-06-28 2015-01-01 International Business Machines Corporation Variable impedance driver for resonant clock networks
JP6780347B2 (ja) * 2016-07-28 2020-11-04 富士通株式会社 メモリ回路およびメモリ回路の制御方法
JP6982127B2 (ja) * 2020-04-20 2021-12-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57150227A (en) * 1981-03-12 1982-09-17 Nec Corp Buffer circuit
US4477741A (en) * 1982-03-29 1984-10-16 International Business Machines Corporation Dynamic output impedance for 3-state drivers
JPS5942690A (ja) * 1982-09-03 1984-03-09 Toshiba Corp 半導体記憶装置
US4527081A (en) * 1983-02-11 1985-07-02 The United States Of America As Represented By The Scretary Of The Army Overshoot predriven semi-asynchronous driver
US4785201A (en) * 1986-12-29 1988-11-15 Integrated Device Technology, Inc. High speed/high drive CMOS output buffer with inductive bounce suppression
US4820942A (en) * 1988-01-27 1989-04-11 Advanced Micro Devices, Inc. High-speed, high-drive output buffer circuits with reduced ground bounce
US5046048A (en) * 1988-07-15 1991-09-03 Kabushiki Kaisha Toshiba Semiconductor integrated circuit including output buffer
US5063308A (en) * 1988-12-21 1991-11-05 Intel Corporation Output driver with static and transient parts
KR920002426B1 (ko) * 1989-05-31 1992-03-23 현대전자산업 주식회사 집적회로의 출력버퍼회로
JPH03121617A (ja) * 1989-10-04 1991-05-23 Nec Corp Ｃｍｏｓ集積回路
US5039874A (en) * 1990-03-15 1991-08-13 Hewlett-Packard Company Method and apparatus for driving an integrated-circuit output pad
US5241221A (en) * 1990-07-06 1993-08-31 North American Philips Corp., Signetics Div. CMOS driver circuit having reduced switching noise
US5122690A (en) * 1990-10-16 1992-06-16 General Electric Company Interface circuits including driver circuits with switching noise reduction
US5124579A (en) * 1990-12-31 1992-06-23 Kianoosh Naghshineh Cmos output buffer circuit with improved ground bounce
JP2680936B2 (ja) * 1991-02-13 1997-11-19 シャープ株式会社 半導体記憶装置

Also Published As

Publication number Publication date
KR970004821B1 (ko) 1997-04-04
DE69229315D1 (de) 1999-07-08
EP0532373A3 (ko) 1995-01-11
EP0532373B1 (en) 1999-06-02
EP0532373A2 (en) 1993-03-17
JPH0547185A (ja) 1993-02-26
JP3118472B2 (ja) 2000-12-18
US5517129A (en) 1996-05-14
DE69229315T2 (de) 1999-09-30

Similar Documents

Publication Publication Date Title
KR930005347A (ko) 출력 회로
KR880011799A (ko) 데이터출력 버퍼회로 및 전위변동 감축방법
KR930003556A (ko) 점진적 턴-온 특성의 cmos 구동기
KR970017598A (ko) 반도체 장치 및 그 제어 회로
KR930008859A (ko) 직류 전류를 제거한 데이타 출력 버퍼
KR890017807A (ko) 반도체 집적회로의 출력회로
KR950015379A (ko) 반도체 메모리장치의 안정된 파워-온을 위한 스타트-엎회로
KR880010423A (ko) 반도체 기억장치
KR920000076A (ko) 스테이틱형 ram
KR890010906A (ko) 스태틱 ram의 출력회로
KR920007329A (ko) 반도체집적회로 장치
KR910001746A (ko) 메모리 소자내의 센스 앰프 드라이버
KR900002323A (ko) 메모리 셀의 센스앰프 구동회로
KR850002641A (ko) 시프트 레지스터
KR910017767A (ko) 단일 단자형 mos-ecl 출력버퍼
KR910017422A (ko) 데이타 버스에 대한 개선된 제어기능을 갖춘 반도체 메모리 장치
KR860009551A (ko) 반도체 집적 회로 장치
KR880008535A (ko) 3스테이트부 상보형 mos 집적회로
KR850006088A (ko) 마이크로컴퓨터 시스템용 게이트회로
KR920001844A (ko) 플립플롭 회로 및 그 로직 상태 제공 방법
KR960003101A (ko) 단일 전원 차동 회로
KR870009382A (ko) 두 홀드루우프를 갖는 랫치회로
KR930014578A (ko) 출력버퍼의 노이즈 제거회로
KR920001841A (ko) 파워 온 리셋트 회로
KR910021024A (ko) 드라이브 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070823

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee