KR900002323A - 메모리 셀의 센스앰프 구동회로 - Google Patents

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Abstract

내용 없음

Description

메모리 셀의 센스앰프 구동회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 센스앰프 구동회로도.
제3도는 제1도의 동작타이밍도.
제4도는 제2도의 동작타이밍도.

Claims (3)

  1. 메모리장치의 센스앰프 구동회로에 있어서, 센싱클럭(Φs)에 의한 멀티출력 인버터(INV4)의 P모스 트랜지스터 출력과 N모스 트랜지스터 출력으로 각각 대용량 P모스 트랜지스터(Td)와 인버터(INV3)내의 소용량 P모스 트랜지스터(Te)가 제어되게 연결되고, 상기 대용량 P모스 트랜지스터(Td)와 인버터(INV3)의 합출력으로 N모스 센싱 트랜지스터(Ts)가 제어되게 연결 구성되는 센싱클럭 구동부(10)를 가지는 메모리 셀의 센스앰프 구동회로.
  2. 제1항에 있어서, 멀티출력 인버터((INV4)의 P모스 트랜지스터(Tg)와 N모스 트랜지스터(Th)와의 사이에 저항(R3)이 연결되는 구성으로 되는 것을 특징으로 하는 메모리 셀의 센스앰프 구동회로.
  3. 메모리장치의 센스앰프 구동회로에 있어서, 인버터를 거친 센싱클럭(ΦSD)으로 P모스 리스토어 트랜지스터(Ta-Tc) 가 차례로 온되도록 상기 P모스 리스토어 트랜지스터(Ta-Tc)의 게이트간의 저항(R1,R2)이 연결되고, 상기 P모스 리스토어 트랜지스터(Td,Tc) 의 게이트에는 센싱클럭(ΦSD)으로 직접 제어되는 지연방지용 P모스 리스토어 트랜지스터(Ti,Tj)의 출력이 입력되게 연결 구성되는 클럭 구동부(20)를 가지는 메모리 셀의 센스앰프 구동회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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