JP2557411B2 - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2557411B2
JP2557411B2 JP62246763A JP24676387A JP2557411B2 JP 2557411 B2 JP2557411 B2 JP 2557411B2 JP 62246763 A JP62246763 A JP 62246763A JP 24676387 A JP24676387 A JP 24676387A JP 2557411 B2 JP2557411 B2 JP 2557411B2
Authority
JP
Japan
Prior art keywords
circuit
level
output
delay
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP62246763A
Other languages
English (en)
Other versions
JPS63226111A (ja
Inventor
弘人 中井
弘 岩橋
正通 浅野
茂 熊谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to KR1019870010908A priority Critical patent/KR970000560B1/ko
Publication of JPS63226111A publication Critical patent/JPS63226111A/ja
Application granted granted Critical
Publication of JP2557411B2 publication Critical patent/JP2557411B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、メモリセルに記憶されているデータを安定
に出力すべくチップイネーブル信号を遅延させる遅延回
路を具備する半導体メモリに関し、特に一定の遅延時間
の後にメモリデータの出力を行い得る半導体メモリ用出
力回路に関する。
（従来の技術） 例えば、半導体集積回路においては、入力信号を所定
の時間遅らせて出力する遅延回路が用いられることがあ
る。このような遅延回路において、入力が一方の方向、
例えば０レベルから１レベルへ変化した時は、遅延を持
たせ、他の方向例えば１レベルから０レベルへ変化した
時は遅延を持たせないようなものが知られている。
第13図はこのようは半導体メモリを有する半導体集積
回路に適用し得るCMOS型回路を使用した従来の遅延回路
の一例を示す図である。この遅延回路は、CMOSインバー
タ101、トランスファゲート回路102、充放電コンデンサ
回路103、CMOSインバータ104、トランスファゲート回路
105、充放電コンデンサ回路106および２段のCMOSインバ
ータからなる出力回路107から構成され、充放電コンデ
ンサ回路103、106によりCMOSインバータ101に供給され
る入力信号Ａが０レベルから１レベルへ変化する時間遅
延させている。
このように構成される遅延回路において、第14図に示
すような入力信号ＡがCMOSインバータ101の入力に供給
されると、所定時間遅延して出力回路107から出力信号A
2が出力される。この場合の遅延時間は、充放電コンデ
ンサ回路103,106のコンデンサの容量およびトランスフ
ァゲート102,105の抵抗との積による時定数で決定され
る。
次に、入力信号Ａが１レベルから０レベルへ変化する
と、出力回路107内の信号Ａがゲートに供給されている
ＮチャンネルトランジスタT107dがオフ、Ｐチャンネル
トランジスタT107cがオンし、入力信号Ａの１レベルか
ら０レベルの変化が充放電コンデンサ回路103,106およ
びトランスファゲート102,105を介さず直接出力回路107
から出力されるため、時間の遅れはほとんどない。この
ように入力信号Ａが０レベルから１レベルへ変化する時
は所定の時間遅延され、入力信号Ａが１レベルから０レ
ベルへ変化するときは、遅延されずに出力回路107から
出力される。
今、第15図に示すように、入力信号Ａが０レベルにあ
る時、パルス状の１レベルの雑音P1（例えばハザード）
が発生することがしばしばある。このような雑音P1が発
生した直後、入力信号Ａが０レベルから１レベルへ変化
した場合の動作について考慮してみる。
まず、入力信号Ａは最初０レベルであるので、CMOSイ
ンバータ101のＰチャンネルトランジスタT101aが導通
し、トランスファゲート102を介して充放電コンデンサ
回路103を充電し、充放電コンデンサ回路103のノードN1
03の電位は１レベルになっている。また、このノードN1
03の１レベル信号によりCMOSインバータ104のＮチャン
ネルトランジスタT104bは導通し、トランスファゲート1
05を介して充放電コンデンサ回路106を放電し、充放電
コンデンサ回路106のノードN106の電位は０レベルにな
っている。従って、２段のインバータからなる出力回路
107から０レベルの出力信号A2が出力されている。な
お、この場合、出力回路107のＰチャンネルトランジス
タT107cが０レベルの入力信号Ａにより導通状態とな
り、これによっても出力回路107の出力信号A2は０レベ
ルになっている。
この状態において、入力信号Ａが１レベルになると、
CMOSインバータ101のＮチャンネルトランジスタT101bが
導通し、充放電コンデンサ回路103に充電されていた電
荷はトランスファゲート102、トランジスタT101bを介し
て放電開始する。ここで、第15図に示すように入力信号
Ａが一時０レベルになると、充放電コンデンサ回路103
は一瞬充電される。そして、入力信号Ａに正しい信号が
伝えられ１レベルになって安定すると、ノードN103はト
ランジスタT101bによって放電され、充放電コンデンサ
回路106はCMOSインバータ104のＰチャンネルトランジス
タT104aによって充電されて１レベルになり、出力回路1
07から１レベルの出力信号A2が出力される。
このように入力信号Ａが０レベルから１レベルに変化
する場合において、雑音P1が発生し入力信号が１レベル
から一瞬０レベルに変化するとき、CMOSインバータ101
のトランジスタT101aはトランスファゲート102を介して
充放電コンデンサ回路103を充電するが、充放電コンデ
ンサ回路103のノードN103の電位はわずかしか上昇しな
いうちに、すぐに入力信号Ａが１レベルになり、充放電
コンデンサ回路103は充電される。同様にノードN106の
電荷はノードN103の電位が十分上昇しないためＮチャン
ネルトランジスタT104bによってあまり放電されず、す
ぐに充放電コンデンサ回路106は充電される。すなわ
ち、入力信号Ａが０レベルになっている時間が短いため
充放電コンデンサ回路103のノードN103の電位はすぐに
１レベルまで上昇せず同様に充放電コンデンサ回路106
のノードN106の電位はすぐに０レベルまで低下しないた
め、次の入力信号Ａの１レベルの信号が出力回路107を
介して所定の遅延時間よりも短い時間で出力されてしま
う（出力信号A2）。
（発明が解決しようとする問題点） 第15図に示すように、入力信号Ａに雑音P1が混入し
て、入力信号Ａが１レベルになり、０レベルになって、
またすぐに１レベルになると、この雑音P1発生後の０レ
ベルから１レベルへの変化時点において遅延がなくな
り、安定した遅延動作が行なわれず、雑音による誤動作
が発生しやすいという問題がある。
この発明は、上記に鑑みてなされたもので、その目的
とするところは、入力信号に雑音が入った場合でも確実
に所定の遅延時間を得ることができる半導体メモリ用デ
ータ出力回路を提供することにある。
［発明の構成］ （問題点を解決するための手段） 上記問題点を解決する為に、本発明による半導体メモ
リ用データ出力回路は、半導体メモリを動作状態に制御
する外部制御信号がアクティブの場合、前記半導体メモ
リからの出力と基準電位との比較に基づいて前記半導体
メモリのデータを出力するデータ読み出し回路と、複数
段の遅延素子を供え、前記外部制御信号が非アクティブ
からアクティブに変化し前記半導体メモリが動作状態と
なるとき、対応する出力信号の変化を所定の遅延時間だ
け遅らせ、前記外部制御信号がアクティブから非アクテ
ィブに変化する場合、前記遅延素子を介することなく前
記外部制御信号に応答して、前記出力信号を変化させる
回路手段と、この回路手段の前記遅延素子の容量に接続
され、前記外部制御信号がアクティブから非アクティブ
に変化する場合、前記容量の充放電を行う充放電回路と
を有する遅延回路と、前記外部制御信号が非アクティブ
からアクティブへと変化した場合、対応する前記遅延回
路の出力の変化に応じて、前記読み出し回路からのデー
タを出力する出力回路となっている。
（作用） 本発明の半導体メモリ用データ出力回路では、入力信
号が所定の方向に変化したとき、所定時間遅延した出力
信号を発生し、入力信号が所定の方向と逆の方向に遅延
したとき、遅延しない出力信号を発生している。
また、本発明の半導体メモリ用データ出力回路では、
制御信号が所定の方向に変化したときには、制御信号を
所定時間遅延させ、所定時間後に出力バッファ回路の出
力部を高インピーダンス状態から解除し、制御信号が前
記所定の方向と逆の方向に変化したときには、出力バッ
ファ回路の出力部を迅速に高インピーダンス状態に制御
している。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係る半導体メモリ用遅
延回路を構成する半導体メモリ用データ出力回路に適用
された遅延回路である。同図に示す遅延回路は、入力信
号Ｂが供給されるCMOSインバータ１と、トランスファゲ
ート回路２と、充放電コンデンサ回路３と、CMOSインバ
ータ４と、トランスファゲート回路５と、充放電コンデ
ンサ回路３と、出力回路７とから構成され、出力回路７
から入力信号Ｂの遅延した出力信号B2が出力されるよう
になっている。
CMOSインバータ１は、ＰチャンネルトランジスタT10
とＮチャンネルトランジスタT11とで構成され、両トラ
ンジスタのゲートに入力信号Ｂが供給されている。CMOS
インバータ１の出力、すなわちノードN10はトランスフ
ァゲート回路２の一端に接続され、トランスファゲート
回路２の他端は充放電コンデンサ回路３のノードN20に
接続されている。トランスファゲート回路２は、Ｎおよ
びＰチャンネルトランジスタT12,T13からなる第１のト
ランスファゲート2aと、この第１のトランスファゲート
2aに並列に接続されたＮおよびＰチャンネルトランジス
タT14,T15からなる第２のトランスファゲート2bとから
なる。充放電コンデンサ回路３は直列に接続されたコン
デンサ3a,3bおよび両コンデンサの接続点であるノードN
20にドレインが接続されたＰチャンネルトランジスタT1
6からなり、ノートN20はCMOSインバータ４の入力に接続
されている。トランジスタT16はCMOSインバータ１のト
ランジスタT10を機能的に複製したものであり、そのゲ
ートにはトランジスタT10と同様に入力信号Ｂが供給さ
れている。
CMOSインバータ４は、ＰチャンネルトランジスタT17
とＮチャンネルトランジスタT18とで構成され、その出
力はトランスファゲート回路５を介して充放電コンデン
サ回路６に接続されている。トランスファゲート回路５
は、トランスファゲート回路２と同様にＮおよびＰチャ
ンネルトランジスタT19,T20からなる第３のトランスフ
ァゲート5aと、この第３のトランスファゲート5aに並列
に接続されたＮおよびＰチャンネルトランジスタT21,T2
2からなる第４のトランスファゲート5bとからなる。充
放電コンデンサ回路６は直列に接続されたコンデンサ6
a,6bおよび両コンデンサの接続点であるノードN40にド
レインが接続されたＮチャンネルトランジスタT23から
みてこのトランジスタT23はCMOSインバータ４のトラン
ジスタT18を機能的に複製したものであり、そのゲート
はトランジスタT18と同様に充放電コンデンサ回路３の
ノードN20に接続されている。また、充放電コンデンサ
回路６のノードN40は出力回路７の入力に接続されてい
る。
出力回路７は、充放電コンデンサ回路６のノードN40
にゲートが接続されたＰチャンネルトランジスタT24お
よびＮチャンネルトランジスタT26からなるCMOSインバ
ータと、このCMOSインバータの出力（ノードＳ）である
トランジスタT24,T26のドレインにドレインが接続され
たＰチャンネルトランジスタT25と、トランジスタT26の
ソースにドレインが接続されたＮチャンネルトランジス
タT27と、ノードＳがゲートに接続されたＰチャンネル
トランジスタT28およびＮチャンネルトランジスタT29か
らなるCMOSインバータとから構成されている。なお、ト
ランジスタT24,T25,T26,T27はNANDゲート回路を構成し
ている。また、トランジスタT25およびT27の両ゲートに
は入力信号Ｂが供給されている。
なお、トランスファゲート回路２および５はそれぞれ
並列に接続された一対のトランスファゲートから構成さ
れているが、トランスファゲート回路2,5はそれぞれ充
放電コンデンサ回路3,充放電コンデンサ回路６用の充放
電用の抵抗を構成しているものである。従って、上述し
たように、トランスファゲートを並列に２個接続するこ
とは充放電に対する抵抗値を単に低下させているもので
あり、並列に２個接続することなく１個のみでもよいも
のである。このように、２個並列に接続していると、半
導体集積回路が出来上った後で、遅延時間を更に長くす
る必要が生じた時、片方をレーザ光で切り離すことで達
成できる。
以上のように構成されたものにおいて、入力信号Ｂが
０レベルの場合には、CMOSインバータ１のトランジスタ
T10が導通し、トランジスタT11が非導通となっているの
で、トランジスタT10のソースに供給される電圧Vccはト
ランスファゲート回路２を介して、充放電コンデンサ回
路３のノードN20を充電し、その電位は１レベルにあ
る。このノードN20の１レベルの信号によりCMOSインバ
ータ４のトランジスタT18は導通し、トランジスタT17は
非導通となっているので、充放電コンデンサ回路６のノ
ードN40はトランスファゲート回路５およびトランジス
タT18を介して放電し、その電位は０レベルにある。ま
た、充放電コンデンサ回路６のノードN40の０レベルの
信号により出力回路７のトランジスタT24は導通し、ト
ランジスタT26は非導通となるため、最終段のCMOSイン
バータのトランジスタT29が導通し、出力信号B2は０レ
ベルになっている。
なお、上記動作において、入力信号Ｂの０レベルによ
り充放電コンデンサ回路３のトランジスタT16も導通し
て、充放電コンデンサ回路３のノードN20のレベルを１
レベルにしているとともに、このノードN20の１レベル
信号により充放電コンデンサ回路６のトランジスタT23
は導通し、充放電コンデンサ回路６のノードN40のレベ
ルを０レベルにしている。また、出力回路７のトランジ
スタT25は０レベルの入力信号Ｂにより導通し、出力回
路７の出力信号B2は０レベルになっている。
以上のように、入力信号Ｂが０レベルの状態から第14
図と同様に第２図に示すように１レベルに変化すると、
CMOSインバータ１のトランジスタT10はオフになり、ト
ランジスタT11が導通して、充放電コンデンサ回路３に
充電されていた電荷、すなわちノードN20の電荷はトラ
ンスファゲート回路２よびトランジスタT11を介して放
電し、充放電コンデンサ回路３のノードN20の電位を０
レベルにしようとする。しかしながら、この時、入力信
号Ｂの１レベルが第２図に示す時間T2−T1のように比較
的短い場合には、充放電コンデンサ回路３のノードN20
のレベルは完全に０レベルに達せず、例えば中間の2.5V
程度のレベルにしか低下しない。従って、このレベルで
はノードN20に接続されたCMOSインバータ４のトランジ
スタT17およびT18は両者とも導通状態になるが、完全な
導通にならないので、CMOSインバータ４からトランスフ
ァゲート回路５を介して充放電コンデンサ回路６に十分
な充電電流が流れないため、充放電コンデンサ回路６の
ノードN40の電位は各トランジスタの寸法にもよるが、
例えば1V程度しか上昇しない。なお、この時、入力信号
Ｂは１レベルであるので、トランジスタT25は非導通と
なり、トランジスタT27は導通になっている。また、一
方、この時、充放電コンデンサ回路６のノードN40の電
位は上述したように1V程度と低いので、トランジスタT2
4は十分導通状態になっているのに対して、トランジス
タT26は完全に導通状態になり得ず、電流駆動能力が低
いため、出力回路７の最終段CMOSインバータの入力のノ
ードＳは０レベルにならない。従って、出力回路７の出
力はまだ０レベルのまま変化しない。
このような状態で入力信号Ｂが第２図に示すように瞬
時０レベルになると、CMOSインバータ１のトランジスタ
T10が導通するとともに、充放電コンデンサ回路３のト
ランジスタT16も導通するため、充放電コンデンサ回路
３はトランジスタT16を介して急速に充電され、ノードN
20は１レベルまで上昇する。そして、この急速に上昇す
るノードN20の１レベルによりCMOSインバータ４のトラ
ンジスタT18が導通するとともに、充放電コンデンサ回
路６のトランジスタT23も導通するため、充放電コンデ
ンサ回路６のノードN40の電荷はトランジスタT23を介し
て急速に放電し、ノードN40は０レベルに低下する。従
って、トランジスタT24は導通し、ノードＳは完全な１
レベルになり、出力回路７の出力は０レベルのままであ
る。すなわち、入力信号Ｂが雑音P2により短い時間（T2
−T1）１レベルとなった後、０レベルにされても、出力
回路７の出力は遅延回路の動作で０レベルのままでもあ
るとともに、充放電コンデンサ回路3,6の充放電電圧状
態はトランジスタT16,T23の作用で初期状態に戻され、
次の１レベルの入力信号に備えているのである。
すなわち、雑音P2が消えた後、入力信号Ｂが正規の１
レベルになって安定すると、CMOSインバータ１のトラン
ジスタT11が導通し、充放電コンデンサ回路３のノードN
20の電荷がトランスファゲート回路２およびトランジス
タT11を介して放電し、ノードN20が０レベルに低下す
る。それから、ノードN20の０レベルによりCMOSインバ
ータ４のトランジスタT17が導通し、充放電コンデンサ
回路６のノードN40がトランスファゲート回路５および
トランジスタT17を介して充電され、ノードN40は１レベ
ルに上昇する。この結果、出力回路７のトランジスタT2
6は導通し、ノードＳは０レベルになり、出力回路７の
出力は１レベルとなる。この場合、出力信号B2は充放電
コンデンサ回路３とトランスファゲート回路２の容量と
抵抗との時定数および充放電コンデンサ回路６とトラン
スファゲート回路５容量と抵抗との時定数により第２図
の時間（T3−T2）遅延して出力回路７から出力されるの
である。
なお、充放電コンデンサ回路３および充放電コンデン
サ回路６は、遅延時間の設定値にもよるが、それぞれイ
ンバータ４、出力回路７のインバータのゲート容量を代
用してもよい。また、トランスファゲート回路２の代り
にトランジスタT11の導通抵抗を大きく設定してこれを
代用してもよく、同様にトランスファゲート回路５の代
りにトランジスタT17の導通抵抗を大きく設定してこれ
を代用してもよい。
第３図はこの発明の他の実施例を示す回路図である。
この実施例は、ＮチャンネルMOSトランジスタ回路で遅
延回路を実現したものである。この回路は、第１図の実
施例と同様にインバータ11と、トランスファゲート回路
12と、充放電コンデンサ回路13と、インバータ14と、ト
ランスファゲート回路15と、充放電コンデンサ回路16と
から構成され、充放電コンデンサ回路13および16にそれ
ぞれ急速充電および急速放電用のトランジスタT31,T32
が接続され、これにより第１図の出力回路７をのぞく遅
延回路の遅延部と同様に動作するようにしている。イン
バータ回路の負荷トランジスタとトランスファゲート回
路のトランジスタはしきい値が負のデプリッション型Ｎ
チャンネルMOSトランジスタで構成される。なお、充電
用のトランジスタT31はノードN13が完全に１レベルまで
充電されるため、そのしきい値電圧を0V近傍にするのが
よい。
第４図はこの発明の更に他の実施例を示す回路図であ
る。この実施例は、CMOSIC用の遅延回路であるが、一層
早く充放電させるように構成したものであり、第１図の
出力回路７をのぞく遅延回路の遅延部に相当する。すな
わち、この回路は、基本的には第１図と同様にインバー
タ21と、トランスファゲート回路22と、充放電コンデン
サ回路23と、インバータ24と、トランスファゲート回路
25と、充放電コンデンサ回路26とから構成され、トラン
スファゲート回路22および充放電コンデンサ回路23にイ
ンバータ21のＰチャンネルトランジスタと同じの構成の
トランジスタT34,T34が接続され、更にトランスファゲ
ート回路25および充放電コンデンサ回路26にインバータ
24のＮチャンネルトランジスタと同じ構成のトランジス
タT35,T36が接続されている。
第５図ないし第９図は、本発明の実施例に係る半導体
メモリ用データ出力回路の回路図である。この実施例に
おいては半導体メモリからのデータを安定に出力するよ
うに同メモリを動作状態に制御するチップイネーブル信
号を第１図に示した遅延回路と同じ第６図の遅延回路に
よって遅延させているものである。特にこの場合におい
てチップイネーブル信号である外部制御信号▲▼が
非アクティブに対応する１レベルからアクティブに対応
する０レベルに変化してメモリが待機状態から動作状態
に変化する時における誤動作を防止するために逆相の内
部制御信号CE※１が０レベルから１レベルになったと
き、該内部制御信号CE※１を遅延させた出力信号CE※※
を遅延回路で形成し、この遅延した出力信号CE※※によ
り出力がハイ・インピーダンス状態から出力状態にかわ
るようにしている。
まず、第５図に示す制御回路は、外部制御信号▲
▼から同相の内部制御信号 逆相の内部制御信号CE※およびCE※１を形成し、この内
部制御信号CE※１が第６図に示す遅延回路において遅延
させられている。
第６図の遅延回路は、基本的には第１図の遅延回路と
同じであるが、第１図の遅延回路のトランスファゲート
回路2,5におけるトランスファゲートの直並列数を多く
した点と充放電コンデンサ回路3,6における各コンデン
サをMOSトランジスタで構成した点とが異なるのみであ
り、その他の同じ構成要素には同じ符号が付されてい
る。従って、第１図の回路と異なる点についてのみ第６
図の遅延回路を説明する。
まず、トランスファゲート回路120は、第１図のトラ
ンスファゲート回路２に対応するものであるが、ゲート
が第１の電源（Vcc）に接続されたＮチャンネルトラン
ジスタT121とこのトランジスタに並列に接続され、ゲー
トが第２の電源（アース電位）に接続されたＰチャンネ
ルトランジスタT122とからなるトランスファゲートが２
個直列接続された回路が互いに並列に３回路接続されて
構成されている。また、トランスファゲート回路150も
同様に第１図のトランスファゲート回路５に対応するも
のであるが、ゲートが第１の電源（Vcc）に接続された
ＮチャンネルトランジスタT151とこのトランジスタに並
列に接続され、ゲートが第２の電源（アース電位）に接
続されたＰチャンネルトランジスタT152とかなるトラン
スファゲートが２個直列接続された回路が互いに並列に
３回路接続されて構成されている。更に、充放電コンデ
ンサ回路130および160は第１図の充放電コンデンサ回路
3,6に対応するものであるが、第１図ではコンデンサ3a,
3b,6a,6bで構成されているものに対してMOSトランジス
タT131,T132,T133,T134,T161,T162,T163,T164で構成さ
れている。
以上のように構成される第６図の遅延回路において、
前記内部制御装置CE※１は遅延させられ、出力信号CE
※※として第７図に示す▲▼バッファ回路に供給さ
れ、第７図の▲▼バッファ回路から出力されるODL
およびODU信号は第９図のデータ出力バッファ回路に供
給されている。また、データ出力バッファ回路には第８
図に示すカーレントミラー回路においてセンスアンプ
（S/A）で基準電位VREFに対して比較検知したメモリの
記憶データに対応した出力信号 供給されている。また、第７図のデータ出力バッファ回
路には内部制御信号 が供給され、第８図のカーレントミラー回路には内部制
御信号CE※が供給されている。
▲▼信号は半導体メモリを待機状態または動作状
態となるように制御する信号であり、▲▼信号が１
レベルから０レベルに変化し待機状態から動作状態にな
った後、所定のアドレスによってメモリセルが選択され
るまで出力に不確実なデータが出力される。すなわち、
基準電圧VREFが所定電位に、かつメモリセルからの電位
がメモリセルのデータに対応した電位となり安定するま
での間、センサアンプ回路の出力は不確定電位となり変
動することがある。例えば第10図（ａ）の遅延回路を使
用しない場合の波形タイミングにおいて、時間t1で▲
▼信号が０レベルに変化した後、時間t4でメモリセル
に対応した信号が出力される間、時間t2からt3において
出力データDoutが一時例えば０レベル→１レベル→０レ
ベルと変動する。このような出力データの変動は、電源
電圧の変動をもたらし、半導体メモリの誤動作の原因と
なる。さらに、出力Doutと共通に接続されている他の半
導体メモリの誤動作の原因ともなる場合がある。
このような欠点を解決するため、この発明においては
第６図に示す遅延回路で▲▼信号が１レベルから０
レベルに変化し、CE※信号が０レベルから１レベルにな
るとき、この信号から遅延したCE※※信号を形成し、こ
の信号によりデータ出力Doutにメモリセルのデータに対
応したレベルの信号が出力されるまでODL,ODU信号がそ
れぞれ0,1レベルになるようにして、その間出力バッフ
ァ回路のみを待機状態にすることによりメモリセルのデ
ータに対応しない不確実データがDoutに出力されないよ
うにしたものである。第10図（ｂ）の本実施例の遅延回
路を用いた場合の波形タイミングで示すDoutの波形に示
すように、本実施例回路では時間t2からt3の間の出力デ
ータの変動はなくなり、時間t4で従来通りメモリセルの
データに対応した信号が出力される。
一般に半導体メモリを制御する信号には▲▼（チ
ップイネイブル）信号と▲▼（アウトプットイネイ
ブル）信号があり、前者は選択された半導体メモリを待
機状態または動作状態にし、後者は半導体メモリの出力
バッファ回路の出力部をハイ・インピーダンス状態また
は出力状態にするために使用される。▲▼バッファ
回路の出力信号は▲▼バッファ回路の一入力信号と
なっており、▲▼信号がレベル、すなわち半導体メ
モリが待機状態のときにも出力はハイ・インピーダンス
状態となる。
先に述べたように半導体メモリが待機状態から動作状
態となり、所定のアドレスにより選択されたメモリセル
のデータがセンスアンプ回路より出力されるまで、出力
は待機状態、つまりハイ・インピーダンス状態であるこ
とが望ましい。逆に半導体メモリが動作状態から待機状
態となる時、出力はすばやくハイ・インピーダンス状態
となることが望ましい。半導体メモリを使用するシステ
ムの多くは出力バッファ回路の出力部が接続される出力
バスラインには、複数のメモリICの出力部が共通に接続
されている。このように共通に複数のICの出力部が接続
されているために、出力部にはハイ・インピーダンスと
なる機能が設けられている。すなわち、あるICからデー
タが出力されている場合、他のICはハイ・インピーダン
ス状態にされる。もし他のICがハイ・インピーダンス状
態でないと、複数のICの出力部のトランジスタ間で電流
が流入したり、流出したりして、正しいデータが出力さ
れない。このため、バスラインに接続されるICの出力部
はすばやくハイ・インピーダンスになるのが望ましい。
制御信号が入力されてからハイ・インピーダンスになる
時間が短ければ短い程、他のICからバスラインにデータ
を出力する時間を速く出来、システムの処理速度が向上
する。
このように、ある半導体メモリが▲▼信号により
制御され動作状態から待機状態になる時間が短い程速
く、他の半導体メモリが動作状態に移れる。このため本
実施例では▲▼信号が１レベルから０レベルに変化
したとき遅延回路の出力信号であり、かつ▲▼バッ
ファ回路の一入力信号であるCE※※に所定に遅延がかか
り、０レベルから１レベルに変化し、待機状態になると
ともに出力がハイ・インピーダンス状態になる時は、信
号CE※※に遅延がかからないようにしている。これは▲
▼が０レベルから１レベルに変化し、▲▼バッ
ファの出力信号CE※１が１レベルから０レベルに変化し
た場合、第６図において遅延回路のノードN46の電位に
かかわらず、ＮチャンネルトランジスタT27は非導通状
態となり、ＰチャンネルトランジスタT25が導通状態と
なるため、遅延がかかることなく、CE※※信号は１レベ
ルから０レベルに変化する。
また、内部制御信号CE※は第８図のセンスアンプ回路
に供給されると同時に他のアドレスバッファ回路やプリ
デコーダ等の内部回路の多数のMOSトランジスタのゲー
トに供給されるが、これらのゲート容量の和は数pFとか
なり大きい。このため、外部制御信号▲▼が変化し
てから内部制御信号CE※が変化するまでの遅延時間は大
きい。これに対して、内部制御信号CE※１が供給される
のは、第６図の遅延回路のMOSトランジスタT10,T11,T2
5,T27であるため、その容量は0.1pF以下と小さく、遅延
時間は非常に小さい。従って、外部制御信号▲▼が
０レベルから１レベルへと変化したとき、内部制御信号
CE※１は内部制御信号CE※と比較し、速やかに１レベル
から０レベルに変化し、▲▼バッファ回路を介して
速やかに出力を高インピーダンスにすることができる。
そして、内部回路が内部制御信号CE※の遅延のために待
機状態となるのが遅くとも、出力は迅速に高インピーダ
ンス状態となるのである。
第11図は本発明の更に別の実施例に係る半導体集積回
路の回路図である。
この実施例は、ＮチャンネルMOSトランジスタで遅延
回路を構成しているものである。この遅延回路は、イン
バータ回路311と、トランスファゲート回路312と、充放
電コンデンサ回路313と、インバータ回路314と、トラン
スファゲート回路315と、充放電コンデンサ回路316と、
出力回路317とから構成され、充放電コンデンサ回路313
および316にそれぞれ急速充電用トランジスタT304が接
続されている。第11図のインバータ回路311、トランス
ファゲート回路312、充放電コンデンサ回路313、トラン
スファゲート回路315、充放電コンデンサ回路316はすべ
てＮチャンネルMOSトランジスタで構成されるが、その
作用は第６図のインバータ回路１、トランスファゲート
回路120、充放電コンデンサ回路130、トランスファゲー
ト回路150、充放電コンデンサ回路160と同じである。
前述した第６図の遅延回路では、外部制御信号▲
▼が１レベルから０レベルに変化したとき、遅延回路の
出力信号CE※※に所定の遅延がかかり、このとき充放電
コンデンサ回路130のノードN20は１レベルから０レベル
に変化し、逆に充放電コンデンサ回路160のノードN46は
０レベルから１レベルに変化するようになっているが、
これに対して第11図の実施例の遅延回路では、充放電コ
ンデンサ回路313のノードN350は同様に１レベルから０
レベルに変化し、充放電コンデンサ回路316のノードN36
0は第６図の充放電コンデンサ回路160と逆に１レベルか
ら０レベルに変化するようになっている。これはＮチャ
ンネルMOSトランジスタにより構成されたインバータの
回路しきい値が一般に1V以下と低いため、インバータの
入力信号が０レベルから１レベルに変化して出力が切り
換わる場合の遅延は入力信号が１レベルから０レベルに
変化して出力が切り換わる場合の遅延に比較して非常に
小さくなるため、インバータ回路314の出力が入力と同
相となるようにインバータ回路314を構成したものであ
る。更に、入力信号である内部制御信号CE※１と出力信
号CE※※が同相となり、外部制御信号▲▼が０レベ
ルから１レベルに変化した場合には、トランスファゲー
ト回路の抵抗と充放電コンデンサ回路の容量による遅延
がかからないようにＮチャンネルトランジスタにより出
力回路317が構成されている。また、第11図のトランジ
スタT301,T303,T305,T306,T307,T308はしきい値が負の
デプリッション型ＮチャンネルMOSトランジスタで構成
され、トランジスタT302,T304はしきい値がOV近傍のＮ
チャンネルMOSトランジスタで構成されている。第12図
はこの発明の更に他の実施例を示す回路図である。この
実施例は第６図の遅延回路の遅延部（トランスファゲー
ト回路と充放電コンデンサ回路）をCMOSインバータを多
段接続することにより構成したものである。第12図にお
いて、CMOSナンドゲートNAND3とCMOSインバータINV3は
第６図の出力回路７と等価である。CE※１信号が“0"レ
ベルから“1"レベルへと変化する場合、所定の遅延時間
後、ノードN404の電位が“0"レベルから“1"レベルへ変
化するため、出力CE※※も所定時間後“0"レベルから
“1"レベルへと変化する。
CE※１信号が“1"レベルから“0"レベルへと変化する
場合、ナンドゲートNAND3の出力は迅速に“1"レベルと
なり、出力は迅速に“1"レベルから“0"レベルへと変化
する。
CE※１信号が第２図に示した入力信号Ｂのように短い
間“0"レベルとなっていた場合でも、ナンドゲートNAND
1,NAND2の出力であるノードN401,N403は迅速に“1"レベ
ルとなり、ノアゲートNOR1,NOR2の出力であるノードN40
2,N404は迅速に“0"レベルとなるため、所定の遅延時間
後、出力CE※１は“0"レベルから“1"レベルへ変化す
る。
［発明の効果］ 以上説明したように、本発明によれば、入力信号が所
定の方向に変化したとき、所定時間遅延した出力信号を
発生し、入力信号が所定の方向と逆の方向に変化したと
き、遅延しない出力信号を発生しており、また制御信号
が所定の方向に変化したときには、制御信号を所定時間
遅延させ、所定時間後に出力バッファ回路の出力部を高
インピーダンス状態から解除し、制御信号が前記所定の
方向と逆の方向に変化したときには、出力バッファ回路
の出力部を迅速に高インピーダンス状態に制御している
ので、信号に雑音が混入しても確実に所定の遅延時間を
得ることができ、誤動作することなく安定に動作するこ
とができる。また、半導体メモリに適用したときには、
待機状態から動作状態に変化する場合においても誤動作
することなく安定に動作することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る半導体メモリ用デー
タ出力回路を構成する半導体回路に適用し得る遅延回路
の回路図、第２図は第１図の遅延回路の動作を説明する
波形図、第３図はこの発明の他の実施例の回路図、第４
図はこの発明の更に他の実施例の回路図、第５図ないし
第９図はこの発明の別の実施例に係る半導体メモリ用デ
ータ出力回路の回路図、第10図の（ａ）（ｂ）は前記半
導体メモリ用データ出力回路の動作を説明する波形図、
第11図は本発明の更に別の実施例に係る半導体メモリ用
データ出力回路の回路図、第12図は本発明の更に別の実
施例に係る半導体メモリ用データ出力回路の回路図、第
13図は従来の半導体メモリ用データ出力回路図、第14図
および第15図は第13図の回路を説明するための波形図で
ある。 1,4……CMOSインバータ、2,5……トランスファゲート回
路、3,6……充放電コンデンサ回路、７……出力回路、T
16……急速充電用トランジスタ、T23……急速放電用ト
ランジスタ。
フロントページの続き (72)発明者 浅野 正通 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝多摩川工場内 (72)発明者 熊谷 茂 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会 社内 (56)参考文献 特開 昭52−45247（ＪＰ，Ａ) 実開 昭48−60447（ＪＰ，Ｕ) 実開 昭60−111126（ＪＰ，Ｕ) 特公 昭56−51662（ＪＰ，Ｂ２)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体メモリを動作状態に制御する外部制
    御信号がアクティブの場合、前記半導体メモリからの出
    力と基準電位との比較に基づいて前記半導体メモリのデ
    ータを出力するデータ読み出し回路と、 複数段の遅延素子を供え、前記外部制御信号が非アクテ
    ィブからアクティブに変化し前記半導体メモリが動作状
    態となるとき、対応する出力信号の変化を所定の遅延時
    間だけ遅らせ、前記外部制御信号がアクティブから非ア
    クティブに変化する場合、前記遅延素子を介することな
    く前記外部制御信号に応答して、前記出力信号を変化さ
    せる回路手段と、この回路手段の前記遅延素子の容量に
    接続され、前記外部制御信号がアクティブから非アクテ
    ィブに変化する場合、前記容量の充放電を行う充放電回
    路とを有する遅延回路と、 前期外部制御信号が非アクティブからアクティブへと変
    化した場合、対応する前記遅延回路の出力の変化に応じ
    て、前記読み出し回路からのデータを出力する出力回路
    とからなる半導体メモリ用データ出力回路。
JP62246763A 1986-10-01 1987-09-30 半導体集積回路 Expired - Fee Related JP2557411B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019870010908A KR970000560B1 (ko) 1986-10-01 1987-09-30 반도체집적회로

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP23344686 1986-10-01
JP61-233446 1986-10-01

Publications (2)

Publication Number Publication Date
JPS63226111A JPS63226111A (ja) 1988-09-20
JP2557411B2 true JP2557411B2 (ja) 1996-11-27

Family

ID=16955170

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62246763A Expired - Fee Related JP2557411B2 (ja) 1986-10-01 1987-09-30 半導体集積回路

Country Status (3)

Country Link
US (1) US5055706A (ja)
JP (1) JP2557411B2 (ja)
KR (1) KR970000560B1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764093A (en) * 1981-11-28 1998-06-09 Advantest Corporation Variable delay circuit
KR910002033B1 (ko) * 1988-07-11 1991-03-30 삼성전자 주식회사 메모리 셀의 센스앰프 구동회로
US5719812A (en) * 1988-11-16 1998-02-17 Fujitsu Limited Semiconductor memory including bit line reset circuitry and a pulse generator having output delay time dependent on type of transition in an input signal
US5160863A (en) * 1989-06-30 1992-11-03 Dallas Semiconductor Corporation Delay circuit using primarily a transistor's parasitic capacitance
US5287534A (en) * 1990-01-04 1994-02-15 Digital Equipment Corporation Correcting crossover distortion produced when analog signal thresholds are used to remove noise from signal
US5163168A (en) * 1990-03-30 1992-11-10 Matsushita Electric Industrial Co., Ltd. Pulse signal generator and redundancy selection signal generator
JP2621612B2 (ja) * 1990-08-11 1997-06-18 日本電気株式会社 半導体集積回路
US5229657A (en) * 1991-05-01 1993-07-20 Vlsi Technology, Inc. Method and apparatus for controlling simultaneous switching output noise in boundary scan paths
KR970005124B1 (ko) * 1991-08-14 1997-04-12 가부시끼가이샤 아드반테스트 가변지연회로
US5389843A (en) * 1992-08-28 1995-02-14 Tektronix, Inc. Simplified structure for programmable delays
EP0637134B1 (en) 1993-07-30 1998-09-23 STMicroelectronics, Inc. Inverter with variable impedance delay element
US5396110A (en) * 1993-09-03 1995-03-07 Texas Instruments Incorporated Pulse generator circuit and method
AU7981094A (en) * 1993-11-09 1995-05-29 Motorola, Inc. Circuit and method for generating a delayed output signal
JPH07154221A (ja) * 1993-11-25 1995-06-16 Nec Corp 遅延回路
US5479132A (en) * 1994-06-06 1995-12-26 Ramtron International Corporation Noise and glitch suppressing filter with feedback
JPH09223952A (ja) * 1996-02-15 1997-08-26 Mitsubishi Electric Corp 可変遅延回路とこれを用いたリング発振器及びパルス幅可変回路
US5764090A (en) * 1996-08-26 1998-06-09 United Microelectronics Corporation Write-control circuit for high-speed static random-access-memory (SRAM) devices
US5896054A (en) * 1996-12-05 1999-04-20 Motorola, Inc. Clock driver
JP3338758B2 (ja) * 1997-02-06 2002-10-28 日本電気株式会社 遅延回路
JPH10303709A (ja) * 1997-04-25 1998-11-13 Advantest Corp パルス幅整形回路
JP3926011B2 (ja) 1997-12-24 2007-06-06 株式会社ルネサステクノロジ 半導体装置の設計方法
US6573772B1 (en) * 2000-06-30 2003-06-03 Intel Corporation Method and apparatus for locking self-timed pulsed clock
JP3866594B2 (ja) * 2002-03-15 2007-01-10 Ｎｅｃエレクトロニクス株式会社 遅延回路と半導体記憶装置及び半導体記憶装置の制御方法
US20070106375A1 (en) * 2005-11-07 2007-05-10 Carlos Vonderwalde Bifurcated stent assembly
SG11201601235SA (en) * 2013-08-19 2016-03-30 Japan Science & Tech Agency Reconfigurable delay circuit, delay monitor circuit using said delay circuit, variation compensation circuit, variation measurement method, and variation compensation method

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4860447U (ja) * 1971-11-09 1973-08-01
US3996481A (en) * 1974-11-19 1976-12-07 International Business Machines Corporation FET load gate compensator
US3971960A (en) * 1975-03-05 1976-07-27 Motorola, Inc. Flip-flop false output rejection circuit
JPS528864A (en) * 1975-07-09 1977-01-24 Seiko Instr & Electronics Ltd Oscillator-frequency divider circuit with level shifter of electronic watch
JPS5245247A (en) * 1975-10-08 1977-04-09 Hitachi Ltd Pulse width convertor circuit
JPS55114018A (en) * 1979-02-23 1980-09-03 Nippon Telegr & Teleph Corp <Ntt> Correctable delay unit
US4300065A (en) * 1979-07-02 1981-11-10 Motorola, Inc. Power on reset circuit
JPS5651662A (en) * 1979-10-05 1981-05-09 Kanto Kagaku Kk Qualitative and quantitative analytical method for saccharides
JPS5915212B2 (ja) * 1979-11-29 1984-04-07 富士通株式会社 発振回路
JPS5711526A (en) * 1980-06-25 1982-01-21 Nec Corp Latch circuit
JPS58111429A (ja) * 1981-12-24 1983-07-02 Nec Corp 遅延回路
JPS58140649A (ja) * 1982-02-16 1983-08-20 Fujitsu Ltd 電圧検出回路
JPS595488A (ja) * 1982-07-01 1984-01-12 Fujitsu Ltd 半導体装置
US4508978A (en) * 1982-09-16 1985-04-02 Texas Instruments Incorporated Reduction of gate oxide breakdown for booted nodes in MOS integrated circuits
US4583008A (en) * 1983-02-25 1986-04-15 Harris Corporation Retriggerable edge detector for edge-actuated internally clocked parts
JP2564787B2 (ja) * 1983-12-23 1996-12-18 富士通株式会社 ゲートアレー大規模集積回路装置及びその製造方法
DD220474A1 (de) * 1984-01-02 1985-03-27 Mikroelektronik Zt Forsch Tech Integrierte verzoegerungsschaltung
US4786824A (en) * 1984-05-24 1988-11-22 Kabushiki Kaisha Toshiba Input signal level detecting circuit
US4707626A (en) * 1984-07-26 1987-11-17 Texas Instruments Incorporated Internal time-out circuit for CMOS dynamic RAM
JPS61104397A (ja) * 1984-10-24 1986-05-22 Hitachi Ltd 半導体記憶装置
JPS60111126U (ja) * 1984-12-06 1985-07-27 富士通株式会社 リセツト付遅延回路
JPS61208919A (ja) * 1985-03-13 1986-09-17 Toshiba Corp 集積回路内蔵型低域通過フイルタ
US4634905A (en) * 1985-09-23 1987-01-06 Motorola, Inc. Power-on-reset circuit having a differential comparator with intrinsic offset voltage
IT1204808B (it) * 1986-02-18 1989-03-10 Sgs Microelettronica Spa Circuito di reset all'accensione per reti logiche in tecnologia mos,particolarmente per periferiche di microprocessori
JPS63129863A (ja) * 1986-11-14 1988-06-02 Toko Inc スイツチング電源装置

Also Published As

Publication number Publication date
KR970000560B1 (ko) 1997-01-13
JPS63226111A (ja) 1988-09-20
US5055706A (en) 1991-10-08
KR880005746A (ko) 1988-06-30

Similar Documents

Publication Publication Date Title
JP2557411B2 (ja) 半導体集積回路
US5724297A (en) Semiconductor integrated circuit device and method of activating the same
KR910002748B1 (ko) 반도체장치에 있어서 데이타 출력 버퍼회로
US5459421A (en) Dynamic-static master slave flip-flop circuit
JPH10504434A (ja) Ｖｌｓｉメモリ回路における改善
JPS5856198B2 (ja) 半導体記憶装置
JPH0817032B2 (ja) 半導体集積回路装置
US5517142A (en) Output buffer with a reduced transient bouncing phenomenon
JP2981416B2 (ja) クロッキング回路
JPH02216699A (ja) バッファ回路およびその動作方法
JPH10188585A (ja) 不揮発性半導体記憶装置とその定電圧発生回路
KR100195975B1 (ko) 출력버퍼
JP3710703B2 (ja) 半導体集積回路
US4893029A (en) Power supply noise protection circuit
JPH0456400B2 (ja)
KR950005171B1 (ko) 전류 미러 증폭회로 및 그의 구동 방법
EP0368328B1 (en) Address transition detector circuit
US5446694A (en) Semiconductor memory device
JP3110407B2 (ja) 半導体記憶装置
KR100211149B1 (ko) 반도체 메모리 장치의 데이터 출력버퍼 제어회로
KR940004516B1 (ko) 반도체 메모리의 고속 센싱장치
US4456841A (en) Field effect level sensitive circuit
US6084455A (en) High-speed CMOS latch
US6262931B1 (en) Semiconductor memory device having voltage down convertor reducing current consumption
US6169423B1 (en) Method and circuit for regulating the length of an ATD pulse signal

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees