KR940004516B1 - 반도체 메모리의 고속 센싱장치 - Google Patents

반도체 메모리의 고속 센싱장치 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리의 고속 센싱장치
제1도는 다이나믹램의 컬럼 계회로도.
제2a도는 종래의 센싱클럭 발생 회로도.
제2b도는 일반적으로 사용되는 컬럼 선택신호를 발생하는 일례.
제2c도는 종래의 센싱 동작을 설명하는 타이밍도.
제3도는 본 발명에 따른 센싱클럭 발생 회로도.
제4도는 본 발명의 센싱 동작을 설명하는 타이밍도.
제5도는 비트라인과 입출력라인이 연결될 때 종래와 본 발명의 동작을 비교한 전압파형도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 다이나믹램에서 비트라인상의 전압을 입출력라인으로 센싱하는 장치에 관한 것이다.
다이나믹램에서는 메모리셀의 정보가 센스앰프에 의하여 비트라인상에 전압의 형태로 나타나고, 이 전압은 컬럼 디코딩에 의하여 입출력라인으로 전송된다. 하나의 비트에 해당하는 정보는 한쌍의 비트라인사이에서의 전압차이가 상기 센스앰프에 의하여 충분히 증폭된다. 메모리셀로부터 읽혀진 데이타가 입출력라인으로 전송되는 과정에서는, 두번의 전하분배(charge sharing)가 이루어진다. 첫번째는 워드라인의 구동에 의하여 메모리셀에 저장된 전하가 비트라인으로 빠지는 때이며, 두번째는 비트라인의 전하가 입출력라인으로 실릴 때이다. 제1도에 도시된 다이나믹램의 컬럼 계회로를 참조하면, 비트라인 등화신호 øEQ가 디스에이블("로우"상태)된 후 워드라인 WL1이 구동되면 메모리셀 MC1에 저장된 전하가 비트라인 BL으로 전송된다. 이때 상보 비트라인 BL에는 더미셀등에 의한 소정레벨의 기준전위가 나타난다. 게이트들이 비트라인쌍 BL,에 크로스커플된 엔모오스 트랜지스터들로 구성된 엔형 센스앰프(12)가 센싱클럭 LAG("하이"상태)에 의하여 인에이블되면, BL과 BL사이의 전압차는 증폭된다. 비트라인쌍 사이의 전압차가 충분히 증폭되었을 때, 컬럼 선택신호 CSL이 "하이"상태로 인에이블되어 상기 비트라인쌍과 입출력라인쌍을 연결한다. 이러한 센싱 및 전송과정에서 사용되는 신호 또는 클럭들은 메모리장치 내부에서 만들어지는 것들이다.
제2a도에서는 상기 센싱클럭 LAG를 발생시키는 종래의 회로를 보여준다. 상기 제2a도의 종래의 센싱클럭 발생회로와 제2c도의 종래의 센싱 타이밍도를 참조하면, 로우어드레스 스트로브 RAS가 인에이블된후 발생되는 스트로브클럭 øS가 "하이"상태로 인에이블되면, 피모오스 트랜지스터(21)가 턴온되어 센싱클럭 LAG가 "하이"상태로 된다. 그러면, 제1도에서 엔형 센스앰프(12)의 풀다운용 엔모오스 트랜지스터(13)이 턴온되고, 방전노드(14)로부터 접지전압단 Vss로 전류 Is가 흐르므로, 엔형 센스앰프(12)는 구동된다. 비트라인쌍상의 전위치가 충분히 형성되었을 때, 제2b도에 도시된 바와 같이, 컬럼 디코더(도시되지 않음)로부터 출력되는 컬럼 게이트 øYE에 따르는 컬럼 선택신호 CSL가 인에이블("하이"상태)됨에 따라, 비트라인쌍은 입출력라인쌍 IO,에 연결된다. 이 시점에서, 제2c도의 점선 표시 부분과 같이, 비트라인과 입출력라인간의 전하분배로 인하여 비트라인쌍상의 전위차가 △VBL로 줄어들게 된다. 이전에 입출력라인은, 통상적으로 알려진 바와 같이, Vcc-Vth로 프리차아지 및 등화되어 있던 상태이다. 비트라인과 입출력라인이 연결되는 순간에 전하분배현상은 불가피하지만, 상기와 같은 전위차 감소가 심하게 되면 입출력라인상에서의 데이타 억세스시간을 지연시키는 문제를 초래한다. 더우기 고집적 및 고속의 다이나믹램에서는 센싱시간의 지연으로 인하여 원하는 동작속도를 구현하지 못할 수 있다.
따라서 본 발명의 목적은 다이나믹램에서 입출력라인에서의 센싱속도를 개선할 수 있는 장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 한쌍의 비트라인과 한쌍의 입출력라인사이에 연결된 컬럼 게이트를 가지는 반도체 메모리장치에 있어서, 상기 한쌍이 비트라인사이에 연결되고 하나의 방전노드를 가진 센스앰프와, 상기 방전노드와 접지전압단 사이에 연결된 전류통로와 상기 전류통로를 제어하는 전극을 가지는 풀다운 트랜지스터와, 상기 풀다운 트랜지스터의 제어전극에 접속된 출력노드와, 충전노드와, 상기 충전노드와 출력노드사이에 채널이 연결되고 소정의 제1신호에 게이트가 연결된 피모오스 트랜지스터와, 상기 출력노드와 접지전압단사이에 채널이 연결되고 상기 제1신호에 게이트가 연결된 엔모오스 트랜지스터와, 상기 제1신호를 입력하고 상기 제1신호에 따라 동작하는 제1캐패시터를 가지며 상기 출력노드에 연결된 제1부우스트회로와, 소정의 제2신호를 입력하고 상기 제2신호에 따라 동작하는 제2캐패시터를 가지며 상기 출력노드에 연결된 제2부우스트회로와, 상기 제2신호를 입력하며 상기 컬럼 게이트를 제어하는 신호를 출력하는 회로로 구성을 특징으로 한다.
그러면, 본 발명을 첨부된 도면을 참조하여 상세히 설명한다. 하기하는 설명에서 전체적인 데이타전송과정은 제1도의 컬럼 계회로를 통하여 이루어지고, 컬럼 선택신호 CSL는 제2b도의 회로를 통하여 발생됨을 알아두기 바란다. 본 발명에서는 상기 목적을 달성하기 위하여 제3도와 같은 센싱클럭(LAG) 발생회로를 사용한다.
제3도를 참조하면, 본 발명에 따른 센싱클럭 발생회로는, 스트로브클럭 øS와 컬럼 게이트클럭 øYE를 각각 입력하는 제1 및 제2부우스트회로(30), (40)와, 메인드라이버(60)로 구성된다. 상기 메인드라이버(60)는 제2a도에 도시된 종래의 것과 동일함을 알 수 있다. 상기 제1부우스트회로(30)에서, 스트로브클럭 øS는 인버터(31)를 통하여 입력된다. 상기 인버터(31)의 출력은 노아게이트(32)의 일입력이 되며, 컬럼 게이트클럭 øYE는 타입력이 된다. 상기 노아게이트(32)의 출력은 제1캐패시터(33)의 일전극에 인가되며, 제1캐패시터(33)의 타전극은 전원전압단 Vcc와 충전노드(50) 사이에 채널이 연결된 엔모오스 트랜지스터(35)의 게이트에 접속되어 있다. 한편, 상기 제2부우스트회로(40)에서는, 상기 스트로브클럭 øS와 두개의 인버터(41, 42)를 통과한 컬럼 게이트클럭 øYE가 낸드게이트(43)에 입력된다. 이 낸드게이트(43)의 출력은 인버터(44)를 통하여 제2캐패시터(45)의 일전극으로 공급되며, 제2캐패시터(45)의 타전극은 상기 충전노드(50)에 접속되어 있다. 상기 충전노드(50)는 메인드라이버(60)의 풀엎용 피모오스 트랜지스터(51)의 소오스에 접속되어 있다.
제3도의 센싱클럭 발생회로를 사용한 본 발명의 센싱 동작을 제4도의 타이밍도를 참조하여 설명한다. 제4도에서는 스트로브클럭 øS와 컬럼 게이트클럭 øYE와, 이들의 상태에 따른 센싱클럭 LAG의 파형상태를 주목하기 바란다. 상기 스트로브클럭 øS가 인에이블되기 전, 즉 시각 T(øS) 이전에는 øS와 øYE가 모두 "로우"상태(øYE도 디스에이블 상태임)이다. 그러면, 제1부우스트회로(30)에서 노아게이트(32)의 출력이 "로우"상태이므로, 제1캐패시터(33)는 엔모오스 트랜지스터(35)의 게이트에 "로우"상태의 전압을 인가한다. 이전에 상기 엔모오스 트랜지스터(35)의 게이트에는 부하용 엔모오스 트랜지스터(34)에 의하여 Vcc-Vtn(Vtn은 엔모오스 트랜지스터의 드레쉬홀드전압)의 전위로 유지되어 있는 상태이다. 상기 엔모오스 트랜지스터(35)가 턴온됨에 의하여 충전노드(50)에는 먼저 Vcc-2Vth의 전위가 설정된다. 한편, 제2부우스트회로(40)에서는 컬럼 게이트클럭 øYE가 "하이"상태로 인에이블되기전에는 낸드게이트(43)의 출력이 항상 "하이"상태로 유지되고, 이는 제2캐패시터(45)가 차아지 펌핑동작을 할 수 없는 상태이다. 따라서, 상기 충전노드(50)는 컬럼 게이트클럭 øYE가 인에이블되는 시각 T(øYE) 이전까지는 상기 제1부우스트회로(30)에 의하여 충전이 되는 것이다.
그후, 스트로브클럭 øS가 "하이"상태로 인에이블되는 시각 T(øS)이 되면, 상기 충전노드(50)는 제1부우스트회로(30)의 제1캐패시터(33)의 차아지 펌핑 동작에 의하여 엔모오스 트랜지스터(35)의 게이트에는 Vcc보다 높은 전압이 인가되어 상기 충전노드(50)를 Vcc-2Vth에서 전원전압레벨(full vcc)로 충전시키고, 메인드라이버(60)에서 피모오스 트랜지스터(51)가 턴온됨에 의하여 상기 충전노드(50)의 전압이 출력노드(61)로 풀엎된다. 센싱클럭 LAG은 전원전압 레벨인 "하이"상태의 신호가 되어, 제1도의 엔형 센스앰프(12)의 엔모오스 트랜지스터(13)를 턴온시켜 센싱노드 LA의 전위를 접지단위로 강하시킨다. 엔형 센스앰프(12)의 구동으로 인하여, 상보 비트라인(또는 비트라인 BL)의 전위는 접지전위로 낮아진다. 비트라인 쌍상의 전위차가 커지면서 피형 센스앰프(11)가 동작하여 비트라인 BL(또는 상보 비트라인)의 전위를 전원 전압쪽으로 상승시키면서 레스토아(restore) 동작을 수행한다.
그다음, 시각 T(øYE)에서, 컬럼 게이트클럭 øYE가 활성화되어 컬럼 선택신호 CSL이 "하이"상태로 인에이블되면, 상기 비트라인 BL, BL과 입출력라인 IO,이 연결된다. 상기 컬럼 선택신호 CSL은 제2b도의 회로를 통하여 발생된다는 것은 전술한 바 있다. 그리고, 이와 동시에 제2부우스트회로(40)에서는, 낸드게이트(43)의 출력이 "로우"상태이므로 제2캐패시터(45)의 일전극에 "하이"상태의 펌핑클럭을 인가하게 된다. 그러면, 충전노드(50)의 전위는 Vcc+Vth 이상의 상술된 값을 가진다. 이것에 의해 센싱클럭 LAG의 전위는 더욱 상승하게 되어, 엔형 센스앰프(12)의 풀다운용 엔모오스 트랜지스터(13)의 전류구동 능력을 크게 한다. 입출력라인은 이전에 Vcc+Vth 레벨로 프리차아지 및 등화되어 있기 때문에, 비트라인과 입출력라인이 연결되는 이 시점에서는 입출력라인상의 전하가 두개의 비트라인(BL 및)로 역류될 수 있다. 그러나 상기와 같이, 비트라인과 입출력라인이 연결되는 시점에서, 상기 역류되는 전하들을 전위상승된 센싱클럭 LAG에 의하여 재빨리 방전노드(14)로부터 방전시켜주기 때문에, 이때의 비트라인쌍 사이의 전위차 △VBL'는 제2c도에 도시된 종래의 △VBL보다 큼을 알 수 있다. 이는 제5도를 참조하면 보다 쉽게 이해 할 수 있을 것이다.
상술한 바와 같이, 본 발명은 다이나믹램에서 비트라인과 입출력라인이 연결될 때 전하분배에 의한 전압차감소를 억제함으로써, 입출력라인의 센싱속도를 빨리하고 데이타 억세스 속도를 개선시키는 효과가 있다.

Claims (13)

  1. 한쌍의 비트라인과 한쌍의 입출력라인사이에 연결된 컬럼 게이트를 가지는 반도체 메모리장치에 있어서, 상기 한쌍의 비트라인사이에 연결되고 하나의 방전노드를 가진 센스앰프(12)와, 상기 방전노드와 접지전압단사이에 연결된 전류통로와 상기 전류통로를 제어하는 전극을 가지는 풀다운 트랜지스터와, 상기 풀다운 트랜지스터의 제어전극에 접속된 출력노드와, 충전노드와, 상기 충전노드와 출력노드사이에 채널이 연결되고 소정의 제1신호에 응답하고 피모오스 트랜지스터(51)와, 상기 출력노드와 접지전압단사이에 채널이 연결되고 상기 제1신호에 응답하는 엔모오스 트랜지스터(52)와, 상기 제1신호를 입력하고 상기 제1신호에 따라 동작하는 제1캐패시터를 가지며 상기 충전노드에 연결된 제1부우스트회로와, 소정의 제2신호를 입력하고 상기 제2신호에 따라 동작하는 제2캐패시터를 가지며 상기 충전노드에 연결된 제2부우스트회로와, 상기 제2신호를 입력하며 상기 컬럼 게이트를 제어하는 신호를 출력하는 회로로 구성됨을 특징으로 하는 고속 센싱장치.
  2. 제1항에 있어서, 상기 제1신호가 로우어드레스 스트로브신호에 따름을 특징으로 하는 고속 센싱장치.
  3. 제1항에 있어서, 상기 제2신호가 컬럼 디코더로부터 출력되는 신호임을 특징으로 하는 고속 센싱장치.
  4. 제1항에 있어서, 상기 제1부우스트회로가 상기 제1신호의 반전된 신호와 상기 제2신호를 입력하고 상기 제1캐패시터의 일전극에 출력이 연결된 노아게이트와, 상기 제1캐패시터의 타전극에 게이트가 접속되고 전원전압단과 상기 충전노드사이에 채널이 연결된 절연게이트 전계효과 트랜지스터를 더 구비함을 특징으로 하는 고속 센싱장치.
  5. 제1항에 있어서, 상기 제2부우스트회로가 상기 제2신호와 제1신호를 입력하는 낸드게이트와, 상기 낸드게이트의 출력을 반전시켜 상기 제2캐패시터의 일전극으로 인가하는 인버터를 더 구비하며, 상기 제2캐패시터의 타전극이 상기 충전노드에 연결되어 있음을 특징으로 하는 고속 센싱장치.
  6. 제1항에 있어서, 상기 회로가 상기 제2신호와 컬럼 어드레스신호를 입력하는 낸드게이트와, 상기 낸드게이트의 출력을 반전시켜 상기 컬럼 게이트로 공급하는 인버터를 구비함을 특징으로 하는 고속 센싱장치.
  7. 제1항에 있어서, 상기 피모오스 트랜지스터의 게이트가 상기 제1신호의 지연 및 반전된 신호를 받으며, 상기 엔모오스 트랜지스터의 게이트가 상기 제1신호의 반전된 신호를 받음을 특징으로 하는 고속 센싱장치.
  8. 한쌍의 비트라인 사이에 게이트가 크로스 커플된 두개의 엔모오스 트랜지스터로 이루어진 센스앰프를 가지는 반도체 메모리장치에 있어서, 상기 엔모오스 트랜지스터들의 사이에 놓인 방전노드와 접지 전압단사이에 형성된 전류통로와 상기 전류통로를 제어하는 제어전극을 가지는 풀다운 수단과, 충전노드와, 상기 제1신호에 응답하여 상기 풀다운 수단을 제어하며 상기 충전노드와 접지전압단 사이에 연결된 메인 드라이버와, 상기 제1신호에 응답하는 제1캐패시터를 가지며 상기 충전노드를 제1전압레벨로 충전시키는 제1부우스트회로와, 제2신호에 응답하는 제2캐패시터를 가지며 상기 충전노드를 제2전압레벨로 충전시키는 제2부우스트회로로 구성됨을 특징으로 하는 고속 센싱장치.
  9. 제8항에 있어서, 상기 충전노드가 상기 메인 드라이버의 전원전압원이 됨을 특징으로 하는 고속 센싱장치.
  10. 제8항 또는 제9항에 있어서, 상기 메인 드라이버가 상기 충전노드와 제어전극 사이에 채널이 연결되고 상기 제1신호의 지연 및 반전된 신호에 게이트가 연결된 풀업 트랜지스터(51)와, 상기 제어전극과 접지 전압단 사이에 채널이 연결되고 상기 제1신호의 반전된 신호에 게이트가 연결된 풀다운 트랜지스터로 구성됨을 특징으로 하는 고속 센싱장치.
  11. 제8항에 있어서, 상기 제1신호가 로우 어드레스 스트로브 신호에 따름을 특징으로 하는 고속 센싱장치.
  12. 제8항에 있어서, 상기 제2신호가 컬럼 디코더로부터 출력되는 신호임을 특징으로 하는 고속 센싱장치.
  13. 제8항에 있어서, 상기 제2전압레벨이 상기 제1전압레벨보다 높음을 특징으로 하는 고속 센싱장치.
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