KR102112024B1

KR102112024B1 - 데이터 스토리지 시스템에서의 스트로브 신호 성형방법 및 그에 따른 스트로브 신호 성형장치

Info

Publication number: KR102112024B1
Application number: KR1020140044332A
Authority: KR
Inventors: 이장우; 강경태; 이태성; 임정돈
Original assignee: 삼성전자주식회사
Priority date: 2014-04-14
Filing date: 2014-04-14
Publication date: 2020-05-19
Also published as: US9633743B2; US9881679B2; KR20150118649A; US20170186491A1; US20150294730A1

Abstract

데이터를 저장하는 데이터 스토로지 시스템 중에서 인가되는 스트로브 신호를 수신하여 데이터를 리드하기 위한 리드용 클럭을 생성하는 시스템이 있다. 그러한 시스템의 경우에 장시간의 휴지 후에 인가되는 스트로브 신호의 첫 번째 클럭에지 부분이 왜곡될 수 있다. 본 발명의 실시 예에서는 스트로브 신호의 첫 번째 클럭에지 부분을 강제적으로 부스팅한 후, 상기 스트로브 신호의 두 번째 클럭에지 부분부터는 부스팅 오프되도록 하는 방법을 개시한다. 본 발명의 방법에 따르면, 데이터 리드 퍼포먼스가 개선된다.

Description

데이터 스토리지 시스템에서의 스트로브 신호 성형방법 및 그에 따른 스트로브 신호 성형장치{Method for forming strobe signal in data storage system and therefore device}

본 발명은 데이터 스토리지 시스템에 관한 것으로, 보다 구체적으로 데이터 리드 퍼포먼스를 개선할 수 있는 데이터 스토리지 시스템에서의 스트로브 신호 성형방법 및 그에 따른 스트로브 신호 성형장치에 관한 것이다.

SSD(Solid State Drive)나 eMMC 등과 같은 데이터 스토리지 시스템은 호스트와 연결되어 호스트로부터 제공되는 데이터를 시스템 내의 메모리 장치에 저장하거나 메모리 장치에 저장된 데이터를 호스트로 출력한다.

시스템 내의 메모리 장치는 플래시 메모리 등과 같은 불휘발성 반도체 메모리로 구현될 수 있다. 그러한 경우에 메모리 장치는 리드 동작 모드에서 컨트롤러로부터 스트로브 신호를 수신하여 데이터 리드를 위한 리드 인에이블 클럭을 생성할 수 있다.

스트로브 신호를 이용하여 리드 인에이블 클럭을 만들게 되는 데이터 스토리지 시스템의 경우에 스트로브 신호의 초단 클럭에지가 전송 채널 및 메모리 장치의 주파수 특성에 기인하여 왜곡될 수 있다. 즉, 휴지 기간 이후에 인가되는 스트로브 신호의 첫 번째 클럭에지가 ISI(Inter Symbol Interference)의 영향을 가장 많이 받는다. 따라서, 스트로브 신호의 수신 품질(quality)이 떨어질 경우에 리드 인에이블 클럭도 왜곡되므로 데이터 리드 퍼포먼스가 저하될 수 있다.

본 발명이 해결하고자 하는 기술적 과제는, 스트로브 신호의 수신 품질을 개선할 수 있는 데이터 스토리지 시스템에서의 스트로브 신호 성형방법 및 그에 따른 스트로브 신호 성형장치를 제공함에 있다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 설정된 시간 이상의 휴지 후에 스트로브 신호를 수신한 경우에 스트로브 신호의 첫 번째 에지클럭을 부스팅할 수 있는 데이터 스토리지 시스템에서의 스트로브 신호 성형방법 및 그에 따른 스트로브 신호 성형장치를 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 데이터 스토리지 시스템에서의 스트로브 신호 성형방법은,

인가되는 스트로브 신호를 수신하는 단계;

상기 인가되는 스트로브 신호가 미리 설정된 시간 이상 휴지된 이후에 수신되는 경우에, 상기 스트로브 신호의 첫 번째 클럭에지 부분을 강제적으로 부스팅 하는 단계; 및

상기 스트로브 신호의 두 번째 클럭에지 부분부터는 부스팅 오프되도록 하기 위해 설정 동작모드로 복귀하는 단계들을 포함한다.

본 발명의 일실시 예에서, 상기 스트로브 신호는 메모리 소자의 리드 인에이블 클럭을 생성하기 위한 소스 신호로서 기능할 수 있다.

본 발명의 일실시 예에서, 상기 스트로브 신호의 첫 번째 클럭에지 부분의 부스팅은 버퍼의 출력노드의 공통 모드 전압 레벨을 부스팅 오프시의 공통 모드 전압 레벨보다 낮게 함에 의해 이루어질 수 있다.

본 발명의 일실시 예에서, 상기 스트로브 신호의 첫 번째 클럭에지 부분의 부스팅에 의해 첫 번째 클럭에지 부분의 듀티비는 50% 를 초과할 수 있다.

본 발명의 일실시 예에서, 상기 설정 동작모드로의 복귀는 버퍼의 출력노드의 공통 모드 전압 레벨을 상기 부스팅시의 공통 모드 전압 레벨보다 높게 함에 의해 이루어질 수 있다.

본 발명의 일실시 예에서, 상기 버퍼는 불휘발성 반도체 메모리 장치의 입력 버퍼일 수 있다.

본 발명의 일실시 예에서, 상기 불휘발성 반도체 메모리 장치는 플래시 메모리 장치일 수 있다.

본 발명의 일실시 예에서, 상기 플래시 메모리 장치는 다단 적층된 타입일 수 있다.

본 발명의 일실시 예에서, 상기 플래시 메모리 장치는 솔리드 스테이트 드라이브에 적용될 수 있다.

본 발명의 일실시 예에서, 상기 플래시 메모리 장치는 eMMC에 적용될 수 있다.

본 발명의 일실시 예에서, 상기 스트로브 신호는 데이터 리드동작 모드에서 메모리 컨트롤러로부터 인가될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 데이터 스토리지 시스템에서의 스트로브 신호 성형장치는,

인가되는 스트로브 신호를 수신하는 버퍼; 및

상기 인가되는 스트로브 신호가 미리 설정된 시간 이상 휴지된 이후에 수신되는 경우에, 부스팅 인에이블 신호에 응답하여 상기 스트로브 신호의 첫 번째 클럭에지 부분을 강제적으로 부스팅한 후, 상기 스트로브 신호의 두 번째 클럭에지 부분부터는 부스팅 오프하는 부스팅 회로를 포함한다.

본 발명의 일실시 예에서, 상기 부스팅 회로는 상기 스트로브 신호의 첫 번째 클럭에지 부분의 부스팅을 위해 상기 버퍼의 출력노드의 공통 모드 전압 레벨을 부스팅 오프시의 공통 모드 전압 레벨보다 낮게 할 수 있다.

본 발명의 일실시 예에서, 상기 부스팅 회로는 상기 첫 번째 클럭에지 부분의 듀티비가 50%를 초과하도록 상기 버퍼의 출력노드의 공통 모드 전압 레벨을 부스팅 오프시의 공통 모드 전압 레벨보다 낮게 할 수 있다.

본 발명의 일실시 예에서, 상기 부스팅 회로는 상기 스트로브 신호를 이용하여 불휘발성 반도체 메모리 소자의 리드 인에이블 클럭을 생성할 수 있다.

본 발명의 실시 예에 따르면, 스트로브 신호의 첫 번째 에지클럭을 부스팅함에 의해 리드 인에이블 클럭이 왜곡 없이 또는 왜곡 최소화되게 생성되므로 데이터 리드 퍼포먼스가 개선된다.

도 1은 본 발명의 실시 예에 따른 데이터 스토리지 시스템의 예시적 블록도.
도 2는 본 발명의 또 다른 실시 예에 따른 데이터 스토리지 시스템의 예시적 블록도.
도 3은 도 1 또는 도 2의 입력 버퍼회로에 적용되는 스트로브 신호 성형회로의 예시적 상세 회로도.
도 4는 도 3의 회로 동작에 따른 예시적 타이밍도.
도 5는 본 발명의 개념에 따른 스트로브 신호 성형동작의 플로우챠트.
도 6은 도 1 또는 도 2의 리드 동작관련 타이밍도.
도 7은 데이터 스토리지 시스템의 메모리 장치로서 예시적으로 구현되는 플래시 메모리 장치의 회로 블록도.
도 8은 본 발명의 실시 예의 개념이 적용된 메모리 시스템의 개략적 블록도.
도 9는 본 발명의 또 다른 실시 예의 개념이 적용된 솔리드 스테이트 드라이브의 장치 블록도.
도 10은 플래시 메모리 장치를 탑재한 휴대폰 시스템에 적용된 본 발명의 응용 예를 도시한 회로 블록도.
도 11은 플래시 메모리 장치를 탑재한 메모리 카드에 적용된 본 발명의 응용 예를 도시한 회로 블록도.
도 12는 메모리 카드를 이용하는 디지털 스틸 카메라에 적용된 본 발명의 응용 예를 도시한 시스템 블록도.
도 13은 도 12의 메모리 카드가 사용되는 다양한 시스템을 보여주는 예시적 도면.
도 14는 SSD에 적용된 본 발명의 응용 예를 도시한 장치 블록도.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 플래시 메모리 장치의 대한 기본적 데이터 억세스 동작과 내부 기능회로에 관한 세부, 데이터 스토리지 시스템의 구성 및 동작 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명의 실시 예에 따른 데이터 스토리지 시스템의 예시적 블록도 이다.

도 1을 참조하면, 데이터 스토리지 시스템은 컨트롤러(100)와 메모리 장치(200)를 포함한다.

리드 동작 모드에서 상기 컨트롤러(100)는 라인(L10)을 통해 스트로브 신호를 상기 메모리 장치(200)로 인가할 수 있다. 상기 메모리 장치(200)내의 입력 버퍼회로(220)는 상기 스트로브 신호를 수신하여 리드 인에이블 클럭(/RE)을 생성할 수 있다. 상기 리드 인에이블 클럭(/RE)은 메모리 회로(240)로 인가된다. 상기 메모리 회로(240)는 상기 리드 인에이블 클럭(/RE)에 응답하여 메모리 셀 어레이내의 메모리 셀에 저장된 데이터를 리드아웃한다. 이 경우에 리드 데이터는 라인(L20)을 통해 상기 컨트롤러(100)로 제공될 수 있다.

상기 메모리 회로(240)가 플래시 메모리 등과 같은 불휘발성 반도체 메모리인 경우에 데이터 리드를 위한 클럭 신호 즉 상기 리드 인에이블 클럭(/RE)은 클럭 발생기 등의 회로로부터 생성되지 않는다. 대신에 상기 리드 인에이블 클럭(/RE)은 상기 스트로브 신호를 이용하여 생성될 수 있다. 결국, 상기 메모리 회로(240)는 스트로브 신호를 이용하여 리드 인에이블 클럭(/RE)을 만드는 방식을 취하는 회로이다.

리드 동작 모드가 아닌 스탠바이 동작 모드의 경우에 리드 인에이블 클럭(/RE)은 필요치 않으므로 상기 라인(L10)을 통해 스트로브 신호가 제공되지 않는다. 즉, 스트로브 신호의 휴지 기간이 상기 데이터 스토리지 시스템에서는 존재할 수 있다.

상기 스트로브 신호가 일정 시간 동안 휴지되었다가 다시 상기 라인(L10)에 인가되는 경우, 채널과 디바이스의 주파수 특성에 기인하여 상기 스트로브 신호의 초단 클럭에지가 왜곡될 수 있다. 즉, 휴지 기간 이후에 인가되는 스트로브 신호의 첫 번째 클럭에지가 ISI(Inter Symbol Interference)의 영향을 가장 많이 받게 된다.

채널과 디바이스의 주파수 특성에 기인하여 발생되는 ISI를 줄이기 위해, 랜덤 데이터 패턴 신호의 경우에는 이퀄라이징(Eqaulizing)기법이나 프리 앰퍼시스, 디앰퍼시스(Pre-emphasis,De-emphasis)기법이 흔히 사용된다. 한편, 클럭 패턴의 신호는 채널의 주파수 특성에 영향을 받지 않는 것으로 알려져 보상을 위한 특별한 방법이 사용되지 않을 수 있다.

그러나, 스트로브 신호를 이용하여 리드용 클럭을 만드는 메모리 장치의 경우에 스트로브 신호가 긴 시간 동안 휴지 후에 들어오면 첫 번째 클럭에지 부분이 다른 클럭에지 부분보다 상대적으로 많이 왜곡된다. 즉, 컨트롤러(100)에서의 스트로브 신호 출력 시점과 입력 버퍼회로(220)에서의 입력 시점 모두에서 상기 스트로브 신호의 첫 번째 클럭에지 부분은 ISI의 영향을 받아 왜곡된다. 이와 같이 장시간의 휴지 후에 스트로브 신호가 들어올 시 첫 번째 클럭에지 부분이 왜곡되므로 이를 버퍼링함에 의해 생성되는 리드 인에이블 클럭의 첫 번째 클럭에지 부분 또한 왜곡된다. 리드 인에이블 클럭이 제대로 생성되지 않을 경우에 데이터 리드 퍼포먼스가 저하된다.

본 발명의 실시 예에서는 스트로브 신호의 첫 번째 클럭에지 부분이 상기 입력 버퍼회로(220)를 통해 부스팅되고, 스트로브 신호의 두 번째 클럭에지 부분 부터는 부스팅 오프된다. 상기 첫 번째 클럭에지 부분의 부스팅에 의해 첫 번째 클럭에지 부분의 온/오프 듀티비는 강제적으로 증가되어 50%를 초과할 수 있다.

본 발명의 실시 예에서의 부스팅은 클럭에지 부분에 대한 듀티비의 부스팅을 의미하며 이는 전압 레벨의 부스팅과는 다른 의미로서 이해되어야 한다.

도 2는 본 발명의 또 다른 실시 예에 따른 데이터 스토리지 시스템의 예시적 블록도 이다.

도 2를 참조하면, 도 1의 구성에 더하여 메모리 장치(200)의 내부에 부스팅 컨트롤러(230)가 더 설치됨을 알 수 있다.

상기 부스팅 컨트롤러(230)는 스트로브 신호가 미리 설정된 시간 이상 휴지된 이후에 수신되는 경우에, 부스팅 인에이블 신호를 상기 입력 버퍼회로(220)로 인가할 수 있다. 한편, 상기 스트로브 신호의 첫 번째 클럭에지 부분이 강제적으로 부스팅된 이후, 상기 부스팅 컨트롤러(230)는 상기 스트로브 신호의 두 번째 클럭에지 부분부터가 부스팅 오프되도록 하는 부스팅 디세이블 신호를 상기 입력 버퍼회로(220)로 인가할 수 있다. 상기 부스팅 인에이블 신호가 논리 하이(또는 논리 1)인 경우에 상기 부스팅 디에이블 신호는 논리 로우(또는 논리 0)이 될 수 있다. 그러나 부스팅 인에이블 신호 또는 디세이블 신호의 논리 상태는 회로의 주어진 사안에 따라 변경될 수 있으며 본 발명의 실시 예에서는 이에 한정되지 않음은 물론이다.

도 3은 도 1 또는 도 2의 입력 버퍼회로에 적용되는 스트로브 신호 성형회로의 예시적 상세 회로도 이다.

도 3을 참조하면, 입력 버퍼회로를 구성하는 스트로브 신호 성형회로(222)는 버퍼(110), 인버터(112), 저항(114), 플립플롭(116), 및 제1,2 모스 트랜지스터들(117,118)을 포함할 수 있다. 상기 인버터(112), 저항(114), 플립플롭(116), 및 제1,2 모스 트랜지스터들(117,118)은 부스팅 회로를 구성한다.

상기 버퍼(110)는 입력(IN)으로서 제공되는 스트로브 신호를 기준전압(VREF)에 따라 버퍼링하여 버퍼링 출력노드(ND1)로 출력한다. 상기 스트로브 신호가 장시간의 휴지 상태로 인해 상기 입력(IN)으로서 제공되지 않는 동안은 부스팅 인에이블 신호(EN)가 논리 하이로 되어 있다. 상기 플립플롭(116)이 D 플립플롭일 경우에 상기 휴지 상태에서는 클럭단에는 클럭킹 신호가 인가되지 않으므로 상기 휴지 상태 이전의 상태를 유지한다. 따라서, 상기 플립플롭(116)의 출력단(Q)은 논리 하이를 유지하게 되어 부스팅 제어신호(CNTL)가 하이 상태가 된다. 상기 제2 모스 트랜지스터(118)가 턴온되어 있고, 부스팅 제어신호(CNTL)가 하이 상태이면 제1 모스 트랜지스터(117)도 턴온되므로 상기 버퍼링 출력노드(ND1)의 전압 레벨은 상기 제1 모스 트랜지스터(117)가 턴오프된 상태의 전압 레벨보다는 낮아진다. 즉, 제1,2 모스 트랜지스터들(117,118)의 턴온 동작에 의해 상기 버퍼링 출력노드(ND1)와 접지간에 전류 경로가 형성되므로, 버퍼(110)의 공통모드의 전압 레벨은 상기 스트로브 신호의 휴지 기간 중에는 낮아진다.

이러한 상태에서 상기 스트로브 신호가 인가되면, 상기 스트로브 신호의 첫 번째 클럭에지 부분이 강제적으로 부스팅되어 온 오프 듀티비가 증가된다. 즉, 53:47 정도로 첫 번째 클럭에지 부분의 듀티비가 늘어난다.

상기 첫 번째 클럭에지 부분이 지나가면 상기 부스팅 인에이블 신호(EN)는 논리 로우로 천이된다. 즉, 부스팅 디세이블 신호가 플립플롭(116)의 입력단(D)에 인가된다. 따라서, 두 번째 클럭에지 부분이 들어올 때, 상기 부스팅 제어신호(CNTL)는 로우 상태로 되어 상기 제1 모스 트랜지스터(117)가 턴오프된다. 따라서, 상기 버퍼링 출력노드(ND1)와 접지간에 전류 경로가 차단되므로 상기 버퍼링 출력노드(ND1)의 전압 레벨은 상기 제1 모스 트랜지스터(117)가 턴온된 상태의 전압 레벨보다는 높아진다. 결국, 버퍼(110)의 공통모드의 전압 레벨은 상기 스트로브 신호의 두 번째 클럭에지 부분부터는 높아진다. 결국, 원래의 공통모드의 전압레벨 상태로 복귀된다.

도 4는 도 3의 회로 동작에 따른 예시적 타이밍도 이다.

도 4에서 가로축은 타임(나노초 단위)을 나타내고, 세로축은 전압을 가리킨다.

도 4의 파형 W1은 부스팅 제어신호(CNTL)가 하이 상태인 경우에 도 3의 버퍼(110)의 출력 노드(ND1)에 나타나는 파형이다. 여기서, 부스팅 인에이블에 의해 상기 스트로브 신호의 첫 번째 클럭에지 부분의 듀티비가 파형 W2에 비해 늘어난 것이 보여진다. 즉, 부스팅 제어신호(CNTL)가 로우 상태로 되어 부스팅이 수행되지 않으면, 상기 스트로브 신호의 첫 번째 클럭에지 부분의 파형은 상기 파형 W2와 같이 나타날 수 있다. 그러나 파형 W5에서 보여지는 바와 같이 부스팅 제어신호(CNTL)가 하이 상태를 유지하고 있을 때, 상기 출력 노드(ND1)의 공통모드 전압은 상기 부스팅 제어신호(CNTL)가 로우 상태를 유지하고 있는 경우에 비해 낮아진다. 이와 같은 상태에서 상기 스트로브 신호의 첫 번째 클럭이 도 3의 버퍼(110)의 입력단(IN)에 인가되면, 상기 스트로브 신호의 첫 번째 클럭에지 부분의 파형은 상기 파형 W1과 같이 듀티비가 확장된 형태로 상기 출력 노드(ND1)에 나타난다. 이에 따라, 상기 파형 W1은 도 3의 인버터(112)에 의해 반전되어 도 4의 파형 W3으로 된다. 상기 파형 W3은 도 3의 출력 노드(ND2)에 나타나며, 이는 상기 리드 인에이블 클럭(/RE)이 될 수 있다. 만약, 부스팅 동작이 수행됨이 없이 상기 출력 노드(ND1)에 상기 파형 W2이 나타날 경우에 상기 리드 인에이블 클럭(/RE)은 파형 W4과 같이 생성되어 첫 번째 클럭 에지가 왜곡될 수 있다. 그러나, 본 발명의 실시 예의 경우에는 스트로브 신호의 첫 번째 클럭에지 부분의 파형이 부스팅에 의해 파형 W1과 같이 생성된다. 상기 파형 W1에서 첫 번째 클럭에지 부분의 파형이 논리 로우로 갈 때 비로소 상기 부스팅 제어신호(CNTL)가 논리 로우 상태로 천이되면, 상기 출력 노드(ND1)의 공통모드 전압은 이전의 전압에 비해 상승된다. 예를 들어 도 4의 경우에는 약 0.2V 상승된다. 이에 따라 상기 스트로브 신호의 두 번째 클럭에지 부분의 파형 부터는 부스팅 오프동작의 적용을 받게 된다. 본 발명의 실시 예에서는 스트로브 신호의 첫 번째 클럭 에지를 부스팅 하는 동작이 스페셜 동작 모드가 되고, 두 번째 클럭 에지부터 부스팅 오프되는 동작이 노말 동작 모드가 된다.

결국, 상기 스트로브 신호가 장시간의 휴지 상태로 인해 상기 입력(IN)으로서 제공되지 않으면, 부스팅 인에이블 신호(EN)가 논리 하이로 되고, 부스팅 제어신호(CNTL)가 하이 상태로 된다. 이 상태에서 상기 스트로브 신호가 인가되면, 상기 스트로브 신호의 첫 번째 클럭에지 부분이 부스팅된다. 이후 부스팅 제어신호(CNTL)가 로우 상태로 되어 상기 스트로브 신호의 두 번째 클럭에지 부분부터는 부스팅 오프가 수행되는 노말 동작 모드로 진입된다.

이에 따라, 장시간의 휴지 후에 스트로브 신호가 들어올 시 첫 번째 클럭에지 부분의 왜곡이 보상되므로 이를 버퍼링함에 의해 생성되는 리드 인에이블 클럭(/RE)의 첫 번째 클럭에지 부분 또한 보상된다. 그러므로, 데이터 리드 퍼포먼스의 저하가 방지 또는 최소화된다.

도 5는 본 발명의 개념에 따른 스트로브 신호 성형동작의 플로우챠트 이다.

단계 S510에서, 버퍼 제어 모드가 진입된다. 즉, 메모리 장치(200)는 도 3의 회로를 구동하여 스트로브 신호의 첫 번째 클럭에지 부분에 대한 부스팅을 할 것인지를 선택할 수 있다. 만약, 상기 메모리 장치(200)가 콘트롤러(100)로부터 부스팅에 관련된 선택제어신호를 수신할 경우에 단계 S510은 버퍼 제어모드로 진입될 수 있다. 그러나, 부스팅에 관련된 선택제어신호가 인가되지 않으면, 상기 단계 S510은 버퍼 제어모드로 진입되지 않을 수 있다.

단계 S520에서 스트로브 신호가 아이들(Idle)상태 즉 휴지 상태인지의 여부가 체크된다. 상기 스트로브 신호가 아이들 상태이면 도 3의 입력단(IN)에는 논리 로우 신호가 계속적으로 유지된다.

단계 S530에서 상기 스트로브 신호가 인가되는 지의 여부가 체크된다. 상기 휴지 상태에서 스트로브 신호가 처음으로 들어오면 도 3의 입력단(IN)의 전압은 논리 로우에서 논리 하이로 상승되기 시작한다.

단계 S540에서 스트로브 신호의 첫 번째 클럭에지 부분은 부스팅된다. 상기 부스팅 동작은 도 3의 출력 노드(ND1)의 공통 모드 전압을 두 번째 클럭에지가 인가될 때 까지 낮추어 둠에 의해 구현된다. 즉, 부스팅의 완료시 까지 부스팅 제어신호(CNTL)는 하이 레벨을 유지하는 것이다. 이와 같이 하이 레벨을 유지하는 것은 상기 공통 모드 전압을 제어하는 동작에 대응된다.

단계 S550에서 상기 스트로브 신호의 첫 번째 클럭에지 부분이 패스되었는 지의 여부가 체크된다. 예를 들어, 도 4의 타임 포인트 21 나노초(nano second)에서 상기 첫 번째 클럭에지 부분이 패스되었으므로, 상기 부스팅 제어신호(CNTL)는 하이 레벨에서 로우 레벨로 천이된다.

단계 S560에서 스트로브 신호의 두 번째 클럭에지 부분은 부스팅 오프된다. 부스팅 오프에 의해 신호의 듀티비는 50:50으로 유지될 수 있다. 결국, 상기 부스팅 제어신호(CNTL)가 로우 레벨로 천이되면, 상기 출력 노드(ND1)의 공통 모드 전압은 노말 동작 상태에서의 레벨로 복귀된다.

따라서, 스트로브 신호의 수신 품질(quality)이 떨어질 경우에도 리드 인에이블 클럭이 정상적으로 생성될 수 있어 데이터 리드 퍼포먼스가 개선될 수 있다.

다시 말하면, 버퍼의 유휴(휴지)시간 동안 버퍼 출력단의 공통 모드(common mode)전압을 낮춰 둠에 의해, 첫 번째 클럭에지 부분에 대한 ISI가 보상된다. 또한, 첫 번째 클럭엣지 부분에 대한 ISI가 보상이 완료되는 즉시 부스팅(boosting ) 오프가 수행되어 노말 모드 동작에서는 부스팅이 수행되지 않는다.

이러한 부스팅 스키마는 다단 스텍 메모리 시스템에서 더 효율적일 수 있다. 즉, 다단 스텍 메모리 시스템의 경우에 로딩(loading) 커패시턴스가 단일 메모리 시스템의 경우에 비해 상대적으로 크다. 그러므로 첫 번째 클럭에지 부분에서 왜곡이 심하게 발생될 수 있는 것이다. 따라서, 본 발명의 실시 예에서의 부스팅 스키마가 적용되면 리드 퍼포먼스가 개선될 수 있다.

한편, 본 발명의 실시 예에서는 스트로브 신호의 첫 번째 클럭에지 부분에 대하여 부스팅이 적용되었으나, 이에 한정됨이 없이 도 3의 회로를 변경함에 의해 2,3,4,5번째 클럭에지 부분에 대하여도 부스팅이 적용될 수 있을 것이다. 또한, 부스팅의 대상이 스트로브 신호라고 설명되었지만, 이에 한정됨이 없이 클럭 신호 또는 하이 및 로우 펄스 구간을 갖는 신호라면 모두 부스팅의 대상이 될 수 있을 것이다.

도 6은 도 1 또는 도 2의 리드 동작관련 타이밍도 이다.

도 1 또는 도 2의 입력 버퍼 회로(220)로부터 첫 번째 클럭에지 부분이 보상된 리드 인에이블 클럭(read enable clock; /RE)이 생성된다.

메모리 회로(240)는 리드 인에이블 클럭(/RE)을 이용하여 데이터 (DATA[7:0])를 출력한다.

메모리 장치(200)의 리드 싸이클 시간(read cycle time, 이를 "tRC"라 한다)마다 상기 메모리 장치(200)가 데이터(DATA[7:0])를 출력할 수 있다면, 상기 메모리 장치(200)의 리드 성능은 최대가 될 수 있다. 이를 컨트롤러(100)의 1-싸이클 억세스(1-cycle access)라 한다. 1-싸이클 억세스가 수행되면 메모리 장치(200)는 이론적으로 최대의 성능으로 동작하게 된다. 도 6에서, "tREA"는 /RE access time을, "tRHZ"는 /RE high to Output Hi-Z를, "tREH"는 /RE High hold time을 각기 나타낸다.

도 6에서 사용되는 리드 인에이블 클럭은 스트로브 신호의 첫 번째 에지클럭을 부스팅함에 의해 왜곡 없이 또는 왜곡 최소화되게 생성된 클럭이다. 따라서, 데이터 리드 동작이 에러없이 수행될 수 있다.

도 7은 데이터 스토리지 시스템의 메모리 장치로서 예시적으로 구현되는 플래시 메모리 장치의 회로 블록도 이다.

도 7을 참조하면, 플래시 메모리 장치는, 예를 들면, 낸드 플래시 메모리 장치이다. 하지만, 본 발명의 실시 예가 플래시 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 본 발명의 실시 예는 EEPROM(Electrically Erasable Programmable Read-Only Memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)등과 같은 불 휘발성 메모리 장치들에도 적용될 수 있다.

플래시 메모리 장치는 행들(워드 라인들:WL)과 열들(비트 라인들:BL)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(241)를 포함한다. 각 메모리 셀은 1-비트 데이터 또는 M-비트(멀티-비트) 데이터(M은 2 또는 그 보다 큰 정수)를 저장할 수 있다. 각 메모리 셀이 1-비트 데이터를 저장하는 경우, 메모리 셀 어레이(241)의 각 행에 속한 메모리 셀들은 메모리 공간(memory space)을 구성할 것이다. 각 메모리 셀이 M-비트 데이터를 저장하는 경우, 메모리 셀 어레이(241)의 각 행에 속한 메모리 셀들은 복수의 페이지들에 각각 대응하는 메모리 공간들을 구성할 수 있다. 각 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀 또는 가변 저항소자를 갖는 메모리 셀로 구현될 수 있다. 메모리 셀 어레이(241)는 단층 어레이 구조(single-layer array structure)(또는, 2차원 어레이 구조라고 불림) 또는 다층 어레이 구조(multi-layer array structure)(또는, 수직형 또는 스택형 3차원 어레이 구조라고 불림)를 갖도록 구현될 수 있다.

행 선택 회로(242)는 제어 로직(243)에 의해서 제어되며, 메모리 셀 어레이(241)의 행들에 대한 선택 및 구동 동작들을 수행하도록 구성된다.

제어 로직(243)은 플래시 메모리 장치의 동작을 전반적으로 제어하도록 구성된다.

페이지 버퍼 회로(244)는 제어 로직(243)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기로서 또는 라이트 드라이버로서 동작한다. 예를 들면, 리드 동작 동안, 페이지 버퍼 회로(244)는 선택된 행의 메모리 셀들로부터 데이터를 감지하는 감지 증폭기로서 동작한다. 프로그램 동작 동안, 페이지 버퍼 회로(244)는 프로그램 데이터에 따라 선택된 행의 메모리 셀들을 구동하는 라이트 드라이버로서 동작한다. 페이지 버퍼 회로(244)는 비트 라인들에 또는 비트 라인 쌍들에 각각 대응하는 페이지 버퍼들을 포함한다. 메모리 셀들 각각이 멀티-비트 데이터를 저장하는 경우, 페이지 버퍼 회로(244)의 각 페이지 버퍼는 2개 또는 그 보다 많은 래치들을 갖도록 구성될 수 있을 것이다.

계속해서 도 7을 참조하면, 열 선택 회로(245)는 제어 로직(243)에 의해서 제어되며, 리드/프로그램 동작시 열들(또는 페이지 버퍼들)을 정해진 단위에 따라 순차적으로 선택한다. 랜덤화 및 디-랜덤화 회로(246)는 제어 로직(243)에 의해서 제어되며, 입출력 인터페이스(247)를 통해 전달되는 데이터(즉, 프로그램될 데이터 또는 원본 데이터)를 랜덤화시키도록 구성될 수 있다. 랜덤화 및 디-랜덤화 회로(246)는 열 선택 회로(245)를 통해 전달되는 페이지 버퍼 회로(244)의 데이터(즉, 랜덤화된 데이터)를 디-랜덤화시키도록 구성될 수 있다.

상기 랜덤화 및 디-랜덤화 회로(246)는 풀-페이지 데이터뿐만 아니라 풀-페이지 데이터보다 양적으로 적은 랜덤 데이터(예를 들면, 스페어 영역의 데이터, 섹터 데이터, 섹터 데이터보다 크고 페이지 데이터보다 작은 데이터, 등)에 대한 랜덤화 및 디-랜덤화 동작들을 수행하도록 구성될 수 있다.

메모리 셀은 전하 저장 수단에 저장되는 전하들의 양에 따라 2 개의 문턱 전압 산포들(N은 메모리 셀에 저장된 데이터 비트들의 수를 나타냄) 중 어느 하나를 갖는다. 메모리 셀의 문턱 전압(또는, 문턱 전압 산포)는 인접한 메모리 셀들 간에 생기는 커플링(이는 워드 라인 커플링이라 불림)으로 인해 변화될 수 있다.

데이터 랜덤화에 의하면, 워드 라인 커플링으로 인해 생기는 메모리 셀들의 문턱 전압들의 변화를 줄이는 것이 가능하다. 다시 말해서, 메모리 셀들의 상태들이 균일하게 분포되기 때문에, 메모리 셀들 간에 생기는 워드 라인 커플링의 정도가 데이터 랜덤화 이전과 비교하여 볼 때 상대적으로 완화될 것이다. 즉, 메모리 셀들의 문턱 전압들의 변화가 억제될 것이다. 이는 리드 마진의 향상 즉, 신뢰성의 향상을 의미한다. 랜덤화 및 디-랜덤화 동작은 선택적으로 행해질 수 있다. 예를 들면, 특정 데이터에 대한 액세스 또는 특정 영역에 대한 액세스가 요청될 때, 랜덤화 및 디-랜덤화 회로(246)는 랜덤화 및 디-랜덤화 동작을 수행하지 않도록 구성될 수 있다.

도 7에서와 같은 플래시 메모리 장치에서 각 메모리 셀이 M-비트 데이터를 저장하는 경우라고 하면, 리드 동작을 위해 선택된 메모리 셀의 워드 라인에는 소정 레벨의 전압이 공급될 수 있다. 즉, 리드의 방법에서, 상기 소정 레벨보다 높은 전압을 상기 워드 라인에 공급하여 워드 라인 전압을 시동하는 단계, 상기 소정 레벨의 전압을 상기 워드 라인에 공급하는 단계, 및 상기 소정 레벨의 워드 라인 전압을 설정하고 리드를 실시하는 단계가 순차로 실행될 수 있다.

즉, 플래시 메모리 장치가 멀티 레벨 셀을 포함하는 경우에 리드 동작 시에 저레벨, 중레벨, 또는 고레벨의 전압이 워드 라인에 선택적으로 공급될 수 있다.

상기 저레벨의 전압이 워드 라인에 공급되는 경우, 상기 중레벨의 전압을 워드 라인에 공급하여 워드 라인 전압을 시동한 후, 상기 저레벨의 전압을 상기 워드 라인에 공급한다.

한편, 상기 중레벨의 전압을 워드 라인에 공급하는 경우, 상기 고레벨의 전압을 워드 라인에 공급하여 워드 라인 전압을 시동한 후, 상기 중레벨의 전압을 상기 워드 라인에 공급한다.

또한, 상기 고레벨의 전압을 워드 라인에 공급하는 경우, 상기 고레벨 보다 높은 전압을 워드 라인에 공급하여 워드 라인 전압을 시동한 후, 상기 고레벨의 전압을 상기 워드 라인에 공급한다.

이와 같은 리드 방법은 가장 높은 레벨의 전압을 상기 워드 라인에 공급하여 리드 동작을 실시하는 단계, 및 상기 워드 라인 전압을 방전시켜 한 단계 낮은 레벨의 전압보다 내려간 시점에서 상기 한 단계 낮은 레벨의 전압을 상기 워드 라인에 공급하여 리드 동작을 실시하는 단계를 포함할 수 있다.

위와 같은 리드 방법은 워드 라인 전압의 시동 시간을 빠르게 할 수 있어, 리드 동작의 고속화 및 마진의 확보가 가능하다. 따라서, 리드 시에는 전압의 변환, 방전 회로만을 구비하면 되어 서브 디코더의 설치가 생략될 수 있다.

도 7에서, 입력 버퍼회로(220)는 컨트롤러(100)로부터 스트로브 신호를 수신할 수 있다. 상기 입력 버퍼회로(220)는 스트로브 신호의 첫 번째 에지클럭을 부스팅함에 의해 리드 인에이블 클럭이 왜곡 없이 또는 왜곡 최소화되게 생성되도록 한다. 따라서, 상기 제어 로직(243)는 ISI의 영향이 저감된 리드 인에이블 클럭을 이용하여 리드 동작을 제어하므로, 플래시 메모리 장치의 데이터 리드 퍼포먼스가 개선된다.

도 8은 본 발명의 실시 예의 개념이 적용된 메모리 시스템의 개략적 블록도이다.

도 8을 참조하면, 메모리 시스템(3000a)은 적어도 하나의 플래시 메모리(1000a)와 제어기(2000a)를 포함할 수 있다.

플래시 메모리(1000a)는 제어기(2000a)의 제어 하에 동작되며, 저장 매체로서 사용될 수 있다. 도 8에 도시된 플래시 메모리(1000a)는 앞서 언급된 랜덤화 및 디-랜덤화 회로를 포함하지 않을 수 있다. 제어기(2000a)는 플래시 메모리(1000a)를 제어하도록 구성될 것이다. 제어기(2000a)는 플래시 메모리(1000a)에 저장될 데이터를 랜덤화하도록 그리고 랜덤화된 데이터에 ECC 데이터를 부가하도록 구성될 것이다. 제어기(2000a)는 플래시 메모리(1000a)로부터 읽혀진 랜덤화된 데이터의 에러에 대한 검출 및 정정 동작을 수행하고, 랜덤화된 데이터를 디-랜덤화하도록 구성될 것이다.

제어기(2000a)는 제 1 인터페이스(2100a), 제 2 인터페이스(2200a), 처리 유니트(2300a), 버퍼 메모리(2400a), ECC 블록(2500a), 그리고 랜덤화/디-랜덤화 블록(2600)을 포함할 수 있다.

상기 제 1 인터페이스(2100a)는 호스트와 제어기(2000a)사이의 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함한다. 예시적으로, 제어기(2000a)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트나 외부와 통신하도록 구성될 수 있다.

랜덤화 및 디-랜덤화 블록(2600)은 버퍼 메모리(2400a)로부터 출력되는 데이터를 랜덤화하도록 그리고 플래시메모리(1000a)로부터 읽혀진 데이터(즉, 랜덤화된 데이터)를 디-랜덤화하도록 구성될 수 있다.

ECC 블록(2500a)은 랜덤화 및 디-랜덤화 블록(2600)으로부터 출력되는 랜덤화된 데이터에 의거하여 ECC 데이터를 생성할 것이다. ECC 블록(2500a)은,또한, ECC 데이터에 의거하여 플래시 메모리(1000a)로부터 읽혀진 데이터 즉, 랜덤화된 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다. ECC 데이터는 플래시 메모리(1000a)에 저장될 데이터와 동일한 페이지에 또는 플래시 메모리(1000a)에 저장될 데이터와 다른 영역에 저장될 수 있다.

도 8에 도시된 메모리 시스템의 경우, 라이트 동작은 플래시 메모리(1000a)[0123] 에 저장될 데이터를 랜덤화시키고, 랜덤화된 데이터에 의거하여 ECC 데이터를 생성하고, 플래시 메모리(1000a)에 ECC 데이터와 랜덤화된 데이터를 저장하는 것을 포함할 수 있다. 또는, 저장될 데이터와 ECC 데이터를 모두 랜덤화하여 저장하는 것을 포함할 수 있다. 리드 동작은 ECC 데이터에 의거하여 읽혀진 데이터(즉, 랜덤화된 데이터)에 대한 에러 검출 및 정정 동작을 수행하고, 읽혀진 데이터를 랜덤화시키는 것을 포함할 수 있다.

도 8에서, 플래시 메모리(1000a)는 제어기(2000a)로부터 스트로브 신호를 수신할 수 있다. 플래시 메모리(1000a)내의 내부 회로는 스트로브 신호의 첫 번째 에지클럭을 부스팅함에 의해 리드 인에이블 클럭이 왜곡 없이 생성된다. 따라서, 플래시 메모리(1000a)는 ISI의 영향이 저감된 리드 인에이블 클럭을 이용하여 리드 동작을 제어할 수 있다. 그러므로, 플래시 메모리 장치의 데이터 리드 퍼포먼스가 향상될 수 있다.

도 9는 본 발명의 또 다른 실시 예의 개념이 적용된 솔리드 스테이트(반도체) 드라이브의 장치 블록도 이다.

도 9를 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 수 있다. 저장 매체(4100)는 복수의 채널들(CH0-CHn-1)을 통해 제어기(4200)와 연결된다. 채널들(CH0-CHn-1) 각각에는 복수의 불 휘발성 메모리들(NVM)이 공통으로 연결될 수 있다. 각 불 휘발성 메모리는 도 7에서 설명된 플래시 메모리로 구성될 수 있다.

하나의 채널(예를 들면, CH0)에 연결된 불 휘발성 메모리 장치들은 단일-비트 데이터(예를 들면, 메타 데이터,패리티 데이터, 또는 그와 같은 것)를 저장하는 데 사용되고, 나머지 채널들(예를 들면, CH1~CHn-1) 각각에 연결된 불 휘발성 메모리 장치들은 멀티-비트 데이터를 저장하는 데 사용될 수 있다. 이러한 경우, 제어기(4200)는 세트 피쳐 명령을 이용하여 채널(CH0)의 불 휘발성 메모리 장치들의 랜덤화 기능을 오프시킬 수 있다. 마찬가지로, 제어기(4200)는 세트 피쳐 명령을 이용하여 나머지 채널들(CH1~CHn-1)의 불 휘발성 메모리 장치들에 대한 랜덤화 오프 영역을 설정할 수 있다.

도 9에서, 저장 매체(4100)는 스트로브 신호의 첫 번째 에지클럭을 부스팅함에 의해 리드 인에이블 클럭이 왜곡 없이 생성되도록 할 수 있다. 따라서, 반도체 드라이브(4000)(SSD)는 ISI의 영향이 저감된 리드 인에이블 클럭을 이용하여 리드 동작을 수행할 수 있다. 그러므로, 반도체 드라이브(4000)(SSD)의 데이터 리드 퍼포먼스가 개선될 수 있다.

도 10은 플래시 메모리 장치를 탑재한 휴대폰 시스템에 적용된 본 발명의 응용 예를 도시한 회로 블록도 이다.

휴대폰 시스템(cellular phone system)을 개략적으로 보여주는 도 10을 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression)ADPCM 코덱 회로(9202), 스피커(speaker)(9203), 마이크로폰(microphone)(9204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(9206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(9210), 무선 신호를 전달하거나 받기 위한 RF 회로(9211) 등을 포함할 수 있다.

또한, 휴대폰 시스템은 여러 가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 휴대폰 시스템은 불 휘발성 메모리 장치인 플래시 메모리 장치(9207), ROM(9208), SRAM(9209)를 포함할 수 있다. 휴대폰 시스템의 메모리 장치(9207)로서, 예를 들어, 도 7에서 설명된 플래시 메모리 장치가 사용될 수 있다. ROM(9208)은 프로그램을 저장할 수 있고, SRAM(9209)은 시스템 컨트롤 마이크로컴퓨터(9212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(9212)는 프로세서로서, 플래시 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다.

도 10의 휴대폰 시스템에 본 발명의 부스팅 스키마가 적용되면, 데이터 리드 퍼포먼스가 개선되므로 휴대폰 시스템의 신뢰성이 개선된다.

비록 도 10이 휴대폰 시스템으로서 설명되었지만, 이에 한정되지 않는다. 예를 들어, 도 10의 시스템은 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 변경 또는 확장될 수도 있다.

도 11은 플래시 메모리 장치를 탑재한 메모리 카드에 적용된 본 발명의 응용 예를 도시한 회로 블록도 이다.

메모리 카드(memory card)는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드, MCP-타입 임베디드 카드 스토리지, 등일 수 있다. MCP-타입 임베디드 카드 스토리지는 eMMC (embedded MMC), Esd (embedded SD), eSSD (embedded SSD), PPN (Perfect Page NAND), 등을 포함할 수 있다.

도 11을 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(9222), 플래시 메모리 장치(9207)을 포함할 수 있다. 컨트롤러(9222)는 프로세서로서, 플래시 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207), 인터페이스부(9221)와 커플링될 수 있다.

도 11의 메모리 카드에 본 발명의 실시 예의 부스팅 스키마가 적용되면, 데이터 리드 퍼포먼스가 개선되므로 메모리 카드의 신뢰성이 개선된다.

도 12는 메모리 카드를 이용하는 디지털 스틸 카메라에 적용된 본 발명의 응용 예를 도시한 시스템 블록도 이다.

디지털 스틸 카메라(digital still camera)를 도시하는 도 12를 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9302)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 플래시 메모리 장치(9207)를 포함할 수 있다. 메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9302)에 삽입될 때 메모리 카드(9331)와 회로 기판상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 억세스 될 수 있다.

도 12의 디지털 스틸 카메라에 본 발명의 실시 예의 부스팅 스키마가 적용되면, 데이터 리드 퍼포먼스가 개선되므로 카메라의 신뢰성이 개선된다.

도 13은 도 12의 메모리 카드가 사용되는 다양한 시스템을 보여주는 예시적 도면 이다.

도 13을 참조하면, 메모리 카드(2331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치,(e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.

따라서, 도 13의 시스템들은 부스팅 스키마에 의한 스트로브 신호 성형을 갖는 메모리 카드를 구비하므로 동작 성능이 개선된다.

도 14는 SSD에 적용된 본 발명의 응용 예를 도시한 장치 블록도 이다.

도 14를 참조하면, SSD 시스템(1000)은 호스트(1100)와 통신하는 SSD(1200)를 포함한다. SSD(1200)는 호스트 신호 커넥터(host signal connector, 1211)를 통해 호스트(1100)와 신호를 주고 받는다. 또한, SSD(1200)는 메모리 신호 커넥터(memory signal connector, 1212)를 통해 주 메모리(1300)와 신호를 주고 받는다. SSD(1200)는 복수의 불휘발성 메모리 장치, SSD 컨트롤러(1210), 그리고 주 메모리 컨트롤러(1220)를 포함할 수 있다. 예를 들어, 주 메모리 컨트롤러(1220)는 SSD 컨트롤러(1210)에 포함될 수 있다. 복수의 불휘발성 메모리 장치는 SSD(1200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리 장치는 대용량의 저장 능력을 가지는 플래시 메모리 장치로 구현될 수 있다. SSD(1200)는 주로 플래시 메모리(Flash memory)를 사용하고 있으나, 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다.

복수의 불휘발성 메모리 장치는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 메모리 장치들은 동일한 데이터 버스에 연결될 수 있다.

SSD 컨트롤러(1210)는 호스트 신호 커넥터(1211)를 통해 호스트(1100)와 신호(SGL)를 주고 받는다. 주메모리 컨트롤러(1220)는 메모리 신호 커넥터(1212)를 통해 주 메모리(1300)와 신호(DSGL)를 주고 받는다. 여기에서, 신호(SGL) 또는 신호(DSGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다.

상기 메인 메모리(1300)는 DRAM으로 구성될 수 있지만, 경우에 따라서는 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치로 구현될 수 있다. 자기 랜덤 억세스 메모리(MRAM)는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다. 특히, STT-MRAM(Spin transfer torque magneto resistive random access memory)이 상기 메인 메모리(1300)를 구성하는 경우에 DRAM이 갖는 장점에 더하여 MRAM이 갖는 장점이 부가될 수 있다.

STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역 방향이 될 수 있다.

상기 메인 메모리(1300)의 칩이나 상기 호스트(1100)의 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.

도 14의 SSD(1200)는 도 1 또는 도 2의 데이터 스토리지 시스템에 대응될 수 있다. 따라서, SSD의 데이터 리드 성능이 향상된다.

비록 도 14는 SSD에 한정되어 설명되었으나, 이에 한정됨이 없이 eMMC 에도 적용될 수 있음은 물론이다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.

예를 들어, 스트로브 신호의 첫 번째 클럭에지 부분을 강제적으로 부스팅하는 것을 위주로 설명되었으나, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 회로 구성을 변경하거나 가감하여, 부스팅 스키마를 다르게 할 수 있을 것이다. 또한, 본 발명의 개념에서는 플래시 메모리를 포함하는 메모리 시스템을 위주로 설명되었으나, 이에 한정됨이 없이 타의 반도체 메모리 장치를 포함하는 데이터 처리 시스템에도 본 발명이 적용될 수 있을 것이다.

*도면의 주요 부분에 대한 부호의 설명*
100: 컨트롤러
200: 메모리 장치
220: 입력 버퍼회로

Claims

인가되는 스트로브 신호를 수신하고;
상기 인가되는 스트로브 신호가 미리 설정된 시간 이상 휴지된 이후에 수신되는 경우에, 상기 스트로브 신호의 첫 번째 클럭에지 부분을 강제적으로 부스팅하고;
상기 스트로브 신호의 두 번째 클럭에지 부분부터는 부스팅 오프되도록 하기 위해 설정 동작모드로 복귀하는 데이터 스토리지 시스템에서의 스트로브 신호 성형방법.
제1항에 있어서, 상기 스트로브 신호는 메모리 소자의 리드 인에이블 클럭을 생성하기 위한 소스 신호로서 기능하는 데이터 스토리지 시스템에서의 스트로브 신호 성형방법.
제1항에 있어서, 상기 스트로브 신호의 첫 번째 클럭에지 부분의 부스팅은 버퍼의 출력노드의 공통 모드 전압 레벨을 부스팅 오프시의 공통 모드 전압 레벨보다 낮게 함에 의해 이루어지는 데이터 스토리지 시스템에서의 스트로브 신호 성형방법.
제1항에 있어서, 상기 스트로브 신호의 첫 번째 클럭에지 부분의 부스팅에 의해 첫 번째 클럭에지 부분의 듀티비는 50% 를 초과하는 데이터 스토리지 시스템에서의 스트로브 신호 성형방법.
제1항에 있어서, 상기 설정 동작모드로의 복귀는 버퍼의 출력노드의 공통 모드 전압 레벨을 상기 부스팅시의 공통 모드 전압 레벨보다 높게 함에 의해 이루어지는 데이터 스토리지 시스템에서의 스트로브 신호 성형방법.
제5항에 있어서, 상기 버퍼는 불휘발성 반도체 메모리 장치의 입력 버퍼인 데이터 스토리지 시스템에서의 스트로브 신호 성형방법.
인가되는 스트로브 신호를 수신하는 버퍼; 및
상기 인가되는 스트로브 신호가 미리 설정된 시간 이상 휴지된 이후에 수신되는 경우에, 부스팅 인에이블 신호에 응답하여 상기 스트로브 신호의 첫 번째 클럭에지 부분을 강제적으로 부스팅한 후, 상기 스트로브 신호의 두 번째 클럭에지 부분부터는 부스팅 오프하는 부스팅 회로를 포함하는 데이터 스토리지 시스템에서의 스트로브 신호 성형회로.
제7항에 있어서, 상기 부스팅 회로는 상기 스트로브 신호의 첫 번째 클럭에지 부분의 부스팅을 위해 상기 버퍼의 출력노드의 공통 모드 전압 레벨을 부스팅 오프시의 공통 모드 전압 레벨보다 낮게 하는 데이터 스토리지 시스템에서의 스트로브 신호 성형회로.
제8항에 있어서, 상기 부스팅 회로는 상기 첫 번째 클럭에지 부분의 듀티비가 50%를 초과하도록 상기 버퍼의 출력노드의 공통 모드 전압 레벨을 부스팅 오프시의 공통 모드 전압 레벨보다 낮게 하는 데이터 스토리지 시스템에서의 스트로브 신호 성형회로.
제8항에 있어서, 상기 부스팅 회로는 상기 스트로브 신호를 이용하여 불휘발성 반도체 메모리 소자의 리드 인에이블 클럭을 생성하는 데이터 스토리지 시스템에서의 스트로브 신호 성형회로.