JP4613378B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4613378B2 JP4613378B2 JP31067399A JP31067399A JP4613378B2 JP 4613378 B2 JP4613378 B2 JP 4613378B2 JP 31067399 A JP31067399 A JP 31067399A JP 31067399 A JP31067399 A JP 31067399A JP 4613378 B2 JP4613378 B2 JP 4613378B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- dummy
- circuit
- input
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 230000000630 rising effect Effects 0.000 claims description 152
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 140
- 230000005540 biological transmission Effects 0.000 claims description 15
- 230000003111 delayed effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 24
- 230000010355 oscillation Effects 0.000 description 6
- 230000001934 delay Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、データストローブ信号ＤＱＳの立ち上がりタイミング及び立ち下がりタイミングに同期して入力データ信号ＤＱをラッチするＤＤＲ−ＳＤＲＡＭ（ダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ）などのように、第１の入力信号の０°エッジ（第１の入力信号の位相角０°に位置するエッジ）及び１８０°エッジ（第１の入力信号の位相角１８０°に位置するエッジ）に同期して第２の入力信号をラッチする半導体集積回路に関する。
【０００２】
【従来の技術】
図１１は従来のＤＤＲ−ＳＤＲＡＭの一例のデータ入力回路部を示す回路図であり、図１１中、１はデータストローブ信号（ＤＱＳ）入力端子、２はデータ信号（ＤＱ）入力端子、３は基準電圧（Ｖref ）入力端子である。
【０００３】
また、４はデータストローブ信号ＤＱＳ用の入力回路であり、入力回路４において、５はカレントミラー型差動アンプであり、６〜８はｎＭＯＳトランジスタ、９、１０はｐＭＯＳトランジスタである。また、１１、１２はカレントミラー型差動アンプ５の出力信号を波形整形するインバータである。
【０００４】
また、１３はラッチ信号生成回路であり、１４〜１６は入力回路４の出力信号を反転遅延してラッチ信号ＳＡを生成するインバータ、１７、１８は入力回路４の出力信号を遅延してラッチ信号ＳＢを生成するインバータである。
【０００５】
また、１９は入力データ信号ＤＱ用の入力回路であり、入力回路１９において、２０はカレントミラー型差動アンプであり、２１〜２３はｎＭＯＳトランジスタ、２４、２５はｐＭＯＳトランジスタである。また、２６、２７はカレントミラー型差動アンプ２０の出力信号を波形整形するインバータである。
【０００６】
また、２８は入力回路１９の出力信号を反転遅延して入力データ信号ＤＱを遅延してなる被ラッチ信号ＳＣを生成する被ラッチ信号生成回路をなす遅延回路であり、２９〜３１はインバータである。
【０００７】
また、３２はラッチ信号ＳＡの立ち上がりエッジに同期して被ラッチ信号ＳＣをラッチするシンクロナス・フリップフロップ回路からなるラッチ回路、３３はラッチ信号ＳＢの立ち上がりエッジに同期して被ラッチ信号ＳＣをラッチするシンクロナス・フリップフロップ回路からなるラッチ回路である。
【０００８】
図１２は図１１に示す従来のＤＤＲ−ＳＤＲＡＭのデータ入力回路部の動作を示す波形図であり、図１２Ａは入力回路４に入力するデータストローブ信号ＤＱＳ、図１２Ｂは入力回路１９に入力する入力データ信号ＤＱ、図１２Ｃはラッチ信号ＳＡ、図１２Ｄはラッチ信号ＳＢ、図１２Ｅは被ラッチ信号ＳＣを示している。
【０００９】
すなわち、図１１に示す従来のＤＤＲ−ＳＤＲＡＭは、２個のラッチ回路３２、３３を設け、ラッチ回路３２でラッチ信号ＳＡの立ち上がりエッジに同期して被ラッチ信号ＳＣをラッチすることによりデータストローブ信号ＤＱＳの立ち上がりタイミング時（データストローブ信号ＤＱＳの位相角０°時）の入力データ信号ＤＱをラッチし、ラッチ回路３３でラッチ信号ＳＢの立ち上がりエッジに同期して被ラッチ信号ＳＣをラッチすることによりデータストローブ信号ＤＱＳの立ち下がりタイミング時（データストローブ信号ＤＱＳの位相角１８０°時）の入力データ信号ＤＱをラッチするというものである。
【００１０】
【発明が解決しようとする課題】
ここに、ラッチ信号ＳＡは入力回路４に入力するデータストローブ信号ＤＱＳを入力回路４及びインバータ１４〜１６の合計遅延時間ｔａだけ遅延させたものとなり、ラッチ信号ＳＢは入力回路４に入力するデータストローブ信号ＤＱＳを入力回路４及びインバータ１７、１８の合計遅延時間ｔｂだけ反転遅延させたものとなり、被ラッチ信号ＳＣは入力回路１９に入力する入力データ信号ＤＱを入力回路１９及び遅延回路２８の合計遅延時間ｔｃだけ遅延させたものとなる。
【００１１】
したがって、入力データ信号ＤＱについて規定すべきセットアップ時間ｔＤＳ及びホールド時間ｔＤＨのマージンの向上を図るためには、「ｔａ＝ｔｂ」であることが望ましいが、図１１に示す従来のＤＤＲ−ＳＤＲＡＭにおいては、遅延時間ｔａ、ｔｂの調整は、その構成上、インバータ１４〜１８の電荷供給能力（プルアップ能力）と電荷放電能力（プルダウン能力）のレシオを調整する以外に手段は存在しない。
【００１２】
しかし、インバータ１４〜１８の電荷供給能力と電荷放電能力のレシオの調整という手段は、特定の、ある条件下でのみ、「ｔａ＝ｔｂ」の達成を可能とするが、電源電圧、温度、プロセスのばらつき等の変化に対応した種々の条件下において、「ｔａ＝ｔｂ」を達成させる手段とはならず、したがって、図１１に示す従来のＤＤＲ−ＳＤＲＡＭにおいては、入力データ信号ＤＱについて規定すべきセットアップ時間ｔＤＳ及びホールド時間ｔＤＨのマージンの向上を図ることができず、高速化に対応することができないという問題点があった。
【００１３】
本発明は、かかる点に鑑み、第１の入力信号の０°エッジ及び１８０°エッジに同期して第２の入力信号をラッチする半導体集積回路であって、第２の入力信号について規定すべきセットアップ時間及びホールド時間のマージンの向上を図り、高速化に対応することができるようにした半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、第１の入力信号を遅延してなる第１のラッチ信号及び第１の入力信号を反転遅延してなる第２のラッチ信号を生成するラッチ信号生成回路と、第２の入力信号を遅延してなる被ラッチ信号を生成する被ラッチ信号生成回路と、第１のラッチ信号の第１の入力信号の０°エッジに対応するエッジに同期して被ラッチ信号をラッチする第１のラッチ回路と、第２のラッチ信号の第１の入力信号の１８０°エッジに対応するエッジに同期して被ラッチ信号をラッチする第２のラッチ回路を備える半導体集積回路において、ラッチ信号生成回路は、第１の入力信号の０°エッジから第１のラッチ信号の第１の入力信号の０°エッジに対応するエッジまでの第１の遅延時間と、第１の入力信号の１８０°エッジから第２のラッチ信号の第１の入力信号の１８０°エッジに対応するエッジまでの第２の遅延時間との差が許容範囲となるように自動制御し、第１の入力信号から第１、第２のラッチ信号を生成するように構成されているというものである。
【００１５】
本発明によれば、ラッチ信号生成回路は、第１の入力信号の０°エッジから第１のラッチ信号の第１の入力信号の０°エッジに対応するエッジまでの第１の遅延時間と、第１の入力信号の１８０°エッジから第２のラッチ信号の第１の入力信号の１８０°エッジに対応するエッジまでの第２の遅延時間との差が許容範囲となるように自動制御し、第１の入力信号から第１、第２のラッチ信号を生成するように構成されているので、第２の入力信号について規定すべきセットアップ時間及びホールド時間のマージンの向上を図ることができる。
【００１６】
【発明の実施の形態】
以下、図１〜図１０を参照して、本発明の第１実施形態〜第３実施形態について、本発明をＤＤＲ−ＳＤＲＡＭに適用した場合を例にして説明する。なお、図１、図６及び図９において、図１１に対応する部分には同一符号を付し、その重複説明は省略する。
【００１７】
第１実施形態・・図１〜図５
図１は本発明の第１実施形態のデータ入力回路部を示す回路図であり、本発明の第１実施形態は、図１１に示す従来のＤＤＲ−ＳＤＲＡＭが設けるラッチ信号生成回路１３の代わりに、回路構成の異なるラッチ信号生成回路３５を設けると共に、ラッチ信号生成回路３５を制御するラッチ信号生成制御回路３６を設け、その他については、図１１に示す従来のＤＤＲ−ＳＤＲＡＭと同様に構成したものである。
【００１８】
本発明の第１実施形態においては、入力回路４と、ラッチ信号生成回路３５と、ラッチ信号生成制御回路３６とで、データストローブ信号ＤＱＳの立ち上がりエッジ（０°エッジ）からラッチ信号ＳＡのデータストローブ信号の立ち上がりエッジに対応する立ち上がりエッジまでの遅延時間ｔａと、データストローブ信号ＤＱＳの立ち下がりエッジ（１８０°エッジ）からラッチ信号ＳＢのデータストローブ信号ＤＱＳの立ち下がりエッジに対応する立ち上がりエッジまでの遅延時間ｔｂとの差がゼロないし略ゼロである許容範囲内にあるように自動制御し、データストローブ信号ＤＱＳからラッチ信号ＳＡ、ＳＢを生成するラッチ信号生成回路が構成されている。
【００１９】
図２はラッチ信号生成回路３５の構成を示す回路図であり、ラッチ信号生成回路３５は、図１１に示すラッチ信号生成回路１３が設けるインバータ１４、１７の代わりに、構成の異なるインバータ３７、３８を設け、その他については、図１１に示すラッチ信号生成回路１３と同様に構成したものである。
【００２０】
インバータ３７は、インバータ３９〜４１を並列接続し、ラッチ信号生成制御回路３６から出力されるラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１〜Ｈ３により、ラッチ信号ＳＡの立ち上がりエッジの出力タイミングを制御することができるように構成したものである。
【００２１】
インバータ３９は、ＶＤＤ電源線と接地線との間に、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ４５と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ４６と、ラッチ信号生成制御回路３６から出力されるラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ４７と、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ４８とを直列接続して構成されている。
【００２２】
インバータ４０は、ＶＤＤ電源線と接地線との間に、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ４９と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ５０と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ５１と、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ５２とを直列接続して構成されている。
【００２３】
インバータ４１は、ＶＤＤ電源線と接地線との間に、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ５３と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ３によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ５４と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ５５と、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ５６とを直列接続して構成されている。
【００２４】
また、インバータ３８は、インバータ４２〜４４を並列接続し、ラッチ信号生成制御回路３６から出力されるラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１〜Ｌ３により、ラッチ信号ＳＢの立ち上がりエッジの出力タイミングを制御することができるように構成したものである。
【００２５】
インバータ４２は、ＶＤＤ電源線と接地線との間に、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ５７と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ５８と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ５９と、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ６０とを直列接続して構成されている。
【００２６】
インバータ４３は、ＶＤＤ電源線と接地線との間に、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ６１と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ６２と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ６３と、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ６４とを直列接続して構成されている。
【００２７】
インバータ４４は、ＶＤＤ電源線と接地線との間に、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ６５と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ３によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ６６と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ６７と、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ６８とを直列接続して構成されている。
【００２８】
このように構成されたラッチ信号生成回路３５においては、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｌレベル、Ｈ２＝Ｌレベル、Ｈ３＝Ｌレベルの場合、ｐＭＯＳトランジスタ４６、５０、５４＝ＯＮとなり、インバータ３７のプルアップ能力は最も高くなり、ラッチ信号ＳＡの立ち上がりエッジの出力タイミングは最も早くなる。
【００２９】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｌレベル、Ｈ２＝Ｈレベル、Ｈ３＝Ｈレベルの場合、ｐＭＯＳトランジスタ４６＝ＯＮ、ｐＭＯＳトランジスタ５０、５４＝ＯＦＦとなり、インバータ３７のプルアップ能力は最も低くなり、ラッチ信号ＳＡの立ち上がりエッジの出力タイミングは最も遅くなる。
【００３０】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｌレベル、Ｈ２＝Ｌレベル、Ｈ３＝Ｈレベルの場合、ｐＭＯＳトランジスタ４６、５０＝ＯＮ、ｐＭＯＳトランジスタ５４＝ＯＦＦとなり、インバータ３７のプルアップ能力は中間となり、ラッチ信号ＳＡの立ち上がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【００３１】
また、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１＝Ｈレベル、Ｌ２＝Ｈレベル、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジスタ５９、６３、６７＝ＯＮとなり、インバータ３８のプルダウン能力は最も高くなり、ラッチ信号ＳＢの立ち上がりエッジの出力タイミングは最も早くなる。
【００３２】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１＝Ｈレベル、Ｌ２＝Ｌレベル、Ｌ３＝Ｌレベルの場合、ｎＭＯＳトランジスタ５９＝ＯＮ、ｎＭＯＳトランジスタ６３、６７＝ＯＦＦとなり、インバータ３８のプルダウン能力は最も低くなり、ラッチ信号ＳＢの立ち上がりエッジの出力タイミングは最も遅くなる。
【００３３】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１＝Ｈレベル、Ｌ２＝Ｈレベル、Ｌ３＝Ｌレベルの場合、ｎＭＯＳトランジスタ５９、６３＝ＯＮ、ｎＭＯＳトランジスタ６７＝ＯＦＦとなり、インバータ３８のプルダウン能力は中間となり、ラッチ信号ＳＢの立ち上がりエッジの出力タイミングは、最も早い場合と最も遅い場合の中間となる。
【００３４】
また、ラッチ信号生成制御回路３６において、６９はデータストローブ信号ＤＱＳの立ち上がりエッジの伝送を疑似的にモニタするためのダミーデータストローブ信号ＳＤを出力すると共に、ダミーデータストローブ信号ＳＤと逆相関係にあって、データストローブ信号ＤＱＳの立ち下がりエッジの伝送を疑似的にモニタするためのダミーデータストローブ信号／ＳＤを出力するダミーデータストローブ信号生成回路をなす発振回路である。
【００３５】
また、７０は入力回路４と同一構成とされ、ダミーデータストローブ信号ＳＤを入力信号とするダミー入力回路、７１はラッチ信号生成回路３５と同一構成とされ、ダミー入力回路７０の出力信号を遅延時間制御可能に反転遅延し、ラッチ信号ＳＡを疑似してなるダミーラッチ信号ＤＳＡを生成するダミーラッチ信号生成回路である。
【００３６】
また、７２は入力回路４と同一構成とされ、ダミーデータストローブ信号／ＳＤを入力信号とするダミー入力回路、７３はラッチ信号生成回路３５と同一構成とされ、ダミー入力回路７２の出力信号を遅延時間制御可能に遅延し、ラッチ信号ＳＢを疑似してなるダミーラッチ信号ＤＳＢを生成するダミーラッチ信号生成回路である。
【００３７】
また、７４はダミー・ラッチ信号ＤＳＡの立ち上がりタイミングと、ダミー・ラッチ信号ＤＳＢの立ち上がりタイミングとを比較し、ダミー・ラッチ信号ＤＳＡの立ち上がりタイミングと、ダミー・ラッチ信号ＤＳＢの立ち上がりタイミングとが同一ないし略同一であるように、ダミーラッチ信号生成回路７１、７３及びラッチ信号生成回路３５の遅延時間を制御する比較回路である。
【００３８】
図３は発振回路６９の構成を示す回路図であり、図３中、７５はインバータ７６〜８０をリング接続してなるリングオシレータ、８１はリングオシレータ７５の出力信号を反転するインバータである。
【００３９】
また、８２、８３はリングオシレータ７５の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、８４はリングオシレータ７５の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００４０】
また、８５、８６はインバータ８１の出力信号によりＯＮ、ＯＦＦが出力されるｐＭＯＳトランジスタ、８７はインバータ８１の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００４１】
このように構成された発振回路６９においては、リングオシレータ７５の出力信号＝Ｈレベルの場合、ｎＭＯＳトランジスタ８２、８３＝ＯＮ、ｐＭＯＳトランジスタ８４＝ＯＦＦ、インバータ８１の出力信号＝Ｌレベル、ｐＭＯＳトランジスタ８５、８６＝ＯＮ、ｎＭＯＳトランジスタ８７＝ＯＦＦとなり、ダミーデータストローブ信号ＳＤ＝Ｈレベル、ダミーデータストローブ信号／ＳＤ＝Ｌレベルとなる。
【００４２】
これに対して、リングオシレータ７５の出力信号＝Ｌレベルの場合、ｎＭＯＳトランジスタ８２、８３＝ＯＦＦ、ｐＭＯＳトランジスタ８４＝ＯＮ、インバータ８１の出力信号＝Ｈレベル、ｐＭＯＳトランジスタ８５、８６＝ＯＦＦ、ｎＭＯＳトランジスタ８７＝ＯＮとなり、ダミーデータストローブ信号ＳＤ＝Ｌレベル、ダミーデータストローブ信号／ＳＤ＝Ｈレベルとなる。
【００４３】
図４はダミーラッチ信号生成回路７１の構成を示す回路図である。図４中、８８、８９、９０はダミー入力回路７０の出力信号を反転遅延してダミーラッチ信号ＤＳＡを生成するインバータであり、インバータ８８は、インバータ９１〜９３を並列接続して構成されている。
【００４４】
インバータ９１は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ９４と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ９５と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ９６と、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ９７とを直列接続して構成されている。
【００４５】
インバータ９２は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ９８と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ９９と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１００と、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１０１とを直列接続して構成されている。
【００４６】
インバータ９３は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１０２と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ３によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１０３と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１０４と、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１０５とを直列接続して構成されている。
【００４７】
また、１０６はダミー入力回路７０の負荷を入力回路４の負荷と同一とするために設けられたインバータであり、インバータ１０７〜１０９を並列接続して構成されている。
【００４８】
インバータ１０７は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１０と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１１と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１１２と、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１１３とを直列接続して構成されている。
【００４９】
インバータ１０８は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１４と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１５と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１１６と、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１１７とを直列接続して構成されている。
【００５０】
インバータ１０９は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１８と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ３によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１９と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１２０と、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１２１とを直列接続して構成されている。
【００５１】
このように構成されたダミーラッチ信号生成回路７１においては、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｌレベル、Ｈ２＝Ｌレベル、Ｈ３＝Ｌレベルの場合、ｐＭＯＳトランジスタ９５、９９、１０３＝ＯＮとなり、インバータ８８のプルアップ能力は最も高くなり、ダミーラッチ信号ＤＳＡの立ち上がりエッジの出力タイミングは最も早くなる。
【００５２】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｌレベル、Ｈ２＝Ｈレベル、Ｈ３＝Ｈレベルの場合、ｐＭＯＳトランジスタ９５＝ＯＮ、ｐＭＯＳトランジスタ９９、１０３＝ＯＦＦとなり、インバータ８８のプルアップ能力は最も低くなり、ダミーラッチ信号ＤＳＡの立ち上がりエッジの出力タイミングは最も遅くなる。
【００５３】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｌレベル、Ｈ２＝Ｌレベル、Ｈ３＝Ｈレベルの場合、ｐＭＯＳトランジスタ９５、９９＝ＯＮ、ｐＭＯＳトランジスタ１０３＝ＯＦＦとなり、インバータ８８のプルアップ能力は中間となり、ダミーラッチ信号ＤＳＡの立ち上がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【００５４】
図５はダミーラッチ信号生成回路７３の構成を示す回路図である。図５中、１２２、１２３はダミー入力回路７２の出力信号を遅延してダミーラッチ信号ＤＳＢを生成するインバータであり、インバータ１２２は、インバータ１２４〜１２６を並列接続して構成されている。
【００５５】
インバータ１２４は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１２７と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１２８と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１２９と、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１３０とを直列接続して構成されている。
【００５６】
インバータ１２５は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１３１と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１３２と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１３３と、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１３４とを直列接続して構成されている。
【００５７】
インバータ１２６は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１３５と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ３によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１３６と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１３７と、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１３８とを直列接続して構成されている。
【００５８】
また、１３９はダミー入力回路７２の負荷を入力回路４の負荷と同一とするために設けられたインバータであり、インバータ１４０〜１４２を並列接続して構成されている。
【００５９】
インバータ１４０は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１４３と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１４４と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１４５と、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１４６とを直列接続して構成されている。
【００６０】
インバータ１４１は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１４７と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１４８と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１４９と、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１５０とを直列接続して構成されている。
【００６１】
インバータ１４２は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１５１と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ３によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１５２と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１５３と、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１５４とを直列接続して構成されている。
【００６２】
このように構成されたダミーラッチ信号生成回路７３においては、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１＝Ｈレベル、Ｌ２＝Ｈレベル、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジスタ１２９、１３３、１３７＝ＯＮとなり、インバータ１２２のプルダウン能力は最も高くなり、ダミーラッチ信号ＤＳＢの立ち上がりエッジの出力タイミングは最も早くなる。
【００６３】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｈレベル、Ｈ２＝Ｌレベル、Ｈ３＝Ｌレベルの場合、ｎＭＯＳトランジスタ１２９＝ＯＮ、ｎＭＯＳトランジスタ１３３、１３７＝ＯＦＦとなり、インバータ１２２のプルダウン能力は最も低くなり、ダミーラッチ信号ＤＳＢの立ち上がりエッジの出力タイミングは最も遅くなる。
【００６４】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１＝Ｈレベル、Ｌ２＝Ｈレベル、Ｌ３＝Ｌレベルの場合、ｎＭＯＳトランジスタ１２９、１３３＝ＯＮ、ｎＭＯＳトランジスタ１３７＝ＯＦＦとなり、インバータ１２２のプルダウン能力は中間となり、ダミーラッチ信号ＤＳＢの立ち上がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【００６５】
このように構成された本発明の第１実施形態においては、比較回路７４によって、ダミーラッチ信号ＤＳＡの立ち上がりタイミングと、ダミーラッチ信号ＤＳＢの立ち上がりタイミングとが同一ないし略同一となるように、ダミーラッチ信号生成回路７１、７３及びラッチ信号生成回路３５の遅延時間が調整される。
【００６６】
すなわち、比較回路７４によって、ダミーデータストローブ信号ＳＤの立ち上がりエッジに対するダミー入力回路７０及びダミーラッチ信号生成回路７１の合計遅延時間と、ダミーデータストローブ信号／ＳＤの立ち下がりエッジに対するダミー入力回路７２及びダミーラッチ信号生成回路７３の合計遅延時間とが同一又は略同一となるように、ダミーラッチ信号生成回路７１、７３及びラッチ信号生成回路３５の遅延時間が調整される。
【００６７】
ここに、ダミーデータストローブ信号ＳＤの立ち上がりエッジがダミーラッチ信号ＤＳＡの立ち上がりエッジとなるまでに通過する伝送回路と、データストローブ信号ＤＱＳの立ち上がりエッジがラッチ信号ＳＡの立ち上がりエッジとなるまでに通過する伝送回路は同一構成とされている。
【００６８】
この結果、ダミーデータストローブ信号ＳＤの立ち上がりタイミングからダミーラッチ信号ＤＳＡの立ち上がりタイミングまでの遅延時間と、データストローブ信号ＤＱＳの立ち上がりタイミングからラッチ信号ＳＡの立ち上がりタイミングまでの遅延時間は、同一ないし略同一となる。
【００６９】
また、ダミーデータストローブ信号／ＳＤの立ち下がりエッジがダミーラッチ信号ＤＳＢの立ち上がりエッジとなるまでに通過する伝送回路と、データストローブ信号ＤＱＳの立ち下がりエッジがラッチ信号ＳＢの立ち上がりエッジとなるまでに通過する伝送回路は同一構成とされている。
【００７０】
この結果、ダミーデータストローブ信号／ＳＤの立ち下がりタイミングからダミーラッチ信号ＤＳＢの立ち上がりタイミングまでの遅延時間と、データストローブ信号ＤＱＳの立ち下がりタイミングからラッチ信号ＳＢの立ち上がりタイミングまでの遅延時間は、同一ないし略同一となる。
【００７１】
したがって、比較回路７４によって、ダミーデータストローブ信号ＳＤの立ち上がりエッジに対するダミー入力回路７０及びダミーラッチ信号生成回路７１の合計遅延時間と、ダミーデータストローブ信号／ＳＤの立ち下がりエッジに対するダミー入力回路７２及びダミーラッチ信号生成回路７３の合計遅延時間とが同一又は略同一となるようにダミーラッチ信号生成回路７１、７３及びラッチ信号生成回路３５の遅延時間が調整されると、結果的に、データストローブ信号ＤＱＳの立ち上がりタイミングからラッチ信号ＳＡの立ち上がりタイミングまでの遅延時間と、データストローブ信号ＤＱＳの立ち下がりタイミングからラッチ信号ＳＢの立ち上がりタイミングまでの遅延時間は同一ないし略同一となる。
【００７２】
したがって、本発明の第１実施形態によれば、入力データ信号ＤＱについて規定すべきセットアップ時間ｔＤＳ及びホールド時間ｔＤＨのマージンの向上を図り、高速化に対応することができる。
【００７３】
第２実施形態・・図６〜図８
図６は本発明の第２実施形態のデータ入力回路部を示す回路図であり、本発明の第２実施形態においては、図１に示す遅延回路２８の代わりに、遅延時間を制御可能とされた可変遅延回路１５５が設けられている。
【００７４】
また、入力回路１９と同一構成とされ、ダミーデータストローブ信号ＳＤを入力信号とするダミー入力回路１５６と、可変遅延回路１５５と同一構成とされ、ダミー入力回路１５６の出力信号が入力されるダミー可変遅延回路１５７とが設けられている。
【００７５】
これらダミー入力回路１５６及びダミー可変遅延回路１５７は、入力データ信号ＤＱの立ち上がりエッジの遅延を疑似的にモニターするために、ダミーデータストローブ信号ＳＤをダミー入力データ信号として、ダミー被ラッチ信号ＤＳＣを生成するものである。
【００７６】
また、入力回路１９と同一構成とされ、ダミーデータストローブ信号／ＳＤを入力信号とするダミー入力回路１５８と、可変遅延回路１５５と同一構成とされ、ダミー入力回路１５８の出力信号が入力されるダミー可変遅延回路１５９とが設けられている。
【００７７】
これらダミー入力回路１５８及びダミー可変遅延回路１５９は、入力データ信号ＤＱの立ち下がりエッジの遅延を疑似的にモニターするために、ダミーデータストローブ信号／ＳＤをダミー入力データ信号として、ダミー被ラッチ信号／ＤＳＣを生成するものである。
【００７８】
また、図１に示す比較回路７４の代わりに、図１に示す比較回路７４に機能を付加した比較回路１６０が設けられており、その他については、図１に示す本発明の第１実施形態と同様に構成されている。
【００７９】
比較回路１６０は、図１に示す比較回路７４が備える機能のほかに、ダミーラッチ信号ＤＳＡの立ち上がりタイミングと、ダミー被ラッチ信号ＤＳＣの立ち上がりタイミングとが同一ないし略同一となると共に、ダミー被ラッチ信号ＤＳＣの立ち上がりタイミングと、ダミー被ラッチ信号／ＤＳＣの立ち下がりタイミングとが同一ないし略同一となるように、可変遅延回路１５５及びダミー可変遅延回路１５７、１５９の遅延時間を制御するという機能を有するものである。
【００８０】
図７は可変遅延回路１５５の構成を示す回路図であり、図７中、可変遅延回路１５５は、図１（図１１）に示す遅延回路２８が設けるインバータ２９の代わりに、インバータ１６１を設け、その他については、図１（図１１）に示す遅延回路２８と同様に構成したものである。
【００８１】
インバータ１６１は、インバータ１６２〜１６４を並列接続し、比較回路１６０から出力される被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４〜Ｈ６により、被ラッチ信号ＳＣの立ち上がりエッジの出力タイミングを制御することができると共に、比較回路１６０から出力される被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４〜Ｌ６により、被ラッチ信号ＳＣの立ち下がりエッジの出力タイミングを制御することができるように構成したものである。
【００８２】
インバータ１６２は、ＶＤＤ電源線と接地線との間に、入力回路１９の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１６５と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１６６と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１６７と、入力回路１９の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１６８とを直列接続して構成されている。
【００８３】
インバータ１６３は、ＶＤＤ電源線と接地線との間に、入力回路１９の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１６９と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ５によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１７０と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ５によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１７１と、入力回路１９の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１７２とを直列接続して構成されている。
【００８４】
インバータ１６４は、ＶＤＤ電源線と接地線との間に、入力回路１９の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１７３と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ６によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１７４と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ６によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１７５と、入力回路１９の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１７６とを直列接続して構成されている。
【００８５】
このように構成された可変遅延回路１５５においては、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４＝Ｌレベル、Ｈ５＝Ｌレベル、Ｈ６＝Ｌレベルの場合、ｐＭＯＳトランジスタ１６６、１７０、１７４＝ＯＮとなり、インバータ１６１のプルアップ能力は最も高くなり、被ラッチ信号ＳＣの立ち上がりエッジの出力タイミングは最も早くなる。
【００８６】
また、例えば、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４＝Ｌレベル、Ｈ５＝Ｈレベル、Ｈ６＝Ｈレベルの場合、ｐＭＯＳトランジスタ１６６＝ＯＮ、ｐＭＯＳトランジスタ１７０、１７４＝ＯＦＦとなり、インバータ１６１のプルアップ能力は最も低くなり、被ラッチ信号ＳＣの立ち上がりエッジの出力タイミングは最も遅くなる。
【００８７】
また、例えば、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４＝Ｌレベル、Ｈ５＝Ｌレベル、Ｈ６＝Ｈレベルの場合、ｐＭＯＳトランジスタ１６６、１７０＝ＯＮ、ｐＭＯＳトランジスタ１７４＝ＯＦＦとなり、インバータ１６１のプルアップ能力は中間となり、被ラッチ信号ＳＣの立ち上がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【００８８】
また、例えば、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４＝Ｈレベル、Ｌ５＝Ｈレベル、Ｌ６＝Ｈレベルの場合、ｎＭＯＳトランジスタ１６７、１７１、１７５＝ＯＮとなり、インバータ１６１のプルダウン能力は最も高くなり、被ラッチ信号ＳＣの立ち下がりエッジの出力タイミングは最も早くなる。
【００８９】
また、例えば、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４＝Ｈレベル、Ｌ５＝Ｌレベル、Ｌ６＝Ｌレベルの場合、ｎＭＯＳトランジスタ１６７＝ＯＮ、ｎＭＯＳトランジスタ１７１、１７５＝ＯＦＦとなり、インバータ１６１のプルダウン能力は最も低くなり、被ラッチ信号ＳＣの立ち下がりエッジの出力タイミングは最も遅くなる。
【００９０】
また、例えば、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４＝Ｈレベル、Ｌ５＝Ｈレベル、Ｌ６＝Ｌレベルの場合、ｎＭＯＳトランジスタ１６７、１７１＝ＯＮ、ｎＭＯＳトランジスタ１７５＝ＯＦＦとなり、インバータ１６１のプルダウン能力は中間となり、被ラッチ信号ＳＣの立ち下がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【００９１】
図８はダミー可変遅延回路１５７、１５９の構成を示す回路図である。図８中、ダミー可変遅延回路１５７において、１７７、１７８、１７９はインバータであり、インバータ１７７は、インバータ１８０〜１８２を並列接続して構成されている。
【００９２】
インバータ１８０は、ＶＤＤ電源線と接地線との間に、ダミー入力回路１５６の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１８３と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１８４と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１８５と、ダミー入力回路１５６の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１８６とを直列接続して構成されている。
【００９３】
インバータ１８１は、ＶＤＤ電源線と接地線との間に、ダミー入力回路１５６の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１８７と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ５によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１８８と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ５によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１８９と、ダミー入力回路１５６の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１９０とを直列接続して構成されている。
【００９４】
インバータ１８２は、ＶＤＤ電源線と接地線との間に、ダミー入力回路１５６の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１９１と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ６によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１９２と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ６によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１９３と、ダミー入力回路１５６の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１９４とを直列接続して構成されている。
【００９５】
このように構成されたダミー可変遅延回路１５７においては、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４＝Ｌレベル、Ｈ５＝Ｌレベル、Ｈ６＝Ｌレベルの場合、ｐＭＯＳトランジスタ１８４、１８８、１９２＝ＯＮとなり、インバータ１７７のプルアップ能力は最も高くなり、ダミー被ラッチ信号ＤＳＣの立ち上がりエッジの出力タイミングは最も早くなる。
【００９６】
また、例えば、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４＝Ｌレベル、Ｈ５＝Ｈレベル、Ｈ６＝Ｈレベルの場合、ｐＭＯＳトランジスタ１８４＝ＯＮ、ｐＭＯＳトランジスタ１８８、１９２＝ＯＦＦとなり、インバータ１７７のプルアップ能力は最も低くなり、ダミー被ラッチ信号ＤＳＣの立ち上がりエッジの出力タイミングは最も遅くなる。
【００９７】
また、例えば、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４＝Ｌレベル、Ｈ５＝Ｌレベル、Ｈ６＝Ｈレベルの場合、ｐＭＯＳトランジスタ１８４、１８８＝ＯＮ、ｐＭＯＳトランジスタ１９２＝ＯＦＦとなり、インバータ１７７のプルアップ能力は中間となり、ダミー被ラッチ信号ＤＳＣの立ち上がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【００９８】
また、ダミー可変遅延回路１５９において、１９５、１９６、１９７はインバータであり、インバータ１９５は、インバータ１９８〜２００を並列接続して構成されている。
【００９９】
インバータ１９８は、ＶＤＤ電源線と接地線との間に、ダミー入力回路１５８の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ２０１と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ２０２と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２０３と、ダミー入力回路１５８の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２０４とを直列接続して構成されている。
【０１００】
インバータ１９９は、ＶＤＤ電源線と接地線との間に、ダミー入力回路１５８の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ２０５と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ５によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ２０６と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ５によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２０７と、ダミー入力回路１５８の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２０８とを直列接続して構成されている。
【０１０１】
インバータ２００は、ＶＤＤ電源線と接地線との間に、ダミー入力回路１５８の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ２０９と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ６によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ２１０と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ６によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２１１と、ダミー入力回路１５８の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２１２とを直列接続して構成されている。
【０１０２】
このように構成された可変遅延回路１５９においては、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４＝Ｈレベル、Ｌ５＝Ｈレベル、Ｌ６＝Ｈレベルの場合、ｎＭＯＳトランジスタ２０３、２０７、２１１＝ＯＮとなり、インバータ１９５のプルダウン能力は最も高くなり、ダミー被ラッチ信号／ＤＳＣの立ち下がりエッジの出力タイミングは最も早くなる。
【０１０３】
また、例えば、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４＝Ｈレベル、Ｌ５＝Ｌレベル、Ｌ６＝Ｌレベルの場合、ｎＭＯＳトランジスタ２０３＝ＯＮ、ｎＭＯＳトランジスタ２０７、２１１＝ＯＦＦとなり、インバータ１９５のプルダウン能力は最も低くなり、ダミー被ラッチ信号／ＤＳＣの立ち下がりエッジの出力タイミングは最も遅くなる。
【０１０４】
また、例えば、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４＝Ｈレベル、Ｌ５＝Ｈレベル、Ｌ６＝Ｌレベルの場合、ｎＭＯＳトランジスタ２０３、２０７＝ＯＮ、ｎＭＯＳトランジスタ２１１＝ＯＦＦとなり、インバータ１９５のプルダウン能力は中間となり、ダミー被ラッチ信号／ＤＳＣの立ち下がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【０１０５】
このように構成された本発明の第２実施形態においては、比較回路１６０によって、本発明の第１実施形態の場合と同様に、ダミーラッチ信号ＤＳＡの立ち上がりタイミングとダミーラッチ信号ＤＳＢの立ち上がりタイミングとが同一ないし略同一とされると共に、ラッチ信号ＳＡの立ち上がりタイミングとダミー被ラッチ信号ＤＳＣの立ち上がりタイミングとが同一ないし略同一となるようにダミーラッチ信号生成回路７１、７３、ラッチ信号生成回路３５、可変遅延回路１５５及びダミー可変遅延回路１５７が制御される。
【０１０６】
次に、同じく比較回路１６０によって、ダミー被ラッチ信号ＤＳＣの立ち上がりタイミングとダミー被ラッチ信号／ＤＳＣの立ち下がりタイミングとが同一ないし略同一となるように可変遅延回路１５５及びダミー可変遅延回路１５９が制御される。
【０１０７】
この結果、データストローブ信号ＤＱＳの立ち上がりタイミングからラッチ信号ＳＡの立ち上がりタイミングまでの遅延時間と、データストローブ信号ＤＱＳの立ち下がりタイミングからラッチ信号ＳＢの立ち上がりタイミングまでの遅延時間とが同一ないし略同一となると共に、データストローブ信号ＤＱＳの立ち上がりタイミングからラッチ信号ＳＡの立ち上がりタイミングまでの遅延時間と、入力データ信号ＤＱの立ち上がりタイミングから被ラッチ信号ＳＣの立ち上がりタイミングまでの遅延時間、及び、データストローブ信号ＤＱＳの立ち上がりタイミングからラッチ信号ＳＡの立ち上がりタイミングまでの遅延時間と、入力データ信号ＤＱの立ち下がりタイミングから被ラッチ信号ＳＣの立ち下がりタイミングまでの遅延時間とが同一ないし略同一となる。
【０１０８】
したがって、本発明の第２実施形態によれば、入力データ信号ＤＱについて規定すべきセットアップ時間ｔＤＳ及びホールド時間ｔＤＨを１：１とする場合、本発明の第１実施形態以上にセットアップ時間ｔＤＳ及びホールド時間ｔＤＨのマージンの向上を図り、高速化に対応することができる。
【０１０９】
第３実施形態・・図９、図１０
図９は本発明の第３実施形態のデータ入力回路部を示す回路図であり、本発明の第３実施形態は、ラッチ回路３２、３３を擬似したダミーラッチ回路２１３、２１４を設けると共に、比較回路２１５と、テスト信号出力端子２１６を設け、その他については、図６に示す本発明の第２実施形態と同様に構成したものである。
【０１１０】
図１０はダミーラッチ回路２１３の構成を示す回路図であり、ダミーラッチ回路２１４も同様に構成されている。図１０中、２１７はダミーラッチ信号ＤＳＡによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、２１８、２１９はダミーラッチ信号ＤＳＡによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【０１１１】
また、２２０はダミー被ラッチ信号ＤＳＣによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、２２１はダミー被ラッチ信号ＤＳＣを反転するインバータ、２２２はインバータ２２１の出力によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１１２】
また、２２３はノードＮ１の電位によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、２２４はノードＮ１の電位によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１１３】
また、２２５はノードＮ２の電位によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、２２６はノードＮ２の電位によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１１４】
また、２２７はノードＮ２の電位を反転するインバータ、２２８はノードＮ１の電位を反転するインバータ、２２９はインバータ２２７の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、２３０はインバータ２２８の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１１５】
また、２３１はノードＮ２の電位によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、２３２はインバータ２２８の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１１６】
また、２３３はノードＮ１の電位によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、２３４はインバータ２２７の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１１７】
また、２３５はインバータ２３６、２３７からなり、ノードＮ３、Ｎ４の電位を保持するためのラッチ回路、２３８はノードＮ３の電位を反転するインバータ、２３９はインバータ２３８の出力信号を反転してなる信号をダミーラッチ回路２１３の出力信号ＤＱＡとして出力するインバータである。
【０１１８】
比較回路２１５は、ダミーラッチ信号ＤＳＡ、ＤＳＢ及びダミー被ラッチ信号ＤＳＣ、／ＤＳＣを入力し、ダミーラッチ信号ＤＳＡでダミー被ラッチ信号ＤＳＣがラッチされているか否か、及び、ダミーラッチ信号ＤＳＢでダミー被ラッチ信号／ＤＳＣがラッチされているか否かを検出し、その結果をテスト信号ＴＥＳＴとしてテスト信号出力端子２１６に入力できるように構成したものである。
【０１１９】
また、図示は省略するが、本発明の第３実施形態は、ダミーラッチ信号ＤＳＡの立ち上がりエッジの出力タイミングを外部から制御することができるようにしたものである。
【０１２０】
このように構成された本発明の第３実施形態によれば、本発明の第２実施形態と同様の作用効果を得ることができると共に、ダミーラッチ信号ＤＳＡの立ち上がりエッジの出力タイミングを変化させることにより、ラッチ回路３２、３３の特性を擬似的に試験することができる。
【０１２１】
なお、本発明の第１実施形態におけるラッチ信号生成回路３５の調整、本発明の第２実施形態及び第３実施形態におけるラッチ信号生成回路３５及び可変遅延回路１５５の調整は、電源投入時に行うようにすることができ、この場合、これら合わせ込みは、起動シーケンスが終了するまでに終了することが好ましい。
【０１２２】
また、本発明の第１実施形態におけるラッチ信号生成回路３５の調整、本発明の第２実施形態及び第３実施形態におけるラッチ信号生成回路３５及び可変遅延回路１５５の調整は、入力特性を最適化するための期間を指定するコマンドが入力されてから開始するようにしても良い。
【０１２３】
また、本発明の第１実施形態におけるラッチ信号生成回路３５の調整、本発明の第２実施形態及び第３実施形態におけるラッチ信号生成回路３５及び可変遅延回路１５５の調整は、入力回路を必要とする動作時に与えられるコマンドが入力されてから開始するようにしても良い。
【０１２４】
また、本発明の第１実施形態におけるラッチ信号生成回路３５の調整、本発明の第２実施形態及び第３実施形態におけるラッチ信号生成回路３５及び可変遅延回路１５５の調整は、常時行うようにしても良い。
【０１２５】
また、本発明の第１実施形態においては、可変遅延回路を使用してラッチ信号ＳＡ、ＳＢの立ち上がりタイミングを制御するようにした場合について説明したが、入力回路を構成するカレントミラー型増幅回路を使用してラッチ信号ＳＡ、ＳＢの立ち上がりタイミングを制御するようにしても良い。
【０１２６】
また、本発明の第２実施形態及び第３実施形態においては、可変遅延回路を使用してラッチ信号ＳＡ、ＳＢの立ち上がりタイミング及び被ラッチ信号ＳＣの立ち上がりタイミング、立ち下がりタイミングを制御するようにした場合について説明したが、入力回路を構成するカレントミラー型増幅回路を使用してラッチ信号ＳＡ、ＳＢの立ち上がりタイミング及び被ラッチ信号ＳＣの立ち上がりタイミング、立ち下がりタイミングを制御するようにしても良い。
【０１２７】
ここで、本発明の内容を整理すると、本発明には、少なくとも、以下の半導体集積回路が含まれる。
【０１２８】
（１） 第１の入力信号を遅延してなる第１のラッチ信号及び前記第１の入力信号を反転遅延してなる第２のラッチ信号を生成するラッチ信号生成回路と、第２の入力信号を遅延してなる被ラッチ信号を生成する被ラッチ信号生成回路と、前記第１のラッチ信号の前記第１の入力信号の０°エッジに対応するエッジに同期して前記被ラッチ信号をラッチする第１のラッチ回路と、前記第２のラッチ信号の前記第１の入力信号の１８０°エッジに対応するエッジに同期して前記被ラッチ信号をラッチする第２のラッチ回路を備える半導体集積回路において、前記ラッチ信号生成回路は、前記第１の入力信号の０°エッジから前記第１のラッチ信号の前記第１の入力信号の０°エッジに対応するエッジまでの第１の遅延時間と、前記第１の入力信号の１８０°エッジから前記第２のラッチ信号の前記第１の入力信号の１８０°エッジに対応するエッジまでの第２の遅延時間との差が許容範囲となるように自動制御し、前記第１の入力信号から前記第１、第２のラッチ信号を生成することを特徴とする半導体集積回路。
【０１２９】
ここで、第１、第２のラッチ信号は図１、図６及び図９に記載のＳＡ、ＳＢ、ラッチ信号生成回路は入力回路４、ラッチ信号生成回路３５及びラッチ信号生成制御回路３６からなる回路、被ラッチ信号はＳＣ、被ラッチ信号生成回路は入力回路１９及び遅延回路２８（可変遅延回路１５５）からなる回路、第１、第２のラッチ回路はラッチ回路３２、３３に相当する。
【０１３０】
（２） 前記（１）に記載の半導体集積回路において、前記ラッチ信号生成回路は、前記第１の遅延時間を制御可能に第１の入力信号から前記第１のラッチ信号を生成すると共に、前記第２の遅延時間を制御可能に前記第１の入力信号から前記第２のラッチ信号を生成する第２のラッチ信号生成回路と、前記第１、第２の遅延時間の差が許容範囲となるように前記第２のラッチ信号生成回路を制御するラッチ信号生成制御回路を備えていることを特徴とする半導体集積回路。
【０１３１】
ここで、第２のラッチ信号生成回路は、図１、図６及び図９に記載の入力回路４及びラッチ信号生成回路３５からなる回路、ラッチ信号生成制御回路はラッチ信号生成制御回路３６に相当する。
【０１３２】
（３） 前記（２）に記載の半導体集積回路において、前記ラッチ信号生成制御回路は、第１のダミー入力信号及び前記第１のダミー入力信号と逆相関係にある第２のダミー入力信号を生成するダミー入力信号生成回路と、前記第２のラッチ信号生成回路を擬似してなり、前記第１のダミー入力信号を入力し、前記第１のラッチ信号を擬似してなる第１のダミーラッチ信号を生成する第１のダミーラッチ信号生成回路と、前記第２のラッチ信号生成回路を擬似してなり、前記第２のダミー入力信号を入力し、前記第２のラッチ信号を擬似してなる第２のダミーラッチ信号を生成する第２のダミーラッチ信号生成回路と、前記第１のダミーラッチ信号の前記第１のダミー入力信号の０°エッジに対応するエッジの出力タイミングと、前記第２のダミーラッチ信号の前記第２のダミー入力信号の１８０°エッジに対応するエッジの出力タイミングとを比較し、その差が許容範囲となるように前記第１、第２のダミーラッチ信号生成回路及び前記第２のラッチ信号生成回路を制御する比較回路を備えていることを特徴とする半導体集積回路。
【０１３３】
ここで、第１のダミー入力信号は図１、図６及び図９に記載のＳＤ、第２のダミー入力信号は／ＳＤ、ダミー入力信号生成回路は発振回路６９、第１のダミーラッチ信号はＤＳＡ、第１のダミーラッチ信号生成回路はダミー入力回路７０及びダミーラッチ信号生成回路７１、第２のダミーラッチ信号はＤＳＢ、第２のダミーラッチ信号生成回路はダミー入力回路７２及びダミーラッチ信号生成回路７３からなる回路、比較回路は比較回路７４に相当する。
【０１３４】
（４） 前記（３）に記載の半導体集積回路において、前記第２のラッチ信号生成回路は、前記第１の入力信号を入力する第１の入力回路と、前記第１の入力回路の出力信号を入力し、前記比較回路により前記第１の遅延時間を制御可能に前記第１のラッチ信号を生成すると共に、前記比較回路により前記第２の遅延時間を制御可能に前記第２のラッチ信号を生成する第３のラッチ信号生成回路を備え、前記第１のダミーラッチ信号生成回路は、前記第１の入力回路を擬似してなり、前記第１のダミー入力信号を入力する第１のダミー入力回路と、前記第３のラッチ信号生成回路を擬似してなり、前記第１のダミー入力回路の出力信号を入力し、前記第１のダミー入力信号の０°エッジから前記第１のダミーラッチ信号の前記第１のダミー入力信号の０°エッジに対応するエッジまでの第１のダミー遅延時間を前記比較回路により制御可能に前記第１のダミーラッチ信号を生成する第３のダミーラッチ信号生成回路を備え、前記第２のダミーラッチ信号生成回路は、前記第１の入力回路を擬似してなり、前記第２のダミー入力信号を入力する第２のダミー入力回路と、前記第３のラッチ信号生成回路を擬似してなり、前記第２のダミー入力回路の出力信号を入力し、前記第２のダミー入力信号の１８０°エッジから前記第２のダミーラッチ信号の前記第２のダミー入力信号の１８０°エッジに対応するエッジまでの第２のダミー遅延時間を前記比較回路により制御可能に前記第２のダミーラッチ信号を生成する第４のダミーラッチ信号生成回路を備えていることを特徴とする半導体集積回路。
【０１３５】
ここで、第１の入力回路は図１、図６及び図９に示す入力回路４、第３のラッチ信号生成回路はラッチ信号生成回路３５、第１のダミー入力回路はダミー入力回路７０、第３のダミーラッチ信号生成回路はダミーラッチ信号生成回路７１、第２のダミー入力回路はダミー入力回路７２、第４のダミーラッチ信号生成回路はダミーラッチ信号生成回路７３に相当する。
【０１３６】
（５） 前記（４）に記載の半導体集積回路において、前記第３のラッチ信号生成回路は、前記比較回路により前記第１の遅延時間を制御可能に前記第１の入力回路の出力信号を反転遅延（又は遅延）して前記第１のラッチ信号を生成する第１の可変遅延回路と、前記比較回路により前記第２の遅延時間を制御可能に前記第１の入力回路の出力信号を遅延（又は反転遅延）して前記第２のラッチ信号を生成する第２の可変遅延回路を備え、前記第３のダミーラッチ信号生成回路は、前記比較回路により前記第１のダミー遅延時間を制御可能に前記第１のダミー入力回路の出力信号を反転遅延（又は遅延）して前記第１のダミーラッチ信号を生成する第１のダミー可変遅延回路を備え、前記第４のダミーラッチ信号生成回路は、前記比較回路により前記第４の遅延時間を制御可能に前記第２のダミー入力回路の出力信号を遅延（又は反転遅延）して前記第２のダミーラッチ信号を生成する第２のダミー可変遅延回路を備えていることを特徴とする半導体集積回路。
【０１３７】
ここで、第１の可変遅延回路は、図２に示すインバータ３７、１５、１６からなる回路、第２の可変遅延回路は、インバータ３８、１８からなる回路、第１のダミー可変遅延回路は、図４に示す少なくともインバータ８８、８９、９０からなる回路、第２のダミー可変遅延回路は、図５に示す少なくともインバータ１２２、１２３からなる回路に相当する。
【０１３８】
（６） 前記（５）に記載の半導体集積回路において、前記第１の可変遅延回路は、前記比較回路により前記第１の遅延時間を制御可能とする第１のインバータを備え、前記第２の可変遅延回路は、前記比較回路により前記第２の遅延時間を制御可能とする第２のインバータを備え、前記第１のダミー可変遅延回路は、前記比較回路により前記第１のダミー遅延時間を制御可能とする第１のダミーインバータを備え、前記第２のダミー可変遅延回路は、前記比較回路により前記第２のダミー遅延時間を制御可能とする第２のダミーインバータを備えていることを特徴とする半導体集積回路。
【０１３９】
ここで、第１のインバータは図２に示すインバータ３７、第２のインバータはインバータ３８、第１のダミーインバータは図４に示すインバータ８８、第２のダミーインバータは図５に示すインバータ１２２に相当する。
【０１４０】
（７） 前記（６）に記載の半導体集積回路において、前記第１のインバータは、前記比較回路により前記第１の入力回路の出力信号の前記第１の入力信号の０°エッジに対応するエッジの伝送を制御可能とする複数のインバータを並列接続して構成され、前記第２のインバータは、前記比較回路により前記第１の入力回路の出力信号の前記第１の入力信号の１８０°エッジに対応するエッジの伝送を制御可能とする複数のインバータを並列接続して構成され、前記第１のダミーインバータは、前記比較回路により前記第１のダミー入力回路の出力信号の前記第１のダミー入力信号の０°エッジに対応するエッジの伝送を制御可能とする複数のインバータを並列接続して構成され、前記第２のダミーインバータは、前記比較回路により前記第２のダミー入力回路の出力信号の前記第１のダミー入力信号の１８０°エッジに対応するエッジの伝送を制御可能とする複数のインバータを並列接続して構成されていることを特徴とする半導体集積回路。
【０１４１】
（８） 前記（３）〜（７）に記載の半導体集積回路において、前記被ラッチ信号生成回路は、前記第２の入力信号の立ち上がりエッジから前記被ラッチ信号の前記第２の入力信号の立ち上がりエッジに対応する立ち上がりエッジまでの第３の遅延時間及び前記第２の入力信号の立ち下がりエッジから前記被ラッチ信号の前記第２の入力信号の立ち下がりエッジに対応する立ち下がりエッジまでの第４の遅延時間を制御可能に、前記第２の入力信号から前記被ラッチ信号を生成する第２の被ラッチ信号生成回路と、前記第１のダミー入力信号の立ち上がりエッジから第１のダミー被ラッチ信号の立ち上がりエッジまでの遅延時間を制御可能に、前記第１のダミー入力信号を遅延して前記第１のダミー被ラッチ信号を生成する第１のダミー被ラッチ信号生成回路と、前記第２のダミー入力信号の立ち下がりエッジから第２のダミー被ラッチ信号の立ち下がりエッジまでの遅延時間を制御可能に、前記第２のダミー入力信号を遅延して前記第２のダミー被ラッチ信号を生成する第２のダミー被ラッチ信号生成回路を備え、前記比較回路は、前記第１のダミー被ラッチ信号の立ち上がりタイミング、前記第２のダミー被ラッチ信号の立ち下がりタイミング及び前記被ラッチ信号の立ち上がりタイミング、立ち下がりタイミングを制御することができるように構成されていることを特徴とする半導体集積回路。
【０１４２】
ここで、第２の被ラッチ信号生成回路は、図６に示す入力回路１９、可変遅延回路１５５、ダミー入力回路１５６、１５８、ダミー可変遅延回路１５７、１５９、発振回路６９及び比較回路１６０からなる回路に相当する。
【０１４３】
（９） 前記（３）〜（８）に記載の半導体集積回路において、前記比較回路は、第１、第２のダミーラッチ信号生成回路のうち、回路段数の多い方の回路をリファレンスとして、各回路を制御することを特徴とする半導体集積回路。
【０１４４】
（１０） 前記（８）又は（９）に記載の半導体集積回路において、前記第１のダミーラッチ信号の前記第１のダミー入力信号の０°エッジに対応するエッジで前記第１のダミー被ラッチ信号をラッチする第１のダミーラッチ回路と、前記第２のダミーラッチ信号の前記第２のダミー入力信号の１８０°エッジに対応するエッジで前記第２のダミー被ラッチ信号をラッチする第２のダミーラッチ回路と、前記第１のダミーラッチ回路がラッチしたデータと、前記第２のダミーラッチ信号がラッチしたデータとを比較して、その結果を外部に出力する第２の比較回路を備えていることを特徴とする半導体集積回路。
【０１４５】
ここで、第１、第２のダミーラッチ回路は図９に示すダミーラッチ回路２１３、２１４、第２の比較回路は比較回路２１５に相当する。
【０１４６】
（１１） 前記（１０）に記載の半導体集積回路において、前記第１のダミーラッチ信号の前記第１のダミー入力信号の０°エッジに対応するエッジの出力タイミング又は前記第２のダミーラッチ信号の前記第２のダミー入力信号の１８０°エッジに対応するエッジの出力タイミングを外部から制御することができるように構成されていることを特徴とする半導体集積回路。
【０１４７】
（１２） 前記（１）〜（１１）に記載の半導体集積回路において、前記制御による回路の合わせ込みは、電源投入時に行われることを特徴とする半導体集積回路。
【０１４８】
（１３） 前記（１）〜（１１）に記載の半導体集積回路において、遅延時間を調整する必要のある回路の遅延時間の調整は、起動シーケンスが終了するまでに終了することを特徴とする半導体集積回路。
【０１４９】
（１４） 前記（１）〜（１１）に記載の半導体集積回路において、遅延時間を調整する必要のある回路の遅延時間の調整は、入力特性を最適化するための期間を指定するコマンドが入力されてから開始することを特徴とする半導体集積回路。
【０１５０】
（１５） 前記（１）〜（１１）に記載の半導体集積回路において、遅延時間を調整する必要のある回路の遅延時間の調整は、入力回路を必要とする動作時に与えられるコマンドが入力されてから開始することを特徴とする半導体集積回路。
【０１５１】
（１６） 前記（１）〜（１１）に記載の半導体集積回路において、遅延時間を調整する必要のある回路の遅延時間の調整は、常時行われることを特徴とする半導体集積回路。
【０１５２】
【発明の効果】
以上のように、本発明によれば、ラッチ信号生成回路は、第１の入力信号の０°エッジから第１のラッチ信号の第１の入力信号の０°エッジに対応するエッジまでの第１の遅延時間と、第１の入力信号の１８０°エッジから第２のラッチ信号の第１の入力信号の１８０°エッジに対応するエッジまでの第２の遅延時間との差が許容範囲となるように自動制御し、第１の入力信号から第１、第２のラッチ信号を生成するように構成されているので、第２の入力信号について規定すべきセットアップ時間及びホールド時間のマージンの向上を図り、高速化に対応することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のデータ入力回路部を示す回路図である。
【図２】本発明の第１実施形態が備えるラッチ信号生成回路の構成を示す回路図である。
【図３】本発明の第１実施形態が備える発振回路の構成を示す回路図である。
【図４】本発明の第１実施形態が備えるダミーラッチ信号生成回路の構成を示す回路図である。
【図５】本発明の第１実施形態が備えるダミーラッチ信号生成回路の構成を示す回路図である。
【図６】本発明の第２実施形態のデータ入力回路部を示す回路図である。
【図７】本発明の第２実施形態が備える可変遅延回路の構成を示す回路図である。
【図８】本発明の第２実施形態が備えるダミー可変遅延回路の構成を示す回路図である。
【図９】本発明の第３実施形態のデータ入力回路部を示す回路図である。
【図１０】本発明の第３実施形態が備えるダミーラッチ回路の構成を示す回路図である。
【図１１】従来のＤＤＲ−ＳＤＲＡＭの一例のデータ入力回路部を示す回路図である。
【図１２】図１１に示す従来のＤＤＲ−ＳＤＲＡＭのデータ入力回路部の動作を示す波形図である。
【符号の説明】
ＤＱＳ データストローブ信号
ＤＱ 入力データ信号
Ｖref 基準電圧
ＳＡ、ＳＢ ラッチ信号
ＳＣ 被ラッチ信号
ＤＳＡ、ＤＳＢ ダミーラッチ信号
【発明の属する技術分野】
本発明は、データストローブ信号ＤＱＳの立ち上がりタイミング及び立ち下がりタイミングに同期して入力データ信号ＤＱをラッチするＤＤＲ−ＳＤＲＡＭ（ダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ）などのように、第１の入力信号の０°エッジ（第１の入力信号の位相角０°に位置するエッジ）及び１８０°エッジ（第１の入力信号の位相角１８０°に位置するエッジ）に同期して第２の入力信号をラッチする半導体集積回路に関する。
【０００２】
【従来の技術】
図１１は従来のＤＤＲ−ＳＤＲＡＭの一例のデータ入力回路部を示す回路図であり、図１１中、１はデータストローブ信号（ＤＱＳ）入力端子、２はデータ信号（ＤＱ）入力端子、３は基準電圧（Ｖref ）入力端子である。
【０００３】
また、４はデータストローブ信号ＤＱＳ用の入力回路であり、入力回路４において、５はカレントミラー型差動アンプであり、６〜８はｎＭＯＳトランジスタ、９、１０はｐＭＯＳトランジスタである。また、１１、１２はカレントミラー型差動アンプ５の出力信号を波形整形するインバータである。
【０００４】
また、１３はラッチ信号生成回路であり、１４〜１６は入力回路４の出力信号を反転遅延してラッチ信号ＳＡを生成するインバータ、１７、１８は入力回路４の出力信号を遅延してラッチ信号ＳＢを生成するインバータである。
【０００５】
また、１９は入力データ信号ＤＱ用の入力回路であり、入力回路１９において、２０はカレントミラー型差動アンプであり、２１〜２３はｎＭＯＳトランジスタ、２４、２５はｐＭＯＳトランジスタである。また、２６、２７はカレントミラー型差動アンプ２０の出力信号を波形整形するインバータである。
【０００６】
また、２８は入力回路１９の出力信号を反転遅延して入力データ信号ＤＱを遅延してなる被ラッチ信号ＳＣを生成する被ラッチ信号生成回路をなす遅延回路であり、２９〜３１はインバータである。
【０００７】
また、３２はラッチ信号ＳＡの立ち上がりエッジに同期して被ラッチ信号ＳＣをラッチするシンクロナス・フリップフロップ回路からなるラッチ回路、３３はラッチ信号ＳＢの立ち上がりエッジに同期して被ラッチ信号ＳＣをラッチするシンクロナス・フリップフロップ回路からなるラッチ回路である。
【０００８】
図１２は図１１に示す従来のＤＤＲ−ＳＤＲＡＭのデータ入力回路部の動作を示す波形図であり、図１２Ａは入力回路４に入力するデータストローブ信号ＤＱＳ、図１２Ｂは入力回路１９に入力する入力データ信号ＤＱ、図１２Ｃはラッチ信号ＳＡ、図１２Ｄはラッチ信号ＳＢ、図１２Ｅは被ラッチ信号ＳＣを示している。
【０００９】
すなわち、図１１に示す従来のＤＤＲ−ＳＤＲＡＭは、２個のラッチ回路３２、３３を設け、ラッチ回路３２でラッチ信号ＳＡの立ち上がりエッジに同期して被ラッチ信号ＳＣをラッチすることによりデータストローブ信号ＤＱＳの立ち上がりタイミング時（データストローブ信号ＤＱＳの位相角０°時）の入力データ信号ＤＱをラッチし、ラッチ回路３３でラッチ信号ＳＢの立ち上がりエッジに同期して被ラッチ信号ＳＣをラッチすることによりデータストローブ信号ＤＱＳの立ち下がりタイミング時（データストローブ信号ＤＱＳの位相角１８０°時）の入力データ信号ＤＱをラッチするというものである。
【００１０】
【発明が解決しようとする課題】
ここに、ラッチ信号ＳＡは入力回路４に入力するデータストローブ信号ＤＱＳを入力回路４及びインバータ１４〜１６の合計遅延時間ｔａだけ遅延させたものとなり、ラッチ信号ＳＢは入力回路４に入力するデータストローブ信号ＤＱＳを入力回路４及びインバータ１７、１８の合計遅延時間ｔｂだけ反転遅延させたものとなり、被ラッチ信号ＳＣは入力回路１９に入力する入力データ信号ＤＱを入力回路１９及び遅延回路２８の合計遅延時間ｔｃだけ遅延させたものとなる。
【００１１】
したがって、入力データ信号ＤＱについて規定すべきセットアップ時間ｔＤＳ及びホールド時間ｔＤＨのマージンの向上を図るためには、「ｔａ＝ｔｂ」であることが望ましいが、図１１に示す従来のＤＤＲ−ＳＤＲＡＭにおいては、遅延時間ｔａ、ｔｂの調整は、その構成上、インバータ１４〜１８の電荷供給能力（プルアップ能力）と電荷放電能力（プルダウン能力）のレシオを調整する以外に手段は存在しない。
【００１２】
しかし、インバータ１４〜１８の電荷供給能力と電荷放電能力のレシオの調整という手段は、特定の、ある条件下でのみ、「ｔａ＝ｔｂ」の達成を可能とするが、電源電圧、温度、プロセスのばらつき等の変化に対応した種々の条件下において、「ｔａ＝ｔｂ」を達成させる手段とはならず、したがって、図１１に示す従来のＤＤＲ−ＳＤＲＡＭにおいては、入力データ信号ＤＱについて規定すべきセットアップ時間ｔＤＳ及びホールド時間ｔＤＨのマージンの向上を図ることができず、高速化に対応することができないという問題点があった。
【００１３】
本発明は、かかる点に鑑み、第１の入力信号の０°エッジ及び１８０°エッジに同期して第２の入力信号をラッチする半導体集積回路であって、第２の入力信号について規定すべきセットアップ時間及びホールド時間のマージンの向上を図り、高速化に対応することができるようにした半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、第１の入力信号を遅延してなる第１のラッチ信号及び第１の入力信号を反転遅延してなる第２のラッチ信号を生成するラッチ信号生成回路と、第２の入力信号を遅延してなる被ラッチ信号を生成する被ラッチ信号生成回路と、第１のラッチ信号の第１の入力信号の０°エッジに対応するエッジに同期して被ラッチ信号をラッチする第１のラッチ回路と、第２のラッチ信号の第１の入力信号の１８０°エッジに対応するエッジに同期して被ラッチ信号をラッチする第２のラッチ回路を備える半導体集積回路において、ラッチ信号生成回路は、第１の入力信号の０°エッジから第１のラッチ信号の第１の入力信号の０°エッジに対応するエッジまでの第１の遅延時間と、第１の入力信号の１８０°エッジから第２のラッチ信号の第１の入力信号の１８０°エッジに対応するエッジまでの第２の遅延時間との差が許容範囲となるように自動制御し、第１の入力信号から第１、第２のラッチ信号を生成するように構成されているというものである。
【００１５】
本発明によれば、ラッチ信号生成回路は、第１の入力信号の０°エッジから第１のラッチ信号の第１の入力信号の０°エッジに対応するエッジまでの第１の遅延時間と、第１の入力信号の１８０°エッジから第２のラッチ信号の第１の入力信号の１８０°エッジに対応するエッジまでの第２の遅延時間との差が許容範囲となるように自動制御し、第１の入力信号から第１、第２のラッチ信号を生成するように構成されているので、第２の入力信号について規定すべきセットアップ時間及びホールド時間のマージンの向上を図ることができる。
【００１６】
【発明の実施の形態】
以下、図１〜図１０を参照して、本発明の第１実施形態〜第３実施形態について、本発明をＤＤＲ−ＳＤＲＡＭに適用した場合を例にして説明する。なお、図１、図６及び図９において、図１１に対応する部分には同一符号を付し、その重複説明は省略する。
【００１７】
第１実施形態・・図１〜図５
図１は本発明の第１実施形態のデータ入力回路部を示す回路図であり、本発明の第１実施形態は、図１１に示す従来のＤＤＲ−ＳＤＲＡＭが設けるラッチ信号生成回路１３の代わりに、回路構成の異なるラッチ信号生成回路３５を設けると共に、ラッチ信号生成回路３５を制御するラッチ信号生成制御回路３６を設け、その他については、図１１に示す従来のＤＤＲ−ＳＤＲＡＭと同様に構成したものである。
【００１８】
本発明の第１実施形態においては、入力回路４と、ラッチ信号生成回路３５と、ラッチ信号生成制御回路３６とで、データストローブ信号ＤＱＳの立ち上がりエッジ（０°エッジ）からラッチ信号ＳＡのデータストローブ信号の立ち上がりエッジに対応する立ち上がりエッジまでの遅延時間ｔａと、データストローブ信号ＤＱＳの立ち下がりエッジ（１８０°エッジ）からラッチ信号ＳＢのデータストローブ信号ＤＱＳの立ち下がりエッジに対応する立ち上がりエッジまでの遅延時間ｔｂとの差がゼロないし略ゼロである許容範囲内にあるように自動制御し、データストローブ信号ＤＱＳからラッチ信号ＳＡ、ＳＢを生成するラッチ信号生成回路が構成されている。
【００１９】
図２はラッチ信号生成回路３５の構成を示す回路図であり、ラッチ信号生成回路３５は、図１１に示すラッチ信号生成回路１３が設けるインバータ１４、１７の代わりに、構成の異なるインバータ３７、３８を設け、その他については、図１１に示すラッチ信号生成回路１３と同様に構成したものである。
【００２０】
インバータ３７は、インバータ３９〜４１を並列接続し、ラッチ信号生成制御回路３６から出力されるラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１〜Ｈ３により、ラッチ信号ＳＡの立ち上がりエッジの出力タイミングを制御することができるように構成したものである。
【００２１】
インバータ３９は、ＶＤＤ電源線と接地線との間に、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ４５と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ４６と、ラッチ信号生成制御回路３６から出力されるラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ４７と、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ４８とを直列接続して構成されている。
【００２２】
インバータ４０は、ＶＤＤ電源線と接地線との間に、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ４９と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ５０と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ５１と、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ５２とを直列接続して構成されている。
【００２３】
インバータ４１は、ＶＤＤ電源線と接地線との間に、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ５３と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ３によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ５４と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ５５と、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ５６とを直列接続して構成されている。
【００２４】
また、インバータ３８は、インバータ４２〜４４を並列接続し、ラッチ信号生成制御回路３６から出力されるラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１〜Ｌ３により、ラッチ信号ＳＢの立ち上がりエッジの出力タイミングを制御することができるように構成したものである。
【００２５】
インバータ４２は、ＶＤＤ電源線と接地線との間に、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ５７と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ５８と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ５９と、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ６０とを直列接続して構成されている。
【００２６】
インバータ４３は、ＶＤＤ電源線と接地線との間に、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ６１と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ６２と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ６３と、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ６４とを直列接続して構成されている。
【００２７】
インバータ４４は、ＶＤＤ電源線と接地線との間に、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ６５と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ３によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ６６と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ６７と、入力回路４の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ６８とを直列接続して構成されている。
【００２８】
このように構成されたラッチ信号生成回路３５においては、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｌレベル、Ｈ２＝Ｌレベル、Ｈ３＝Ｌレベルの場合、ｐＭＯＳトランジスタ４６、５０、５４＝ＯＮとなり、インバータ３７のプルアップ能力は最も高くなり、ラッチ信号ＳＡの立ち上がりエッジの出力タイミングは最も早くなる。
【００２９】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｌレベル、Ｈ２＝Ｈレベル、Ｈ３＝Ｈレベルの場合、ｐＭＯＳトランジスタ４６＝ＯＮ、ｐＭＯＳトランジスタ５０、５４＝ＯＦＦとなり、インバータ３７のプルアップ能力は最も低くなり、ラッチ信号ＳＡの立ち上がりエッジの出力タイミングは最も遅くなる。
【００３０】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｌレベル、Ｈ２＝Ｌレベル、Ｈ３＝Ｈレベルの場合、ｐＭＯＳトランジスタ４６、５０＝ＯＮ、ｐＭＯＳトランジスタ５４＝ＯＦＦとなり、インバータ３７のプルアップ能力は中間となり、ラッチ信号ＳＡの立ち上がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【００３１】
また、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１＝Ｈレベル、Ｌ２＝Ｈレベル、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジスタ５９、６３、６７＝ＯＮとなり、インバータ３８のプルダウン能力は最も高くなり、ラッチ信号ＳＢの立ち上がりエッジの出力タイミングは最も早くなる。
【００３２】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１＝Ｈレベル、Ｌ２＝Ｌレベル、Ｌ３＝Ｌレベルの場合、ｎＭＯＳトランジスタ５９＝ＯＮ、ｎＭＯＳトランジスタ６３、６７＝ＯＦＦとなり、インバータ３８のプルダウン能力は最も低くなり、ラッチ信号ＳＢの立ち上がりエッジの出力タイミングは最も遅くなる。
【００３３】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１＝Ｈレベル、Ｌ２＝Ｈレベル、Ｌ３＝Ｌレベルの場合、ｎＭＯＳトランジスタ５９、６３＝ＯＮ、ｎＭＯＳトランジスタ６７＝ＯＦＦとなり、インバータ３８のプルダウン能力は中間となり、ラッチ信号ＳＢの立ち上がりエッジの出力タイミングは、最も早い場合と最も遅い場合の中間となる。
【００３４】
また、ラッチ信号生成制御回路３６において、６９はデータストローブ信号ＤＱＳの立ち上がりエッジの伝送を疑似的にモニタするためのダミーデータストローブ信号ＳＤを出力すると共に、ダミーデータストローブ信号ＳＤと逆相関係にあって、データストローブ信号ＤＱＳの立ち下がりエッジの伝送を疑似的にモニタするためのダミーデータストローブ信号／ＳＤを出力するダミーデータストローブ信号生成回路をなす発振回路である。
【００３５】
また、７０は入力回路４と同一構成とされ、ダミーデータストローブ信号ＳＤを入力信号とするダミー入力回路、７１はラッチ信号生成回路３５と同一構成とされ、ダミー入力回路７０の出力信号を遅延時間制御可能に反転遅延し、ラッチ信号ＳＡを疑似してなるダミーラッチ信号ＤＳＡを生成するダミーラッチ信号生成回路である。
【００３６】
また、７２は入力回路４と同一構成とされ、ダミーデータストローブ信号／ＳＤを入力信号とするダミー入力回路、７３はラッチ信号生成回路３５と同一構成とされ、ダミー入力回路７２の出力信号を遅延時間制御可能に遅延し、ラッチ信号ＳＢを疑似してなるダミーラッチ信号ＤＳＢを生成するダミーラッチ信号生成回路である。
【００３７】
また、７４はダミー・ラッチ信号ＤＳＡの立ち上がりタイミングと、ダミー・ラッチ信号ＤＳＢの立ち上がりタイミングとを比較し、ダミー・ラッチ信号ＤＳＡの立ち上がりタイミングと、ダミー・ラッチ信号ＤＳＢの立ち上がりタイミングとが同一ないし略同一であるように、ダミーラッチ信号生成回路７１、７３及びラッチ信号生成回路３５の遅延時間を制御する比較回路である。
【００３８】
図３は発振回路６９の構成を示す回路図であり、図３中、７５はインバータ７６〜８０をリング接続してなるリングオシレータ、８１はリングオシレータ７５の出力信号を反転するインバータである。
【００３９】
また、８２、８３はリングオシレータ７５の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、８４はリングオシレータ７５の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００４０】
また、８５、８６はインバータ８１の出力信号によりＯＮ、ＯＦＦが出力されるｐＭＯＳトランジスタ、８７はインバータ８１の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００４１】
このように構成された発振回路６９においては、リングオシレータ７５の出力信号＝Ｈレベルの場合、ｎＭＯＳトランジスタ８２、８３＝ＯＮ、ｐＭＯＳトランジスタ８４＝ＯＦＦ、インバータ８１の出力信号＝Ｌレベル、ｐＭＯＳトランジスタ８５、８６＝ＯＮ、ｎＭＯＳトランジスタ８７＝ＯＦＦとなり、ダミーデータストローブ信号ＳＤ＝Ｈレベル、ダミーデータストローブ信号／ＳＤ＝Ｌレベルとなる。
【００４２】
これに対して、リングオシレータ７５の出力信号＝Ｌレベルの場合、ｎＭＯＳトランジスタ８２、８３＝ＯＦＦ、ｐＭＯＳトランジスタ８４＝ＯＮ、インバータ８１の出力信号＝Ｈレベル、ｐＭＯＳトランジスタ８５、８６＝ＯＦＦ、ｎＭＯＳトランジスタ８７＝ＯＮとなり、ダミーデータストローブ信号ＳＤ＝Ｌレベル、ダミーデータストローブ信号／ＳＤ＝Ｈレベルとなる。
【００４３】
図４はダミーラッチ信号生成回路７１の構成を示す回路図である。図４中、８８、８９、９０はダミー入力回路７０の出力信号を反転遅延してダミーラッチ信号ＤＳＡを生成するインバータであり、インバータ８８は、インバータ９１〜９３を並列接続して構成されている。
【００４４】
インバータ９１は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ９４と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ９５と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ９６と、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ９７とを直列接続して構成されている。
【００４５】
インバータ９２は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ９８と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ９９と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１００と、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１０１とを直列接続して構成されている。
【００４６】
インバータ９３は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１０２と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ３によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１０３と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１０４と、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１０５とを直列接続して構成されている。
【００４７】
また、１０６はダミー入力回路７０の負荷を入力回路４の負荷と同一とするために設けられたインバータであり、インバータ１０７〜１０９を並列接続して構成されている。
【００４８】
インバータ１０７は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１０と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１１と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１１２と、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１１３とを直列接続して構成されている。
【００４９】
インバータ１０８は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１４と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１５と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１１６と、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１１７とを直列接続して構成されている。
【００５０】
インバータ１０９は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１８と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ３によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１９と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１２０と、ダミー入力回路７０の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１２１とを直列接続して構成されている。
【００５１】
このように構成されたダミーラッチ信号生成回路７１においては、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｌレベル、Ｈ２＝Ｌレベル、Ｈ３＝Ｌレベルの場合、ｐＭＯＳトランジスタ９５、９９、１０３＝ＯＮとなり、インバータ８８のプルアップ能力は最も高くなり、ダミーラッチ信号ＤＳＡの立ち上がりエッジの出力タイミングは最も早くなる。
【００５２】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｌレベル、Ｈ２＝Ｈレベル、Ｈ３＝Ｈレベルの場合、ｐＭＯＳトランジスタ９５＝ＯＮ、ｐＭＯＳトランジスタ９９、１０３＝ＯＦＦとなり、インバータ８８のプルアップ能力は最も低くなり、ダミーラッチ信号ＤＳＡの立ち上がりエッジの出力タイミングは最も遅くなる。
【００５３】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｌレベル、Ｈ２＝Ｌレベル、Ｈ３＝Ｈレベルの場合、ｐＭＯＳトランジスタ９５、９９＝ＯＮ、ｐＭＯＳトランジスタ１０３＝ＯＦＦとなり、インバータ８８のプルアップ能力は中間となり、ダミーラッチ信号ＤＳＡの立ち上がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【００５４】
図５はダミーラッチ信号生成回路７３の構成を示す回路図である。図５中、１２２、１２３はダミー入力回路７２の出力信号を遅延してダミーラッチ信号ＤＳＢを生成するインバータであり、インバータ１２２は、インバータ１２４〜１２６を並列接続して構成されている。
【００５５】
インバータ１２４は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１２７と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１２８と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１２９と、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１３０とを直列接続して構成されている。
【００５６】
インバータ１２５は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１３１と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１３２と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１３３と、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１３４とを直列接続して構成されている。
【００５７】
インバータ１２６は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１３５と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ３によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１３６と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１３７と、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１３８とを直列接続して構成されている。
【００５８】
また、１３９はダミー入力回路７２の負荷を入力回路４の負荷と同一とするために設けられたインバータであり、インバータ１４０〜１４２を並列接続して構成されている。
【００５９】
インバータ１４０は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１４３と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１４４と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１４５と、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１４６とを直列接続して構成されている。
【００６０】
インバータ１４１は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１４７と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１４８と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１４９と、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１５０とを直列接続して構成されている。
【００６１】
インバータ１４２は、ＶＤＤ電源線と接地線との間に、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１５１と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ３によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１５２と、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１５３と、ダミー入力回路７２の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１５４とを直列接続して構成されている。
【００６２】
このように構成されたダミーラッチ信号生成回路７３においては、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１＝Ｈレベル、Ｌ２＝Ｈレベル、Ｌ３＝Ｈレベルの場合、ｎＭＯＳトランジスタ１２９、１３３、１３７＝ＯＮとなり、インバータ１２２のプルダウン能力は最も高くなり、ダミーラッチ信号ＤＳＢの立ち上がりエッジの出力タイミングは最も早くなる。
【００６３】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ１＝Ｈレベル、Ｈ２＝Ｌレベル、Ｈ３＝Ｌレベルの場合、ｎＭＯＳトランジスタ１２９＝ＯＮ、ｎＭＯＳトランジスタ１３３、１３７＝ＯＦＦとなり、インバータ１２２のプルダウン能力は最も低くなり、ダミーラッチ信号ＤＳＢの立ち上がりエッジの出力タイミングは最も遅くなる。
【００６４】
また、例えば、ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｌ１＝Ｈレベル、Ｌ２＝Ｈレベル、Ｌ３＝Ｌレベルの場合、ｎＭＯＳトランジスタ１２９、１３３＝ＯＮ、ｎＭＯＳトランジスタ１３７＝ＯＦＦとなり、インバータ１２２のプルダウン能力は中間となり、ダミーラッチ信号ＤＳＢの立ち上がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【００６５】
このように構成された本発明の第１実施形態においては、比較回路７４によって、ダミーラッチ信号ＤＳＡの立ち上がりタイミングと、ダミーラッチ信号ＤＳＢの立ち上がりタイミングとが同一ないし略同一となるように、ダミーラッチ信号生成回路７１、７３及びラッチ信号生成回路３５の遅延時間が調整される。
【００６６】
すなわち、比較回路７４によって、ダミーデータストローブ信号ＳＤの立ち上がりエッジに対するダミー入力回路７０及びダミーラッチ信号生成回路７１の合計遅延時間と、ダミーデータストローブ信号／ＳＤの立ち下がりエッジに対するダミー入力回路７２及びダミーラッチ信号生成回路７３の合計遅延時間とが同一又は略同一となるように、ダミーラッチ信号生成回路７１、７３及びラッチ信号生成回路３５の遅延時間が調整される。
【００６７】
ここに、ダミーデータストローブ信号ＳＤの立ち上がりエッジがダミーラッチ信号ＤＳＡの立ち上がりエッジとなるまでに通過する伝送回路と、データストローブ信号ＤＱＳの立ち上がりエッジがラッチ信号ＳＡの立ち上がりエッジとなるまでに通過する伝送回路は同一構成とされている。
【００６８】
この結果、ダミーデータストローブ信号ＳＤの立ち上がりタイミングからダミーラッチ信号ＤＳＡの立ち上がりタイミングまでの遅延時間と、データストローブ信号ＤＱＳの立ち上がりタイミングからラッチ信号ＳＡの立ち上がりタイミングまでの遅延時間は、同一ないし略同一となる。
【００６９】
また、ダミーデータストローブ信号／ＳＤの立ち下がりエッジがダミーラッチ信号ＤＳＢの立ち上がりエッジとなるまでに通過する伝送回路と、データストローブ信号ＤＱＳの立ち下がりエッジがラッチ信号ＳＢの立ち上がりエッジとなるまでに通過する伝送回路は同一構成とされている。
【００７０】
この結果、ダミーデータストローブ信号／ＳＤの立ち下がりタイミングからダミーラッチ信号ＤＳＢの立ち上がりタイミングまでの遅延時間と、データストローブ信号ＤＱＳの立ち下がりタイミングからラッチ信号ＳＢの立ち上がりタイミングまでの遅延時間は、同一ないし略同一となる。
【００７１】
したがって、比較回路７４によって、ダミーデータストローブ信号ＳＤの立ち上がりエッジに対するダミー入力回路７０及びダミーラッチ信号生成回路７１の合計遅延時間と、ダミーデータストローブ信号／ＳＤの立ち下がりエッジに対するダミー入力回路７２及びダミーラッチ信号生成回路７３の合計遅延時間とが同一又は略同一となるようにダミーラッチ信号生成回路７１、７３及びラッチ信号生成回路３５の遅延時間が調整されると、結果的に、データストローブ信号ＤＱＳの立ち上がりタイミングからラッチ信号ＳＡの立ち上がりタイミングまでの遅延時間と、データストローブ信号ＤＱＳの立ち下がりタイミングからラッチ信号ＳＢの立ち上がりタイミングまでの遅延時間は同一ないし略同一となる。
【００７２】
したがって、本発明の第１実施形態によれば、入力データ信号ＤＱについて規定すべきセットアップ時間ｔＤＳ及びホールド時間ｔＤＨのマージンの向上を図り、高速化に対応することができる。
【００７３】
第２実施形態・・図６〜図８
図６は本発明の第２実施形態のデータ入力回路部を示す回路図であり、本発明の第２実施形態においては、図１に示す遅延回路２８の代わりに、遅延時間を制御可能とされた可変遅延回路１５５が設けられている。
【００７４】
また、入力回路１９と同一構成とされ、ダミーデータストローブ信号ＳＤを入力信号とするダミー入力回路１５６と、可変遅延回路１５５と同一構成とされ、ダミー入力回路１５６の出力信号が入力されるダミー可変遅延回路１５７とが設けられている。
【００７５】
これらダミー入力回路１５６及びダミー可変遅延回路１５７は、入力データ信号ＤＱの立ち上がりエッジの遅延を疑似的にモニターするために、ダミーデータストローブ信号ＳＤをダミー入力データ信号として、ダミー被ラッチ信号ＤＳＣを生成するものである。
【００７６】
また、入力回路１９と同一構成とされ、ダミーデータストローブ信号／ＳＤを入力信号とするダミー入力回路１５８と、可変遅延回路１５５と同一構成とされ、ダミー入力回路１５８の出力信号が入力されるダミー可変遅延回路１５９とが設けられている。
【００７７】
これらダミー入力回路１５８及びダミー可変遅延回路１５９は、入力データ信号ＤＱの立ち下がりエッジの遅延を疑似的にモニターするために、ダミーデータストローブ信号／ＳＤをダミー入力データ信号として、ダミー被ラッチ信号／ＤＳＣを生成するものである。
【００７８】
また、図１に示す比較回路７４の代わりに、図１に示す比較回路７４に機能を付加した比較回路１６０が設けられており、その他については、図１に示す本発明の第１実施形態と同様に構成されている。
【００７９】
比較回路１６０は、図１に示す比較回路７４が備える機能のほかに、ダミーラッチ信号ＤＳＡの立ち上がりタイミングと、ダミー被ラッチ信号ＤＳＣの立ち上がりタイミングとが同一ないし略同一となると共に、ダミー被ラッチ信号ＤＳＣの立ち上がりタイミングと、ダミー被ラッチ信号／ＤＳＣの立ち下がりタイミングとが同一ないし略同一となるように、可変遅延回路１５５及びダミー可変遅延回路１５７、１５９の遅延時間を制御するという機能を有するものである。
【００８０】
図７は可変遅延回路１５５の構成を示す回路図であり、図７中、可変遅延回路１５５は、図１（図１１）に示す遅延回路２８が設けるインバータ２９の代わりに、インバータ１６１を設け、その他については、図１（図１１）に示す遅延回路２８と同様に構成したものである。
【００８１】
インバータ１６１は、インバータ１６２〜１６４を並列接続し、比較回路１６０から出力される被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４〜Ｈ６により、被ラッチ信号ＳＣの立ち上がりエッジの出力タイミングを制御することができると共に、比較回路１６０から出力される被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４〜Ｌ６により、被ラッチ信号ＳＣの立ち下がりエッジの出力タイミングを制御することができるように構成したものである。
【００８２】
インバータ１６２は、ＶＤＤ電源線と接地線との間に、入力回路１９の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１６５と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１６６と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１６７と、入力回路１９の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１６８とを直列接続して構成されている。
【００８３】
インバータ１６３は、ＶＤＤ電源線と接地線との間に、入力回路１９の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１６９と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ５によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１７０と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ５によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１７１と、入力回路１９の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１７２とを直列接続して構成されている。
【００８４】
インバータ１６４は、ＶＤＤ電源線と接地線との間に、入力回路１９の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１７３と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ６によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１７４と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ６によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１７５と、入力回路１９の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１７６とを直列接続して構成されている。
【００８５】
このように構成された可変遅延回路１５５においては、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４＝Ｌレベル、Ｈ５＝Ｌレベル、Ｈ６＝Ｌレベルの場合、ｐＭＯＳトランジスタ１６６、１７０、１７４＝ＯＮとなり、インバータ１６１のプルアップ能力は最も高くなり、被ラッチ信号ＳＣの立ち上がりエッジの出力タイミングは最も早くなる。
【００８６】
また、例えば、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４＝Ｌレベル、Ｈ５＝Ｈレベル、Ｈ６＝Ｈレベルの場合、ｐＭＯＳトランジスタ１６６＝ＯＮ、ｐＭＯＳトランジスタ１７０、１７４＝ＯＦＦとなり、インバータ１６１のプルアップ能力は最も低くなり、被ラッチ信号ＳＣの立ち上がりエッジの出力タイミングは最も遅くなる。
【００８７】
また、例えば、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４＝Ｌレベル、Ｈ５＝Ｌレベル、Ｈ６＝Ｈレベルの場合、ｐＭＯＳトランジスタ１６６、１７０＝ＯＮ、ｐＭＯＳトランジスタ１７４＝ＯＦＦとなり、インバータ１６１のプルアップ能力は中間となり、被ラッチ信号ＳＣの立ち上がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【００８８】
また、例えば、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４＝Ｈレベル、Ｌ５＝Ｈレベル、Ｌ６＝Ｈレベルの場合、ｎＭＯＳトランジスタ１６７、１７１、１７５＝ＯＮとなり、インバータ１６１のプルダウン能力は最も高くなり、被ラッチ信号ＳＣの立ち下がりエッジの出力タイミングは最も早くなる。
【００８９】
また、例えば、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４＝Ｈレベル、Ｌ５＝Ｌレベル、Ｌ６＝Ｌレベルの場合、ｎＭＯＳトランジスタ１６７＝ＯＮ、ｎＭＯＳトランジスタ１７１、１７５＝ＯＦＦとなり、インバータ１６１のプルダウン能力は最も低くなり、被ラッチ信号ＳＣの立ち下がりエッジの出力タイミングは最も遅くなる。
【００９０】
また、例えば、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４＝Ｈレベル、Ｌ５＝Ｈレベル、Ｌ６＝Ｌレベルの場合、ｎＭＯＳトランジスタ１６７、１７１＝ＯＮ、ｎＭＯＳトランジスタ１７５＝ＯＦＦとなり、インバータ１６１のプルダウン能力は中間となり、被ラッチ信号ＳＣの立ち下がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【００９１】
図８はダミー可変遅延回路１５７、１５９の構成を示す回路図である。図８中、ダミー可変遅延回路１５７において、１７７、１７８、１７９はインバータであり、インバータ１７７は、インバータ１８０〜１８２を並列接続して構成されている。
【００９２】
インバータ１８０は、ＶＤＤ電源線と接地線との間に、ダミー入力回路１５６の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１８３と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１８４と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１８５と、ダミー入力回路１５６の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１８６とを直列接続して構成されている。
【００９３】
インバータ１８１は、ＶＤＤ電源線と接地線との間に、ダミー入力回路１５６の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１８７と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ５によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１８８と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ５によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１８９と、ダミー入力回路１５６の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１９０とを直列接続して構成されている。
【００９４】
インバータ１８２は、ＶＤＤ電源線と接地線との間に、ダミー入力回路１５６の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１９１と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ６によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１９２と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ６によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１９３と、ダミー入力回路１５６の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１９４とを直列接続して構成されている。
【００９５】
このように構成されたダミー可変遅延回路１５７においては、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４＝Ｌレベル、Ｈ５＝Ｌレベル、Ｈ６＝Ｌレベルの場合、ｐＭＯＳトランジスタ１８４、１８８、１９２＝ＯＮとなり、インバータ１７７のプルアップ能力は最も高くなり、ダミー被ラッチ信号ＤＳＣの立ち上がりエッジの出力タイミングは最も早くなる。
【００９６】
また、例えば、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４＝Ｌレベル、Ｈ５＝Ｈレベル、Ｈ６＝Ｈレベルの場合、ｐＭＯＳトランジスタ１８４＝ＯＮ、ｐＭＯＳトランジスタ１８８、１９２＝ＯＦＦとなり、インバータ１７７のプルアップ能力は最も低くなり、ダミー被ラッチ信号ＤＳＣの立ち上がりエッジの出力タイミングは最も遅くなる。
【００９７】
また、例えば、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４＝Ｌレベル、Ｈ５＝Ｌレベル、Ｈ６＝Ｈレベルの場合、ｐＭＯＳトランジスタ１８４、１８８＝ＯＮ、ｐＭＯＳトランジスタ１９２＝ＯＦＦとなり、インバータ１７７のプルアップ能力は中間となり、ダミー被ラッチ信号ＤＳＣの立ち上がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【００９８】
また、ダミー可変遅延回路１５９において、１９５、１９６、１９７はインバータであり、インバータ１９５は、インバータ１９８〜２００を並列接続して構成されている。
【００９９】
インバータ１９８は、ＶＤＤ電源線と接地線との間に、ダミー入力回路１５８の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ２０１と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ４によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ２０２と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２０３と、ダミー入力回路１５８の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２０４とを直列接続して構成されている。
【０１００】
インバータ１９９は、ＶＤＤ電源線と接地線との間に、ダミー入力回路１５８の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ２０５と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ５によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ２０６と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ５によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２０７と、ダミー入力回路１５８の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２０８とを直列接続して構成されている。
【０１０１】
インバータ２００は、ＶＤＤ電源線と接地線との間に、ダミー入力回路１５８の出力信号によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ２０９と、被ラッチ信号立ち上がりエッジ出力タイミング制御信号Ｈ６によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ２１０と、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ６によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２１１と、ダミー入力回路１５８の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２１２とを直列接続して構成されている。
【０１０２】
このように構成された可変遅延回路１５９においては、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４＝Ｈレベル、Ｌ５＝Ｈレベル、Ｌ６＝Ｈレベルの場合、ｎＭＯＳトランジスタ２０３、２０７、２１１＝ＯＮとなり、インバータ１９５のプルダウン能力は最も高くなり、ダミー被ラッチ信号／ＤＳＣの立ち下がりエッジの出力タイミングは最も早くなる。
【０１０３】
また、例えば、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４＝Ｈレベル、Ｌ５＝Ｌレベル、Ｌ６＝Ｌレベルの場合、ｎＭＯＳトランジスタ２０３＝ＯＮ、ｎＭＯＳトランジスタ２０７、２１１＝ＯＦＦとなり、インバータ１９５のプルダウン能力は最も低くなり、ダミー被ラッチ信号／ＤＳＣの立ち下がりエッジの出力タイミングは最も遅くなる。
【０１０４】
また、例えば、被ラッチ信号立ち下がりエッジ出力タイミング制御信号Ｌ４＝Ｈレベル、Ｌ５＝Ｈレベル、Ｌ６＝Ｌレベルの場合、ｎＭＯＳトランジスタ２０３、２０７＝ＯＮ、ｎＭＯＳトランジスタ２１１＝ＯＦＦとなり、インバータ１９５のプルダウン能力は中間となり、ダミー被ラッチ信号／ＤＳＣの立ち下がりエッジの出力タイミングは、最も早い場合と最も遅い場合との中間となる。
【０１０５】
このように構成された本発明の第２実施形態においては、比較回路１６０によって、本発明の第１実施形態の場合と同様に、ダミーラッチ信号ＤＳＡの立ち上がりタイミングとダミーラッチ信号ＤＳＢの立ち上がりタイミングとが同一ないし略同一とされると共に、ラッチ信号ＳＡの立ち上がりタイミングとダミー被ラッチ信号ＤＳＣの立ち上がりタイミングとが同一ないし略同一となるようにダミーラッチ信号生成回路７１、７３、ラッチ信号生成回路３５、可変遅延回路１５５及びダミー可変遅延回路１５７が制御される。
【０１０６】
次に、同じく比較回路１６０によって、ダミー被ラッチ信号ＤＳＣの立ち上がりタイミングとダミー被ラッチ信号／ＤＳＣの立ち下がりタイミングとが同一ないし略同一となるように可変遅延回路１５５及びダミー可変遅延回路１５９が制御される。
【０１０７】
この結果、データストローブ信号ＤＱＳの立ち上がりタイミングからラッチ信号ＳＡの立ち上がりタイミングまでの遅延時間と、データストローブ信号ＤＱＳの立ち下がりタイミングからラッチ信号ＳＢの立ち上がりタイミングまでの遅延時間とが同一ないし略同一となると共に、データストローブ信号ＤＱＳの立ち上がりタイミングからラッチ信号ＳＡの立ち上がりタイミングまでの遅延時間と、入力データ信号ＤＱの立ち上がりタイミングから被ラッチ信号ＳＣの立ち上がりタイミングまでの遅延時間、及び、データストローブ信号ＤＱＳの立ち上がりタイミングからラッチ信号ＳＡの立ち上がりタイミングまでの遅延時間と、入力データ信号ＤＱの立ち下がりタイミングから被ラッチ信号ＳＣの立ち下がりタイミングまでの遅延時間とが同一ないし略同一となる。
【０１０８】
したがって、本発明の第２実施形態によれば、入力データ信号ＤＱについて規定すべきセットアップ時間ｔＤＳ及びホールド時間ｔＤＨを１：１とする場合、本発明の第１実施形態以上にセットアップ時間ｔＤＳ及びホールド時間ｔＤＨのマージンの向上を図り、高速化に対応することができる。
【０１０９】
第３実施形態・・図９、図１０
図９は本発明の第３実施形態のデータ入力回路部を示す回路図であり、本発明の第３実施形態は、ラッチ回路３２、３３を擬似したダミーラッチ回路２１３、２１４を設けると共に、比較回路２１５と、テスト信号出力端子２１６を設け、その他については、図６に示す本発明の第２実施形態と同様に構成したものである。
【０１１０】
図１０はダミーラッチ回路２１３の構成を示す回路図であり、ダミーラッチ回路２１４も同様に構成されている。図１０中、２１７はダミーラッチ信号ＤＳＡによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、２１８、２１９はダミーラッチ信号ＤＳＡによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【０１１１】
また、２２０はダミー被ラッチ信号ＤＳＣによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、２２１はダミー被ラッチ信号ＤＳＣを反転するインバータ、２２２はインバータ２２１の出力によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１１２】
また、２２３はノードＮ１の電位によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、２２４はノードＮ１の電位によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１１３】
また、２２５はノードＮ２の電位によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、２２６はノードＮ２の電位によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１１４】
また、２２７はノードＮ２の電位を反転するインバータ、２２８はノードＮ１の電位を反転するインバータ、２２９はインバータ２２７の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、２３０はインバータ２２８の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１１５】
また、２３１はノードＮ２の電位によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、２３２はインバータ２２８の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１１６】
また、２３３はノードＮ１の電位によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、２３４はインバータ２２７の出力信号によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１１７】
また、２３５はインバータ２３６、２３７からなり、ノードＮ３、Ｎ４の電位を保持するためのラッチ回路、２３８はノードＮ３の電位を反転するインバータ、２３９はインバータ２３８の出力信号を反転してなる信号をダミーラッチ回路２１３の出力信号ＤＱＡとして出力するインバータである。
【０１１８】
比較回路２１５は、ダミーラッチ信号ＤＳＡ、ＤＳＢ及びダミー被ラッチ信号ＤＳＣ、／ＤＳＣを入力し、ダミーラッチ信号ＤＳＡでダミー被ラッチ信号ＤＳＣがラッチされているか否か、及び、ダミーラッチ信号ＤＳＢでダミー被ラッチ信号／ＤＳＣがラッチされているか否かを検出し、その結果をテスト信号ＴＥＳＴとしてテスト信号出力端子２１６に入力できるように構成したものである。
【０１１９】
また、図示は省略するが、本発明の第３実施形態は、ダミーラッチ信号ＤＳＡの立ち上がりエッジの出力タイミングを外部から制御することができるようにしたものである。
【０１２０】
このように構成された本発明の第３実施形態によれば、本発明の第２実施形態と同様の作用効果を得ることができると共に、ダミーラッチ信号ＤＳＡの立ち上がりエッジの出力タイミングを変化させることにより、ラッチ回路３２、３３の特性を擬似的に試験することができる。
【０１２１】
なお、本発明の第１実施形態におけるラッチ信号生成回路３５の調整、本発明の第２実施形態及び第３実施形態におけるラッチ信号生成回路３５及び可変遅延回路１５５の調整は、電源投入時に行うようにすることができ、この場合、これら合わせ込みは、起動シーケンスが終了するまでに終了することが好ましい。
【０１２２】
また、本発明の第１実施形態におけるラッチ信号生成回路３５の調整、本発明の第２実施形態及び第３実施形態におけるラッチ信号生成回路３５及び可変遅延回路１５５の調整は、入力特性を最適化するための期間を指定するコマンドが入力されてから開始するようにしても良い。
【０１２３】
また、本発明の第１実施形態におけるラッチ信号生成回路３５の調整、本発明の第２実施形態及び第３実施形態におけるラッチ信号生成回路３５及び可変遅延回路１５５の調整は、入力回路を必要とする動作時に与えられるコマンドが入力されてから開始するようにしても良い。
【０１２４】
また、本発明の第１実施形態におけるラッチ信号生成回路３５の調整、本発明の第２実施形態及び第３実施形態におけるラッチ信号生成回路３５及び可変遅延回路１５５の調整は、常時行うようにしても良い。
【０１２５】
また、本発明の第１実施形態においては、可変遅延回路を使用してラッチ信号ＳＡ、ＳＢの立ち上がりタイミングを制御するようにした場合について説明したが、入力回路を構成するカレントミラー型増幅回路を使用してラッチ信号ＳＡ、ＳＢの立ち上がりタイミングを制御するようにしても良い。
【０１２６】
また、本発明の第２実施形態及び第３実施形態においては、可変遅延回路を使用してラッチ信号ＳＡ、ＳＢの立ち上がりタイミング及び被ラッチ信号ＳＣの立ち上がりタイミング、立ち下がりタイミングを制御するようにした場合について説明したが、入力回路を構成するカレントミラー型増幅回路を使用してラッチ信号ＳＡ、ＳＢの立ち上がりタイミング及び被ラッチ信号ＳＣの立ち上がりタイミング、立ち下がりタイミングを制御するようにしても良い。
【０１２７】
ここで、本発明の内容を整理すると、本発明には、少なくとも、以下の半導体集積回路が含まれる。
【０１２８】
（１） 第１の入力信号を遅延してなる第１のラッチ信号及び前記第１の入力信号を反転遅延してなる第２のラッチ信号を生成するラッチ信号生成回路と、第２の入力信号を遅延してなる被ラッチ信号を生成する被ラッチ信号生成回路と、前記第１のラッチ信号の前記第１の入力信号の０°エッジに対応するエッジに同期して前記被ラッチ信号をラッチする第１のラッチ回路と、前記第２のラッチ信号の前記第１の入力信号の１８０°エッジに対応するエッジに同期して前記被ラッチ信号をラッチする第２のラッチ回路を備える半導体集積回路において、前記ラッチ信号生成回路は、前記第１の入力信号の０°エッジから前記第１のラッチ信号の前記第１の入力信号の０°エッジに対応するエッジまでの第１の遅延時間と、前記第１の入力信号の１８０°エッジから前記第２のラッチ信号の前記第１の入力信号の１８０°エッジに対応するエッジまでの第２の遅延時間との差が許容範囲となるように自動制御し、前記第１の入力信号から前記第１、第２のラッチ信号を生成することを特徴とする半導体集積回路。
【０１２９】
ここで、第１、第２のラッチ信号は図１、図６及び図９に記載のＳＡ、ＳＢ、ラッチ信号生成回路は入力回路４、ラッチ信号生成回路３５及びラッチ信号生成制御回路３６からなる回路、被ラッチ信号はＳＣ、被ラッチ信号生成回路は入力回路１９及び遅延回路２８（可変遅延回路１５５）からなる回路、第１、第２のラッチ回路はラッチ回路３２、３３に相当する。
【０１３０】
（２） 前記（１）に記載の半導体集積回路において、前記ラッチ信号生成回路は、前記第１の遅延時間を制御可能に第１の入力信号から前記第１のラッチ信号を生成すると共に、前記第２の遅延時間を制御可能に前記第１の入力信号から前記第２のラッチ信号を生成する第２のラッチ信号生成回路と、前記第１、第２の遅延時間の差が許容範囲となるように前記第２のラッチ信号生成回路を制御するラッチ信号生成制御回路を備えていることを特徴とする半導体集積回路。
【０１３１】
ここで、第２のラッチ信号生成回路は、図１、図６及び図９に記載の入力回路４及びラッチ信号生成回路３５からなる回路、ラッチ信号生成制御回路はラッチ信号生成制御回路３６に相当する。
【０１３２】
（３） 前記（２）に記載の半導体集積回路において、前記ラッチ信号生成制御回路は、第１のダミー入力信号及び前記第１のダミー入力信号と逆相関係にある第２のダミー入力信号を生成するダミー入力信号生成回路と、前記第２のラッチ信号生成回路を擬似してなり、前記第１のダミー入力信号を入力し、前記第１のラッチ信号を擬似してなる第１のダミーラッチ信号を生成する第１のダミーラッチ信号生成回路と、前記第２のラッチ信号生成回路を擬似してなり、前記第２のダミー入力信号を入力し、前記第２のラッチ信号を擬似してなる第２のダミーラッチ信号を生成する第２のダミーラッチ信号生成回路と、前記第１のダミーラッチ信号の前記第１のダミー入力信号の０°エッジに対応するエッジの出力タイミングと、前記第２のダミーラッチ信号の前記第２のダミー入力信号の１８０°エッジに対応するエッジの出力タイミングとを比較し、その差が許容範囲となるように前記第１、第２のダミーラッチ信号生成回路及び前記第２のラッチ信号生成回路を制御する比較回路を備えていることを特徴とする半導体集積回路。
【０１３３】
ここで、第１のダミー入力信号は図１、図６及び図９に記載のＳＤ、第２のダミー入力信号は／ＳＤ、ダミー入力信号生成回路は発振回路６９、第１のダミーラッチ信号はＤＳＡ、第１のダミーラッチ信号生成回路はダミー入力回路７０及びダミーラッチ信号生成回路７１、第２のダミーラッチ信号はＤＳＢ、第２のダミーラッチ信号生成回路はダミー入力回路７２及びダミーラッチ信号生成回路７３からなる回路、比較回路は比較回路７４に相当する。
【０１３４】
（４） 前記（３）に記載の半導体集積回路において、前記第２のラッチ信号生成回路は、前記第１の入力信号を入力する第１の入力回路と、前記第１の入力回路の出力信号を入力し、前記比較回路により前記第１の遅延時間を制御可能に前記第１のラッチ信号を生成すると共に、前記比較回路により前記第２の遅延時間を制御可能に前記第２のラッチ信号を生成する第３のラッチ信号生成回路を備え、前記第１のダミーラッチ信号生成回路は、前記第１の入力回路を擬似してなり、前記第１のダミー入力信号を入力する第１のダミー入力回路と、前記第３のラッチ信号生成回路を擬似してなり、前記第１のダミー入力回路の出力信号を入力し、前記第１のダミー入力信号の０°エッジから前記第１のダミーラッチ信号の前記第１のダミー入力信号の０°エッジに対応するエッジまでの第１のダミー遅延時間を前記比較回路により制御可能に前記第１のダミーラッチ信号を生成する第３のダミーラッチ信号生成回路を備え、前記第２のダミーラッチ信号生成回路は、前記第１の入力回路を擬似してなり、前記第２のダミー入力信号を入力する第２のダミー入力回路と、前記第３のラッチ信号生成回路を擬似してなり、前記第２のダミー入力回路の出力信号を入力し、前記第２のダミー入力信号の１８０°エッジから前記第２のダミーラッチ信号の前記第２のダミー入力信号の１８０°エッジに対応するエッジまでの第２のダミー遅延時間を前記比較回路により制御可能に前記第２のダミーラッチ信号を生成する第４のダミーラッチ信号生成回路を備えていることを特徴とする半導体集積回路。
【０１３５】
ここで、第１の入力回路は図１、図６及び図９に示す入力回路４、第３のラッチ信号生成回路はラッチ信号生成回路３５、第１のダミー入力回路はダミー入力回路７０、第３のダミーラッチ信号生成回路はダミーラッチ信号生成回路７１、第２のダミー入力回路はダミー入力回路７２、第４のダミーラッチ信号生成回路はダミーラッチ信号生成回路７３に相当する。
【０１３６】
（５） 前記（４）に記載の半導体集積回路において、前記第３のラッチ信号生成回路は、前記比較回路により前記第１の遅延時間を制御可能に前記第１の入力回路の出力信号を反転遅延（又は遅延）して前記第１のラッチ信号を生成する第１の可変遅延回路と、前記比較回路により前記第２の遅延時間を制御可能に前記第１の入力回路の出力信号を遅延（又は反転遅延）して前記第２のラッチ信号を生成する第２の可変遅延回路を備え、前記第３のダミーラッチ信号生成回路は、前記比較回路により前記第１のダミー遅延時間を制御可能に前記第１のダミー入力回路の出力信号を反転遅延（又は遅延）して前記第１のダミーラッチ信号を生成する第１のダミー可変遅延回路を備え、前記第４のダミーラッチ信号生成回路は、前記比較回路により前記第４の遅延時間を制御可能に前記第２のダミー入力回路の出力信号を遅延（又は反転遅延）して前記第２のダミーラッチ信号を生成する第２のダミー可変遅延回路を備えていることを特徴とする半導体集積回路。
【０１３７】
ここで、第１の可変遅延回路は、図２に示すインバータ３７、１５、１６からなる回路、第２の可変遅延回路は、インバータ３８、１８からなる回路、第１のダミー可変遅延回路は、図４に示す少なくともインバータ８８、８９、９０からなる回路、第２のダミー可変遅延回路は、図５に示す少なくともインバータ１２２、１２３からなる回路に相当する。
【０１３８】
（６） 前記（５）に記載の半導体集積回路において、前記第１の可変遅延回路は、前記比較回路により前記第１の遅延時間を制御可能とする第１のインバータを備え、前記第２の可変遅延回路は、前記比較回路により前記第２の遅延時間を制御可能とする第２のインバータを備え、前記第１のダミー可変遅延回路は、前記比較回路により前記第１のダミー遅延時間を制御可能とする第１のダミーインバータを備え、前記第２のダミー可変遅延回路は、前記比較回路により前記第２のダミー遅延時間を制御可能とする第２のダミーインバータを備えていることを特徴とする半導体集積回路。
【０１３９】
ここで、第１のインバータは図２に示すインバータ３７、第２のインバータはインバータ３８、第１のダミーインバータは図４に示すインバータ８８、第２のダミーインバータは図５に示すインバータ１２２に相当する。
【０１４０】
（７） 前記（６）に記載の半導体集積回路において、前記第１のインバータは、前記比較回路により前記第１の入力回路の出力信号の前記第１の入力信号の０°エッジに対応するエッジの伝送を制御可能とする複数のインバータを並列接続して構成され、前記第２のインバータは、前記比較回路により前記第１の入力回路の出力信号の前記第１の入力信号の１８０°エッジに対応するエッジの伝送を制御可能とする複数のインバータを並列接続して構成され、前記第１のダミーインバータは、前記比較回路により前記第１のダミー入力回路の出力信号の前記第１のダミー入力信号の０°エッジに対応するエッジの伝送を制御可能とする複数のインバータを並列接続して構成され、前記第２のダミーインバータは、前記比較回路により前記第２のダミー入力回路の出力信号の前記第１のダミー入力信号の１８０°エッジに対応するエッジの伝送を制御可能とする複数のインバータを並列接続して構成されていることを特徴とする半導体集積回路。
【０１４１】
（８） 前記（３）〜（７）に記載の半導体集積回路において、前記被ラッチ信号生成回路は、前記第２の入力信号の立ち上がりエッジから前記被ラッチ信号の前記第２の入力信号の立ち上がりエッジに対応する立ち上がりエッジまでの第３の遅延時間及び前記第２の入力信号の立ち下がりエッジから前記被ラッチ信号の前記第２の入力信号の立ち下がりエッジに対応する立ち下がりエッジまでの第４の遅延時間を制御可能に、前記第２の入力信号から前記被ラッチ信号を生成する第２の被ラッチ信号生成回路と、前記第１のダミー入力信号の立ち上がりエッジから第１のダミー被ラッチ信号の立ち上がりエッジまでの遅延時間を制御可能に、前記第１のダミー入力信号を遅延して前記第１のダミー被ラッチ信号を生成する第１のダミー被ラッチ信号生成回路と、前記第２のダミー入力信号の立ち下がりエッジから第２のダミー被ラッチ信号の立ち下がりエッジまでの遅延時間を制御可能に、前記第２のダミー入力信号を遅延して前記第２のダミー被ラッチ信号を生成する第２のダミー被ラッチ信号生成回路を備え、前記比較回路は、前記第１のダミー被ラッチ信号の立ち上がりタイミング、前記第２のダミー被ラッチ信号の立ち下がりタイミング及び前記被ラッチ信号の立ち上がりタイミング、立ち下がりタイミングを制御することができるように構成されていることを特徴とする半導体集積回路。
【０１４２】
ここで、第２の被ラッチ信号生成回路は、図６に示す入力回路１９、可変遅延回路１５５、ダミー入力回路１５６、１５８、ダミー可変遅延回路１５７、１５９、発振回路６９及び比較回路１６０からなる回路に相当する。
【０１４３】
（９） 前記（３）〜（８）に記載の半導体集積回路において、前記比較回路は、第１、第２のダミーラッチ信号生成回路のうち、回路段数の多い方の回路をリファレンスとして、各回路を制御することを特徴とする半導体集積回路。
【０１４４】
（１０） 前記（８）又は（９）に記載の半導体集積回路において、前記第１のダミーラッチ信号の前記第１のダミー入力信号の０°エッジに対応するエッジで前記第１のダミー被ラッチ信号をラッチする第１のダミーラッチ回路と、前記第２のダミーラッチ信号の前記第２のダミー入力信号の１８０°エッジに対応するエッジで前記第２のダミー被ラッチ信号をラッチする第２のダミーラッチ回路と、前記第１のダミーラッチ回路がラッチしたデータと、前記第２のダミーラッチ信号がラッチしたデータとを比較して、その結果を外部に出力する第２の比較回路を備えていることを特徴とする半導体集積回路。
【０１４５】
ここで、第１、第２のダミーラッチ回路は図９に示すダミーラッチ回路２１３、２１４、第２の比較回路は比較回路２１５に相当する。
【０１４６】
（１１） 前記（１０）に記載の半導体集積回路において、前記第１のダミーラッチ信号の前記第１のダミー入力信号の０°エッジに対応するエッジの出力タイミング又は前記第２のダミーラッチ信号の前記第２のダミー入力信号の１８０°エッジに対応するエッジの出力タイミングを外部から制御することができるように構成されていることを特徴とする半導体集積回路。
【０１４７】
（１２） 前記（１）〜（１１）に記載の半導体集積回路において、前記制御による回路の合わせ込みは、電源投入時に行われることを特徴とする半導体集積回路。
【０１４８】
（１３） 前記（１）〜（１１）に記載の半導体集積回路において、遅延時間を調整する必要のある回路の遅延時間の調整は、起動シーケンスが終了するまでに終了することを特徴とする半導体集積回路。
【０１４９】
（１４） 前記（１）〜（１１）に記載の半導体集積回路において、遅延時間を調整する必要のある回路の遅延時間の調整は、入力特性を最適化するための期間を指定するコマンドが入力されてから開始することを特徴とする半導体集積回路。
【０１５０】
（１５） 前記（１）〜（１１）に記載の半導体集積回路において、遅延時間を調整する必要のある回路の遅延時間の調整は、入力回路を必要とする動作時に与えられるコマンドが入力されてから開始することを特徴とする半導体集積回路。
【０１５１】
（１６） 前記（１）〜（１１）に記載の半導体集積回路において、遅延時間を調整する必要のある回路の遅延時間の調整は、常時行われることを特徴とする半導体集積回路。
【０１５２】
【発明の効果】
以上のように、本発明によれば、ラッチ信号生成回路は、第１の入力信号の０°エッジから第１のラッチ信号の第１の入力信号の０°エッジに対応するエッジまでの第１の遅延時間と、第１の入力信号の１８０°エッジから第２のラッチ信号の第１の入力信号の１８０°エッジに対応するエッジまでの第２の遅延時間との差が許容範囲となるように自動制御し、第１の入力信号から第１、第２のラッチ信号を生成するように構成されているので、第２の入力信号について規定すべきセットアップ時間及びホールド時間のマージンの向上を図り、高速化に対応することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のデータ入力回路部を示す回路図である。
【図２】本発明の第１実施形態が備えるラッチ信号生成回路の構成を示す回路図である。
【図３】本発明の第１実施形態が備える発振回路の構成を示す回路図である。
【図４】本発明の第１実施形態が備えるダミーラッチ信号生成回路の構成を示す回路図である。
【図５】本発明の第１実施形態が備えるダミーラッチ信号生成回路の構成を示す回路図である。
【図６】本発明の第２実施形態のデータ入力回路部を示す回路図である。
【図７】本発明の第２実施形態が備える可変遅延回路の構成を示す回路図である。
【図８】本発明の第２実施形態が備えるダミー可変遅延回路の構成を示す回路図である。
【図９】本発明の第３実施形態のデータ入力回路部を示す回路図である。
【図１０】本発明の第３実施形態が備えるダミーラッチ回路の構成を示す回路図である。
【図１１】従来のＤＤＲ−ＳＤＲＡＭの一例のデータ入力回路部を示す回路図である。
【図１２】図１１に示す従来のＤＤＲ−ＳＤＲＡＭのデータ入力回路部の動作を示す波形図である。
【符号の説明】
ＤＱＳ データストローブ信号
ＤＱ 入力データ信号
Ｖref 基準電圧
ＳＡ、ＳＢ ラッチ信号
ＳＣ 被ラッチ信号
ＤＳＡ、ＤＳＢ ダミーラッチ信号
Claims (6)
- 第１の入力信号を遅延してなる第１のラッチ信号及び前記第１の入力信号を反転遅延してなる第２のラッチ信号を生成するラッチ信号生成回路と、
第２の入力信号を遅延してなる被ラッチ信号を生成する被ラッチ信号生成回路と、
前記第１のラッチ信号の前記第１の入力信号の０°エッジに対応するエッジに同期して前記被ラッチ信号をラッチする第１のラッチ回路と、
前記第２のラッチ信号の前記第１の入力信号の１８０°エッジに対応するエッジに同期して前記被ラッチ信号をラッチする第２のラッチ回路と、
前記ラッチ信号生成回路を制御するラッチ信号生成制御回路と、
を備え、
前記ラッチ信号生成制御回路は、
第１のダミー入力信号及び前記第１のダミー入力信号と逆相関係にある第２のダミー入力信号を生成するダミー入力信号生成回路と、
前記ラッチ信号生成回路を擬似してなり、前記第１のダミー入力信号を入力し、前記第１のラッチ信号を擬似してなる第１のダミーラッチ信号を生成する第１のダミーラッチ信号生成回路と、
前記ラッチ信号生成回路を擬似してなり、前記第２のダミー入力信号を入力し、前記第２のラッチ信号を擬似してなる第２のダミーラッチ信号を生成する第２のダミーラッチ信号生成回路と、
前記第１のダミーラッチ信号の前記第１のダミー入力信号の０°エッジに対応するエッジの出力タイミングと、前記第２のダミーラッチ信号の前記第２のダミー入力信号の１８０°エッジに対応するエッジの出力タイミングとを比較し、その差が許容範囲となるように前記第１、第２のダミーラッチ信号生成回路及び前記ラッチ信号生成回路を制御する比較回路を含むこと
を特徴とする半導体集積回路。 - 前記ラッチ信号生成回路は、
前記第１の入力信号を入力する第１の入力回路と、
前記第１の入力回路の出力信号を入力し、前記比較回路により第１の遅延時間を制御可能に前記第１のラッチ信号を生成すると共に、前記比較回路により第２の遅延時間を制御可能に前記第２のラッチ信号を生成する第２のラッチ信号生成回路を備え、
前記第１のダミーラッチ信号生成回路は、
前記第１の入力回路を擬似してなり、前記第１のダミー入力信号を入力する第１のダミー入力回路と、
前記第２のラッチ信号生成回路を擬似してなり、前記第１のダミー入力回路の出力信号を入力し、前記第１のダミー入力信号の０°エッジから前記第１のダミーラッチ信号の前記第１のダミー入力信号の０°エッジに対応するエッジまでの第１のダミー遅延時間を前記比較回路により制御可能に前記第１のダミーラッチ信号を生成する第２のダミーラッチ信号生成回路を備え、
前記第２のダミーラッチ信号生成回路は、
前記第１の入力回路を擬似してなり、前記第２のダミー入力信号を入力する第２のダミー入力回路と、
前記第２のラッチ信号生成回路を擬似してなり、前記第２のダミー入力回路の出力信号を入力し、前記第２のダミー入力信号の１８０°エッジから前記第２のダミーラッチ信号の前記第２のダミー入力信号の１８０°エッジに対応するエッジまでの第２のダミー遅延時間を前記比較回路により制御可能に前記第２のダミーラッチ信号を生成する第３のダミーラッチ信号生成回路を備えていること
を特徴とする請求項１に記載の半導体集積回路。 - 前記第２のラッチ信号生成回路は、
前記比較回路により前記第１の遅延時間を制御可能に前記第１の入力回路の出力信号を反転遅延又は遅延して前記第１のラッチ信号を生成する第１の可変遅延回路と、
前記比較回路により前記第２の遅延時間を制御可能に前記第１の入力回路の出力信号を遅延又は反転遅延して前記第２のラッチ信号を生成する第２の可変遅延回路を備え、
前記第２のダミーラッチ信号生成回路は、
前記比較回路により前記第１のダミー遅延時間を制御可能に前記第１のダミー入力回路の出力信号を反転遅延又は遅延して前記第１のダミーラッチ信号を生成する第１のダミー可変遅延回路を備え、
前記第３のダミーラッチ信号生成回路は、
前記比較回路により前記第２のダミー遅延時間を制御可能に前記第２のダミー入力回路の出力信号を遅延又は反転遅延して前記第２のダミーラッチ信号を生成する第２のダミー可変遅延回路を備えていること
を特徴とする請求項２に記載の半導体集積回路。 - 前記第１の可変遅延回路は、
前記比較回路により前記第１の遅延時間を制御可能とする第１のインバータを備え、
前記第２の可変遅延回路は、
前記比較回路により前記第２の遅延時間を制御可能とする第２のインバータを備え、
前記第１のダミー可変遅延回路は、
前記比較回路により前記第１のダミー遅延時間を制御可能とする第１のダミーインバータを備え、
前記第２のダミー可変遅延回路は、
前記比較回路により前記第２のダミー遅延時間を制御可能とする第２のダミーインバータを備え、
前記第１のインバータは、
前記比較回路により前記第１の入力回路の出力信号の前記第１の入力信号の０°エッジに対応するエッジの伝送を制御可能とする複数のインバータを並列接続して構成され、
前記第２のインバータは、
前記比較回路により前記第１の入力回路の出力信号の前記第１の入力信号の１８０°エッジに対応するエッジの伝送を制御可能とする複数のインバータを並列接続して構成され、
前記第１のダミーインバータは、
前記比較回路により前記第１のダミー入力回路の出力信号の前記第１のダミー入力信号の０°エッジに対応するエッジの伝送を制御可能とする複数のインバータを並列接続して構成され、
前記第２のダミーインバータは、
前記比較回路により前記第２のダミー入力回路の出力信号の前記第２のダミー入力信号の１８０°エッジに対応するエッジの伝送を制御可能とする複数のインバータを並列接続して構成されていること
を特徴とする請求項３に記載の半導体集積回路。 - 第１の入力信号を遅延してなる第１のラッチ信号及び前記第１の入力信号を反転遅延してなる第２のラッチ信号を生成するラッチ信号生成回路と、
第２の入力信号を遅延してなる被ラッチ信号を生成する被ラッチ信号生成回路と、
前記第１のラッチ信号の前記第１の入力信号の０°エッジに対応するエッジに同期して前記被ラッチ信号をラッチする第１のラッチ回路と、
前記第２のラッチ信号の前記第１の入力信号の１８０°エッジに対応するエッジに同期して前記被ラッチ信号をラッチする第２のラッチ回路と、
を備え、
前記ラッチ信号生成回路は、前記第１の入力信号の０°エッジから前記第１のラッチ信号の前記第１の入力信号の０°エッジに対応するエッジまでの第１の遅延時間と、前記第１の入力信号の１８０°エッジから前記第２のラッチ信号の前記第１の入力信号の１８０°エッジに対応するエッジまでの第２の遅延時間との差が許容範囲となるように自動制御し、前記第１の入力信号から前記第１、第２のラッチ信号を生成し、
前記被ラッチ信号生成回路は、
前記第２の入力信号の立ち上がりエッジから前記被ラッチ信号の前記第２の入力信号の立ち上がりエッジに対応する立ち上がりエッジまでの第３の遅延時間及び前記第２の入力信号の立ち下がりエッジから前記被ラッチ信号の前記第２の入力信号の立ち下がりエッジに対応する立ち下がりエッジまでの第４の遅延時間を制御可能に、前記第２の入力信号から前記被ラッチ信号を生成する第２の被ラッチ信号生成回路と、
第１のダミー入力信号の立ち上がりエッジから第１のダミー被ラッチ信号の立ち上がりエッジまでの遅延時間を制御可能に、前記第１のダミー入力信号を遅延して前記第１のダミー被ラッチ信号を生成する第１のダミー被ラッチ信号生成回路と、
第２のダミー入力信号の立ち下がりエッジから第２のダミー被ラッチ信号の立ち下がりエッジまでの遅延時間を制御可能に、前記第２のダミー入力信号を遅延して前記第２のダミー被ラッチ信号を生成する第２のダミー被ラッチ信号生成回路を備えること
を特徴とする半導体集積回路。 - 前記ラッチ信号生成回路を制御するラッチ信号生成制御回路を備え、
前記ラッチ信号生成制御回路は、
第１のダミー入力信号及び前記第１のダミー入力信号と逆相関係にある第２のダミー入力信号を生成するダミー入力信号生成回路と、
前記ラッチ信号生成回路を擬似してなり、前記第１のダミー入力信号を入力し、前記第１のラッチ信号を擬似してなる第１のダミーラッチ信号を生成する第１のダミーラッチ信号生成回路と、
前記ラッチ信号生成回路を擬似してなり、前記第２のダミー入力信号を入力し、前記第２のラッチ信号を擬似してなる第２のダミーラッチ信号を生成する第２のダミーラッチ信号生成回路と、
前記第１のダミーラッチ信号の前記第１のダミー入力信号の０°エッジに対応するエッジの出力タイミングと、前記第２のダミーラッチ信号の前記第２のダミー入力信号の１８０°エッジに対応するエッジの出力タイミングとを比較し、その差が許容範囲となるように前記第１、第２のダミーラッチ信号生成回路及び前記ラッチ信号生成回路を制御する比較回路を含むこと
を特徴とする請求項５に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31067399A JP4613378B2 (ja) | 1999-11-01 | 1999-11-01 | 半導体集積回路 |
| US09/666,586 US6333875B1 (en) | 1999-11-01 | 2000-09-20 | Semiconductor circuit with adjustment of double data rate data latch timings |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31067399A JP4613378B2 (ja) | 1999-11-01 | 1999-11-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001126481A JP2001126481A (ja) | 2001-05-11 |
| JP4613378B2 true JP4613378B2 (ja) | 2011-01-19 |
Family
ID=18008086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31067399A Expired - Fee Related JP4613378B2 (ja) | 1999-11-01 | 1999-11-01 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6333875B1 (ja) |
| JP (1) | JP4613378B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4190662B2 (ja) * | 1999-06-18 | 2008-12-03 | エルピーダメモリ株式会社 | 半導体装置及びタイミング制御回路 |
| WO2003012612A1 (en) * | 2001-07-27 | 2003-02-13 | Takashi Suzuki | Electric/electronic device |
| US6838712B2 (en) * | 2001-11-26 | 2005-01-04 | Micron Technology, Inc. | Per-bit set-up and hold time adjustment for double-data rate synchronous DRAM |
| JP3880539B2 (ja) | 2003-05-15 | 2007-02-14 | エルピーダメモリ株式会社 | クロック発生回路およびそれを用いた半導体記憶装置 |
| US20040260962A1 (en) * | 2003-06-23 | 2004-12-23 | Victor Suen | Systems and methods for latching data |
| US6930932B2 (en) * | 2003-08-27 | 2005-08-16 | Hewlett-Packard Development Company, L.P. | Data signal reception latch control using clock aligned relative to strobe signal |
| KR100550796B1 (ko) * | 2003-12-11 | 2006-02-08 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 데이터 전송 장치 및 그 제어 방법 |
| JP4785465B2 (ja) * | 2005-08-24 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | インタフェース回路及び半導体装置 |
| KR100791839B1 (ko) | 2006-10-31 | 2008-01-07 | 삼성전자주식회사 | 데이터 읽기 시 데이터 스트로브 신호를 발생할 수 있는비휘발성 메모리 장치와 그 방법 |
| US7787310B2 (en) * | 2008-02-21 | 2010-08-31 | Micron Technology, Inc. | Circuits, devices, systems, and methods of operation for capturing data signals |
| JP2010157113A (ja) * | 2008-12-26 | 2010-07-15 | Toshiba Storage Device Corp | メモリ制御装置、メモリ最適化プログラムおよびメモリ最適化方法 |
| KR101079209B1 (ko) * | 2010-04-28 | 2011-11-03 | 주식회사 하이닉스반도체 | 반도체 시스템의 데이터 송수신 장치 및 방법 |
| KR102112024B1 (ko) | 2014-04-14 | 2020-05-19 | 삼성전자주식회사 | 데이터 스토리지 시스템에서의 스트로브 신호 성형방법 및 그에 따른 스트로브 신호 성형장치 |
| JP6395919B1 (ja) * | 2017-12-13 | 2018-09-26 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| JP2019169208A (ja) * | 2018-03-22 | 2019-10-03 | 東芝メモリ株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355797A (ja) * | 1986-08-27 | 1988-03-10 | Fujitsu Ltd | メモリ |
| KR950012019B1 (ko) * | 1992-10-02 | 1995-10-13 | 삼성전자주식회사 | 반도체메모리장치의 데이타출력버퍼 |
| JP3979690B2 (ja) * | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
-
1999
- 1999-11-01 JP JP31067399A patent/JP4613378B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-20 US US09/666,586 patent/US6333875B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001126481A (ja) | 2001-05-11 |
| US6333875B1 (en) | 2001-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4613378B2 (ja) | 半導体集積回路 | |
| KR100346836B1 (ko) | 듀티 사이클 보정 기능을 갖는 지연 동기 루프 회로 및지연 동기 방법 | |
| KR100837822B1 (ko) | Ｄｌｌ 회로 및 그 제어 방법 | |
| US7199634B2 (en) | Duty cycle correction circuits suitable for use in delay-locked loops and methods of correcting duty cycles of periodic signals | |
| JP4915017B2 (ja) | 遅延固定ループ回路 | |
| US7501866B2 (en) | Delay locked loop circuit | |
| JP4117977B2 (ja) | 半導体装置 | |
| JP2011044795A (ja) | 入力インターフェース回路 | |
| JP2010213308A (ja) | 遅延固定ループ回路の遅延ライン部及び遅延固定ループ回路におけるクロック信号の遅延固定方法 | |
| KR20210020584A (ko) | 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치 | |
| KR20000065711A (ko) | 펄스발생기를 채용한 내부클럭신호 발생회로 | |
| US6438067B2 (en) | Clock generating circuit ensuring a wide lock-allowing frequency range and allowing reduction in layout area as well as a semiconductor device provided with the same | |
| JPH10327055A (ja) | 遅延ロックド回路 | |
| JP2007295562A (ja) | 分相器 | |
| US6318707B1 (en) | Semiconductor integrated circuit device | |
| KR20080043562A (ko) | Ｄｌｌ 회로 및 그 제어 방법 | |
| KR20050102485A (ko) | 펄스 발생기 | |
| US7135935B2 (en) | Hyper-ring oscillator | |
| KR100399070B1 (ko) | 링 오실레이터를 이용한 더블 록킹형 지연고정루프클럭 생성장치 | |
| KR100316184B1 (ko) | 자동 프리차지 제어장치 | |
| KR100541543B1 (ko) | 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를공급하는 테스터를 사용하여 테스트할 수 있는 반도체메모리 장치 | |
| US20140368248A1 (en) | Flip-flop circuit and duty ratio correction circuit using the same | |
| KR100896461B1 (ko) | 반도체 소자 및 그 동작방법 | |
| JP7324579B2 (ja) | 半導体回路、データ伝送システム及び半導体回路の動作方法 | |
| JPH098617A (ja) | ディレイ制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061004 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091110 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100108 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100628 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100803 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100921 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101004 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |