JP2007295562A

JP2007295562A - 分相器

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Publication number: JP2007295562A
Application number: JP2007108613A
Authority: JP
Inventors: Eishoku Kin; 金　榮植
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-04-21
Filing date: 2007-04-17
Publication date: 2007-11-08
Also published as: US20070247205A1; TWI339502B; DE102007020304B4; TW200746641A; DE102007020304A1; KR100688591B1; US7570095B2

Abstract

【課題】分相器を提供する。
【解決手段】外部クロック信号を入力し、相互１８０°の位相差を有する第１内部クロック信号及び第２内部クロック信号を発生させる分相器において、外部クロック信号をバッファリングして出力する第１バッファと、外部クロック信号を反転させて出力する反転部と、反転部の出力信号をバッファリングする第２バッファと、外部クロック信号を反転させて出力する第１補間用信号発生部と、反転部の出力信号を反転させて出力する第２補間用信号発生部と、を備え、第１バッファから出力される信号と第２補間用信号発生部から出力される信号とを補間して第１内部クロック信号を発生させ、第２バッファから出力される信号と第１補間用信号発生部から出力される信号とを補間して第２内部クロック信号を発生させることによって、分相器のスキューが最小化される。
【選択図】図４

Description

本発明は、分相器(phase splitter)に係り、特に、クロック信号に同期されて動作するメモリ集積回路装置に使用される分相器に関する。

分相器は、外部クロック信号を入力し、前記クロック信号を分割(split)して、位相が１８０°異なる２つのクロック信号を生成する。分相器は、一般的に、ＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）のように、クロック信号に同期されて動作するメモリ集積回路装置に主に適用される。分相器の一例が、特許文献１に開示されている。

図１は、特許文献１に開示された分相器の回路図である。図１に示すように、分相器１０１は、外部クロック信号ＣＬＫを入力し、外部クロック信号ＣＬＫと１８０°の位相差を有する第１内部クロック信号ＣＬＫＢと、外部クロック信号ＣＬＫと同じ位相を有する第２内部クロック信号ＣＬＫ１とを生成する。

第１内部クロック信号ＣＬＫＢは、第１経路Ｘを通じて出力され、第１経路Ｘには直列に連結された３つのインバータ１１１ないし１１３が備えられる。このように、第１経路Ｘには、奇数個のインバータ１１１ないし１１３が備えられることによって、第１内部クロック信号ＣＬＫＢは、外部クロック信号ＣＬＫに対して１８０°の位相差を有する。
第２内部クロック信号ＣＬＫ１は、第２経路Ｙを通じて出力され、第２経路Ｙには、直列に連結された２つのインバータ１２１、１２２が備えられる。このように、第２経路Ｙには、偶数個のインバータ１２１、１２２が備えられることによって、第２内部クロック信号ＣＬＫ１は、外部クロック信号ＣＬＫと同じ位相を有する。
したがって、第１内部クロック信号ＣＬＫＢは、第２内部クロック信号ＣＬＫ１と１８０°の位相差を有する。

ところが、第１経路Ｘに備えられるインバータ数が第２経路Ｙに備えられるインバータ数より１つさらに多いため、第１内部クロック信号ＣＬＫＢは、第２内部クロック信号ＣＬＫ１より遅く発生する。すなわち、第１経路Ｘを通じて出力される第１内部クロック信号ＣＬＫＢの遅延時間が、第２経路Ｙを通じて出力される第２内部クロック信号ＣＬＫ１の遅延時間より長くなる。このような遅延時間の差によって、第１内部クロック信号ＣＬＫＢと第２内部クロック信号ＣＬＫ１との間にはスキューが発生する。このようなスキューは、ＰＶＴ（Ｐｒｏｃｅｓｓ、ＶｏｌｔａｇｅａｎｄＴｅｍｐｅｒａｔｕｒｅ；以下、ＰＶＴと称す）変化によってさらに著しくなる。

図２は、図１に示す分相器１０１から出力される第１内部クロック信号ＣＬＫＢ及び第２内部クロック信号ＣＬＫ１のフォーリングスキュー(falling skew)を、ＰＶＴ変化に対して測定した結果を示す。図２に示すように、第１内部クロック信号ＣＬＫＢ及び第２内部クロック信号ＣＬＫ１のフォーリングスキューは、ＰＶＴ変化によって＋２０［ｐｓ；picoseconds］ないし−１６［ｐｓ］の大きな変化幅を有する。

図３は、図１に示す分相器１０１から出力される第１内部クロック信号ＣＬＫＢ及び第２内部クロック信号ＣＬＫ１のライジングスキュー(rising skew)を、ＰＶＴ変化に対して測定した結果を示す。図３に示すように、第１内部クロック信号ＣＬＫＢ及び第２内部クロック信号ＣＬＫ１の立ち上がりスキューは、ＰＶＴ変化によって＋１４［ｐｓ］ないし−１２［ｐｓ］の大きな変化幅を有する。

前記のように、従来の分相器１０１によれば、第１経路Ｘに備えられるインバータ数が、第２経路Ｙに備えられるインバータ数より多いことによって、第１内部クロック信号ＣＬＫＢと第２内部クロック信号ＣＬＫ１との間にはスキューが発生する。すなわち、第１内部クロック信号ＣＬＫＢ及び第２内部クロック信号ＣＬＫ１のフォーリングスキューとライジングスキューとの変化幅が非常に大きい。特に、このようなスキューの変化幅は、ＰＶＴ変化によってさらに著しくなる。

第１内部クロック信号ＣＬＫＢ及び第２内部クロック信号ＣＬＫ１のフォーリングスキューとライジングスキューとの変化幅が大きければ、第１内部クロック信号ＣＬＫＢ及び第２内部クロック信号ＣＬＫ１に同期されて動作する半導体メモリ装置（図示せず）から出力されるデータにエラーが生じるおそれがある。このような、半導体メモリ装置の出力データのエラーを防止するためには、第１内部クロック信号ＣＬＫＢと第２内部クロック信号ＣＬＫ１との間のスキューを小さくする必要がある。
米国特許第４,７８２,２５３号明細書（登録日：１９８８年１１月１日）

本発明の目的は、入力される一つのクロック信号を分割して複数のクロック信号を生成し、前記複数のクロック信号間のスキューを、ＰＶＴ変化に対して最小化させる分相器を提供することである。

前記目的を解決するために、本発明は、外部クロック信号を入力し、相互に１８０°の位相差を有する第１内部クロック信号及び第２内部クロック信号を発生させる分相器において、前記外部クロック信号をバッファリングして出力する第１バッファと、前記外部クロック信号を反転させて出力する反転部と、前記反転部の出力信号をバッファリングする第２バッファと、前記外部クロック信号を反転させて出力する第１補間用信号発生部と、前記反転部の出力信号を反転させて出力する第２補間用信号発生部と、を備え、前記第１バッファから出力される信号と前記第２補間用信号発生部から出力される信号とを補間して前記第１内部クロック信号を発生させ、前記第２バッファから出力される信号と前記第１補間用信号発生部から出力される信号とを補間して前記第２内部クロック信号を発生させる分相器を提供する。

本発明に係る分相器４０１は、第３経路Ｃ及び第４経路Ｄをさらに備え、第３経路Ｃ及び第４経路Ｄにそれぞれ伝送ゲート及びインバータを備える第１補間用信号発生部４５１と第２補間用信号発生部４６１とを備える。この状態で、ノードＮ１で、第１経路Ａを通じて伝送される信号ＳＩＧ１と、第４経路Ｄを通じて伝送される信号Ｄとを補間して第１内部クロック信号ＩＣＬＫを発生させ、また、ノードＮ２で、第２経路Ｂを通じて伝送される信号ＳＩＧ２と、第３経路Ｃを通じて伝送される信号とを補間して第２内部クロック信号ＩＣＬＫＢを発生させることによって、分相器４０１から出力される第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のスキューが著しく低下する。
したがって、本発明に係る分相器４０１が適用される半導体メモリ装置から出力されるデータのエラーが防止される。

以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図４は、本発明の望ましい実施形態に係る分相器４０１の回路図である。図４に示すように、分相器４０１は、伝送部(transfer unit)４１１、反転部(inverting unit)４２１、第１バッファ４３１及び第２バッファ４４１、第１補間用信号発生部(interpolating signal generator)４５１及び第２補間用信号発生部４６１を備える。

伝送部４１１は、外部クロック信号ｔＣＬＫを入力し、外部クロック信号ｔＣＬＫをバッファリングして第１バッファ４３１に伝送する。伝送部４１１から出力される外部クロック信号ｔＣＬＫは、伝送部４１１により所定時間遅延する。伝送部４１１は、外部クロック信号ｔＣＬＫを入出力する伝送ゲート４１５を備える。伝送ゲート４１５は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。伝送ゲート４１５のＰＭＯＳトランジスタのゲートは、接地電圧ＧＮＤまたは基板電圧ＶＳＳに連結されているので、前記ＰＭＯＳトランジスタは、分相器４０１が活性化されている間はオン状態に維持される。伝送ゲート４１５のＮＭＯＳトランジスタのゲートは、電源電圧ＶＤＤに連結されているので、前記ＮＭＯＳトランジスタは、分相器４０１が活性化されている間はオン状態に維持される。このように、伝送ゲート４１５は、分相器４０１が活性化されている間は常にオン状態に維持される。

第１バッファ４３１は、伝送部４１１に連結される。第１バッファ４３１は、伝送部４１１から出力される外部クロック信号ｔＣＬＫをバッファリングし、第１内部クロック信号ＩＣＬＫを出力する。第１バッファ４３１は、直列に連結された複数のインバータ４３５、４３７を備える。例えば、第１バッファ４３１は、直列に連結された偶数個のインバータ４３５、４３７を備える。第１バッファ４３１に備えられるインバータ４３５、４３７の数が偶数個であるので、第１バッファ４３１に入力される外部クロック信号ｔＣＬＫと第１バッファ４３１から出力される第１内部クロック信号ＩＣＬＫとの位相は同じである。また、第１バッファ４３１は、複数のインバータ４３５、４３７を備えるので、第１バッファ４３１から出力される第１内部クロック信号ＩＣＬＫは、第１バッファ４３１に入力される外部クロック信号ｔＣＬＫに比べて所定時間遅延する。第１バッファ４３１に備えられるインバータ４３５、４３７の数は、分相器４０１の特性によって選択されることが望ましい。このとき、インバータ４３５、４３７の数が多ければ、第１バッファ４３１のバッファリング効果は向上するが、第１バッファ４３１から出力される第１内部クロック信号ＩＣＬＫの遅延時間が長くなる。本発明では、第１バッファ４３１の遅延時間を短縮させるために、２つのインバータ４３５、４３７を備える。

反転部４２１は、外部クロック信号ｔＣＬＫを入力し、入力される外部クロック信号ｔＣＬＫの位相を１８０°反転させて出力する。反転部４２１は、インバータ４２５を備える。

第２バッファ４４１は、反転部４２１に連結される。第２バッファ４４１は、反転部４２１から出力される信号をバッファリングし、第２内部クロック信号ＩＣＬＫＢを出力する。第２バッファ４４１は、直列に連結された複数のインバータ４４５、４４７を備える。例えば、第２バッファ４４１は、直列に連結された偶数個のインバータ４４５、４４７を備える。第２バッファ４４１に備えられるインバータ４４５、４４７の数が偶数個であるので、第２バッファ４４１に入力される信号と第２バッファ４４１から出力される第２内部クロック信号ＩＣＬＫＢとの位相は同じである。また、第２バッファ４４１は、複数のインバータ４４５、４４７を備えるので、第２バッファ４４１から出力される第２内部クロック信号ＩＣＬＫＢは、第２バッファ４４１に入力される信号に比べて所定時間遅延する。第２バッファ４４１に備えられるインバータ４４５、４４７の数は、分相器４０１の特性によって選択されることが望ましい。このとき、インバータ４４５、４４７の数が多ければ、第２バッファ４４１のバッファリング効果は向上するが、第２バッファ４４１から出力される第２内部クロック信号ＩＣＬＫＢの遅延時間が長くなる。本発明では、第２バッファ４４１の遅延時間を短縮させるために、２つのインバータ４４５、４４７を備える。

第１補間用信号発生部４５１は、伝送部４１１の出力端に連結される。第１補間用信号発生部４５１は、伝送部４１１の出力信号を反転させて第２バッファ４４１の出力端に伝達する。したがって、第２バッファ４４１から出力される信号と第１補間用信号発生部４５１から出力される信号との位相は同じである。このように、第２バッファ４４１から出力される信号と第１補間用信号発生部４５１から出力される信号との位相が同じであるので、第２バッファ４４１の出力信号と第１補間用信号発生部４５１の出力信号とがノードＮ２で結合されても、第２内部クロック信号ＩＣＬＫＢの位相は変わらない。第１補間用信号発生部４５１は、伝送ゲート４５５及びインバータ４５７を備える。このとき、第１補間用信号発生部４５１の伝送ゲート４５５の遅延時間が、第２バッファ４４１の前端に備えられるインバータ４４５の遅延時間と同じであるように、第１補間用信号発生部４５１の伝送ゲート４５５を製造することが望ましい。また、第１補間用信号発生部４５１のインバータ４５７の遅延時間が、第２バッファ４４１の後端に備えられるインバータ４４７の遅延時間と同じであるように、第１補間用信号発生部４５１のインバータ４５７を製造することが望ましい。これにより、第２バッファ４４１と第１補間用信号発生部４５１との遅延時間が同じになる。

第２補間用信号発生部４６１は、反転部４２１の出力端に連結される。第２補間用信号発生部４６１は、反転部４２１の出力信号を反転させて第１バッファ４３１の出力端に伝達する。したがって、第１バッファ４３１から出力される信号と第２補間用信号発生部４６１から出力される信号との位相は同じである。このように、第１バッファ４３１から出力される信号と第２補間用信号発生部４６１から出力される信号との位相が同じであるので、第１バッファ４３１の出力信号と第２補間用信号発生部４６１の出力信号とがノードＮ１で結合されても、第１内部クロック信号ＩＣＬＫの位相は変わらない。第２補間用信号発生部４６１は、伝送ゲート４６５及びインバータ４６７を備える。このとき、第２補間用信号発生部４６１の伝送ゲート４６５の遅延時間が、第１バッファ４３１の前端に備えられるインバータ４３５の遅延時間と同じであるように、第２補間用信号発生部４６１の伝送ゲート４６５を製造することが望ましい。また、第２補間用信号発生部４６１のインバータ４６７の遅延時間が、第１バッファの後端に備えられるインバータ４３７の遅延時間と同じであるように、第２補間用信号発生部４６１のインバータ４６７を製造することが望ましい。これにより、第２補間用信号発生部４６１と第１バッファ４３１との遅延時間が同じになる。

第１バッファ４３１の前端に備えられるインバータ４３５と、第２バッファ４４１の前端に備えられるインバータ４４５とは同じサイズに製造される。したがって、第１バッファ４３１の前端のインバータ４３５と第２バッファ４４１の前端のインバータ４４５とは同じ遅延時間を有する。結果的に、第１バッファ４３１及び第２バッファ４４１の前端のインバータ４３５、４４５と、第１補間用信号発生部４５１及び第２補間用信号発生部４６１の伝送ゲート４５５、４６５との遅延時間は同じである。

第１バッファ４３１及び第２バッファ４４１の後端に備えられるインバータ４３７、４４７と、第１補間用信号発生部４５１及び第２補間用信号発生部４６１のインバータ４５７、４６７とは、何れも同じサイズに製造される。したがって、第１バッファ４３１及び第２バッファ４４１の後端に備えられるインバータ４３７、４４７と、第１補間用信号発生部４５１及び第２補間用信号発生部４６１のインバータ４５７、４６７との遅延時間は同じである。
結果的に、第１バッファ４３１及び第２バッファ４４１と、第１補間用信号発生部４５１及び第２補間用信号発生部４６１との遅延時間は、何れも同じである。

本発明の分相器４０１は、従来の分相器（図１の１０１）に比べて第１補間用信号発生部４５１及び第２補間用信号発生部４６１をさらに備えるが、第１補間用信号発生部４５１及び第２補間用信号発生部４６１に備えられる伝送ゲート４５５、４６５は、電力消耗が非常に少ない。したがって、第１補間用信号発生部４５１及び第２補間用信号発生部４６１が追加されても、本発明の分相器４０１の電力消耗は、従来の分相器（図１の１０１）と比較すると、大きな差がない。

また、半導体メモリ装置を製造する時、第１補間用信号発生部４５１及び第２補間用信号発生部４６１に備えられるインバータ４５７、４６７は、第１バッファ４３１及び第２バッファ４４１に備えられるインバータ４３７、４４７と結合されて形成される。したがって、第１補間用信号発生部４５１及び第２補間用信号発生部４６１が追加されても、本発明の分相器４０１のサイズは、従来の分相器（図１の１０１）とほとんど変わらない。

分相器４０１は、第１経路Ａないし第４経路Ｄを備える。分相器４０１は、外部クロック信号ｔＣＬＫを入力し、第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとを生成する。すなわち、外部クロック信号ｔＣＬＫは、第１経路Ａないし第４経路Ｄを通過して、第１内部クロック信号ＩＣＬＫ及び第２内部クロック信号ＩＣＬＫＢとして出力される。

伝送部４１１の出力信号は、第１経路Ａを通じてノードＮ１に到達し、また、第３経路Ｃを通じてノードＮ２に到達する。反転部４２１の出力信号は、第２経路Ｂを通じてノードＮ２に到達し、また、第４経路Ｄを通じてノードＮ１に到達する。

したがって、ノードＮ１で第１経路Ａを通じて伝送される信号と、第３経路Ｃを通じて伝送される信号とが補間されて第１内部クロック信号ＩＣＬＫとして発生し、ノードＮ２で第２経路Ｂを通じて伝送される信号と、第４経路Ｄを通じて伝送される信号とが補間されて第２内部クロック信号ＩＣＬＫＢとして発生する。

このとき、伝送部４１１と反転部４２１との間には、遅延時間差が発生する。すなわち、伝送部４１１の遅延時間が反転部４２１の遅延時間より速いか、または遅い。図４では、反転部４２１に備えられるインバータ４２５の遅延時間が、伝送部４１１に備えられる伝送ゲート４１５に比べて遅延時間が所定時間ほど遅い。

それにより、第１経路Ａを通じて伝送される信号は、第４経路Ｄを通じて伝送される信号より先にノードＮ１に到着し、所定時間後に第４経路Ｄを通じて伝送される信号がノードＮ１に到着する。このとき、第１バッファ４３１及び第１補間用信号発生部４５１の遅延時間は同じであるので、第１バッファ４３１及び第１補間用信号発生部４５１によっては遅延時間差が発生しない。このように、所定の時間差を置いてノードＮ１に到着した信号は相互補間される。

また、第３経路Ｃを通じて伝送される信号は、第２経路Ｂを通じて伝送される信号より先にノードＮ２に到着し、所定時間後に第２経路Ｂを通じて伝送される信号がノードＮ２に到着する。このとき、第２バッファ４４１と第２補間用信号発生部４６１との遅延時間は同じであるので、第２バッファ４４１と第２補間用信号発生部４６１とによっては遅延時間差が発生しない。このように、所定の時間差を置いてノードＮ２に到着した信号は相互補間される。

前記のように、伝送部４１１の出力信号と反転部４２１の出力信号とが、それぞれ第１経路Ａないし第４経路Ｄを通じてノードＮ１及びノードＮ２で補間されることによって、第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のスキューは、大幅に低下する。また、第１バッファ４３１及び第２バッファ４４１と、第１補間用信号発生部４５１及び第２補間用信号発生部４６１との遅延時間が同じであるので、第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のスキューは、ＰＶＴ変化に対しても小さい。

図５は、図４に示す信号ＳＩＧ１〜ＳＩＧ４、ＩＣＬＫ、ＩＣＬＫＢのタイミング図である。図５に示すように、第１経路（図４のＡ）を通じて出力される信号ＳＩＧ１は、第４経路（図４のＤ）を通じて出力される信号ＳＩＧ４に比べて所定時間△ｔだけ早い。したがって、第１経路（図４のＡ）を通じて出力される信号ＳＩＧ１と、第４経路（図４のＤ）を通じて出力される信号ＳＩＧ４とがノード（図４のＮ１）で補間されて、第１内部クロック信号ＩＣＬＫとして発生する。

また、第２経路（図４のＢ）を通じて出力される信号ＳＩＧ２は、第３経路（図４のＣ）を通じて出力される信号ＳＩＧ３に比べて所定時間△ｔだけ遅い。したがって、第２経路（図４のＢ）を通じて出力される信号ＳＩＧ２と、第３経路（図４のＣ）を通じて出力される信号ＳＩＧ３とがノード（図４のＮ２）で補間されて、第２内部クロック信号ＩＣＬＫＢとして発生する。
したがって、第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のスキューが低下する。

図５を参照して、図４に示す分相器４０１の動作を説明する。
外部クロック信号ｔＣＬＫは、伝送部４１１及び第１経路Ａを通じてノードＮ１に到達し、反転部４２１及び第４経路Ｄを通じてノードＮ１に到達し、これらが相互補間されて、ノードＮ１から第１内部クロック信号ＩＣＬＫが出力される。

また、外部クロック信号ｔＣＬＫは、反転部４２１及び第２経路Ｂを通じてノードＮ２に到達し、伝送部４１１及び第３経路Ｃを通じてノードＮ２に到達し、これらが相互補間されることによって、ノードＮ２から第２内部クロック信号ＩＣＬＫＢが出力される。
ここで、第１内部クロック信号ＩＣＬＫ及び第２内部クロック信号ＩＣＬＫＢのフォーリングスキュー及びライジングスキューを数式で計算するために、伝送部４１１、反転部４２１、第１バッファ４３１、第２バッファ４４１、及び第１補間用信号発生部４５１及び第２補間用信号発生部４６１の遅延時間を次のように定義する。

−伝送部４１１の遅延時間：ｔ１
−反転部４２１の遅延時間：ｔ１＋△ｔ
−第１バッファ４３１または第２バッファ４４１の遅延時間：ｔ２
−第１補間用信号発生部４５１または第２補間用信号発生部４６１の遅延時間：ｔ３

前記を適用すれば、第１内部クロック信号ＩＣＬＫの遅延時間Ｄ１と第２内部クロック信号ＩＣＬＫＢの遅延時間Ｄ２とは、次の数式（１）及び数式（２）の通りである。

数式（１）及び数式（２）において、ｎは、第１バッファ４３１または第２バッファ４４１のＰＶＴ変数(PVT parameter)であり、ｍは、第１補間用信号発生部４５１または第２補間用信号発生部４６１のＰＶＴ変数である。
第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のスキューＫを計算すれば、次の数式（３）の通りである。

数式３によれば、第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のスキューは、第１バッファ４３１または第２バッファ４４１と第１補間用信号発生部４５１または第２補間用信号発生部４６１とのＰＶＴ変数により決定される。すなわち、第１バッファ４３１または第２バッファ４４１と第１補間用信号発生部４５１または第２補間用信号発生部４６１とのＰＶＴ変数の差が大きければ、第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のスキューは大きくなる。逆に、第１バッファ４３１または第２バッファ４４１と第１補間用信号発生部４５１または第２補間用信号発生部４６１とのＰＶＴ変数の差が小さければ、第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のスキューは小さくなる。

第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のスキューを完全に除去するためには、第１バッファ４３１または第２バッファ４４１と第１補間用信号発生部４５１または第２補間用信号発生部４６１とのＰＶＴ変数を同じくすればよい。しかし、実質的に、第１バッファ４３１または第２バッファ４４１と第１補間用信号発生部４５１または第２補間用信号発生部４６１とのＰＶＴ変数を同じくすることは不可能である。したがって、第１バッファ４３１または第２バッファ４４１と第１補間用信号発生部４５１または第２補間用信号発生部４６１とのＰＶＴ変数をほぼ同様にして、第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のスキューを最小化することが最善の方法である。

図６は、図４に示す分相器４０１から出力される第１内部クロック信号と第２内部クロック信号ＩＣＬＫ、ＩＣＬＫＢとの間のフォーリングスキューを、ＰＶＴ変化によってシミュレーションした結果を図１に示す従来の分相器１０１のフォーリングスキューと比較して示す。図６でＹ軸は、第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のフォーリングスキューの変化値を表し、Ｘ軸はＰＶＴ、すなわち、多様な工程条件、複数の電源電圧及び複数の温度を複合的に設定して変化させた値を表す。

例えば、多様な工程条件は、ｆｆ（高速ＮＭＯＳトランジスタ及び高速ＰＭＯＳトランジスタの工程条件）、ｔｔ（標準ＮＭＯＳトランジスタ及び標準ＰＭＯＳトランジスタの工程条件）、ｓｓ（低速ＮＭＯＳトランジスタ及び低速ＰＭＯＳトランジスタの工程条件）、ｆｓ（高速ＮＭＯＳトランジスタ及び低速ＰＭＯＳトランジスタの工程条件）、ｓｆ（低速ＮＭＯＳトランジスタ及び高速ＰＭＯＳトランジスタの工程条件）を含み、複数の電源電圧は、２.０［Ｖ］、２.２［Ｖ］、２.５［Ｖ］を含み、複数の温度は、０℃、５５℃、１１０℃を含む。

第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のフォーリングスキューをＰＶＴ変化に対してシミュレーションするとき、工程条件及び温度が一定に維持された状態で、複数の電源電圧を分相器４０１に順に印加する。他のシミュレーションでは、工程条件及び電源電圧が一定に維持された状態で、分相器４０１は、複数の温度に順次に加熱される。さらに他のシミュレーションで、電源電圧及び温度が一定に維持された状態で、一つ以上の工程条件が変更される。その他のシミュレーションでは、工程条件、電源電圧及び温度のうち一つ以上が個別的に、順次に、同時に変更される。

図６に示すように、本発明に係る分相器４０１のＰＶＴ変化によるフォーリングスキュー６１１は、７［ｐｓ］ないし−６［ｐｓ］の変化幅を表す一方、従来の分相器（図１の１０１）のフォーリングスキュー６２１は、＋２０［ｐｓ］ないし−１６［ｐｓ］の変化幅を表す。

このように、本発明に係る分相器４０１のフォーリングスキューの変化幅は、従来の分相器（図１の１０１）のフォーリングスキューの変化幅に比べて著しく低いということが分かる。

図７は、図４に示す分相器４０１から出力される第１内部クロック信号及び第２内部クロック信号ＩＣＬＫ、ＩＣＬＫＢのライジングスキューをＰＶＴ変化によってシミュレーションした結果を、従来の分相器（図１の１０１）のライジングスキューと比較して示す。図７でＹ軸は、第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のライジングスキューの変化値を表し、Ｘ軸は、ＰＶＴ、すなわち、多様な工程条件、複数の電源電圧及び複数の温度を複合的に設定して変化させた値を表す。

第１内部クロック信号ＩＣＬＫと第２内部クロック信号ＩＣＬＫＢとの間のライジングスキューをシミュレーションする過程は、図６のフォーリングスキューをシミュレーションする過程と同様に行われる。

図７に示すように、本発明に係る分相器４０１のＰＶＴ変化によるライジングスキュー７１１は、３［ｐｓ］ないし−４［ｐｓ］の変化幅を表す一方、従来の分相器（図１の１０１）のライジングスキュー７２１は、＋１４［ｐｓ］ないし−１２［ｐｓ］の変化幅を表す。

このように、本発明に係る分相器４０１のライジングスキューの変化幅は、従来の分相器（図１の１０１）のライジングスキューの変化幅に比べて著しく低いということが分かる。

図面及び明細書で最適の実施形態が開示され、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲に記載された技術的思想によって決まらねばならない。

本発明は、メモリ集積回路関連の技術分野に好適に利用されうる。

従来の分相器の回路図である。図１に示す分相器から出力される第１内部クロック信号及び第２内部クロック信号のフォーリングスキューを、ＰＶＴ変化によって測定した結果を示すグラフである。図１に示す分相器から出力される第１内部クロック信号及び第２内部クロック信号のライジングスキューを、ＰＶＴ変化によって測定した結果を示すグラフである。本発明の望ましい実施形態に係る分相器の回路図である。図４に示す信号のタイミング図である。図４に示す分相器から出力される第１内部クロック信号及び第２内部クロック信号のフォーリングスキューを、ＰＶＴ変化によってシミュレーションした結果を示すグラフである。図４に示す分相器から出力される第１内部クロック信号及び第２内部クロック信号のライジングスキューを、ＰＶＴ変化によってシミュレーションした結果を示すグラフである。

符号の説明

４０１分相器
４１１伝送部
４１５伝送ゲート
４２１反転部
４２５、４３５、４３７、４４５、４４７、４５７、４６７インバータ
４３１第１バッファ
４４１第２バッファ
４５１第１補間用信号発生部
４５５伝送ゲート
４６１第２補間用信号発生部
４６５伝送ゲート
ｔＣＬＫ外部クロック信号
ＧＮＤ接地電圧
ＶＳＳ基板電圧
ＶＤＤ電源電圧
ＩＣＬＫ第１内部クロック信号
ＩＣＬＫＢ第２内部クロック信号
ＳＩＧ１、ＳＩＧ２、ＳＩＧ３、ＳＩＧ４信号
Ｎ１、Ｎ２ノード

Claims

外部クロック信号を入力し、相互に１８０°の位相差を有する第１内部クロック信号及び第２内部クロック信号を発生させる分相器において、
前記外部クロック信号をバッファリングして出力する第１バッファと、
前記外部クロック信号を反転させて出力する反転部と、
前記反転部の出力信号をバッファリングする第２バッファと、
前記外部クロック信号を反転させて出力する第１補間用信号発生部と、
前記反転部の出力信号を反転させて出力する第２補間用信号発生部と、を備え、
前記第１バッファから出力される信号と前記第２補間用信号発生部から出力される信号とを補間して前記第１内部クロック信号を発生させ、
前記第２バッファから出力される信号と前記第１補間用信号発生部から出力される信号とを補間して前記第２内部クロック信号を発生させることを特徴とする分相器。
前記外部クロック信号をバッファリングして、前記第１バッファ及び前記第１補間用信号発生部に伝送する伝送部をさらに備えることを特徴とする請求項１に記載の分相器。
前記伝送部は、
前記外部クロック信号を前記第１バッファ及び前記第１補間用信号発生部に伝送する伝送ゲートを備えることを特徴とする請求項２に記載の分相器。
前記伝送ゲートは、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタのゲートは接地電圧または基板電圧に連結され、前記ＮＭＯＳトランジスタのゲートは電源電圧に連結されたことを特徴とする請求項３に記載の分相器。
前記第１バッファは、
直列に連結された複数のインバータを備えることを特徴とする請求項１に記載の分相器。
前記第１バッファは、
直列に連結された偶数個のインバータを備えることを特徴とする請求項１に記載の分相器。
前記第２バッファは、
直列に連結された複数のインバータを備えることを特徴とする請求項１に記載の分相器。
前記第２バッファは、
直列に連結された偶数個のインバータを備えることを特徴とする請求項１に記載の分相器。
前記第１補間用信号発生部は、
前記外部クロック信号を伝送する伝送ゲートと、
前記外部クロック信号を反転させるインバータと、を備えることを特徴とする請求項１に記載の分相器。
前記第１補間用信号発生部は、
前記バッファリングされた外部クロック信号を伝送する伝送ゲートと、
前記バッファリングされた外部クロック信号を反転させるインバータと、を備えることを特徴とする請求項１に記載の分相器。
前記第２補間用信号発生部は、
前記反転部の出力信号を伝送する伝送ゲートと、
前記伝送ゲートの出力信号を反転させて出力するインバータと、を備えることを特徴とする請求項１に記載の分相器。
前記第２バッファの後端のインバータの遅延時間は、前記第１補間用信号発生部のインバータの遅延時間と同じであることを特徴とする請求項７または請求項９に記載の分相器。
前記第１バッファの後端のインバータの遅延時間は、前記第２補間用信号発生部のインバータの遅延時間と同じであることを特徴とする請求項５または請求項１１に記載の分相器。
前記第２バッファの前端のインバータの遅延時間は、前記第１補間用信号発生部の伝送ゲートの遅延時間と同じであることを特徴とする請求項７または請求項９に記載の分相器。
前記第１バッファの前端のインバータの遅延時間は、前記第２補間用信号発生部の伝送ゲートの遅延時間と同じであることを特徴とする請求項５または請求項１１に記載の分相器。
前記第１バッファの遅延時間は、前記第２補間用信号発生部の遅延時間と同じであることを特徴とする請求項１に記載の分相器。
前記第２バッファの遅延時間は、前記第１補間用信号発生部の遅延時間と同じであることを特徴とする請求項１に記載の分相器。
前記第１バッファ、前記第２バッファ、前記第１補間用信号発生部及び前記第２補間用信号発生部の遅延時間は何れも同じであることを特徴とする請求項１に記載の分相器。