KR100688591B1

KR100688591B1 - 위상 분할기

Info

Publication number: KR100688591B1
Application number: KR1020060036321A
Authority: KR
Inventors: 김영식
Original assignee: 삼성전자주식회사
Priority date: 2006-04-21
Filing date: 2006-04-21
Publication date: 2007-03-02
Also published as: JP2007295562A; US7570095B2; DE102007020304A1; TWI339502B; US20070247205A1; DE102007020304B4; TW200746641A

Abstract

본 발명은 위상 분할기에 관한 것이다. 본 발명은 외부 클럭 신호를 입력하고, 서로 180도의 위상차를 갖는 제1 내부 클럭 신호와 제2 내부 클럭 신호를 발생하는 위상 분할기에 있어서, 상기 외부 클럭 신호를 버퍼링하여 출력하는 제1 버퍼; 상기 외부 클럭 신호를 반전시켜서 출력하는 반전부; 상기 반전부의 출력 신호를 버퍼링하는 제2 버퍼; 상기 외부 클럭 신호를 반전시켜서 출력하는 제1 보간용 신호 발생부; 및 상기 반전부의 출력 신호를 반전시켜서 출력하는 제2 보간용 신호 발생부를 구비하고, 상기 제1 버퍼로부터 출력되는 신호와 상기 제2 보간용 신호 발생부로부터 출력되는 신호를 인터폴레이션시켜서 상기 제1 내부 클럭 신호를 발생하고, 상기 제2 버퍼로부터 출력되는 신호와 상기 제1 보간용 신호 발생부로부터 출력되는 신호를 인터폴레이션시켜서 상기 제2 내부 클럭 신호를 발생함으로써, 위상 분할기의 스큐가 최소화된다.

Description

위상 분할기{Phase splitter}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 위상 분할기의 회로도이다.

도 2는 도 1에 도시된 위상 분할기로부터 출력되는 제1 및 제2 내부 클럭 신호들의 폴링 스큐(falling skew)를 PVT 변화에 따라 측정한 결과를 보여준다.

도 3은 도 1에 도시된 위상 분할기로부터 출력되는 제1 및 제2 내부 클럭 신호들의 라이징 스큐(rising skew)를 PVT 변화에 따라 측정한 결과를 보여준다.

도 4는 본 발명의 바람직한 실시예에 따른 위상 분할기의 회로도이다.

도 5는 도 4에 도시된 신호들의 타이밍도이다.

도 6은 도 4에 도시된 위상 분할기로부터 출력되는 제1 및 제2 내부 클럭 신호들의 폴링 스큐를 PVT 변화에 따라 시뮬레이션(simulation)한 결과를 보여준다.

도 7은 도 4에 도시된 위상 분할기로부터 출력되는 제1 및 제2 내부 클럭 신호들의 라이징 스큐를 PVT 변화에 따라 시뮬레이션한 결과를 보여준다.

<도면의 주요 부분에 대한 부호의 설명>

401; 위상 분할기, 411; 전송부

421; 반전부, 431,441; 제1 및 제2 버퍼들

451,461; 제1 및 제2 보간용 신호 발생부들

본 발명은 위상 분할기에 관한 것으로서, 특히 클럭 신호에 동기되어 동작하는 메모리 집적회로 장치에 사용되는 위상 분할기에 관한 것이다.

위상 분할기는 외부에서 클럭 신호를 입력하고, 상기 클럭 신호를 분할하여 위상이 180도 차이가 나는 2개의 클럭 신호들을 생성한다. 위상 분할기는 일반적으로 SDRAM(Synchronous Dynamic Random Access Memory)과 같이 클럭 신호에 동기되어 동작하는 메모리 집적회로 장치에 주로 적용된다. 위상 분할기의 일예가 미국 특허(#4,782,253, 등록일:1988,11.01)에 개시되어 있다.

도 1은 미국 특허(#4,782,253)에 개시된 위상 분할기의 회로도이다. 도 1을 참조하면, 위상 분할기(101)는 외부 클럭 신호(CLK)를 입력하고, 외부 클럭 신호(CLK)와 180도의 위상차를 갖는 제1 내부 클럭 신호(CLKB), 및 외부 클럭 신호(CLK)와 동일한 위상을 갖는 제2 내부 클럭 신호(CLK1)를 생성한다.

제1 내부 클럭 신호(CLKB)는 제1 경로(A)를 통해서 출력되며, 제1 경로(A)에는 직렬로 연결된 3개의 인버터들(111∼113)이 구비된다. 이와 같이, 제1 경로(A)에는 홀수개의 인버터들(111∼113)이 구비됨으로써, 제1 내부 클럭 신호(CLKB)는 외부 클럭 신호(CLK)에 대해 180도의 위상차를 갖는다.

제2 내부 클럭 신호(CLK1)는 제2 경로(B)를 통해서 출력되며, 제2 경로(B)에 는 직렬로 연결된 2개의 인버터들(121,122)이 구비된다. 이와 같이, 제2 경로(B)에는 짝수개의 인버터들(121,122)이 구비됨으로써, 제2 내부 클럭 신호(CLK1)는 외부 클럭 신호(CLK)와 동일한 위상을 갖는다.

따라서, 제1 내부 클럭 신호(CLKB)는 제2 내부 클럭 신호(CLK1)와 180도의 위상차를 갖는다.

그런데, 제1 경로(A)에 구비되는 인버터의 수가 제2 경로(B)에 구비되는 인버터의 수보다 1개 더 많기 때문에, 제1 내부 클럭 신호(CLKB)는 제2 내부 클럭 신호(CLK1)보다 늦게 발생한다. 즉, 제1 경로(A)를 통해서 출력되는 제1 내부 클럭 신호(CLKB)의 지연 시간이 제2 경로(B)를 통해서 출력되는 제2 내부 클럭 신호(CLK1)의 지연 시간보다 길어진다. 이러한 지연 시간의 차이로 인하여 제1 내부 클럭 신호(CLKB)와 제2 내부 클럭 신호(CLK1) 사이에는 스큐(skew)가 발생한다. 이러한 스큐는 PVT(Process, Voltage and Temperature; 이하, PVT로 약칭) 변화에 따라 더욱 심해진다.

도 2는 도 1에 도시된 위상 분할기(101)로부터 출력되는 제1 및 제2 내부 클럭 신호들(CLKB,CLK1)의 폴링 스큐(falling skew)를 PVT 변화에 따라 측정한 결과를 보여준다. 도 2를 참조하면, 제1 및 제2 내부 클럭 신호들(CLKB,CLK1)의 폴링 스큐는 PVT 변화에 따라 +20[ps]∼-16[ps]의 큰 변화폭을 갖는다.

도 3은 도 1에 도시된 위상 분할기(101)로부터 출력되는 제1 및 제2 내부 클럭 신호들(CLKB,CLK1)의 라이징 스큐(rising skew)를 PVT 변화에 따라 측정한 결과를 보여준다. 도 3을 참조하면, 제1 및 제2 내부 클럭 신호들(CLKB,CLK1)의 라이 징 스큐는 PVT 변화에 따라 +14[ps]∼-12[ps]의 큰 변화폭을 갖는다.

상기와 같이 종래의 위상 분할기(101)에 따르면, 제1 경로(A)에 구비되는 인버터의 수가 제2 경로(B)에 구비되는 인버터의 수보다 많음으로 인하여 제1 내부 클럭 신호(CLKB)와 제2 내부 클럭 신호(CLK1) 사이에는 스큐가 발생한다. 즉, 제1 및 제2 내부 클럭 신호들(CLKB,CLK1)의 폴링 스큐와 라이징 스큐의 변화폭이 매우 크다. 특히, 이러한 스큐의 변화폭은 PVT 변화에 따라 더욱 심하게 나타난다.

제1 및 제2 내부 클럭 신호들(CLKB,CLK1)의 폴링 스큐와 라이징 스큐의 변화폭이 크면, 제1 및 제2 내부 클럭 신호들(CLKB,CLK1)에 동기되어 동작하는 반도체 메모리 장치(미도시)로부터 출력되는 데이터가 오류를 일으킬 수가 있다. 이러한, 반도체 메모리 장치의 출력 데이터의 오류를 방지하기 위해서는 제1 및 제2 내부 클럭 신호들(CLKB,CLK1) 사이의 스큐가 작아야 한다.

본 발명의 목적은 입력되는 하나의 클럭 신호를 분할하여 복수개의 클럭 신호들을 생성하고, 상기 복수개의 클럭 신호들 사이의 스큐를 PVT 변화에 대해 최소화시키는 위상 분할기를 제공하는 것이다.

상기 기술적 과제를 이루기 위하여 본 발명은

외부 클럭 신호를 입력하고, 서로 180도의 위상차를 갖는 제1 내부 클럭 신호와 제2 내부 클럭 신호를 발생하는 위상 분할기에 있어서, 상기 외부 클럭 신호를 버퍼링하여 출력하는 제1 버퍼; 상기 외부 클럭 신호를 반전시켜서 출력하는 반 전부; 상기 반전부의 출력 신호를 버퍼링하는 제2 버퍼; 상기 외부 클럭 신호를 반전시켜서 출력하는 제1 보간용 신호 발생부; 및 상기 반전부의 출력 신호를 반전시켜서 출력하는 제2 보간용 신호 발생부를 구비하고, 상기 제1 버퍼로부터 출력되는 신호와 상기 제2 보간용 신호 발생부로부터 출력되는 신호를 인터폴레이션시켜서 상기 제1 내부 클럭 신호를 발생하고, 상기 제2 버퍼로부터 출력되는 신호와 상기 제1 보간용 신호 발생부로부터 출력되는 신호를 인터폴레이션시켜서 상기 제2 내부 클럭 신호를 발생하는 위상 분할기를 제공한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 바람직한 실시예에 따른 위상 분할기(401)의 회로도이다. 도 4를 참조하면, 위상 분할기(401)는 전송부(411), 반전부(421), 제1 및 제2 버퍼들(431,441), 및 제1 및 제2 보간용 신호 발생부들(451,461)을 구비한다.

전송부(411)는 외부 클럭 신호(tCLK)를 입력하고, 외부 클럭 신호(tCLK)를 버퍼링(buffering)하여 신호들(SIG1,SIG3)을 출력하여 제1 버퍼(431) 및 제1 보간용 신호 발생부(451)로 전송한다. 전송부(411)로부터 출력되는 신호들(SIG1,SIG3)은 전송부(411)에 의해 소정 시간 지연된다. 전송부(411)는 외부 클럭 신호(tCLK)를 입출력하는 전송 게이트(415)를 구비한다. 전송 게이트(415)는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된다. 전송 게이트(415)의 PMOS 트랜지스터의 게이트는 접지 전압(GND) 또는 기판 전압(VSS)에 연결되어 있으므로, 상기 PMOS트랜지스 터는 위상 분할기(401)가 활성화되어 있는 동안에는 온(on) 상태로 유지된다. 전송 게이트(415)의 NMOS 트랜지스터의 게이트는 전원 전압(VDD)에 연결되어 있으므로, 상기 NMOS 트랜지스터는 위상 분할기(401)가 활성화되어있는 동안에는 온(on) 상태로 유지된다. 이와 같이, 전송 게이트(415)는 위상 분할기(401)가 활성화되어있는 동안에는 항상 온(on) 상태로 유지된다.

제1 버퍼(431)는 전송부(411)에 연결된다. 제1 버퍼(431)는 전송부(411)로부터 출력되는 신호(SIG1)를 버퍼링하여 출력한다. 제1 버퍼(431)는 직렬 연결된 우수개의 인버터들(435,437)을 구비한다. 제1 버퍼(431)에 구비되는 인버터들(435,437)의 수가 우수개이므로, 제1 버퍼(431)로 입력되는 신호(SIG1)와 제1 버퍼(431)로부터 출력되는 신호의 위상은 동일하다. 또한, 제1 버퍼(431)는 복수개의 인버터들(435,437)을 구비하기 때문에, 제1 버퍼(431)로부터 출력되는 신호는 제1 버퍼(431)로 입력되는 신호(SIG1)에 비해 소정 시간 지연된다. 제1 버퍼(431)에 구비되는 인버터들(435,437)의 수는 위상 분할기(401)의 특성에 따라 선택되는 것이 바람직하다. 이 때, 인버터들(435,437)의 수가 많으면 제1 버퍼(431)의 버퍼링 효과는 향상되지만, 제1 버퍼(431)로부터 출력되는 신호의 지연 시간이 길어지게 된다. 본 발명에서는 제1 버퍼(431)의 지연 시간을 단축시키기 위해 2개의 인버터들(435,437)을 구비한다.

반전부(421)는 외부 클럭 신호(tCLK)를 입력하고, 입력되는 외부 클럭 신호(tCLK)의 위상을 180도 반전시켜서 신호들(SIG2,SIG4)을 출력하여 제2 버퍼(441)와 제2 보간용 신호 발생부(461)로 전송한다. 반전부(421)는 인버터(425)를 구비 한다.

제2 버퍼(441)는 반전부(421)에 연결된다. 제2 버퍼(441)는 반전부(421)로부터 출력되는 신호(SIG2)를 버퍼링하여 출력한다. 제2 버퍼(441)는 직렬 연결된 우수개의 인버터들(445,447)을 구비한다. 제2 버퍼(441)에 구비되는 인버터들(445,447)의 수가 우수개이므로, 제2 버퍼(441)로 입력되는 신호(SIG2)와 제2 버퍼(441)로부터 출력되는 신호의 위상은 동일하다. 또한, 제2 버퍼(441)는 복수개의 인버터들(445,447)을 구비하기 때문에, 제2 버퍼(441)로부터 출력되는 신호는 제2 버퍼(441)로 입력되는 신호(SIG2)에 비해 소정 시간 지연된다. 제2 버퍼(441)에 구비되는 인버터들(445,447)의 수는 위상 분할기(401)의 특성에 따라 선택되는 것이 바람직하다. 이 때, 인버터들(445,447)의 수가 많으면 제2 버퍼(441)의 버퍼링 효과는 향상되지만, 제2 버퍼(441)로부터 출력되는 신호의 지연 시간이 길어지게 된다. 본 발명에서는 제2 버퍼(441)의 지연 시간을 단축시키기 위해 2개의 인버터들(445,447)을 구비한다.

제1 보간용 신호 발생부(451)는 전송부(411)의 출력단에 연결된다. 제1 보간용 신호 발생부(451)는 전송부(411)의 출력 신호(SIG3)를 반전시켜서 노드(N1)로 전송한다. 따라서, 제2 버퍼(441)로부터 출력되는 신호와 제1 보간용 신호 발생부(451)로부터 출력되는 신호의 위상은 동일하다. 이와 같이, 제2 버퍼(441)로부터 출력되는 신호와 제1 보간용 신호 발생부(451)로부터 출력되는 신호의 위상이 동일하기 때문에, 제2 버퍼(441)의 출력 신호와 제1 보간용 신호 발생부(451)의 출력 신호가 노드(N2)에서 결합되더라도 제2 내부 클럭 신호(ICLKB)의 위상은 바뀌지 않는다. 제1 보간용 신호 발생부(451)는 전송 게이트(455)와 인버터(457)를 구비한다. 이 때, 제1 보간용 신호 발생부(451)의 전송 게이트(455)의 지연 시간이 제2 버퍼(441)의 전단에 구비되는 인버터(445)의 지연 시간과 동일하도록 제1 보간용 신호 발생부(451)의 전송 게이트(455)를 제조하는 것이 바람직하다. 또한, 제1 보간용 신호 발생부(451)의 인버터(457)의 지연 시간이 제2 버퍼(441)의 후단에 구비되는 인버터(447)의 지연 시간과 동일하도록 제1 보간용 신호 발생부(451)의 인버터(457)를 제조하는 것이 바람직하다. 이에 따라, 제2 버퍼(441)와 제1 보간용 신호 발생부(451)의 지연 시간이 동일하게 된다.

제2 보간용 신호 발생부(461)는 반전부(421)의 출력단에 연결된다. 제2 보간용 신호 발생부(461)는 반전부(421)의 출력 신호(SIG4)를 반전시켜서 노드(N1)로 전송한다. 따라서, 제1 버퍼(431)로부터 출력되는 신호와 제2 보간용 신호 발생부(461)로부터 출력되는 신호의 위상은 동일하다. 이와 같이, 제1 버퍼(431)로부터 출력되는 신호와 제2 보간용 신호 발생부(461)로부터 출력되는 신호의 위상이 동일하기 때문에, 제1 버퍼(431)의 출력 신호와 제2 보간용 신호 발생부(461)의 출력 신호가 노드(N1)에서 결합되더라도 제1 내부 클럭 신호(ICLK)의 위상은 바뀌지 않는다. 제2 보간용 신호 발생부(461)는 전송 게이트(465)와 인버터(467)를 구비한다. 이 때, 제2 보간용 신호 발생부(461)의 전송 게이트(465)의 지연 시간이 제1 버퍼(431)의 전단에 구비되는 인버터(435)의 지연 시간과 동일하도록 제2 보간용 신호 발생부(461)의 전송 게이트(465)를 제조하는 것이 바람직하다. 또한, 제2 보간용 신호 발생부(461)의 인버터(467)의 지연 시간이 제1 버퍼의 후단에 구비되는 인버터(437)의 지연 시간과 동일하도록 제2 보간용 신호 발생부(461)의 인버터(467)를 제조하는 것이 바람직하다. 이에 따라, 제2 보간용 신호 발생부(461)와 제1 버퍼(431)의 지연 시간이 동일하게 된다.

제1 버퍼(431)의 전단에 구비되는 인버터(435)와 제2 버퍼(441)의 전단에 구비되는 인버터(445)는 동일한 크기로 제조된다. 따라서, 제1 버퍼(431)의 전단의 인버터(435)와 제2 버퍼(441)의 전단의 인버터(445)는 동일한 지연 시간을 갖는다. 결과적으로, 제1 및 제2 버퍼들(431,441)의 전단의 인버터들(435,445)과 제1 및 제2 보간용 신호 발생부들(451,461)의 전송게이트들(455,465)의 지연 시간은 동일하다.

제1 및 제2 버퍼들(431,441)의 후단에 구비되는 인버터들(437,447)과 제1 및 제2 보간용 신호 발생부들(451,461)의 인버터들(457,467)은 모두 동일한 크기로 제조된다. 따라서, 제1 및 제2 버퍼들(431,441)의 후단에 구비되는 인버터들(437,447)과 제1 및 제2 보간용 신호 발생부들(451,461)의 인버터들(457,467)의 지연 시간은 동일하다.

결과적으로, 제1 및 제2 버퍼들(431,441)과 제1 및 제2 보간용 신호 발생부들(451,461)의 지연시간들은 모두 동일하다.

본 발명의 위상 분할기(401)는 종래의 위상 분할기(도 1의 101)에 비해 제1 보간용 신호 발생부(451) 및 제2 보간용 신호 발생부(461)를 더 구비하지만, 제1 보간용 신호 발생부(451) 및 제2 보간용 신호 발생부(461)에 구비되는 전송 게이트들(455,465)은 전력 소모가 매우 적다. 따라서, 제1 보간용 신호 발생부(451) 및 제2 보간용 신호 발생부(461)가 추가되더라도, 본 발명의 위상 분할기(401)의 전력 소모는 종래의 위상 분할기(도 1의 101)와 비교해볼 때 큰 차이가 없다.

또한, 반도체 메모리 장치를 제조할 때, 제1 보간용 신호 발생부(451) 및 제2 보간용 신호 발생부(461)에 구비되는 인버터들(457,467)은, 제1 버퍼(431) 및 제2 버퍼(441)에 구비되는 인버터들(437,447)과 결합되어 형성된다. 따라서, 제1 보간용 신호 발생부(451) 및 제2 보간용 신호 발생부(461)가 추가되더라도 본 발명의 위상 분할기(401)의 크기는 종래의 위상 분할기(도 1의 101)와 거의 차이가 없다.

위상 분할기(401)는 제1 내지 제4 경로들(A∼D)을 구비한다. 위상 분할기(401)는 외부 클럭 신호(tCLK)를 입력하고, 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB)를 생성힌다. 즉, 외부 클럭 신호(tCLK)는 제1 내지 제4 경로들(A∼D)을 통과하여 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB)로써 출력된다.

전송부(411)의 출력 신호들(SIG1,SIG3) 중 출력 신호(SIG1)는 제1 경로(A)를 통해서 노드(N1)에 도착하고, 출력 신호(SIG3)는 제3 경로(C)를 통해서 노드(N2)에 도착한다. 반전부(421)의 출력 신호들(SIG2,SIG4) 중 출력 신호(SIG2)는 제2 경로(B)를 통해서 노드(N2)에 도착하고, 출력 신호(SIG4)는 제4 경로(D)를 통해서 노드(N1)에 도착한다.

따라서, 노드(N1)에서 제1 경로(A)를 통해서 전송되는 신호와 제3 경로(C)를 통해서 전송되는 신호가 인터폴레이션(interpolation)되어 제1 내부 클럭 신호(ICLK)로써 발생되고, 노드(N2)에서 제2 경로(B)를 통해서 전송되는 신호와 제4 경로(D)를 통해서 전송되는 신호가 인터폴레이션되어 제2 내부 클럭 신호(ICLKB)로써 발생된다.

이 때, 전송부(411)와 반전부(421) 사이에는 지연 시간의 차이가 발생하게 된다. 즉, 전송부(411)의 지연 시간이 반전부(421)의 지연 시간보다 빠르거나 늦을 수가 있다. 도 4에서는, 반전부(421)에 구비되는 인버터(425)의 지연 시간이 전송부(411)에 구비되는 전송 게이트(415)에 비해 지연 시간이 소정 시간만큼 늦다.

그러면, 제1 경로(A)를 통해서 전송되는 신호는 제4 경로(D)를 통해서 전송되는 신호보다 먼저 노드(N1)에 도착하고, 소정 시간 후에 제4 경로(D)를 통해서 전송되는 신호가 노드(N1)에 도착한다. 이 때, 제1 버퍼(431)와 제1 보간용 신호 발생부(451)의 지연 시간은 동일함으로, 제1 버퍼(431)와 제1 보간용 신호 발생부(451)에 의해서는 지연 시간의 차이가 발생하지 않는다. 이와 같이, 소정 시간의 차이를 두고 노드(N1)에 도착한 신호들은 서로 인터폴레이션된다.

또한, 제3 경로(C)를 통해서 전송되는 신호는 제2 경로(B)를 통해서 전송되는 신호보다 먼저 노드(N2)에 도착하고, 소정 시간 후에 제2 경로(B)를 통해서 전송되는 신호가 노드(N2)에 도착한다. 이 때, 제2 버퍼(441)와 제2 보간용 신호 발생부(461)의 지연 시간은 동일함으로, 제2 버퍼(441)와 제2 보간용 신호 발생부(461)에 의해서는 지연 시간의 차이가 발생하지 않는다. 이와 같이, 소정 시간의 차이를 두고 노드(N2)에 도착한 신호들은 서로 인터폴레이션된다.

상기와 같이, 전송부(411)의 출력 신호와 반전부(421)의 출력 신호가 각각 제1 내지 제 4 경로들(A∼D)을 통해서 노드(N1)와 노드(N2)에서 인터폴레이션됨으로써, 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB) 사이의 스큐는 대폭적으로 감소된다. 또한, 제1 및 제2 버퍼들(431,441)과 제1 및 제2 보간용 신호 발생부들(451,461)의 지연 시간이 동일하기 때문에, 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB) 사이의 스큐는 PVT 변화에 대해서도 작게 나타나게 된다.

도 5는 도 4에 도시된 신호들(SIG1∼SIG4,ICLK,ICLKB)의 타이밍도이다. 도 5를 참조하면, 제1 경로(도 4의 A)로 입력되는 신호(SIG1)는 제4 경로(도 4의 D)로 입력되는 신호(SIG4)에 비해 소정 시간(△t) 빠르다. 제1 경로(도 4의 A)로 입력되는 신호(SIG1)는 제4 경로(도 4의 D)로 입력되는 신호(SIG4)와 반대 위상을 갖는다. 제1 경로(도 4의 A)로 입력되는 신호(SIG1)와 제4 경로(도 4의 D)로 입력되는 신호(SIG4)가 인터폴레이션되어 제1 내부 클럭 신호(ICLK)로써 발생된다. 제1 내부 클럭 신호(ICLK)는 제1 경로(도 4의 A)로 입력되는 신호(SIG1)와 동상이지만, 제4 경로(도 4의 D)로 입력되는 신호(SIG4)와 반대 위상을 갖는다.

제2 경로(도 4의 B)로 입력되는 신호(SIG2)는 제3 경로(도 4의 C)로 입력되는 신호(SIG3)에 비해 소정 시간(△t) 늦다. 제2 경로(도 4의 B)로 입력되는 신호(SIG2)는 제3 경로(도 4의 C)로 입력되는 신호(SIG3)와 반대 위상을 갖는다. 제2 경로(도 4의 B)로 입력되는 신호(SIG2)와 제3 경로(도 4의 C)로 입력되는 신호(SIG3)가 인터폴레이션되어 제2 내부 클럭 신호(ICLKB)로써 발생된다. 제2 내부 클럭 신호(ICLKB)는 제2 경로(도 4의 B)로 입력되는 신호(SIG2)와 동상이지만, 제3 경로(도 4의 C)로 입력되는 신호(SIG3)와 반대 위상을 갖는다.

도 5에 도시된 바와 같이, 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB) 사이의 스큐가 감소된다.

도 5를 참조하여 도 4에 도시된 위상 분할기(401)의 동작을 설명하기로 한다.

외부 클럭 신호(tCLK)는 전송부(411)와 제1 경로(A)를 통해서 노드(N1)에 도달하고, 반전부(421)와 제4 경로(D)를 통해서 노드(N1)에 도달하며, 이들이 서로 인터폴레이션되어 노드(N1)로부터 제1 내부 클럭 신호(ICLK)가 출력된다.

또한, 외부 클럭 신호(tCLK)는 반전부(421)와 제2 경로(B)를 통해서 노드(N2)에 도달하고, 전송부(411)와 제3 경로(C)를 통해서 노드(N2)에 도달하며, 이들이 서로 인터폴레이션됨으로써, 노드(N2)로부터 제2 내부 클럭 신호(ICLKB)가 출력된다.

여기서, 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB)의 폴링 스큐와 라이징 스큐를 수식으로 계산하기 위하여 전송부(411), 반전부(421), 제1 및 제2 버퍼들(431,441), 및 제1 및 제2 보간용 신호 발생부들(451,461)의 지연 시간을 다음 수학식 1과 같이 정의한다.

- 전송부(411)의 지연 시간: t1

- 반전부(421)의 지연 시간: t1 + △t

- 제1 버퍼(431) 또는 제2 버퍼(441)의 지연 시간: t2

- 제1 보간용 신호 발생부(451) 또는 제2 보간용 신호 발생부(461)의 지연 시간: t3

수학식 1을 적용하면, 제1 내부 클럭 신호(ICLK)의 지연 시간(D1)과 제2 내부 클럭 신호(ICLKB)의 지연 시간(D2)은 다음 수학식 2 및 수학식 3과 같다.

D1 =

D2 =

수학식 2 및 수학식 3에서, n은 제1 버퍼(431) 또는 제2 버퍼(441)의 PVT 변수이고, m은 제1 보간용 신호 발생부(451) 또는 제2 보간용 신호 발생부(461)의 PVT 변수이다.

제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB) 사이의 스큐(K)를 계산하면 다음 수학식 4와 같다.

K = D1 - D2

=

-

=

수학식 4에 의하면, 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB) 사이의 스큐는 제1 버퍼(431) 또는 제2 버퍼(441)와 제1 보간용 신호 발생부(451) 또는 제2 보간용 신호 발생부(461)의 PVT 변수들에 의해 결정된다. 즉, 제1 버퍼(431) 또는 제2 버퍼(441)와 제1 보간용 신호 발생부(451) 또는 제2 보간용 신호 발생부(461)의 PVT 변수의 차이가 크면, 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB) 사이의 스큐는 커진다. 반대로, 제1 버퍼(431) 또는 제2 버퍼(441)와 제1 보간용 신호 발생부(451) 또는 제2 보간용 신호 발생부(461)의 PVT 변수의 차이가 작으면, 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB) 사이의 스큐는 작아진다.

제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB) 사이의 스큐를 완전히 제거하기 위해서는, 제1 버퍼(431) 또는 제2 버퍼(441)와 제1 보간용 신호 발생부(451) 또는 제2 보간용 신호 발생부(461)의 PVT 변수를 동일하게 하면 된다. 그러나, 실질적으로, 제1 버퍼(431) 또는 제2 버퍼(441)와 제1 보간용 신호 발생부(451) 또는 제2 보간용 신호 발생부(461)의 PVT 변수를 동일하게 하는 것은 불가능하다. 따라서, 제1 버퍼(431) 또는 제2 버퍼(441)와 제1 보간용 신호 발생부(451) 또는 제2 보간용 신호 발생부(461)의 PVT 변수를 거의 유사하게 만들어서, 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB) 사이의 스큐를 최소화하는 것이 최선의 방법이다.

도 6은 도 4에 도시된 위상 분할기(401)로부터 출력되는 제1 및 제2 내부 클럭 신호들(ICLK,ICLKB) 사이의 폴링 스큐를 PVT 변화에 따라 시뮬레이션한 결과를 도 1에 도시된 종래의 위상 분할기(101)의 폴링 스큐와 비교적으로 보여준다. 도 6에서 Y축은 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB) 사이의 폴링 스큐의 변화값을 나타내고, X축은 PVT 즉, 다양한 공정 조건들, 복수의 전원 전압들 및 복수의 온도들을 복합적으로 설정하여 변화시킨 값들을 나타낸다.

예컨대, 다양한 공정 조건들은 ff(고속 NMOS 트랜지스터와 고속 PMOS 트랜지스터의 공정 조건), tt(표준 NMOS 트랜지스터와 표준 PMOS 트랜지스터의 공정 조건), ss(저속 NMOS 트랜지스터와 저속 PMOS 트랜지스터의 공정 조건), fs(고속 NMOS 트랜지스터와 저속 PMOS 트랜지스터의 공정 조건), sf(저속 NMOS 트랜지스터와 고속 PMOS 트랜지스터의 공정 조건)을 포함하며, 복수의 전원 전압들은 2.0[V], 2.2[V], 2.5[V]를 포함하며, 복수의 온도들은 0℃, 55℃, 110℃를 포함한다.

제1 및 제2 내부 클럭 신호들(ICLK,ICLKB) 사이의 폴링 스큐를 PVT 변화에 따라 시뮬레이션할 때, 위상 분할기(도 4의 401)를 공정 조건들 하나로 설정한 상태에서, 위상 분할기(401)에 복수의 전원 전압들을 차례로 인가하고, 각 전원 전압이 인가될 때마다 위상 분할기(401)를 복수의 온도들로 순차적으로 가열하여, 제1 및 제2 내부 클럭 신호들(ICLK,ICLKB) 사이의 폴링 스큐를 측정한다.

도 6에 도시된 바와 같이, 본 발명에 따른 위상 분할기(401)의 PVT 변화에 따른 폴링 스큐(611)는 7[ps]∼-6[ps]의 변화폭을 나타내는데 반해, 종래의 위상 분할기(도 1의 101)의 폴링 스큐(621)는 +20[ps]∼-16[ps]의 변화폭을 나타낸다.

이와 같이, 본 발명에 따른 위상 분할기(401)의 폴링 스큐의 변화폭은 종래의 위상 분할기(도 1의 101)의 폴링 스큐의 변화폭에 비해 현저히 낮다는 것을 알 수 있다.

도 7은 도 4에 도시된 위상 분할기(401)로부터 출력되는 제1 및 제2 내부 클럭 신호들(ICLK,ICLKB)의 라이징 스큐(rising skew)를 PVT 변화에 따라 시뮬레이션한 결과를 종래의 위상 분할기(도 1의 101)의 라이징 스큐와 비교적으로 보여준다. 도 7에서 Y축은 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB) 사이의 라이징 스큐의 변화값을 나타내고, X축은 PVT 즉, 다양한 공정 조건들, 복수의 전원 전압들 및 복수의 온도들을 복합적으로 설정하여 변화시킨 값들을 나타낸다.

제1 및 제2 내부 클럭 신호들(ICLK,ICLKB) 사이의 라이징 스큐를 시뮬레이션하는 과정은 도 6의 폴링 스큐를 시뮬레이션하는 과정과 동일하게 수행된다.

도 7에 도시된 바와 같이, 본 발명에 따른 위상 분할기(401)의 PVT 변화에 따른 라이징 스큐(711)는 3[ps]∼-4[ps]의 변화폭을 나타내는데 반해, 종래의 위상 분할기(도 1의 101)의 라이징 스큐(721)는 +14[ps]∼-12[ps]의 변화폭을 나타낸다.

이와 같이, 본 발명에 따른 위상 분할기(401)의 라이징 스큐의 변화폭은 종래의 위상 분할기(도 1의 101)의 라이징 스큐의 변화폭에 현저히 낮다는 것을 알 수 있다.

도면과 명세서에 최적의 실시예가 개시되었으며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 기재된 기술 적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이, 본 발명에 따른 위상 분할기(401)는 제1 경로(A)와 제2 경로(B)에 제3 경로(C)와 제4 경로(D)를 더 구비하고, 제3 경로(C)와 제4 경로(D)에 각각 전송 게이트와 인버터를 구비하는 제1 보간용 신호 발생부(451)와 제2 보간용 신호 발생부(461)를 구비한다. 이 상태에서, 노드(N1)에서 제1 경로(A)를 통해서 전송되는 신호(SIG1)와 제4 경로(D)를 통해서 전송되는 신호(D)를 인터폴레이션시켜서 제1 내부 클럭 신호(ICLK)를 발생하고, 또한, 노드(N2)에서 제2 경로(B)를 통해서 전송되는 신호(SIG2)와 제3 경로(C)를 통해서 전송되는 신호를 인터폴레이션시켜서 제2 내부 클럭 신호(ICLKB)를 발생함으로써, 위상 분할기(401)로부터 출력되는 제1 내부 클럭 신호(ICLK)와 제2 내부 클럭 신호(ICLKB) 사이의 스큐가 현저히 감소된다.

따라서, 본 발명에 따른 위상 분할기(401)가 적용되는 반도체 메모리 장치로부터 출력되는 데이터의 오류가 방지된다.

Claims

외부 클럭 신호를 입력하고, 서로 180도의 위상차를 갖는 제1 내부 클럭 신호와 제2 내부 클럭 신호를 발생하는 위상 분할기에 있어서,

상기 외부 클럭 신호를 버퍼링하여 출력하는 제1 버퍼;

상기 외부 클럭 신호를 반전시켜서 출력하는 반전부;

상기 반전부의 출력 신호를 버퍼링하는 제2 버퍼;

상기 외부 클럭 신호를 반전시켜서 출력하는 제1 보간용 신호 발생부; 및

상기 반전부의 출력 신호를 반전시켜서 출력하는 제2 보간용 신호 발생부를 구비하고,

상기 제1 버퍼로부터 출력되는 신호와 상기 제2 보간용 신호 발생부로부터 출력되는 신호를 인터폴레이션시켜서 상기 제1 내부 클럭 신호를 발생하고,

상기 제2 버퍼로부터 출력되는 신호와 상기 제1 보간용 신호 발생부로부터 출력되는 신호를 인터폴레이션시켜서 상기 제2 내부 클럭 신호를 발생하는 것을 특징으로 하는 위상 분할기.
제1항에 있어서, 상기 외부 클럭 신호를 버퍼링하여 상기 제1 버퍼 및 상기 제1 보간용 신호 발생부로 전송하는 전송부를 더 구비하는 것을 특징으로 하는 위상 분할기.
제2항에 있어서, 상기 전송부는

상기 외부 클력 신호를 상기 제1 버퍼 및 상기 제1 보간용 신호 발생부로 전송하는 전송 게이트를 구비하는 것을 특징으로 하는 위상 분할기.
제3항에 있어서, 상기 전송 게이트는

PMOS 트랜지스터와 NMOS 트랜지스터를 구비하고, 상기 PMOS 트랜지스터의 게이트는 접지 전압 또는 기판 전압에 연결되고, 상기 NMOS 트랜지스터의 게이트는 전원 전압에 연결된 것을 특징으로 하는 위상 분할기.
제1항에 있어서, 상기 제1 버퍼는

직렬 연결된 우수개의 인버터들을 구비하는 것을 특징으로 하는 위상 분할기.
제1항에 있어서, 상기 제2 버퍼는

직렬 연결된 우수개의 인버터들을 구비하는 것을 특징으로 하는 위상 분할기.
제1항에 있어서, 상기 제1 보간용 신호 발생부는

상기 외부 클럭 신호를 전송하는 전송 게이트; 및

상기 전송 게이트의 출력 신호를 반전시켜서 출력하는 인버터를 구비하는 것 을 특징으로 하는 위상 분할기.
제1항에 있어서, 상기 제2 보간용 신호 발생부는

상기 반전부의 출력 신호를 전송하는 전송 게이트; 및

상기 전송 게이트의 출력 신호를 반전시켜서 출력하는 인버터를 구비하는 것을 특징으로 하는 위상 분할기.
제5항 내지 제8항 중 어느 한 항에 있어서,

상기 제1 버퍼의 후단에 연결되는 인버터와, 상기 제2 버퍼의 후단에 연결되는 인버터와, 상기 제1 보간용 신호 발생부의 인버터 및 상기 제2 보간용 신호 발생부의 인버터는 모두 동일한 크기로 형성되는 것을 특징으로 하는 위상 분할기.
제6항 또는 제7항에 있어서,

상기 제2 버퍼의 전단의 인버터와, 상기 제1 보간용 신호 발생부의 전송 게이트는 서로 동일한 지연 시간을 갖는 것을 특징으로 하는 위상 분할기.
제5항 또는 제8항에 있어서,

상기 제1 버퍼의 전단의 인버터와, 상기 제2 보간용 신호 발생부의 전송 게이트는 서로 동일한 지연 시간을 갖는 것을 특징으로 하는 위상 분할기.
제1항에 있어서,

상기 제1 버퍼와 상기 제2 버퍼와 상기 제1 보간용 신호 발생부 및 상기 제2 보간용 신호 발생부는 모두 동일한 지연 시간을 갖는 것을 특징으로 하는 위상 분할기.