KR20030021429A - 위상 분할 회로 - Google Patents

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    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs

Abstract

여기에 개시되는 위상 분할 회로는 입력 신호에 응답하여 제 1 신호를 발생하는 제 1 신호 발생기와, 상기 입력 신호에 응답하여 상기 제 1 신호와 다른 위상을 갖는 제 2 신호를 발생하는 제 2 신호 발생기를 포함한다. 특히, 상기 위상 분할 회로는 상기 제 1 신호가 상기 제 2 신호와 동일한 천이 시간을 갖도록 조절되게 하는 장치를 구비하고 있다. 이러한 위상 분할 회로는 성분별 지연 정합 및 출력 신호들의 동일한 천이 시간을 동시에 만족시킬 수 있다.

Description

위상 분할 회로 {PHASE SPLITTER CIRCUIT}
본 발명은 반도체 집적 회로들(semiconductor integrated circuits)에 관한 것이다. 좀 더 구체적으로, 본 발명은 위상 분할 회로(phase splitter circuit)에 관한 것이다.
위상 분할 회로는 하나의 클락 신호를 받아들여 180°의 위상차를 갖는 두 개의 클락 신호들을 출력하며, 여러 분야에서 사용되어 오고 있다. 예를 들면, 위상 분할 회로는 파이프라인(pipeline)의 스위치를 제어하기 위해서 그리고 더블 데이터 레이트 시그날링(double data rate signaling)을 제어하기 위해서 사용되고 있다. 위상 분할 회로의 일예가 "HIGH SPEED MOS CIRCUITS"라는 제목으로 U.S. Patent No. 4,782,253에 개시되어 있다. 도 1은 '253 특허에 개시되어 있는 위상분할 회로를 보여주는 회로도이다.
도 1을 참조하면, 종래 기술에 따른 위상 분할 회로(10)는 제 1 및 제 2 로직 경로들 (또는 제 1 및 제 2 신호 전달 경로들) (A, B)을 포함한다. 제 1 로직 경로(A)는 3개의 인버터들(21, 22, 23)로 구성되며, 인버터들(21, 22, 23)은 내부 노드(N0)와 부하(load, "L"로 표기되어 있음)의 입력 노드(N3) 사이에 직렬 연결되어 있다. 마찬가지로, 제 2 로직 경로(B)는 2개의 인버터들(31, 32)로 구성되며, 상기 인버터들(32, 33)은 내부 노드(N0)와 다른 부하("L"로 표기되어 있음)의 입력 노드(N5) 사이에 직렬 연결되어 있다. 부하(L)를 형성하는 인버터들(24, 34)은 일반적으로 인버터로 구성된다.
제 1 및 제 2 로직 경로들(A, B)을 형성하는 인버터들 각각은 일반적으로 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되며, PMOS 및 NMOS 트랜지스터들의 전류 경로들(또는 소오스-드레인 경로들(source-drain paths))은 제 1 및 제 2 파워 라인들(VDD, VSS) 사이에 직렬 연결된다. PMOS 트랜지스터와 NMOS 트랜지스터의 게이트들은 입력 신호를 공통으로 받아들이도록 연결되어 있다. 이 분야에 잘 알려진 바와 같이, 인버터의 출력은, 따라서, PMOS 및 NMOS 트랜지스터들 사이의 직렬 경로 상의 노드에 위치한 단자에서 변화된다. 입력 노드(N0)는 일반적으로 반도체 집적 회로(예를 들면, 프로세서, 메모리, 등등)의 클락 패드 (미도시됨), 즉, 클락 펄스 공급부(clock pulse source)에 연결되어 있다.
앞서 설명된 위상 분할 회로의 특성은 그것이 사용되는 시스템의 성능과 직결되며, 스큐(skew), 상승/하강 시간(rising/falling time), 저전력, 그리고 레이아웃 면적을 기준으로 평가될 수 있다. 스큐라 함은 클락 신호(rclk)가 입력 노드(N0)에서 각 출력 노드(N3, N5)까지 전달되는 데 소요되는 지연 시간차를 나타낸다. 상승/하강 시간은 클락 신호들(clk, clkb)의 천이 파형이 비슷한 지의 여부를 결정하기 위한 것이다. 클락 신호들(clk, clkb)의 파형들이 서로 유사한 경우, 클락 신호들(clk, clkb)을 동기 신호로서 사용하는 블록들의 동작 특성이 보장될 수 있다.
앞서 설명된 '253 특허는 위상 분할 회로의 특성을 개선하기 위해서 지연 정합 방식(delay matching method)을 이용하고 있다. 지연 정합 방식은 제 1 로직 경로(A)의 지연 시간과 제 2 로직 경로(B)의 지연 시간을 맞추는 과정에서 지연 성분들이 정합되도록 PMOS 및 NMOS 트랜지스터들을 설계할 경우 공정, 전압 및 온도 변화(이후, "PVT 변화"라 표기함)에 대해 안정된 특성을 얻을 수 있다는 원리를 이용한 것이다. 이러한 지연 정합 방식은 PMOS 및 NMOS 트랜지스터들의 전기적 특성이 반대 경향으로 제작되는 공정에서도 조차 강한 특성(robust characteristic)을 보장할 수 있다는 장점이 있다.
그러한 지연 정합 방식에 따르면, 제 2 로직 경로(B)의 풀-업 성분들의 총 지연 시간(Tup)이 제 1 로직 경로(A)의 풀-업 성분들의 총 지연 시간(Tup')과 일치하도록 그리고 제 2 로직 경로(B)의 풀-다운 성분들의 총 지연 시간(Tdown)이 제 1 로직 경로(A)의 풀-다운 성분들의 총 지연 시간(Tdown')과 일치하도록 함으로써 PVT 변화에 대한 위상 분할 회로가 최적화될 수 있다. 여기서, 제 2 로직 경로(B)의 총 지연 시간(Td)은 Tup 시간과 Tdown 시간의 합(Td=Tup+Tdown)과 같고, 제 1로직 경로(A)의 총 지연 시간(Td')은 Tup' 시간과 Tdown' 시간의 합(Td'=Tup'+Tdown')과 같다. 이러한 정합 조건에 따라 PVT 변화에 대해 위상 분할 회로가 최적화되며, 그 결과 위상 분할 회로의 스큐 특성이 향상될 수 있다. 하지만, 도 1에 도시된 위상 분할 회로는 클락 신호들(clk, clkb) 사이의 파형 부정합이 조정될 수 없다 (또는 클락 신호들(clk, clkb) 사이의 파형 정합에 대한 조정 능력이 없다)는 단점을 갖는다. 좀 더 구체적으로 설명하면 다음과 같다.
도 1에 도시된 위상 분할 회로의 각 노드에서 변화되는 신호들의 파형들을 보여주는 도면이 도 2에 도시되어 있다. 도 2에 있어서, t1 시간은 인버터(31)의 출력 신호의 풀-다운 시간(또는, 인버터(31)의 풀-다운 지연 시간)이고, t2 시간은 인버터(32)의 출력 신호(clk)의 풀-업 시간(또는 인버터(32)의 풀-업 지연 시간)이다. t3 시간은 인버터(31)의 출력 신호의 풀-업 시간이고, t4 시간은 인버터(32)의 출력 신호의 풀-다운 시간이다. t5 시간은 인버터(21)의 출력 신호의 풀-다운 시간이고, t6 시간은 인버터(22)의 출력 신호의 풀-업 시간이며, t7 시간은 인버터(23)의 출력 신호(clkb)의 풀-다운 시간이다. 그리고, t8 시간은 인버터(21)의 출력 신호의 풀-업 시간이고, t9 시간은 인버터(22)의 출력 신호의 풀-다운 시간이며, t10 시간은 인버터(23)의 출력 신호(clkb)의 풀-업 시간이다.
'253 특허의 지연 정합 방식에 따라 clk 신호 경로와 clkb 신호 경로 사이의 풀-업 시간을 맞추기 위해서는 t2 시간이 t6 시간과 일치해야 하고 t3 시간이 (t8+t10) 시간과 일치해야 한다. 마찬가지로, '253 특허의 지연 정합 방식에 따라 clk 신호 경로와 clkb 신호 경로 사이의 풀-다운 시간을 맞추기 위해서는 t1 시간이 (t5+t7) 시간과 일치해야 하고 t4 시간이 t9 시간과 일치해야 한다. 이러한 조건들은 PVT 변화에 대해 안정적인 스큐 및 듀티 특성(stable skew and duty characteristics)을 보장하기 위한 최적화 조건들이다.
t1=(t5+t7)과 t2=t6을 만족시키기 위해서는, 인버터(31)의 지연 시간(t1)과 인버터들(21, 23)의 지연 시간들의 합(t5+t7)이 같아야 하고, 인버터(32)의 지연 시간(t2)와 인버터(22)의 지연 시간(t6)이 같아야 한다. 이러한 조건에서 인버터(31)의 지연 시간(t1)을 인버터들(21, 23)의 지연 시간들(t5, t7)의 합과 동일하게 맞추기 위해서, 인버터(31)의 지연 시간(t1)은 인버터들(21, 23)의 지연 시간들(t5, t7) 각각보다 훨씬 길게 설정되어야 한다. 이를 위해서, 인버터(31)의 출력단 로딩 커패시턴스(output loading capacitance)은 인버터들(21, 23) 각각의 출력단 로딩 커패시턴스보다 훨씬 크게 설계되어야 한다. 인버터(31)의 출력단 로딩 커패시턴스의 증가는 인버터(32)의 사이즈를 크게 함으로써 달성될 것이다. 그런데, 인버터(32) 내의 트랜지스터들의 게이트 폭(width)이 인버터(31)의 출력단 로딩 커패시턴스의 증가를 위해서 과도하게 커짐에 따라, 인버터(32)의 구동 능력(driving capacity) 역시 과동하게 증가한다. 결과적으로, clkb 클락 신호의 파형(또는 천이 기울기)과 비교하여 볼 때, 도 2에서 알 수 있듯이, clk 클락 신호의 파형(또는 천이 기울기)은 가파르게 변화된다.
참고적으로, 인버터(31)의 출력단 로딩 커패시턴스를 증가시키기 위한 다른 방식 - 예를 들어, 인버터(32) 내의 트랜지스터들의 게이트 길이(length)를 늘이거나, N4 노드에 추가적인 커패시터를 설치하는 방식 - 은 인버터(32)의 지연시간(t2)이 과도하게 증가되는 결과를 초래한다. 그러므로 성분별 지연 정합 측면에서 역시 해결책이 될 수 없다.
이러한 이유때문에, 도 2에 도시된 바와 같이, 클락 신호(clk)의 상승 및 하강 시간들(tr_clk, tf_clk)이 클락 신호(clkb)의 하강 및 상승 시간들(tf_clkb, tr_clkb)보다 짧다. 앞서 설명된 바와 같이, 위상 분할 회로의 출력 신호들이 상이한 천이 기울기를 갖기 때문에, 위상 분할 회로의 출력 신호들(clk, clkb)을 동기 신호로서 사용하는 블록들 또는 회로들의 동작 특성이 변화되고, 그 결과 그러한 위상 분할 회로를 갖는 시스템의 성능이 저하된다.
도 3a 및 도 3b는 종래 기술에 따른 위상 분할 회로의 PVT 변화에 따른 특성 변화를 보여주는 도면들이고, 도 3c는 종래 기술에 따른 위상 분할 회로의 소모 전류의 변화를 보여주는 도면이다.
도 3a에서, "ff", "tt", "ss", "fs", 그리고 "sf"는 다른 공정 조건들을 각각 나타내는 것이다. 즉, "ff"는 고속 NMOS 트랜지스터(fast NMOS transistor)와 고속 PMOS 트랜지스터의 공정 조건을 의미하며, "tt"는 표준 NMOS 트랜지스터(typical NMOS transistor)와 표준 PMOS 트랜지스터의 공정 조건을 의미한다. "ss"는 저속 NMOS 트랜지스터(slow NMOS transistor)와 저속 PMOS 트랜지스터의 공정 조건을 나타내고, "fs"는 고속 NMOS 트랜지스터와 저속 PMOS 트랜지스터의 공정 조건을 나타낸다. "sf"는 저속 NMOS 트랜지스터와 고속 PMOS 트랜지스터의 공정 조건을 나타낸다.
여기서, 고속, 저속, 그리고 표준 트랜지스터들은 트랜지스터의 문턱 전압(또는 포화 전류:Id.sat)을 기준으로 구분될 수 있다.
계속해서, "Vdd_max"는 약 2.626V이고, "Vdd_nom"은 약 2.5V이고, "Vdd_min"은 약 2.25V이다. "f/r_skew"는 클락 신호(rclk)의 로우-하이 또는 하이-로우 천이(low-to-high or high-to-low transition)시 클락 신호들(clk, clkb) 사이의 스큐를 나타내며, 도 3a에서 알 수 있듯이, PVT 조건들이 앞서 설명된 것과 같이 변화될 때 클락 신호들(clk, clkb) 사이의 스큐가 ±13ps (picosecond) 내로 억제된다.
도 3b를 참조하면, "tr/f_clk"는 클락 신호(clk)의 상승 및 하강 시간들을 나타내고, "tr/f_clkb"는 클락 신호(clkb)의 상승 및 하강 시간들을 나타낸다. 클락 신호(clk)의 상승/하강 천이 시간이 클락 신호(clkb)의 상승/하강 천이 시간과 상당히 차이가 남을 도 3b에서 알 수 있다. 일반적인 테스트 조건에서 클락 신호(clkb)의 천이 시간(점선으로 표시되어 있음)은 대략 170ps인 반면에, 클락 신호(clk)의 천이 시간(점선으로 표시되어 있음)은 대략 110ps이다. 이러한 이유때문에, 제 2 로직 경로를 통해 생성되는 클락 신호(clk)는 제 1 로직 경로를 통해 생성되는 클락 신호(clkb)와 비교하여 볼 때 훨씬 가파르게 변화되는 파형(또는 천이 기울기)을 갖는다. 다시말해서, 도 3b에 도시된 바와같이, 모든 PVT 변화에 대해서 클락 신호(clk)의 천이 시간(tr/f_clk)이 클락 신호(clkb)의 천이 시간(tr/f_clkb)과 비교하여 볼 때 대략 50% 이상 작다. 이는 민감한 아날로그 회로에서 심각한 특성 저하를 일으키는 요인이 될 수 있다.
결론적으로, 종래 기술에 따른 위상 분할 회로는 출력 신호들(clk, clkb) 사이의 파형 정합 특성을 조정할 수 있는 최적화가 불가능하다. 다시말해서, 종래 기술에 따른 위상 분할 회로는 성분별 지연 정합 특성 그리고 출력 신호들(clk, clkb) 간의 천이 시간의 균형을 동시에 만족하시키기 불가능한 구성의 회로이다.
본 발명의 목적은 공정, 전압 및 온도 변화(PVT 변화)에 대해 강한 특성을 갖는 위상 분할 회로를 제공하는 것이다.
본 발명의 다른 목적은 성분별 지연 정합 및 출력 신호들 사이의 동일한 천이 시간을 동시에 만족시키는 위상 분할 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 위상 분할 회로를 보여주는 회로도;
도 2는 도 1에 도시된 위상 분할 회로의 각 노드에서 변화되는 신호들의 파형들을 보여주는 도면;
도 3a 및 도 3b는 도 1에 도시된 위상 분할 회로의 PVT 변화에 따른 특성 변화를 보여주는 도면들;
도 3c는 도 1에 도시된 위상 분할 회로의 소모 전류의 변화를 보여주는 도면;
도 4는 본 발명에 따른 위상 분할 회로의 바람직한 실시예를 보여주는 회로도;
도 5는 도 4에 도시된 위상 분할 회로의 노드들에서 변화되는 신호들의 파형들을 보여주는 도면;
도 6a 및 도 6b는 도 4에 도시된 위상 분할 회로의 PVT 변화에 따른 특성 변화를 보여주는 도면들;
도 6c는 도 4에 도시된 위상 분할 회로의 소모 전류의 변화를 보여주는 도면;
도 7은 지연 소자로서 저항을 이용한 위상 분할 회로를 보여주는 회로도; 그리고
도 8 및 도 9는 도 4에 도시된 위상 분할 회로의 출력 신호들에 동기되는 데이터 입력 및 출력 회로들을 보여주는 회로도들이다.
* 도면의 주요 부분에 대한 부호 설명 *
10, 100 : 위상 분할 회로
200 : 내부 회로
300 : 데이터 입력 회로
400 : 데이터 출력 회로
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 위상 분할 회로는 제 1 및 제 2 신호 전달 경로들을 포함한다. 제 1 신호 전달 경로는 입력 신호를 받아들여, 상기 입력 신호와 동일한 위상을 갖는, 제 1 출력 신호를 출력하며, 제 2 신호 전달 경로는 상기 입력 신호를 받아들여, 상기 제 1 출력 신호의 반전 버전인, 제 2 출력 신호를 출력한다. 상기 제 1 및 제 2 신호 전달 경로들 각각은 직렬 연결된 로직 소자들을 포함하고, 상기 로직 소자들 각각은 풀-업 및 풀-다운 지연 시간들을 갖는다. 상기 입력 신호가 로우-하이 천이를 가질 때, 상기 제 1 신호 전달 경로의 소자들의 풀-다운 지연 시간들의 합은 상기 제 2 신호 전달 경로의 소자들의 풀-다운 지연 시간들의 합과 동일하고 상기 제 1 출력 신호는 상기 제 2 출력 신호와 동일한 천이 시간을 갖는다. 또한, 상기 입력 신호가 하이-로우 천이를 가질 때, 상기 제 1 신호 전달 경로의 소자들의 풀-업 지연 시간들의 합은 상기 제 2 신호 전달 경로의 소자들의 풀-업 지연 시간들의 합과 동일하고 상기 제 1 출력 신호는 상기 제 2 출력 신호와 동일한 천이 시간을 갖는다.
여기서, 상기 제 1 및 제 2 신호 전달 경로들 각각은 상기 로직 소자들로서 CMOS 인버터 및 스타브드(starved) 인버터를 이용하여 구성된다.
본 발명의 다른 특징에 따르면, 위상 분할 회로는 입력 노드에 공통으로 연결되는 제 1 및 제 2 신호 발생기들을 포함한다. 상기 제 1 신호 발생기는 상기 입력 노드에 인가되는 입력 신호에 응답하여 제 1 신호를 발생하고, 상기 제 2 신호 발생기는 상기 입력 신호에 응답하여, 상기 제 1 신호와 다른 위상을 갖는, 제 2 신호를 발생한다.
특히, 상기 위상 분할 회로는 제 1 신호와 상기 제 2 신호가 동일한 천이 시간을 갖도록 조절되게 하는 장치를 구비하고 있다. 이러한 위상 분할 회로는 성분별 지연 정합 및 출력 신호들의 동일한 천이 시간을 동시에 만족시킬 수 있다.
본 발명의 또 다른 특징에 따르면, 위상 분할 회로는 입력 노드와; 제 1 출력 노드와; 제 2 출력 노드와; 상기 입력 노드에 인가되는 외부 클락 신호에 응답하여 제 1 내부 클락 신호를 발생하며, 상기 입력 노드와 상기 제 1 출력 노드 사이에 직렬 연결된 제 1 스타브드 인버터와 제 1 CMOS 인버터로 구성되는 제 1 신호 발생기와; 그리고 상기 입력 노드에 인가되는 외부 클락 신호에 응답하여 제 2 내부 클락 신호를 발생하며, 상기 입력 노드와 상기 제 2 출력 노드 사이에 직렬 연결된 제 2 CMOS 인버터, 제 2 스타브드 인버터, 그리고 제 3 CMOS 인버터로 구성되는 제 2 신호 발생기를 포함한다. 여기서, 상기 제 1 및 제 2 스타브드 인버터들 각각은 제 1 및 제 2 PMOS 트랜지스터들과 제 1 및 제 2 NMOS 트랜지스터들을 포함하며, 상기 제 1 PMOS 트랜지스터, 상기 제 2 PMOS 트랜지스터, 상기 제 1 NMOS 트랜지스터, 그리고 상기 제 2 NMOS 트랜지스터는 이 순서대로 상기 제 1 및 제 2 파워 라인들 사이에 직렬 연결된다. 상기 제 1 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터의 게이트 노드는 각각 접지 전압과 전원 전압에 연결되어 표준 인버터보다 지연시간이 증가되도록 구성된다. 혹은 상기 게이트 노드들은 원하는 지연시간을 구현하기 위하여 접지 전압과 전원 전압 이외의 전압에 의해 구동될 수 있다. 상기 제 2 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 반전 기능을 수행하도록 상기 제 1 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터 사이에 직렬 연결된다.
(작용)
이러한 위상 분할 회로는 성분별 지연 정합 및 출력 신호들의 동일한 천이 시간을 동시에 만족시킬 수 있다.
(실시예)
이후 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 4는 본 발명에 따른 위상 분할 회로의 바람직한 실시예를 보여주는 회로도이고, 도 5는 도 4에 도시된 위상 분할 회로의 노드들에서 변화되는 신호들의 파형들을 보여주는 도면이다. 본 발명의 위상 분할 회로(100)는 제 1 신호 전달 경로와 제 2 신호 전달 경로를 포함하며, 수신되는 클락 신호(rclk)에 응답하여 180°의 위상차를 갖는 클락 신호들(clk, clkb)을 발생한다. 그렇게 생성되는 클락 신호들(clk, clkb)은, 예를 들면, 동기 신호로서 내부 회로(200)에 공급된다.
이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, PVT 변화에 대해 위상 분할 회로를 최적화시키기 위해서는 신호 전달 경로들의 지연 성분들(풀-업 및 풀-다운 성분들)의 지연 시간들이 서로 일치하여야 한다. 뿐만 아니라, 위상 분할 회로는 출력 신호들(clk, clkb)이 동일한 천이 시간을 갖도록 (또는 출력 신호들(clk, clkb)이 동일한 기울기를 갖도록) 설계되어야 한다. 전자는 앞서 설명된 '253 특허의 지연 정합 방식에 의해서 달성될 수 있는 반면에, 후자는 그것에 의해서 달성될 수 없다. 출력 신호들(clk, clkb)의 동일한 천이 시간은 본 발명에 따른 위상 분할 회로(100)에 의해서 달성될 수 있다. 즉, 본 발명에 따른 위상 분할 회로(100)는 성분별 지연 정합 및 출력 신호들의 동일한 천이 시간을 동시에 만족시킬 수 있는 구조를 갖는다. 이는 이하 상세히 설명될 것이다.
계속해서 도 4를 참조하면, 본 발명에 따른 위상 분할 회로(100)의 제 1 신호 전달 경로는 입력 노드(N10)와 출력 노드(N12) 즉, 내부 회로(200)의 부하(110)의 입력 노드(N12) 사이에 직렬(in cascade) 연결되는 2개의 인버터들(101, 102)을 포함한다. 제 1 신호 전달 경로는 수신되는 클락 신호(rclk)와 동일한 위상을 갖는 클락 신호(clk)를 출력한다. 위상 분할 회로(100)의 제 2 신호 전달 경로는 입력 노드(N10)와 다른 출력 노드(N15) 즉, 내부 회로(200)의 다른 부하(120)의 입력 노드(N15) 사이에 직렬 연결되는 3개의 인버터들(103, 104, 105)을 포함한다. 제 2신호 전달 경로는 수신되는 클락 신호(rclk)와 180°의 위상차를 갖는 클락 신호(clkb)를 출력한다.
도 4에 있어서, 인버터들(102, 103, 105) 각각은 PMOS 및 NMOS 트랜지스터들로 구성되는 CMOS 인버터로 구현된다. 인버터들(101, 104) 각각은 스타브드 인버터(starved interver)를 이용하여 구현된다.
제 1 신호 전달 경로의 스타브드 인버터(101)는, 도 4에 도시된 바와 같이, 2개의 PMOS 트랜지스터들(M1, M2)과 2개의 NMOS 트랜지스터들(M3, M4)로 구성되어 있다. PMOS 트랜지스터들(M1, M2)은 전원 전압 단자(VDD)와 스타브드 인버터(101)의 출력 단자(N11) 사이에 직렬 연결되고, NMOS 트랜지스터들(M3, M4)은 스타브드 인버터(101)의 출력 단자(N11)와 접지 전압 단자(VSS) 사이에 직렬 연결되어 있다. PMOS 트랜지스터(M1)의 게이트는 접지 전압(VSS)에 연결되고, NMOS 트랜지스터(M4)의 게이트는 전원 전압(VDD)에 연결되어 있다. PMOS 트랜지스터(M2)의 게이트와 NMOS 트랜지스터(M3)의 게이트는 입력 노드(N10)에 공통으로 연결되어 있다.
계속해서 도 4를 참조하면, 제 2 신호 전달 경로의 스타브드 인버터(104)는, 2개의 PMOS 트랜지스터들(M5, M6)과 2개의 NMOS 트랜지스터들(M7, M8)로 구성되어 있다. PMOS 트랜지스터들(M5, M6)은 전원 전압 단자(VDD)와 스타브드 인버터(104)의 출력 단자(N14) 사이에 직렬 연결되고, NMOS 트랜지스터들(M7, M8)은 스타브드 인버터(104)의 출력 단자(N14)와 접지 전압 단자(VSS) 사이에 직렬 연결되어 있다. PMOS 트랜지스터(M5)의 게이트는 접지 전압(VSS)에 연결되고, NMOS 트랜지스터(M8)의 게이트는 전원 전압(VDD)에 연결되어 있다. PMOS 트랜지스터(M6)의 게이트와NMOS 트랜지스터(M7)의 게이트는 입력 노드(N13)에 공통으로 연결되어 있다.
상기 저항기로서 표시된 스타브드 인버터들을 구비한 위상 분할 회로가 도 7에 도시되어 있다. 도 7에 도시된 위상 분할 회로는 도 4에 도시된 위상 분할 회로와 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
앞서 설명된 바와 같이, 본 발명에 따른 위상 분할 회로(100)는 성분별 지연 정합 및 출력 클락 신호들의 동일한 천이 시간을 동시에 만족시킬 수 있다. 그 원리는 다음과 같이 설명이 될 수 있다. 출력 클락 신호들의 동일한 천이 시간은 내부 노드들(N13, N14) 사이에서 생기는 지연 시간을 증가시킴으로써 달성된다. 내부 노드 N13과 N14 사이에서 생기는 지연 시간을 증가시키기 위해서, 도 4에 도시된 바와 같이, CMOS 인버터 대신에 스타브드 인버터가 사용되었는데, 내부 노드 N13, N14 간의 지연 시간이 증가되면 지연 정합 조건에 의거하여 내부 노드 N11 과 N12 사이의 지연 시간을 증가시킬 수 있는 여유가 생기게 된다. 상기 N11 과 N12 노드 간 지연 시간을 증가시키는 방법으로 인버터(102)의 사이즈를 줄여 상기 위상 분할 회로의 제 1 출력단의 로딩 커패시턴스의 충,방전 시간을 증가시키는 방식을 이용할 수 있다. 결과적으로 출력 클럭 신호 clk의 천이 시간을 clkb의 천이 시간과 정합시킬 수 있는 만큼 증가시키는 최적화를 시행할 수 있다. 아울러, 성분별 지연 정합의 완벽한 구현은 다음과 같은 나머지 과정에 의해 실현 가능하다.
상기 인버터(102)의 사이즈를 줄이는 과정에서, 내부 노드(N11)의 로딩 커패시턴스가 줄어들어 인버터(101)의 지연 시간이 감소되면 성분별 지연 정합 방식에서 풀-다운 정합 조건(t1=t5+t7)이 흐트러질 수 있는데, 제 1 신호 전달 경로에 있어서, CMOS 인버터 대신에 스타브드 인버터(101)를 사용하여 이러한 문제를 해결할 수 있다. 즉, 인버터(101)의 팬-아웃 로딩의 감소로 인한 지연 시간의 감소는 스타브드 인버터(101)를 이용한 지연 시간 증가를 통해 보상될 수 있다.
결론적으로, 도 4에 도시된 위상 분할 회로(100)는 풀-업 및 풀-다운 성분들에 따른 지연 정합 조건들(풀-업 시간 정합 조건은 t2=t6 및 t3=(t8+t10)이고, 풀-다운 시간 정합 조건은 t1=(t5+t7) 및 t4=t9이다)을 만족시킴과 동시에 출력 클락 신호들(clk, clkb)의 동일한 천이 시간들을 만족시킬 수 있다.
지연 시간 증가를 위하여 상기 스타브드 인버터를 사용하는 방식은 '성분별 지연 정합 방식'의 대전제인 풀-업 시간은 PMOS 트랜지스터에 의하여, 풀-다운 시간은 NMOS 트랜지스터에 의하여 정해진다는 조건에도 전혀 위배되지 않는다. 지연 시간을 증가시키기 위해서 풀-업 시간이 PMOS 및 NMOS 트랜지스터들에 의해서 정해질 뿐만 아니라 풀-다운 시간 역시 PMOS 및 NMOS 트랜지스터들에 의해서 정해지는 인버터 회로가 사용될 수 있다. 이러한 인버터 회로가 "CLOCK GENERATOR FOR GENERATING COMPLEMENTARY CLOCK SIGNALS WITH MINIMAL TIME DIFFERENCES"라는 제목으로 U.S. Patent No. 5,751,176에 개시되어 있다. 하지만, '176 특허에 개시되어 있는 인버터 회로가 앞서 설명된 조건에 위배된다는 점을 고려하여 볼 때, 그러한 조건을 만족시킨다는 점 역시 본 발명의 장점이라 할 수 있다.
도 2에 도시된 파형들과 비교하여 볼 때, 도 5에 도시된 바와 같이, 클락 신호(clk)의 상승 천이 시간(tr_clk)은 클락 신호(clkb)의 하강 천이 시간(tf_clkb)과 동일하고, 클락 신호(clk)의 하강 천이 시간(tf_clk)은 클락 신호(clkb)의 상승천이 시간과 동일하다. 그러므로, 본 발명의 위상 분할 회로(100)는 지연 정합 방식에 따라 PVT 변화에 대해 최적화될 수 있다. 뿐만 아니라, 인버터들(101, 104)의 지연 시간이 조절 가능하기 때문에, 비록 위상 분할 회로(100)의 부하가 가변되더라도, 본 발명의 위상 분할 회로(100)는 부하 변화에 대해서 가변적으로(flexibly) 최적화될 수 있다.
도 6a 및 도 6b는 도 4에 도시된 위상 분할 회로의 PVT 변화에 따른 특성 변화를 보여주는 도면들이고, 도 6c는 도 4에 도시된 위상 분할 회로의 소모 전류의 변화를 보여주는 도면이다.
도 6a에서, "ff", "tt", "ss", "fs", 그리고 "sf"는 다른 공정 조건들을 각각 나타내는 것이다. 즉, "ff"는 고속 NMOS 트랜지스터(fast NMOS transistor)와 고속 PMOS 트랜지스터의 공정 조건을 의미하며, "tt"는 표준 NMOS 트랜지스터(typical NMOS transistor)와 표준 PMOS 트랜지스터의 공정 조건을 의미한다. "ss"는 저속 NMOS 트랜지스터(slow NMOS transistor)와 저속 PMOS 트랜지스터의 공정 조건을 나타내고, "fs"는 고속 NMOS 트랜지스터와 저속 PMOS 트랜지스터의 공정 조건을 나타낸다. "sf"는 저속 NMOS 트랜지스터와 고속 PMOS 트랜지스터의 공정 조건을 나타낸다. "Vdd_max"는 약 2.626V이고, "Vdd_nom"은 약 2.5V이고, "Vdd_min"은 약 2.25V이다. "f/r_skew"는 클락 신호(rclk)의 로우-하이 또는 하이-로우 천이(low-to-high or high-to-low transition)시 클락 신호들(clk, clkb) 사이의 스큐를 나타내며, 도 6a에서 알 수 있듯이, PVT 조건들이 앞서 설명된 것과 같이 변화될 때 클락 신호들(clk, clkb) 사이의 스큐가 ±9ps (picosecond) 내로억제된다.
도 6b를 참조하면, "tr/f_clk"는 클락 신호(clk)의 상승 및 하강 시간들을 나타내고, "tr/f_clkb"는 클락 신호(clkb)의 상승 및 하강 시간들을 나타낸다. 클락 신호(clk)의 상승/하강 천이 시간이 클락 신호(clkb)의 상승/하강 천이 시간과 거의 동일한데, 이것은 앞서 설명된 바와 같이, 내부 노드들(N13, N14) 사이 및 내부 노드들(N10, N11) 사이에 기존의 인버터 대신 지연 소자로서 스타브드 인버터로 대체함으로써 나타난 효과이다.
도 6c를 참조하면, 또한, 인버터(102)의 크기를 감소시킴으로써 충/방전 전류가 도 3c에 도시된 것과 비교하여 볼 때 약 20% 이상 감소됨을 알 수 있다. 이것은 본 발명에 의한 회로가 구조상 성분별 지연 정합을 구현하기에 유리하기 때문이다. 다시 말해, 기존 회로와 달리 N102 노드의 로딩 커패시턴스를 과도하게 증가시킬 필요가 없으며, 인버터(102)의 사이즈 또한 과도하게 증가시킬 필요가 없는 구조이기 때문이다.
도 4에 도시된 위상 분할 회로(100)에 의해서 생성되는 클락 신호들(clk, clkb)은 입/출력 인터페이스 회로의 동기 신호로서 사용될 수 있음은 자명하다. 예를 들면, DDR 메모리의 데이터 입력/출력 회로는 위상 분할 회로(100)로부터의 클락 신호들(clk, clkb)에 동기되어 데이터 열(data stream)을 입력/출력한다. 도 8 및 도 9에는 데이터 입력 및 출력 회로들이 각각 도시되어 있다.
먼저, 도 8을 참조하면, 데이터 입력 회로(300)는 하나의 데이터 입력 핀(DQ)에 대응하는 것으로, 제 1 리시버(310)와 제 2 리시버(320)를 포함한다. 각리시버(310, 320)는 입력 단자(D), 클락 단자(CLK), 그리고 출력 단자(Q)를 갖는 D 플립플롭(D flip-flop)으로 구성된다. 제 1 리시버(310)의 입력 단자(D)는 제 2 리시버(320)의 입력 단자(D)와 함께 데이터 입력 핀(DQ)에 공통으로 연결되어 있다. 제 1 리시버(310)의 클락 단자(CLK)는 위상 분할 회로(100)로부터의 클락 신호(clk)를 받아들이도록 연결되어 있고, 제 2 리시버(320)의 클락 단자(CLK)는 위상 분할 회로(100)로부터의 클락 신호(clkb)를 받아들이도록 연결되어 있다. 제 1 리시버(310)는 클락 신호(clk)의 로우-하이 천이에 동기되어, 데이터 입력 핀(DQ)에 제공되는, 데이터 열의 짝수번째 데이터를 받아들이고, 제 2 리시버(320)는 클락 신호(clkb)의 로우-하이 천이에 동기되어, 데이터 입력 핀(DQ)에 제공되는, 데이터 열의 홀수번째 데이터를 받아들인다.
이러한 구성으로부터 알 수 있듯이, 데이터 입력 회로(300)는 180°의 위상차를 갖는 클락 신호들(clk, clkb)을 생성하는 위상 분할 회로(100)의 특성에 영향을 받는다. 예를 들면, 클락 신호들(clk, clkb)의 천이 시간들(특히, 로우-하이 천이 시간 또는 상승 기울기)이 일치하지 않은 경우, 홀수 데이터 경로와 짝수 데이터 경로 사이에 셋업 및 홀드 특성의 차이가 생긴다. 이는 유효 데이터 윈도우(valid data window)가 감소되게 한다. 하지만, 앞서 설명된 바와 같이, 본 발명에 따른 위상 분할 회로(100)로부터 생성되는 클락 신호들(clk, clkb)은 동일한 천이 시간 (또는 기울기)을 갖기 때문에, 데이터 입력 회로(300)의 동작 특성이 충분히 향상될 수 있다.
도 9에 도시된 바와 같이, 데이터 출력 회로(400)는 하나의 데이터 출력핀(DQ)에 대응하는 것으로, 2:1 멀티플렉서(2-to-1 multiplexer)로 구성된다. 2:1 멀티플렉서는 2개의 입력 단자들(IN1, IN2), 2개의 선택 단자들(SE, SO), 그리고 하나의 출력 단자(OUT)를 갖는다. 입력 단자(IN1)는 짝수 데이터(even data)를 받아들이도록 연결되고, 입력 단자(IN2)는 홀수 데이터를 받아들이도록 연결된다. 선택 단자(SE)는 위상 분할 회로(100)로부터 클락 신호(clk)를 받아들이도록 연결되고, 선택 단자(SO)는 위상 분할 회로(100)로부터 클락 신호(clkb)를 받아들이도록 연결된다. 클락 신호(clk)가 로우-하이 천이(low-to-high transition)를 가질 때, 데이터 출력 회로(400)는 짝수 데이터를 출력한다. 클락 신호(clkb)가 로우-하이 천이를 가질 때, 데이터 출력 회로(400)는 홀수 데이터를 출력한다.
데이터 입력 회로(300)와 마찬가지로, 데이터 출력 회로(400)는 180°의 위상차를 갖는 클락 신호들(clk, clkb)을 생성하는 위상 분할 회로(100)의 특성 (특히, 출력 신호들의 천이 기울기 차)에 많은 영향을 받는다. 이러한 점을 고려하여 볼 때, 본 발명에 따른 위상 분할 회로(100)로부터 생성되는 클락 신호들(clk, clkb)은 동일한 천이 시간 (또는 기울기)을 갖기 때문에, 데이터 출력 회로(400)에 대한 위상 분할 회로(100)의 영향이 최소화되며, 그 결과 데이터 출력 회로(400)의 동작 특성이 충분히 향상될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 신호 전달 경로들의 지연 성분들(풀-업 및 풀-다운 성분들)의 지연 시간들을 일치시킴으로써 PVT 변화에 대해 위상 분할 회로가 최적화될 수 있다. 뿐만 아니라, 본 발명에 따른 위상 분할 회로는 동일한 (또한 근사한) 천이 시간을 갖는 (또는 출력 신호들(clk, clkb)이 동일한 기울기를 갖는) 출력 신호들(clk, clkb)을 발생한다. 즉, 본 발명에 따른 위상 분할 회로(100)는 성분별 지연 정합 및 출력 신호들의 동일한 천이 시간을 동시에 만족시킬 수 있는 구조를 갖는다.

Claims (33)

  1. 입력 신호를 받아들여, 상기 입력 신호와 동일한 위상을 갖는, 제 1 출력 신호를 출력하는 제 1 신호 전달 경로와;
    상기 입력 신호를 받아들여, 상기 제 1 출력 신호의 반전 버전인, 제 2 출력 신호를 출력하는 제 2 신호 전달 경로를 포함하고,
    상기 제 1 및 제 2 신호 전달 경로들 각각은 직렬 연결된 로직 소자들을 포함하고, 상기 로직 소자들 각각은 풀-업 및 풀-다운 지연 시간들을 가지며;
    상기 입력 신호가 천이를 가질 때, 상기 제 1 신호 전달 경로의 소자들의 풀-다운 지연 시간들의 합은 상기 제 2 신호 전달 경로의 소자들의 풀-다운 지연 시간들의 합과 동일하고, 상기 제 1 신호 전달 경로의 소자들의 풀-업 지연 시간들의 합은 상기 제 2 신호 전달 경로의 소자들의 풀-업 지연 시간들의 합과 동일하며; 그리고
    상기 제 1 출력 신호는 상기 제 2 출력 신호와 동일한 천이 시간을 갖는 위상 분할 회로.
  2. 제 1 항에 있어서,
    상기 제 1 출력 신호의 상승 천이 시간은 상기 제 2 출력 신호의 하강 천이 시간과 동일한 위상 분할 회로.
  3. 제 1 항에 있어서,
    상기 제 1 출력 신호의 하강 천이 시간은 상기 제 2 출력 신호의 상승 천이 시간과 동일한 위상 분할 회로.
  4. 제 1 항에 있어서,
    상기 제 1 신호 전달 경로는 상기 로직 소자들로서 CMOS 인버터 및 스타브드(starved) 인버터를 포함하는 위상 분할 회로.
  5. 제 1 항에 있어서,
    상기 제 2 신호 전달 경로는 상기 로직 소자들로서 CMOS 인버터 및 스타브드(starved) 인버터를 포함하는 위상 분할 회로.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 스타브드 인버터는 제 1 및 제 2 PMOS 트랜지스터들과 제 1 및 제 2 NMOS 트랜지스터들을 포함하며, 상기 제 1 PMOS 트랜지스터, 상기 제 2 PMOS 트랜지스터, 상기 제 1 NMOS 트랜지스터, 그리고 상기 제 2 NMOS 트랜지스터는 이 순서대로 상기 제 1 및 제 2 파워 라인들 사이에 직렬 연결되는 위상 분할 회로.
  7. 제 6 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 저항기로서 동작하도록 형성되는 위상 분할 회로.
  8. 제 6 항에 있어서,
    상기 제 2 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 반전 기능을 수행하도록 상기 제 1 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터 사이에 직렬 연결되는 위상 분할 회로.
  9. 입력 노드와;
    상기 입력 노드로부터 입력 신호를 받아들여, 상기 입력 신호와 동일한 위상을 갖는 제 1 출력 신호를 발생하는 제 1 신호 발생부와;
    상기 입력 노드로부터 상기 입력 신호를 받아들여, 상기 제 1 출력 신호의 반전 버전인, 제 2 출력 신호를 발생하는 제 2 신호 발생부를 포함하고,
    상기 제 1 및 제 2 신호 발생부들은 상기 제 1 출력 신호의 천이 시간이 상기 제 2 출력 신호의 천이 시간과 동일하도록 최적화되는 위상 분할 회로.
  10. 제 9 항에 있어서,
    상기 제 1 출력 신호의 상승 천이 시간은 상기 제 2 출력 신호의 하강 천이 시간과 동일한 위상 분할 회로.
  11. 제 9 항에 있어서,
    상기 제 1 출력 신호의 하강 천이 시간은 상기 제 2 출력 신호의 상승 천이 시간과 동일한 위상 분할 회로.
  12. 제 9 항에 있어서,
    상기 제 1 및 제 2 신호 발생부들은 지연 정합 방식(delay matching method)을 이용하여 PVT 변화에 대해 최적화되는 위상 분할 회로.
  13. 제 9 항에 있어서,
    상기 제 1 신호 발생부는 CMOS 인버터와 스타브드 인버터로 구성되는 위상 분할 회로.
  14. 제 9 항에 있어서,
    상기 제 2 신호 발생부는 CMOS 인버터와 스타브드 인버터로 구성되는 위상 분할 회로.
  15. 입력 노드와;
    상기 입력 노드에 연결되며, 상기 입력 노드에 인가되는 입력 신호에 응답하여 제 1 신호를 발생하는 제 1 신호 발생기와; 그리고
    상기 입력 노드에 연결되며, 상기 입력 신호에 응답하여, 상기 제 1 신호와 다른 위상을 갖는, 제 2 신호를 발생하는 제 2 신호 발생기를 포함하며,
    상기 제 1 신호 발생기는, 상기 제 1 신호가 상기 제 2 신호와 동일한 천이 시간을 갖도록, 상기 제 2 신호의 천이 시간이 조절되게 하는 수단을 포함하는 위상 분할 회로.
  16. 제 15 항에 있어서,
    상기 제 1 신호 발생기는 적어도 2개의 인버터들을 더 포함하며, 상기 수단이 상기 인버터들 사이에 위치한 상태에서 상기 인버터들은 상기 수단과 함께 직렬 연결되는 위상 분할 회로.
  17. 제 16 항에 있어서,
    상기 수단은 스타브드 인버터를 포함하며, 상기 스타브드 인버터는 표준 인버터를 통해 흐르는 최대 전류를 제한함으로써 지연 시간을 제어하는 위상 분할 회로.
  18. 제 15 항에 있어서,
    상기 제 1 및 제 2 신호 발생기들은 지연 정합 방식을 이용하여 PVT 변화에 대해 최적화되는 위상 분할 회로.
  19. 제 18 항에 있어서,
    상기 제 2 신호 발생기는 상기 수단으로 인해서 변화되는, 상기 지연 정합방식에 따라 최적화되는, 상기 제 1 신호의 지연 성분들을 보상하는 보상 수단을 포함하는 위상 분할 회로.
  20. 제 19 항에 있어서,
    상기 보상 수단은 표준 인버터를 통해 흐르는 최대 전류를 제한함으로써 지연 시간을 제어하는 스타브드 인버터를 포함하는 위상 분할 회로.
  21. 입력 노드와;
    상기 입력 노드에 연결되며, 상기 입력 노드에 인가되는 입력 신호에 응답하여 제 1 신호를 발생하는 제 1 신호 발생기와; 그리고
    상기 입력 노드에 연결되며, 상기 입력 신호에 응답하여, 상기 제 1 신호와 다른 위상을 갖는, 제 2 신호를 발생하는 제 2 신호 발생기를 포함하며,
    상기 제 1 신호 발생기는, 상기 제 1 신호가 상기 제 2 신호와 동일한 천이 시간을 갖도록, 상기 제 2 신호의 천이 시간이 조절되게 하는 제 1 수단을 포함하고; 그리고 상기 제 2 신호 발생기는 상기 수단으로 인해서 변화되는, 상기 지연 정합 방식에 따라 최적화되는, 상기 제 1 신호의 지연 성분들을 보상하는 제 2 수단을 포함하는 위상 분할 회로.
  22. 제 21 항에 있어서,
    상기 제 1 신호 발생기는 적어도 2개의 인버터들을 더 포함하며, 상기 제 1수단이 상기 인버터들 사이에 위치한 상태에서 상기 인버터들은 상기 제 1 수단과 함께 직렬 연결되는 위상 분할 회로.
  23. 제 22 항에 있어서,
    상기 제 1 수단은 스타브드 인버터를 포함하며, 상기 스타브드 인버터는 표준 인버터를 통해 흐르는 최대 전류를 제한함으로써 지연 시간을 제어하는 위상 분할 회로.
  24. 제 21 항에 있어서,
    상기 제 2 신호 발생기는 상기 제 2 수단과 함께 직렬 연결되는 적어도 하나의 인버터를 더 포함하는 위상 분할 회로.
  25. 제 24 항에 있어서,
    상기 제 2 수단은 표준 인버터를 통해 흐르는 최대 전류를 제한함으로써 지연 시간을 제어하는 적어도 하나의 스타브드 인버터를 포함하는 위상 분할 회로.
  26. 제 23 항 또는 제 25 항에 있어서,
    상기 제 1 및 제 2 신호 발생기들의 인버터들 각각은 풀-업 및 풀-다운 지연 시간들을 가지며, 상기 입력 신호가 천이할 때 상기 제 1 신호 발생기의 인버터들의 풀-다운 지연 시간들의 합은 제 2 신호 발생기의 인버터들의 풀-다운 지연 시간들의 합과 동일한 위상 분할 회로.
  27. 제 23 항 또는 제 25 항에 있어서,
    상기 제 1 및 제 2 신호 발생기들의 인버터들 각각은 풀-업 및 풀-다운 지연 시간들을 가지며, 상기 입력 신호가 천이할 때 상기 제 1 신호 발생기의 인버터들의 풀-업 지연 시간들의 합은 제 2 신호 발생기의 인버터들의 풀-업 지연 시간들의 합과 동일한 위상 분할 회로.
  28. 입력 노드와;
    제 1 출력 노드와;
    제 2 출력 노드와;
    상기 입력 노드에 인가되는 외부 클락 신호에 응답하여 제 1 내부 클락 신호를 발생하며, 상기 입력 노드와 상기 제 1 출력 노드 사이에 직렬 연결된 제 1 스타브드 인버터와 제 1 CMOS 인버터로 구성되는 제 1 신호 발생기와; 그리고
    상기 입력 노드에 인가되는 외부 클락 신호에 응답하여 제 2 내부 클락 신호를 발생하며, 상기 입력 노드와 상기 제 2 출력 노드 사이에 직렬 연결된 제 2 CMOS 인버터, 제 2 스타브드 인버터, 그리고 제 3 CMOS 인버터로 구성되는 제 2 신호 발생기를 포함하는 위상 분할 회로.
  29. 입력 노드와;
    제 1 출력 노드와;
    제 2 출력 노드와;
    상기 입력 노드에 인가되는 외부 클락 신호에 응답하여 제 1 내부 클락 신호를 발생하며, 상기 입력 노드와 상기 제 1 출력 노드 사이에 직렬 연결된 제 1 스타브드 인버터와 제 1 CMOS 인버터로 구성되는 제 1 신호 발생기와; 그리고
    상기 입력 노드에 인가되는 외부 클락 신호에 응답하여 제 2 내부 클락 신호를 발생하며, 상기 입력 노드와 상기 제 2 출력 노드 사이에 직렬 연결된 제 2 CMOS 인버터, 제 2 스타브드 인버터, 그리고 제 3 CMOS 인버터로 구성되는 제 2 신호 발생기를 포함하고,
    상기 제 1 및 제 2 스타브드 인버터들은 제 1 및 제 2 PMOS 트랜지스터들과 제 1 및 제 2 NMOS 트랜지스터들을 포함하며, 상기 제 1 PMOS 트랜지스터, 상기 제 2 PMOS 트랜지스터, 상기 제 1 NMOS 트랜지스터, 그리고 상기 제 2 NMOS 트랜지스터는 이 순서대로 상기 제 1 및 제 2 파워 라인들 사이에 직렬 연결되는 위상 분할 회로.
  30. 제 29 항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 저항기로서 동작하도록 형성되는 위상 분할 회로.
  31. 제 29 항에 있어서,
    상기 제 2 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터는 반전 기능을 수행하도록 상기 제 1 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터 사이에 직렬 연결되는 위상 분할 회로.
  32. 입력 노드와;
    제 1 출력 노드와;
    제 2 출력 노드와;
    상기 입력 노드에 인가되는 외부 클락 신호에 응답하여 제 1 내부 클락 신호를 발생하며, 상기 입력 노드와 상기 제 1 출력 노드 사이에 직렬 연결된 제 1 스타브드 인버터와 제 1 CMOS 인버터로 구성되는 제 1 신호 발생기와; 그리고
    상기 입력 노드에 인가되는 외부 클락 신호에 응답하여 제 2 내부 클락 신호를 발생하며, 상기 입력 노드와 상기 제 2 출력 노드 사이에 직렬 연결된 제 2 CMOS 인버터, 제 2 스타브드 인버터, 그리고 제 3 CMOS 인버터로 구성되는 제 2 신호 발생기를 포함하고,
    상기 제 1 및 제 2 스타브드 인버터들은 제 1 저항기, PMOS 트랜지스터, NMOS 트랜지스터, 그리고 제 2 저항기를 포함하며, 상기 제 1 저항기, 상기 PMOS 트랜지스터, 상기 NMOS 트랜지스터, 그리고 상기 제 2 저항기는 이 순서대로 상기 제 1 및 제 2 파워 라인들 사이에 직렬 연결되는 위상 분할 회로.
  33. 제 32 항에 있어서,
    상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터는 반전 기능을 수행하도록 상기 제 1 저항기와 상기 제 2 저항기 사이에 직렬 연결되는 위상 분할 회로.
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