JP2000059204A

JP2000059204A - ダイナミック型論理回路および半導体集積回路装置

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Publication number: JP2000059204A
Application number: JP10224004A
Authority: JP
Inventors: Noboru Masuda; 昇益田; Michitaka Yamamoto; 通敬山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-08-07
Filing date: 1998-08-07
Publication date: 2000-02-25
Also published as: US6278296B1

Abstract

(57)【要約】【課題】ダイナミック型論理回路にて、入力信号立上
りから出力信号立上りまでの信号遅延時間が長くならな
くし、貫通電流を減少させ、プリチャージに必要な時間
を短縮する。【解決手段】ソース電極を高電位側電源Ｖｄｄに接続
されゲート電極にクロック信号Ｃｓを加えたＰチャネル
型ＭＯＳトランジスタ（ＰＭＯＳ）と、Ｎチャネル型Ｍ
ＯＳトランジスタ（ＮＭＯＳ）により構成され上記ＰＭ
ＯＳのドレイン電極と低電位側電源Ｖｓｓとの間に接続
された論理部から成るダイナミック型論理回路におい
て、上記ＮＭＯＳのうち上記Ｖｓｓに最も近い１個に接
続される入力信号と上記Ｖｓｓとの間にＮＭＯＳを設
け、そのＮＭＯＳのゲート電極に上記Ｃｓの反転信号を
接続する。【効果】プリチャージ時には入力信号が強制的にロー
レベルに引き込まれ、貫通電流が減少し、又プリチャー
ジに必要な時間が短縮される。また信号遅延時間が長く
ならない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ半導体集
積回路チップの内部に搭載されるダイナミック型論理回
路をおよびそれを有する回路に関し、特に、高速に動作
するダイナミック型論理回路およびそれを有する回路に
関する。

【０００２】

【従来の技術】特開昭６１−２２４６２３号公報の特許
明細書として開示され、その図４に記載された従来の回
路を図３に示す。また、同明細書の図７にその時点にお
ける従来の回路として記載された回路を図４に示す。た
だし、同明細書ではいずれも入力信号が５本有る場合に
ついて記載されているが、図３および図４には入力信号
が３本の場合について記載した。

【０００３】図４の回路は、クロック信号１６０がロー
レベルの時には、Ｐチャネル型のＭＯＳトランジスタ１
００が導通しＮチャネル型のＭＯＳトランジスタ４００
が遮断するため、入力信号１５１〜１５３の状態にかか
わらず内部信号１７１がハイレベルとなって出力信号１
７０がローレベルとなる。この状態はプリチャージされ
た状態と呼ばれる。その後クロック信号１６０がハイレ
ベルになると、Ｐチャネル型のＭＯＳトランジスタ１０
０が遮断しＮチャネル型のＭＯＳトランジスタ４００が
導通する。この時、入力信号１５１〜１５３の内の少な
くとも１本がローレベルであると、内部信号１７１はフ
ローティング状態となってハイレベルに保持され、出力
信号１７０はローレベルに保持される。また、この時に
入力信号１５１〜１５３の全てがハイレベルになると、
Ｎチャネル型のＭＯＳトランジスタ１０１〜１０３が導
通するため内部信号１７１がローレベルとなり出力信号
１７０がハイレベルとなる。従って、入力信号１５１〜
１５３の内の少なくとも１本がローレベルであると出力
がローレベルとなり、入力信号１５１〜１５３の全てが
ハイレベルになると出力がハイレベルとなる、いわゆる
ＡＮＤ回路として作用する。

【０００４】しかしながら図４の回路では、入力信号１
５１〜１５３がハイレベルとなって内部信号１７１が立
ち下がる時に、入力信号が３本しかないにもかかわらず
４個のＭＯＳトランジスタ１０３，１０２，１０１，４
００を直列に経由して電流が流れる。従って、入力信号
がハイレベルとなってから内部信号１７１が立ち下がり
出力信号１７０が立ち上がるまでにかかる時間が、ＭＯ
Ｓトランジスタが３個の場合に較べて長いという欠点が
ある。

【０００５】これを改良したのが図３の従来例である。
図３の回路は、図４の回路と同様にＡＮＤ回路として作
用するが、入力信号１５１〜１５３がハイレベルとなっ
て内部信号１７１が立ち下がる時には３個のＭＯＳトラ
ンジスタ１０３，１０２，１０１を経由して電流が流れ
るため、図４の回路と較べて短い時間で済む。

【０００６】

【発明が解決しようとする課題】しかしながら図３の回
路は、入力信号１５１〜１５３が全てハイレベルである
時にクロック信号１６０がローレベルになると、Ｐチャ
ネル型のＭＯＳトランジスタ１００およびＮチャネル型
のＭＯＳトランジスタ１０３〜１０１を経由して電源Ｖ
ｄｄから電源Ｖｓｓに向けて無駄に電流が流れる。これ
が貫通電流と呼ばれる。

【０００７】特開昭６１−２２４６２３号公報には、Ｐ
チャネル型のＭＯＳトランジスタ１００や３００のコン
ダクタンスを充分小さくしておけば貫通電流は小さくな
るとの記載がある。しかし、Ｐチャネル型のＭＯＳトラ
ンジスタ１００のコンダクタンスを小さくすると、プリ
チャージする時に内部信号１７１のノードに付く寄生容
量を充電する電流が減少するため、プリチャージするた
めに必要な時間が長くなる。

【０００８】本発明の目的は、ダイナミック型論理回路
において、入力信号がハイレベルとなってから出力信号
１７０が立ち上がるまでの信号伝搬時間が長くならない
ようにしながら、貫通電流を減少させ、プリチャージす
るために必要な時間を短縮することである。

【０００９】

【課題を解決するための手段】本発明の目的は、回路に
おいて、クロック信号が入力され、複数の入力信号が入
力され、出力信号を出力し、上記クロック信号が第１の
レベルの時に上記出力信号を第２のレベルとし、上記ク
ロック信号が上記第１のレベルとは逆のレベルの時に上
記出力信号を上記複数の入力信号に基づいて定まるレベ
ルとする回路と、上記クロック信号に応答して上記入力
信号のレベルを制御する回路を備えることで達成するこ
とができる。

【００１０】また本発明の目的は、クロック信号が第１
のレベルである時には出力信号が第２のレベルとなり、
上記クロック信号が上記第１のレベルとは逆のレベルで
ある時には上記出力信号は複数の入力信号に基づいて決
まる所望のレベルとなるように構成されたダイナミック
型論理回路において、上記複数の入力信号の内の少なく
とも１つを強制的に上記第２のレベルに引き込むための
手段を備えることにより解決できる。

【００１１】次にまた本発明の目的は、ソース電極を第
１の電源に接続されゲート電極をクロック信号に接続さ
れた第１導電型の第１のＭＯＳトランジスタと、ソース
電極を第２の電源に接続されゲート電極を第１の入力信
号に接続されドレイン電極を上記第１のＭＯＳトランジ
スタのドレイン電極に直接または他のＭＯＳトランジス
タを介して接続された上記第１導電型とは異なる第２導
電型の第２のＭＯＳトランジスタとを備え、上記第１の
ＭＯＳトランジスタのドレイン電極から出力信号を取り
出すように構成されたダイナミック型論理回路におい
て、上記第２のＭＯＳトランジスタのゲート電極と上記
第２の電源との間に接続された第３のＭＯＳトランジス
タを備えることにより解決できる。

【００１２】

【発明の実施の形態】図１は、本発明によるダイナミッ
ク型論理回路の実施の一形態を示す。図１のダイナミッ
ク型論理回路は、Ｐチャネル型のＭＯＳトランジスタ１
００，１２０，１３０、Ｎチャネル型のＭＯＳトランジ
スタ１０１〜１０３，１１１，１２１，１３１から構成
される。また、ダイナミック型論理回路は、高電位側電
源Ｖｄｄおよび低電位側電源Ｖｓｓに接続される。更
に、入力信号１５１〜１５３、およびクロック信号１６
０が入力され、出力信号１７０が出力される。更に又、
このダイナミック型論理回路は内部信号１６１，１７
１，１８１および１８２を有する。なお、実施例におい
て、入力信号、クロック信号、内部信号、電源等の名前
および参照番号は、図１の有る特定ノード又は端子を指
摘するのに、または各ノードでの信号を示すものとして
用いる。即ち、信号そのものを参照番号で参照したり、
あるいは、当該信号そのものが供給／出力されるまたは
発生するノードや端子を参照番号で参照する。

【００１３】次に、この回路の動作を説明する。クロッ
ク信号１６０がローレベルの時は、Ｐチャネル型のＭＯ
Ｓトランジスタ１００が導通し内部信号１７１がハイレ
ベルとなる。すると、ＭＯＳトランジスタ１２０および
１２１が構成するインバータの動作によって出力信号１
７０はローレベルとなる。これがプリチャージされた状
態である。またこの時、ＭＯＳトランジスタ１３０およ
び１３１が構成するインバータの動作によって内部信号
１６１がハイレベルとなるため、Ｎチャネル型のＭＯＳ
トランジスタ１１１が導通する。すると、入力信号１５
１が強制的にローレベル（またはローレベルに近い電
圧）に引き込まれるため、Ｎチャネル型のＭＯＳトラン
ジスタ１０１が遮断状態（または遮断に近い状態）にな
り、ＭＯＳトランジスタ１００，１０３，１０２，１０
１を通って流れる貫通電流は無くなる（または小さくな
る）。その後クロック信号１６０がハイレベルになる
と、Ｐチャネル型のＭＯＳトランジスタ１００が遮断す
ると共に、ＭＯＳトランジスタ１３０および１３１が構
成するインバータの動作によって内部信号１６１がロー
レベルとなりＮチャネル型のＭＯＳトランジスタ１１１
も遮断する。この時、入力信号１５１〜１５３の内の少
なくとも１つがローレベルであれば、Ｎチャネル型のＭ
ＯＳトランジスタ１０１〜１０３の内の少なくとも１つ
が遮断し、内部信号１７１はフローティング状態となっ
てハイレベルのまま保持され、出力信号１７０はローレ
ベルのまま保持される。この時またはその後、入力信号
１５１〜１５３が全てハイレベルになれば、Ｎチャネル
型のＭＯＳトランジスタ１０１〜１０３が全部導通し、
内部信号１７１がローレベルとなって、出力信号１７０
はハイレベルとなる。すなわち、図１の回路はＡＮＤ回
路として作用する。

【００１４】この回路では、クロック信号１６０がロー
レベルの時にＭＯＳトランジスタ１００，１０３，１０
２，１０１を通って流れる貫通電流の大きさは、Ｎチャ
ネル型のＭＯＳトランジスタ１０１によって制限された
め、貫通電流を大きくせずにＰチャネル型のＭＯＳトラ
ンジスタ１００のコンダクタンスを大きくすることが可
能である。従って、内部信号１７１の立ち上がりおよび
出力信号１７０の立ち下がりに必要な時間（すなわちプ
リチャージするために必要な時間）を短くできる。

【００１５】なお、入力信号１５１がハイレベルの時に
クロック信号１６０がローレベルになると、入力信号１
５１に接続された前段の回路からＮチャネル型のＭＯＳ
トランジスタ１１１を介して貫通電流が流れる。しか
し、前段の回路として本発明のようにプリチャージする
ためにかかる時間の短いダイナミック型論理回路を使え
ば、入力信号１５１は短時間でローレベルになるため、
貫通電流が流れる時間は短くて済む。その場合の動作
を、図２を使って説明する。

【００１６】図２は、本発明のダイナミック型論理回路
の接続の一形態を示す回路図である。図２は、着目する
ダイナミック型論理回路２００、前段のダイナミック型
論理回路２０１、後段のダイナミック型論理回路２０２
を有する。これらのダイナミック型論理回路２００〜２
０２は、いずれも図１の構成のダイナミック型論理回路
を想定する。各ダイナミック型論理回路にはクロック信
号１６０、高電位側電源Ｖｄｄ、低電源側電源Ｖｓｓが
供給される。着目するダイナミック型論理回路２００で
は、入力信号１５１〜１５３が入力され、出力信号１７
０が出力される。前段のダイナミック型論理回路２０１
では、入力信号２５１〜２５３が入力され、出力信号２
７０が出力される。後段のダイナミック型論理回路２０
２では、入力信号２８１〜２８３が入力され、出力信号
２９０が出力される。ここで、着目するダイナミック型
論理回路２００の入力信号１５１として前段のダイナミ
ック型論理回路２０１の出力信号２７０が入力される
（前段の回路２０１の出力信号２７０の出力ノードが着
目する回路２００の入力信号１５１の入力ノードに接続
される）。また、着目するダイナミック型論理回路２０
０の出力信号１７０が後段のダイナミック型論理回路２
０２の入力信号２８１として入力される（着目する回路
２００の出力信号１７０の出力ノードが後段の回路２０
２の入力信号２８１の入力ノードと接続される）。

【００１７】この回路でクロック信号１６０がローレベ
ルになると、ダイナミック型論理回路２００〜２０２は
一斉にプリチャージされる。ここでもし、クロック信号
１６０がローレベルになる直前まで２７０および１５１
の信号がハイレベルであったとすると、前段の回路２０
１の中の１２０に対応するＰチャネル型のＭＯＳトラン
ジスタは、クロック信号１６０がローレベルになった直
後には導通している。従って、前段の回路２０１の中の
１２０に対応するＰチャネル型のＭＯＳトランジスタと
着目する回路２００の中のＮチャネル型のＭＯＳトラン
ジスタ１１１を通って貫通電流が流れる。この時には、
１５１の電圧は前段の回路２０１の中の１２０に対応す
るＰチャネル型のＭＯＳトランジスタと着目する回路２
００の中のＮチャネル型のＭＯＳトランジスタ１１１の
オン抵抗によって決まる電圧まで下がるため、１５１の
信号がハイレベルの場合（すなわち図３の従来の回路）
と較べて、着目する回路２００の中のＮチャネル型のＭ
ＯＳトランジスタ１０１のオン抵抗は高くなる。従っ
て、着目する回路２００の中の内部信号１７１は１５１
の信号がハイレベルの場合より速く立ち上がり、出力信
号１７０はより速く立ち下がる。同じことが前段の回路
２０１の中でも起きるため、前段の回路２０１の中の１
２０に対応するＰチャネル型のＭＯＳトランジスタはよ
り速く遮断状態となる。従って、このＭＯＳトランジス
タ（前段の１２０）を通って貫通電流が流れている時間
は短くて済む。

【００１８】更に、前段の回路２０１と着目する回路２
００の間にある程度の距離がある場合は、前段の回路２
０１の出力信号２７０と着目する回路２００の入力信号
１５１の間をつなぐ配線の配線抵抗が無視できなくな
る。従来の回路を使った場合は入力信号１５１の電圧を
下げる素子は前段の回路２０１の中にしか無いため、こ
の配線抵抗が大きくなると１５１の電圧が下がるのに要
する時間が更に長くなり、プリチャージするために要す
る時間も更に長くなる。本発明の図１の回路を使うと、
着目する回路２００の中に１５１の電圧を下げるための
ＭＯＳトランジスタ１１１が存在するため、この配線抵
抗が大きくなると１５１の電圧が下がるのに要する時間
はかえって短くなり、プリチャージするために要する時
間も更に短くなる。

【００１９】また、図１の回路は内部信号１７１のノー
ドから低電位側の電源Ｖｓｓまでの間が３個のＮチャネ
ル型のＭＯＳトランジスタ１０３〜１０１で接続されて
いるため、入力数より多いＭＯＳトランジスタで接続さ
れる図４の従来回路の欠点を解消していることは言うま
でもない。

【００２０】本発明によるダイナミック型論理回路の実
施の他の形態を図５に示す。図５の回路は、図１の回路
にＮチャネル型のＭＯＳトランジスタ１１２および１１
３を追加した構成であり、全ての入力信号１５１〜１５
３に対してプリチャージする時に強制的にローレベルに
引き下げるためのＮチャネル型のＭＯＳトランジスタ１
１１〜１１３を備える。従って、この回路では前段の回
路のＮチャネル型のＭＯＳトランジスタ１２１は引き下
げられた後の出力信号１７０をローレベルに保持するの
が専らの役目となり、Ｎチャネル型のＭＯＳトランジス
タ１２１のコンダクタンスを小さく設定したり、場合に
よってはＮチャネル型のＭＯＳトランジスタ１２１を省
略することも可能である。

【００２１】図６は、本発明によるダイナミック型論理
回路の実施の更に他の形態を示す。図６の回路は、Ｎチ
ャネル型のＭＯＳトランジスタ１０１〜１０３が内部信
号１７１のノードと低電位側の電源Ｖｓｓとの間に並列
に入っているため、入力信号１５１〜１５３が全てロー
レベルの場合にのみ出力信号１７０がローレベルとな
り、入力信号１５１〜１５３の内の１本でもハイレベル
になれば出力信号１７０はハイレベルとなる、いわゆる
ＯＲ回路として作用する。その他については図１や図５
の回路と同様である。

【００２２】図７は、本発明によるダイナミック型論理
回路の実施の更に他の形態を示す。図７の回路は、Ｎチ
ャネル型のＭＯＳトランジスタ７０１〜７０２および７
１１、入力信号７５１〜７５２を有する。この回路は、
各々直列に接続されたＮチャネル型のＭＯＳトランジス
タ１０１および１０２と７０１および７０２が内部信号
１７１のノードと低電位側の電源Ｖｓｓとの間に並列に
入っているため、いわゆるＡＮＤ−ＯＲ型の複合回路と
して作用する。即ち、入力信号１５１および１５２が両
方ともハイレベルの時または入力信号７５１および７５
２が両方ともハイレベルの時に出力信号１７０がハイレ
ベルとなり、入力信号１５１もしくは１５２のいずれか
がローレベルで且つ入力信号７５１もしくは７５２のい
ずれかがローレベルの時に出力信号１７０がローレベル
となる。その他については図１や図６の回路と同様であ
る。

【００２３】図８は、本発明によるダイナミック型論理
回路の実施の更に他の形態を示す。この回路は、各々並
列に接続されたＮチャネル型のＭＯＳトランジスタ１０
１および７０１と、１０２および７０２とが、内部信号
１７１のノードと低電位側の電源Ｖｓｓとの間に直列に
入っているため、いわゆるＯＲ−ＡＮＤ型の複合回路と
して作用する。即ち、入力信号１５１もしくは７５１の
いずれかがハイレベルで且つ入力信号１５２もしくは７
５２のいずれかがハイレベルの時に出力信号１７０がハ
イレベルとなり、入力信号１５１および７５１が両方と
もローレベルまたは入力信号１５２および７５２が両方
ともローレベルの時に出力信号１７０がローレベルとな
る。その他については図１や図６〜図７の回路と同様で
ある。

【００２４】また図７や図８においては、低電位側の電
源Ｖｓｓと直接接続されるＮチャネル型のＭＯＳトラン
ジスタ１０１および７０１に接続される入力信号１５１
および７５１に対してのみ、プリチャージの時に強制的
にローレベルに引き下げるためのＮチャネル型のＭＯＳ
トランジスタ１１１および７１１を設けた構成を示した
が、図１の回路を図５の回路に変更したのと同様に、入
力信号１５２や７５２も含めた全ての入力信号に対して
プリチャージの時に強制的にローレベルに引き下げるた
めのＮチャネル型のＭＯＳトランジスタを設けることも
可能である。その場合には、図５の場合と同様に前段の
回路のＮチャネル型のＭＯＳトランジスタ１２１のコン
ダクタンスを小さく設定したり場合によっては省略する
ことも可能である。

【００２５】図９および図１０は、本発明によるダイナ
ミック型論理回路の実施の更に他の形態を示す。図９も
しくは図１０の回路は、図１もしくは図６の回路に、Ｐ
チャネル型のＭＯＳトランジスタ９００を付加して、出
力信号１７０から内部信号１７１へフィードバックした
回路である。このＭＯＳトランジスタ９００を付加する
目的は、内部信号１７１がフローティング状態でハイレ
ベルになった時に、リーク電流等によってローレベルに
下がらないようにすることにある。即ち、内部信号１７
１がハイレベルであれば出力信号１７０がローレベルと
なってＰチャネル型のＭＯＳトランジスタ９００が導通
する。このため、内部信号１７１のフローティング状態
を回避できる。このＭＯＳトランジスタ９００は、内部
信号１７１をハイレベルに保持するための素子である。
そのためコンダクタンスを大きくする必要はない。この
様に、Ｎチャネル型のＭＯＳトランジスタ１０１〜１０
３の動作による信号伝搬時間への影響を抑えるため、Ｎ
チャネル型のＭＯＳトランジスタ１０１〜１０３やＰチ
ャネル型のＭＯＳトランジスタ１００よりコンダクタン
スが充分小さくなるように設定する。また、このような
Ｐチャネル型のＭＯＳトランジスタ９００を設けること
は、図５、図７、図８の回路に対しても可能である。

【００２６】図１１および図１２は、本発明によるダイ
ナミック型論理回路の実施の更に他の形態を示す。図１
１もしくは図１２の回路は、図１もしくは図９の回路に
Ｎチャネル型のＭＯＳトランジスタ１１０１および１１
０２を付加した回路である。ＭＯＳトランジスタ１１０
１および１１０２を付加する目的は、プリチャージした
時に、Ｎチャネル型のＭＯＳトランジスタ１０１〜１０
３の接続点の内部信号１８１および１８２をハイレベル
に近い電圧に上げることにある。

【００２７】即ち、クロック信号１６０がローレベルに
なる直前に入力信号１５１および１５２がハイレベルで
１５３がローレベルであったとすると、Ｎチャネル型の
ＭＯＳトランジスタ１０１および１０２は導通し、１０
３は遮断している。このため、内部信号１８１および１
８２はローレベルになっている。その後クロック信号１
６０がローレベルになると、前段の回路がプリチャージ
されて入力信号１５１〜１５２もローレベルになり、Ｎ
チャネル型のＭＯＳトランジスタ１０１〜１０３が全て
遮断する。この時、図１や図９の回路では内部信号１８
１および１８２はローレベルのままである。その後クロ
ック信号１６０がハイレベルになってプリチャージの状
態が終わり、更に入力信号１５１がローレベルのまま入
力信号１５２および１５３がハイレベルになったとす
る。この場合には、内部信号１７１の電圧はハイレベル
のままでなければならないが、内部信号１７１と１８１
および１８２のノードに付く寄生容量によるチャージシ
ェアのため、その容量値の比に応じた分だけ内部信号１
７１の電圧が下がることになる。その下がる程度がＭＯ
Ｓトランジスタ１２０および１２１の構成するインバー
タのしきい値を超えると誤動作が生じる。

【００２８】図１１および図１２の回路は、これを防ぐ
ためにＮチャネル型のＭＯＳトランジスタ１１０１およ
び１１０２を設けてある。この回路では、プリチャージ
した時にはＮチャネル型のＭＯＳトランジスタ１１０１
および１１０２が導通するため、内部信号１８１および
１８２はハイレベル（厳密には、ＭＯＳトランジスタ１
１０１および１１０２のしきい電圧分だけハイレベルよ
り低い電圧）に上がる。従って、その後プリチャージの
状態が終わって入力信号１５１がローレベルのまま入力
信号１５２および１５３がハイレベルになったとして
も、チャージシェアによる電圧の低下は殆どない。従っ
て、誤動作を防ぐことができる。なお、内部信号１７１
と１８１と１８２のノードに付く寄生容量の大きさによ
っては、Ｎチャネル型のＭＯＳトランジスタ１１０２の
みを設ければ充分である場合もあり、また、Ｎチャネル
型のＭＯＳトランジスタ１１０１および１１０２が全く
不要な場合もあり得る。

【００２９】同じ目的でＮチャネル型のＭＯＳトランジ
スタ１１０１および１１０２の代わりにＰチャネル型の
ＭＯＳトランジスタを設ける構成もあり得るが、Ｐチャ
ネル型のＭＯＳトランジスタを設けた場合にはそのゲー
ト電極にクロック信号１６０を接続することになり、ク
ロック信号１６０の負荷が増える。すると、この回路を
搭載するＬＳＩチップ内のクロックスキューが増大す
る。これに対し、図１１および図１２の回路のようにＮ
チャネル型のＭＯＳトランジスタ１１０１および１１０
２を設けた場合には、そのゲート電極に接続する内部信
号１６１はＭＯＳトランジスタ１１１のゲート電極に接
続する内部信号１６１と共通である。従って、クロック
信号１６０の負荷が増えることはない。また、このよう
なＮチャネル型のＭＯＳトランジスタを設けることは、
図５、図７、図８の回路に対しても可能である。

【００３０】図１３は、本発明のダイナミック型論理回
路を使って、あるまとまった論理機能を有する回路ブロ
ックを構成した時の一形態を示す。図１３において、３
１０〜３１７および３２０〜３２８は本発明のダイナミ
ック型論理回路、３０１〜３０６はフリップフロップ回
路である。また、３６０はフリップフロップ回路３０１
〜３０６のクロック信号、３６１はダイナミック型論理
回路３２０〜３２８のクロック信号、３６２はダイナミ
ック型論理回路３１０〜３１７のクロック信号、３７１
〜３７６はフリップフロップ回路３０１〜３０６の出力
信号、３５４〜３５６はフリップフロップ回路３０４〜
３０６の入力信号、４５１〜４５３はフリップフロップ
回路３０１〜３０３の入力信号である。

【００３１】なお、フリップフロップ回路３０１〜３０
３の出力信号３７１〜３７３とフリップフロップ回路３
０４〜３０６の入力信号３５４〜３５６は、図１３に示
した回路ブロック内の内部信号でもある。また、フリッ
プフロップ回路３０１〜３０３の入力信号４５１〜４５
３とフリップフロップ回路３０６の出力信号３７６は、
図１３に示した回路ブロック以外の部分と接続される入
出力信号でもある。フリップフロップ回路３０４および
３０５の出力信号３７４および３７５は、図１３に示し
た回路ブロック内の内部信号でもあると同時にそれ以外
の部分と接続される出力信号でもある。３８０〜３８４
および番号を付けていないその他の端子は、ダイナミッ
ク型論理回路の入力信号が供給される。これらの入力信
号は図１３に示した回路ブロック以外の部分から供給さ
れる。更に、３９０〜３９３は、ダイナミック型論理回
路３１０〜３１７から出力されダイナミック型論理回路
３２０〜３２８へ入力される信号、すなわち、クロック
信号３６２を受けるダイナミック型論理回路３１０〜３
１７とクロック信号３６１を受けるダイナミック型論理
回路３２０〜３２８を接続するノードの信号である。

【００３２】図１３の回路ブロックに使用するフリップ
フロップ回路３０１〜３０６は、クロック信号３６０が
ローレベルの時には出力信号３７１〜３７６がローレベ
ルとなり、クロック信号３６０がハイレベルの時にはハ
イレベルになる直前の入力信号４５１〜４５３および３
５４〜３５６に応じた信号が出力されるタイプのフリッ
プフロップ回路であることを想定する。このようなタイ
プのフリップフロップ回路の構成方法については図１７
〜図１８にて後述する。また、ダイナミック型論理回路
３１０〜３１７および３２０〜３２８は、図１および図
５〜図１２等に示したような本発明のダイナミック型論
理回路であることを前提とするが、場合によっては一部
を図４等の従来型のダイナミック型論理回路に置き換え
た構成も有り得る。

【００３３】図１４は、図１３の回路ブロックにおける
クロック信号３６０〜３６２と、フリップフロップ回路
の出力信号３７１〜３７６、内部信号３９０〜３９３、
フリップフロップ回路の入力信号３５４〜３５６のタイ
ミング関係を示す。図１４に示すように、クロック信号
３６０がローレベルの間はフリップフロップ回路の出力
信号３７１〜３７６はローレベルであるが、クロック信
号３６０が立ち上がると入力信号４５１〜４５３および
３５４〜３５６に応じて出力信号３７１〜３７６の内の
いくつかが立ち上がる。すると、それがダイナミック型
論理回路３１０〜３１７を伝搬して内部信号３９０〜３
９３の内のいくつかが立ち上がり、それがダイナミック
型論理回路３２０〜３２８を伝搬して内部信号３５４〜
３５６の内のいくつかが立ち上がる。この時、クロック
信号３６０の次のサイクルの立ち上がりの時刻までに内
部信号３５４〜３５６に到達していれば、次のサイクル
ではその信号３５４〜３５６に応じて出力信号３７４〜
３７６の内のいくつかが立ち上がる。同様に、前段の回
路ブロックからの入力信号４５１〜４５３が、クロック
信号３６０の次のサイクルの立ち上がりの時刻までに到
達していれば、次のサイクルではその信号４５１〜４５
３に応じて出力信号３７１〜３７３の内のいくつかが立
ち上がる。これが繰り返されることによって、所望の論
理動作が実行される。なお、クロック信号３６１が立ち
下がるとダイナミック型論理回路３２０〜３２８がプリ
チャージされて内部信号３５４〜３５６がローレベルに
なり、クロック信号３６２が立ち下がるとダイナミック
型論理回路３１０〜３１７がプリチャージされて内部信
号３９０〜３９３がローレベルになる。

【００３４】ここで、内部信号３５４〜３５６や内部信
号３９０〜３９３が立ち上がる時刻と立ち下がる時刻に
は、いくつかの制約がある。内部信号３５４〜３５６
は、フリップフロップ回路３０４〜３０６に確実に取り
込まれるためには、クロック信号３６０の立ち上がりの
時刻より所定の時間（普通は、フリップフロップのセッ
トアップ時間と呼ばれる）以上前に立ち上がり、クロッ
ク信号３６０の立ち上がりの時刻より所定の時間（普通
は、フリップフロップのホールド時間と呼ばれる）以上
後に立ち下がらなければならない。また、内部信号３９
０〜３９３が立ち上がってから遅滞なくダイナミック型
論理回路３２０〜３２８へ伝わっていくためには、クロ
ック信号３６１が立ち上がってダイナミック型論理回路
３２０〜３２８のプリチャージが終了した後に内部信号
３９０〜３９３が立ち上がらなければならない。更に、
内部信号３９０〜３９３はダイナミック型論理回路３２
０〜３２８へ確実に信号が伝わるために必要な最小パル
ス幅以上の時間の後に立ち下がらなければならない。更
に、クロック信号３６０が立ち上がって内部信号３７１
〜３７６が立ち上がる時刻までには、クロック信号３６
２が立ち上がってダイナミック型論理回路３１０〜３１
７のプリチャージが終了していなければならない。

【００３５】以上の制約を満足した上でクロック信号３
６０の周期をなるべく短くするためには、ダイナミック
型論理回路３１０〜３１７および３２０〜３２８として
信号伝搬時間の短い回路を使うと共に、クロック信号３
６１および３６２がローレベルである時間（すなわちプ
リチャージの時間）をなるべく短くするのが望ましい。
そのためには、ダイナミック型論理回路３１０〜３１７
および３２０〜３２８として、信号伝搬時間が短くかつ
プリチャージするために必要な時間も短い本発明のダイ
ナミック型論理回路を使うのが望ましい。

【００３６】また、以上の制約を満足するためには、ク
ロック信号３６２はクロック信号３６０が立ち上がる前
に立ち上がる必要があり、クロック信号３６１はクロッ
ク信号３６０の立ち上がりから少なくともフリップフロ
ップのホールド時間以上後に立ち下がらなければならな
い。また、クロック信号３６１の立ち上がりからクロッ
ク信号３６２の立ち下がりまでの間には、概ね内部信号
３９０〜３９３の最小パルス幅に相当する時間以上の間
隔が必要である。

【００３７】図１５は、図１３の回路ブロックに使用す
るダイナミック型論理回路３１０〜３１７および３２０
〜３２８にこのようなクロック信号３６２および３６１
を供給する回路の実施の一形態を示す。図１５におい
て、８００〜８０３および８１０〜８１５はインバータ
回路、８２０および８２１はＮＯＲ回路である。また、
３６０〜３６２は図１３に示したクロック信号、８５０
はクロック信号３６０〜３６２の元となるクロック信
号、８５１〜８５６はこの回路の内部信号のノードであ
る。

【００３８】図１６は、図１５の中の各信号のタイミン
グ関係を示す。図１６に示すように、クロック信号３６
０はクロック信号８５０をインバータ回路８００および
８０１による遅延時間分だけ遅らせた信号となる。クロ
ック信号３６１はクロック信号８５０の立ち上がりエッ
ジから作られる信号であり、クロック信号８５０の立ち
上がりエッジからインバータ回路８００およびＮＯＲ回
路８２０およびインバータ回路８０２による遅延時間分
だけ遅れて立ち下がり、その時刻から更にインバータ回
路８１０〜８１４による遅延時間分だけ遅れて立ち上が
る。クロック信号３６２はクロック信号８５０の立ち下
がりエッジから作られる信号であり、クロック信号８５
０の立ち下がりエッジからインバータ回路８００および
８１０およびＮＯＲ回路８２１およびインバータ回路８
０３による遅延時間分だけ遅れて立ち下がり、その時刻
から更にインバータ回路８１１〜８１５による遅延時間
分だけ遅れて立ち上がる。ここでＮＯＲ回路８２０およ
び８２１やインバータ回路８０１〜８０３および８１０
を構成するＭＯＳトランジスタの大きさを適当に選択す
ることにより、クロック信号３６０とクロック信号３６
１や３６２のタイミング関係を調整することができる。
また、インバータ回路８１０〜８１５の段数やこれらの
インバータ回路を構成するＭＯＳトランジスタの大きさ
を適当に選択することにより、クロック信号３６１や３
６２のパルス幅を調整することができる。これらの調整
により、図１４に示した各信号のタイミングが制約条件
を満足するように、クロック信号３６０とクロック信号
３６１や３６２のタイミング関係を設定する。

【００３９】図１７は、図１３の回路ブロックに使用す
るフリップフロップ回路３０１〜３０６の構成の一形態
を示す。図１７において、５０１，５０２，５１１，５
１２はＰチャネル型のＭＯＳトランジスタ、５０３，５
０４，５１３，５１４はＮチャネル型のＭＯＳトランジ
スタ、５２０，５３０，５３１はインバータ回路、５４
０はＮＯＲ回路である。また、４５１は入力信号、３６
０はクロック信号、３７１は出力信号、５５１，５５
２，５６１および５６２はこの回路の内部信号のノード
である。

【００４０】この回路は、クロック信号３６０がローレ
ベルの時は、内部信号５６１がハイレベルとなって出力
信号３７１はローレベルとなる。またこの時はＭＯＳト
ランジスタ５０１および５０４が導通するため、入力信
号４５１を反転した信号が内部信号５５１として現わ
れ、更にこれを反転した信号が内部信号５５２として現
われる。この時にはＭＯＳトランジスタ５１２および５
１３は遮断している。この後クロック信号３６０がハイ
レベルになると、内部信号５６１がローレベルとなって
出力信号３７１には内部信号５５１を反転した信号（す
なわち、直前の入力信号４５１と同じ信号）が現われる
と共に、ＭＯＳトランジスタ５１２および５１３が導通
するため内部信号５５１と５５２にはその時の状態が保
持され、更にＭＯＳトランジスタ５０１および５０４が
遮断するため入力信号４５１が以後変化してもその影響
を受けなくなる。すなわちこの回路は、クロック信号３
６０がローレベルの時には出力信号３７１はローレベル
となり、クロック信号３６０がハイレベルの時にはクロ
ック信号３６０がハイレベルになる直前の入力信号４５
１と同じ信号が出力信号３７１として出力されるフリッ
プフロップ回路として動作する。

【００４１】図１８は、図１３の回路ブロックに使用す
るフリップフロップ回路３０１〜３０６の構成の他の形
態を示す。図１８は、図１７のＮＯＲ回路５４０をＮＡ
ＮＤ回路６４０とインバータ回路６４１に置き換えると
共に、そのＮＡＮＤ回路６４０に加えるクロック信号の
極性を替えた構成になっている。この回路の動作は図１
７の回路と殆ど同じであるが、クロック信号３６０がハ
イレベルの時に出力される信号３７１が、クロック信号
３６０がハイレベルになる直前の入力信号４５１を反転
した信号になる点が異なる。

【００４２】以上、種々のダイナミック論理回路を説明
した。これらのダイナミック論理回路は、そのプリチャ
ージ時間を短縮することができるので、半導体集積回路
に組込むことで半導体集積回路の全体の性能を上げるこ
とができる。

【００４３】また、スタティック回路網とダイナミック
回路網で構成される半導体集積回路において、ダイナミ
ック回路網の部分の回路に本願発明を適用することで、
ダイナミック回路網の部分が従来と比べて高速動作が可
能となり、スタティック回路網とダイナミック回路網で
構成される半導体集積回路においてタイミング設計の難
しかったダイナミック回路網の部分の速度が改善され
る。図１３において、フリップフロップ３０１〜３０３
の前段にスタティック回路を接続し、フリップフロップ
３０４〜３０６の後段に別のスタティック回路を接続す
るなどして構成する。

【００４４】具体的には、図１３の回路ブロックの出力
信号３７６をスタティック型論理回路に出力する場合に
は、フリップフロップ回路３０６には普通のフリップフ
ロップ回路、すなわち、クロック信号３６０がハイレベ
ルの時にはクロック信号３６０がハイレベルになる直前
の入力信号３５６と同じ信号（または、それを反転した
信号）が出力信号３７６として出力されクロック信号３
６０がローレベルの時にはその出力信号３７６が保持さ
れるタイプのフリップフロップ回路等を使用する。

【００４５】また、図１３の回路ブロックの入力信号４
５１〜４５３をスタティック型論理回路から供給する場
合には、フリップフロップ回路３０１〜３０３を変更す
る必要は無く、ダイナミック型論理回路から供給する場
合と同様に、図１７や図１８に示したようなフリップフ
ロップ回路等を使えばよい。その場合、入力信号４５１
〜４５３のタイミングが図１４の３５４〜３５６の信号
と同様にクロック信号３６０からのセットアップ時間と
ホールド時間を満足するように供給することも、ダイナ
ミック型論理回路から供給する場合と同様である。

【００４６】更に、本願発明のダイナミック回路はダイ
ナミック回路の特性を保ちつつ高速動作を可能にするの
で、種々のタイプの部品回路を必要とするＡＳＩＣ等の
回路に標準的な部品に準備しておくことで、その使い勝
手を向上させることができる。

【００４７】

【発明の効果】本発明のダイナミック型論理回路によれ
ば、ダイナミック型論理回路の入力信号が立ち上がって
から出力信号が立ち上がるまでの遅延時間を増大させる
ことなく、プリチャージするためにかかる時間を短縮で
きる。

【００４８】また本発明のダイナミック型論理回路によ
れば、ダイナミック型論理回路の入力信号が立ち上がっ
てから出力信号が立ち上がるまでの遅延時間を増大させ
ることなく、貫通電流を低減できる。

【図面の簡単な説明】

【図１】本発明のダイナミック型論理回路の実施の一形
態を示す回路図である。

【図２】本発明のダイナミック型論理回路を多数接続す
る時の実施の一形態を示す回路図である。

【図３】従来のダイナミック型論理回路の一例を示す回
路図である。

【図４】従来のダイナミック型論理回路の他の例を示す
回路図である。

【図５】本発明のダイナミック型論理回路の実施の他の
形態を示す回路図である。

【図６】本発明のダイナミック型論理回路の実施の更に
他の形態を示す回路図である。

【図７】本発明のダイナミック型論理回路の実施の更に
他の形態を示す回路図である。

【図８】本発明のダイナミック型論理回路の実施の更に
他の形態を示す回路図である。

【図９】本発明のダイナミック型論理回路の実施の更に
他の形態を示す回路図である。

【図１０】本発明のダイナミック型論理回路の実施の更
に他の形態を示す回路図である。

【図１１】本発明のダイナミック型論理回路の実施の更
に他の形態を示す回路図である。

【図１２】本発明のダイナミック型論理回路の実施の更
に他の形態を示す回路図である。

【図１３】本発明のダイナミック型論理回路を使ってあ
る論理機能を有する回路ブロックを構成した時の一形態
を示す回路図である。

【図１４】図１３の回路ブロックの動作を示すタイミン
グ図である。

【図１５】図１３の回路ブロックにクロック信号を供給
する回路の実施の一形態を示す回路図である。

【図１６】図１５の回路の動作を示すタイミング図であ
る。

【図１７】図１３の回路ブロックの構成要素として使う
フリップフロップ回路の実施の一形態を示す回路図であ
る。

【図１８】図１３の回路ブロックの構成要素として使う
フリップフロップ回路の実施の他の形態を示す回路図で
ある。

【符号の説明】

１００，１２０，１３０，３００，９００，５０１，５
０２，５１１，５１２：Ｐチャネル型のＭＯＳトランジ
スタ、１０１〜１０３，１１１〜１１３，１２１，１３
１，４００，７０１〜７０２，７１１，１１０１〜１１
０２，５０３，５０４，５１３，５１４：Ｎチャネル型
のＭＯＳトランジスタ、２００〜２０２，３１０〜３１
７，３２０〜３２８：本発明のダイナミック型論理回
路、３０１〜３０６：フリップフロップ回路、５２０，
５３０，５３１，６４１，８００〜８０３，８１０〜８
１５：インバータ回路、５４０，８２０，８２１：ＮＯ
Ｒ回路、６４０：ＮＡＮＤ回路、１５１〜１５３：入力
信号、１６０：クロック信号、１７０：出力信号。

Claims

【特許請求の範囲】

【請求項１】クロック信号と、複数の入力信号と、少な
くとも１つの出力信号とを有し、上記クロック信号が第
１のレベル（ローレベルまたはハイレベル）である時に
は上記出力信号は第２のレベル（ローレベルまたはハイ
レベル）となり、上記クロック信号が上記第１のレベル
とは逆のレベル（ハイレベルまたはローレベル）である
時には上記出力信号は上記複数の入力信号に基づいて決
まる所望のレベル（ローレベルまたはハイレベル）とな
るように構成されたダイナミック型論理回路において、
上記複数の入力信号の内の少なくとも１つを強制的に上
記第２のレベルに引き込むための手段を備えたことを特
徴とするダイナミック型論理回路。
【請求項２】上記引き込むための手段は、上記クロック
信号が上記第１のレベルである時に上記複数の入力信号
の内の少なくとも１つを上記第２のレベルに引き込むこ
とを特徴とする請求項１記載のダイナミック型論理回
路。
【請求項３】上記第２のレベルはローレベルであり、上
記引き込むための手段は、上記少なくとも１つの入力信
号と低電位側の電源との間に設けたトランジスタ素子を
含む回路により構成されていることを特徴とする請求項
１または２記載のダイナミック型論理回路。
【請求項４】上記トランジスタ素子はＮチャネル型のＭ
ＯＳトランジスタであることを特徴とする請求項３記載
のダイナミック型論理回路。
【請求項５】請求項１〜４のいずれかに記載したダイナ
ミック型論理回路を複数備え、上記ダイナミック型論理
回路の入力端子の入力容量は、上記引き込むための手段
の容量を含めて設計されていることを特徴とする半導体
集積回路装置。
【請求項６】請求項１〜４のいずれかに記載したダイナ
ミック型論理回路を複数備え、上記引き込むための手段
は、上記複数の入力信号の内の１つを出力する側の回路
よりも受ける側の回路に近い場所に配置されていること
を特徴とする半導体集積回路装置。
【請求項７】ソース電極を第１の電源に接続されゲート
電極をクロック信号に接続された第１導電型の第１のＭ
ＯＳトランジスタと、ソース電極を第２の電源に接続さ
れゲート電極を第１の入力信号に接続されドレイン電極
を上記第１のＭＯＳトランジスタのドレイン電極に直接
または他のＭＯＳトランジスタを介して接続された上記
第１導電型とは異なる第２導電型の第２のＭＯＳトラン
ジスタとを備え、上記第１のＭＯＳトランジスタのドレ
イン電極から出力信号を取り出すように構成されたダイ
ナミック型論理回路において、上記第２のＭＯＳトラン
ジスタのゲート電極と上記第２の電源との間に接続され
た第３のＭＯＳトランジスタを備えたことを特徴とする
ダイナミック型論理回路。
【請求項８】上記第３のＭＯＳトランジスタのゲート電
極には、上記第１のＭＯＳトランジスタが導通した時に
上記第３のＭＯＳトランジスタを導通させる信号が接続
されたことを特徴とする請求項７記載のダイナミック型
論理回路。
【請求項９】上記第３のＭＯＳトランジスタは上記第２
導電型であり、上記第３のＭＯＳトランジスタのゲート
電極には上記クロック信号を反転した信号が接続された
ことを特徴とする請求項７または８記載のダイナミック
型論理回路。
【請求項１０】上記第３のＭＯＳトランジスタは、上記
第１の入力信号を出力する側の素子より上記第２のＭＯ
Ｓトランジスタに近い位置に配置されていることを特徴
とする請求項７〜９のいずれかに記載のダイナミック型
論理回路。
【請求項１１】上記第１のＭＯＳトランジスタのドレイ
ン電極と上記第２のＭＯＳトランジスタのドレイン電極
は、ゲート電極を第２の入力信号に接続された上記第２
導電型の第４のＭＯＳトランジスタを含む少なくとも１
個以上のＭＯＳトランジスタを介して接続されたことを
特徴とする請求項７〜１０のいずれかに記載のダイナミ
ック型論理回路。
【請求項１２】ソース電極を第２の電源に接続されゲー
ト電極を第３の入力信号に接続されドレイン電極を上記
第１のＭＯＳトランジスタのドレイン電極に直接または
他のＭＯＳトランジスタを介して接続された上記第２導
電型の第５のＭＯＳトランジスタを備え、ソース電極を
上記第２の電源に接続されドレイン電極を上記第５のＭ
ＯＳトランジスタのゲート電極に接続されゲート電極に
は上記第３のＭＯＳトランジスタのゲート電極と同じ信
号が接続された第６のＭＯＳトランジスタを備えことを
特徴とする請求項７〜１１のいずれかに記載のダイナミ
ック型論理回路。
【請求項１３】ソース電極を上記第１の電源に接続され
ゲート電極を上記第１のＭＯＳトランジスタのドレイン
電極に接続された上記第１導電型の第７のＭＯＳトラン
ジスタと、ソース電極を上記第２の電源に接続されゲー
ト電極を上記第１のＭＯＳトランジスタのドレイン電極
に接続されドレイン電極を上記第７のＭＯＳトランジス
タのドレイン電極に接続された上記第２導電型の第８の
ＭＯＳトランジスタとを備え、上記第７および上記第８
のＭＯＳトランジスタのドレイン電極の接続点から出力
信号を取り出すように構成されたことを特徴とする請求
項７〜１２のいずれかに記載のダイナミック型論理回
路。
【請求項１４】ソース電極を上記第１の電源に接続され
ゲート電極を上記クロック信号に接続された上記第１導
電型の第９のＭＯＳトランジスタと、ソース電極を上記
第２の電源に接続されゲート電極を上記クロック信号に
接続されドレイン電極を上記第９のＭＯＳトランジスタ
のドレイン電極に接続された上記第２導電型の第１０の
ＭＯＳトランジスタとを備え、上記第９および上記第１
０のＭＯＳトランジスタのドレイン電極の接続点が上記
第３のＭＯＳトランジスタのゲート電極に接続されたこ
とを特徴とする請求項７〜１３のいずれかに記載のダイ
ナミック型論理回路。
【請求項１５】ソース電極およびドレイン電極を上記第
１のＭＯＳトランジスタのソース電極およびドレイン電
極にそれぞれ接続されゲート電極を上記第７のＭＯＳト
ランジスタのドレイン電極に接続された上記第１導電型
の第１１のＭＯＳトランジスタを備えたことを特徴とす
る請求項１３または１４に記載のダイナミック型論理回
路。
【請求項１６】上記第１導電型はＰチャネル型であり、
上記第２導電型はＮチャネル型であることを特徴とする
請求項７〜１５のいずれかに記載のダイナミック型論理
回路。
【請求項１７】クロック信号と、複数の入力信号と、少
なくとも１つの出力信号とを有し、上記クロック信号が
第１のレベル（ローレベルまたはハイレベル）である時
には上記出力信号は第２のレベル（ローレベルまたはハ
イレベル）となり、上記クロック信号が上記第１のレベ
ルとは逆のレベル（ハイレベルまたはローレベル）であ
る時には上記出力信号は上記複数の入力信号に基づいて
決まる所望のレベル（ローレベルまたはハイレベル）と
なるように構成されたダイナミック型論理回路を複数備
え、上記複数のダイナミック型論理回路の内の第１の一
部には上記クロック信号として第１のクロック信号を加
え、上記複数のダイナミック型論理回路の内の第２の一
部には上記クロック信号として上記第１のクロック信号
と同じ周期の第２のクロック信号を加え、上記第１およ
び第２のクロック信号は、上記第１のクロック信号が上
記第１のレベルとは逆のレベルになってから所定の時間
以上経過した後に上記第２のクロック信号が上記第１の
レベルとなり、上記第２のクロック信号が上記第１のレ
ベルとは逆のレベルになってから所定の時間以上経過し
た後に上記第１のクロック信号が上記第１のレベルとな
るように構成されたことを特徴とする半導体集積回路装
置。
【請求項１８】上記第１および第２のクロック信号と同
じ周期の第３のクロック信号に同期して第４の入力信号
を取り込むフリップフロップ回路を備え、上記フリップ
フロップ回路は、上記第３のクロック信号が第３のレベ
ル（ローレベルまたはハイレベル）である時には、上記
第２のレベルを出力し、上記第３のクロック信号が上記
第３のレベルとは逆のレベル（ハイレベルまたはローレ
ベル）である時には、上記第３のクロック信号が上記逆
のレベルになる直前の上記第４の入力信号に基づいて決
まる所定のレベル（ローレベルまたはハイレベル）を出
力するように構成され、上記フリップフロップ回路から
出力される信号は上記複数のダイナミック型論理回路の
内の上記第２の一部に含まれるダイナミック型論理回路
の内の少なくとも１つに入力され、上記フリップフロッ
プ回路に入力される上記第４の入力信号は上記複数のダ
イナミック型論理回路の内の上記第１の一部に含まれる
ダイナミック型論理回路の内の１つから出力されること
を特徴とする請求項１７記載の半導体集積回路装置。
【請求項１９】クロック信号が入力され、複数の入力信
号が入力され、少なくとも１つの出力信号を出力し、上
記クロック信号が第１のレベルの時に上記出力信号は第
２のレベルとし、上記クロック信号が上記第１のレベル
とは逆のレベルの時に上記出力信号は上記複数の入力信
号に基づいて定まるレベルとするダイナミック型論理回
路において、上記複数の入力信号の内の少なくとも１つ
を強制的に上記第２のレベルに引き込む手段を備えたダ
イナミック型論理回路を有する半導体回路。
【請求項２０】前記ダイナミック型論理回路とフリップ
フロップ回路で接続されたスタティック型論理回路を有
する請求項１９記載の半導体回路。
【請求項２１】クロック信号が入力され、複数の入力信
号が入力され、出力信号を出力し、上記クロック信号が
第１のレベルの時に上記出力信号を第２のレベルとし、
上記クロック信号が上記第１のレベルとは逆のレベルの
時に上記出力信号を上記複数の入力信号に基づいて定ま
るレベルとする論理回路と、上記クロック信号に応答し
て上記入力信号のレベルを制御する回路を備えた半導体
回路。
【請求項２２】前記論理回路とフリップフロップ回路で
接続されたスタティック型論理回路を有する請求項２１
記載の半導体回路。