JPS6393223A - 多段ダイナミツク論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、基本となるダイナミック論理回路を多段に接
続してなる多段ダイナミック論理回路に間するものであ
る。

（従来の技術） 一般にダイナミック論理回路とは、その回路中に存在す
る浮遊容量、あるいはゲート容■、接合容量等の奇生容
量に蓄積された電荷による電圧を利用して動作する回路
をいう。ＣＭＯ８構成のダイナミック論理回路において
は、ＣＭＯ３型の低消費電力という特徴を漸えながら、
スタティック論理回路に比へ、構成素子数を削減するこ
とができるため、特に大規模な論理回路において有効な
回路技術として次第に多く用いられるようになっている
。しかしながら、従来のダイナミック論理回路において
は、入力値のサンプリング期間中に生じる電荷配分の減
少か回路の動作マージンを低下させるという欠点があっ
た。

以下に、この電荷配分について第２図に示す従来のダイ
ナミック論理回路を参照して説明する。

第２図は４人力ＡＮＤの論理回路を構成したものでおり
、電源電圧端子側に設けられたプリチャージ用のＰチャ
ネルトｌＯ３トランジスタ２５とアース端子側に８２け
られたサンプリング用のＮチャネルＭＯＳトランジスタ
３０とで、いわゆるＣＨＯ８型Ｏ８ンジスタが構成され
、両ＨＯ３トランジスタ２５．３０の間に４人力ＡＮＤ
論理回路を構成する４組のＮチャネルＭＯＳトランジス
タ２６．２７．２８．２９が直列に接続されている。ト
ランジスタ２５とトランジスタ２６との接続点、すなわ
ちノードＮＯからバッファ用のインバータ３１を介して
出力端ＹＯが導出されている。

第２図の回路において、ノートＮＯにおける浮遊容量お
よび奇生容量の和をＣｏ、トランジスタ２６〜２９内に
存在する浮遊容量および奇生容量の和をＣＩとし、以下
に第３図のタイムチャートに沿った動作を考える。

トランジスタ２５はゲート入力信号として入力されるロ
ック信号φ０がローレベル（以下′ビ′という）のとき
導通し、逆にこのとぎトランジスタ３０は非導通となる
。したがってこのとぎトランジスタ２６〜２９の制御入
力信号へ〇、　ＢＯ，ＣＤ、　Ｄｏのレベルには無関係
にノートＮｏはハイレベル（以下“Ｈｌｌという）にプ
リチャージされる。このプリチャージされたノード１１
０の電位をＶとすると、蓄積される電荷Ｑは、Ｑ＝ＣＯ
・＼ｌで必る。

次にφ０　＝　１１　Ｈ１１となると、電源からノード
Ｎｏへの電荷供給は停止される。ここでＡＮＤ論理回路
を構成するトランジスタ２６〜２９への制御入力信号が
、ＤＯは”′ビ°のまま、Ａｏ、　８０．　Ｃｏがそれ
ぞれ°゛じ′から°“ＨＩＴに変化したとすると、トラ
ンジスタ２９は非導通であるが、トランジスタ２６〜２
８【、ヨ導通となる。これにより、回路に蓄えられた電
荷の平均化現象すなわら電荷配分が生じ、ノードＮＯの
電位はＶからｖＯへと低下する。ここで変化後のノート
ＮＯの電位ｖＯは、 で表わされる。この式から明らかなように、論理回路内
の導通するトランジスタ教が多いほど、その内部に存在
づ゛る容量が大きくなるため、電荷配分の影響によるノ
ートＮｏの電位低下が大きくなる。

その結果、わずかなノイズに対しても誤動作か生じやす
く、動作マージンの小さい回路となってしまうという問
題かあった。

この問題を解決する手段として特開昭５９−２４３８号
公報に開示されている技術か提案されている。

これは、第４図に示すように、第２図ような従来のダイ
ナミック論理回路のブリヂャージ用Ｐチャネル１４０３
　トランジスタ２５に並列に電荷補充用のＰチャネルＭ
Ｏ３トランジスタ３２を接続し、そのゲートをインバー
タ３１の出力側すなわち出力端ＹＯに接続したものであ
る。

第４図の回路の動作は以下のように行われる。

先ずφ０＝”Ｌ′のとき、第２図の回路と同（２にに、
ノードＮＯが゛ト１゛°にプリチャージされ、出力！￥
ａ）′０は“ピ゛となる。次にΦ０＝゛″Ｈ１１になる
と、トランジスタ２５が非導通となるため、このトラン
ジスタ２５からノード１４０１＼の電荷（ｊ４給は遮断
される。

ところが出力！ＩａＹＯはＬ′°であるので、トランジ
スタ３２は導通しており、このトランジスタ３２を通し
てノードＮＯへの電荷供給が行われる。したがって制１
３１Ｉ入力信号ＡＯ，ＢＯ，ＣＯがｊ（ＨＩＩとなり、
容量Ｃｏｔ、：蓄えられていた電荷が容ｆｆｆｃＩに流
れ込んでも、減少した電荷はトランジスタ３２か逐次補
充するためノートＮＯの電位レベルの低下を防止するこ
とができる。

（弁明か解決しようとする問題点） しかしながら、上記特開昭５９−２４３８　＠公報の技
術では、電荷補充用のＰヂャネルＭＯＳトランジスタ３
２を新たに設けなければならず、そのため素子面積の増
大を招くという問題を生ずる。特に複数のダイナミック
回路を多段接続して用いる場合には、各論理回路ブロッ
クにおいてそれぞれ電荷補充用のトランジスタが必要と
なるため、この問題の影響は大ぎなものとなっていた。

本弁明は、前記従来技術が持っていた問題点として、ダ
イナミック論理回路を多段接続した場合に生ずる素子面
積の増大を来たすという点について解決した多段ダイナ
ミック論理回路を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、多段ダイナミッ
ク論理回路において、プリチャージ用ＨＯ３ｌ−ランジ
スタとサンプリング用ＭＯＳトランジスタとの間に複数
のＭＯＳトランジスタからなる論理回路を接続すると共
に、プリチャージ用ＭＯ３トランジスタと論理回路との
接続点からバッファ用インバータを介して出力端を導出
し、かつプリチャージ用１（Ｏ３トランジスタのゲート
に同トランジスタを駆動するためのＭＯＳトランジスタ
を接続し、ざらにインバータ出力側をプリチャージ用Ｍ
ＯＳトランジスタのゲートに接続した第１の基本回路の
出力側に、この第１の基本回路からサンプリング用）１
０Ｓ　トランジスタを除去した第２の基本回路を少なく
とも１段接続したものでおる。

（作　用） 本発明によれば、以上のように多段ダイナミック論理回
路を構成したので、各基本回路においてφＯ＝“ＨＴｌ
となった後、ＡＯ，ＢＯ，Ｃｏがそれぞれ′“ＨＴｌに
なっても、インバータの゛ビ出力がプリチャージ用ＨＯ
３トランジスタのゲートにフィードバックされるので、
同トランジスタは導通状態を続け、ここに電荷補充用と
して殿能することになる。そのためプリチャージ用のト
ランジスタのばかに電荷補充用のトランジスタを設ける
ことなく、ノートＮＯの電位低下を防止することができ
、少ない構成素子数で動作マージンの大きなダイナミッ
ク論理回路を実現し、高集積化を図ることが可能となる
。従って前記問題点を除去できるのである。

（実施例） 第５図および第６図はそれぞれ本発明の多段ダイナミッ
ク論理回路を構成するための第１の基本回路１０および
第２の基本回路２０を示すものでおる。

第１の基本回路１０（第５図）においては、ＣトＩＯＳ
トランジスタを構成するＰチャネルＭＯ３トランジスタ
２とＮチャネルＭＯＳトランジスタ４との間に複数のＮ
チャネル閂ＯＳトランジスタからなる論理回路３か接続
されている。トランジスタ２は電源電圧端側にあって、
プリチャージ用および電荷補充用として聞能する。トラ
ンジスタ４はアース端側にあって、サンプリング用とし
て渫能する。論理回路３の制圓入力信号は１１〜ＩＮで
示されている。

トランジスタ２を駆動するためにＮチャネルＭＯＳトラ
ンジスタ１が設けられている。トランジスタ２と論理回
路３との間のノードＮ１からバッファ用インバータ５を
介して出力端Ｙ１が導出されている。

インバータ５の出力側つまり出力端Ｙ１とトランジスタ
２のゲートとの間は導電路６を介して接続されている。

第２の基本回路２０（第６図〉は、第１の基本回路１０
からトランジスタ４を除去したものに相当し、Ｎチャネ
ルＭＯ８トランジスタ１、ＰチャネルＭＯＳトランジス
タ２、論理回路３、インバータ５および導電路６からな
っている。ここではインバータ入力側のノードはＮ２で
示され、出力端はＹ２で示されている。

第１の基本回路１０は次のように動作する。

先ず、トランジスタ１にゲート入力信号として入力され
るクロック信号めか°゛ト１°°なるとＮチャネルＭＯ
Ｓトランジスタ１は導通し、出力端Ｙ１が導電路６を介
して“′Ｌ゛′電位に落とされると共に、ＰチャネルＭ
ＯＳトランジスタ２が導通する。このときアース側のベ
チャネルＭＯＳトランジスタ４はゲート入力信号として
入力されるクロック信号ＴがＬ゛であるため非導通とな
っており、ノード旧は制御入力信号１１〜ＩＮのいかん
にかかわらず“′Ｈ゛′にプリチャージされる。

次にクロック信号φが″じ′になると、トランジスタ１
は非導通となるが、プリチャージ後は、インバータ５を
通した出力端Ｙ１は必ず１４　Ｌ　１１となっているた
め、導電路６を介してトランジスタ２のゲートには゛Ｌ
パ信号が入力され、トランジスタ２は導通状態を保持す
る。したがって制御入力信号１１〜ＩＮに応じて、論理
回路３中のいずれかのトランジスタが導通してノードＮ
１に蓄えられている電荷が論理回路３中の導通トランジ
スタの容量に流れ込んで行っても、そのために失われた
電荷は電源からトランジスタ２を介して逐次補充される
ので、電荷配分によるノードＮ１の電位低下は生じない
。

ノードＮ１の蓄積電荷を放電する経路が論理回路３内に
生ずると、その放電によりノードＮ１は“じ゛になる。

これにより出力端Ｙ１は゛Ｈパになり、トランジスタ２
は非導電となるため、電源から論理回路３を介してアー
スに電流が流れ続けるのを防止する。

第２の基本回路２０については、ノードＮ２をプリチャ
ージするときに、論理回路３内にノードＮ２からアース
ｌ−貫通する経路が形成されないようにすることが必要
であること以外は、第１の基本回路１０と同様の動作を
する。

第１図は本発明の多段ダイナミック論理回路の第１の実
施例を示すものである。この実施例は、第１の基本回路
１０を初段に、第２の基本回路２０を２段目以降に配置
したものである。初段Ｓ１の論理回路３は、−例として
ＮチャネルＭＯ３トランジスタ３八、　３８．３Ｃによ
り、制御入力信号Ａ、Ｂ、ｃに関してＡ−Ｂ十〇という
論理演算を実施する回路が示されている。第２段Ｓ２の
論理回路３は初段Ｓ１の出力信号Ｕと制御信号入力信号
り、ＥによりＵ−Ｄ−Ｅの論理演算を行ない、同様に第
３段Ｓ３の論理回路３は第２段Ｓ２の出力信号Ｖと制御
入力信号Ｆ、ＧによりＶ−Ｆ−Ｇの論理演算を行なう。

以上から分るように、各段間の接続は、前段の出力端が
それに後置される後段の論理回路３の１制陣入力端に接
続されることによって行われている。

第３＆ｊ））のインバータ５の入力側ノードはＮ３で示
され、出力端はＹ３で示されている。各段のトランジス
タ１のゲート入力信号としては共通のクロック信号φが
用いられている。

第１図の回路の動作について説明する。

先ず、φ−°“［−じ゛とすると、各段３１〜Ｓ３の駆
動用トランジスタ１がそれぞれ導通し、各出力端Ｙｌ。

Ｙ２．　Ｙ３の電位は′Ｌ゛′になると共に、トランジ
スタ２がそれぞれ導通する。このとき、初段Ｓ１ではサ
ンプリング用トランジスタ４のゲート入力信号としてク
ロック信号φを反転した信号■＝“ビ′が入力されるの
で、トランジスタ４は非導通であり、したがってノード
旧は１１　Ｈ１１にプリチャージされる。また、２段目
以降については、各前段の出力＠ｙ１．　Ｙ２がｌｌ　
Ｌ　１１になることにより、第２９Ｓ２および第３段Ｓ
３の論理回路３の容筒１の１〜ランシスタ品が非導通と
なるため、ノードＮ２．　Ｎ３もｈ（Ｈ１１にプリチャ
ージされる。なあ、この場合、第２段５２ｉｐ３よび第
３段Ｓ３のＰｆｒネルＭＯＳトランジスタ２のグー１−
信号幅を適当な１直に設定することにより、各段の論理
回路３内のトランジスタをトランジスタ２が導通する前
に非導通にすることができるため、余分な電力消費を招
くことかないので有利て必る。

各段３１〜Ｓ３がプリチャージされた後にφ＝°“ビ、
したかつてｗ＝”Ｈ”となり、初段Ｓ１のサンプリング
用トランジスタ４が導通し、以後は各段の論理回路３の
論理動作に従って各段出力端に論理出力が得られる。例
えばＡ−Ｂ＋Ｃ＝’“ト１゛の場合、ノード旧が°′Ｌ
″になり、基本回路１０の動作説明で）ホへたように出
力端Ｙ１はＨ”となり、Ａ−Ｂ＋Ｃ＝“Ｌ　１１の場合
は出力端は“Ｌ”となる。以下、２段目以下においては
、前段の論理出力を一つの条件として各論Ｉ！！！４ｆ
ｊ成に従った論理出力が得られる。

第７図は本発明の第２の実施例を示すものである。この
実施例は、第２段Ｓ１および第３段Ｓ２の駆動用トラン
ジスタ１のゲート入力信号を前段のノードＮｌ、　Ｎ２
から冑でいる点において第１図の実施例と異なっている
が、他は全く変わりかない。

第７図の実施例においても、第１図の実施例で述べたよ
うに、φ＝”Ｈ°゛のとぎノードＮ１が“ＨＩ３にプリ
チャージされるので、第２段Ｓ２の駆動用トランジスタ
１か導通状態となり、これによりノー１；’Ｎ２かＨ”
にプリチャージされるので、第３段Ｓ３のトランジスタ
１も導通状態となり、ノードＮ３も１１　Ｈ１１にプリ
チャージされる。このプリチャージ後の論理動作は第１
の実施例と全く同様に行われる。この実施例はクロック
信号を２段目以下に供給する必ばかないので、高駆動能
力で大きな素子面積を有するクロックトライバを必要と
しなくなり、一層の高集積化を図ることができる。

（発明の効果） 以上詳細に説明したように本発明によれば、プツチ鵞・
−シ用）１０ｓ　トランジスタとサンプリング用ＭＯＳ
トランジスタとの間に複数のＭＯＳトランジスタからな
る論理回路を接続すると共に、プリチャージ用ＭＯＳト
ランジスタと論理回路との接続点からバッファ用インバ
ータを介して出力端を導出し、かつプリチャージ用ＭＯ
Ｓトランジスタのゲートに同トランジスタを駆動するた
めのＭＯＳトランジスタを接続し、ざらにインバータ出
力側をプリチャージ用）１０Ｓ　トランジスタのゲート
に接続した第１の基本回路の出力側に、この第１の基本
回路からサンプリング用ＭＯＳトランジスタを除去した
第２の基本回路を少なくとも１段接続することにより多
段ダイナミック論理回路を構成したので、従来に比べ少
ない素子数で動作マージンの大きいダイナミック論理回
路を実現することができ、高集積化を達成することがで
きる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による多段ダイナミック
論理回路の接続図、第２図は従来のダイナミック論理回
路の接続図、第３図は第２図の回路で生ずる電荷配分を
説明するためのタイムチャート、第４図は従来のダイナ
ミック論理回路の第２の例を示す接続図、笛５図は本発
明に係る第２の基本回路の接続図、第６図は本発明に係
る第２の基本回路の接続図、第７図は本発明の第２の実
施例による多段ダイナミック論理回路の接続図でおる。 Ｓｌ・・・・・・初段、Ｓ２・・・・・・第２段、Ｓ３
・・・・・・第３段、１・・・・・・ＮｆｔネルＭＯＳ
トランジスタ、２・・・・・・ＰチャネルＭＯ３＋−ラ
ンジスタ、３−・・・−論理回路、３Ａ、　３Ｂ。 ３Ｃ・・・・・・ＮヂャネルＤＯ３トランジスタ、４・
・・・・・Ｎチャネル上１０Ｓトランジスタ、５・・・
・・・インバータ、６・・・・・・導電路、１０・・・
・・・第１の基本回路、２０・・・・・・第２の基本回
路、φ・・・・・・タロツク信号。 出顎人代理人　　柿　　本　　恭　　酸第３図 第４図

Claims (1)

1. 【特許請求の範囲】 複数のトランジスタからなる論理回路と、この論理回路
   の一端と電源電圧端子との間にプリチャージ用として接
   続された第１のＭＯＳトランジスタと、前記論理回路の
   他端とアース端子との間にサンプリング用として接続さ
   れた第２のＭＯＳトランジスタと、前記第１のＭＯＳト
   ランジスタと前記論理回路との接続点と信号出力端との
   間に接続されたインバータと、前記第１のＭＯＳトラン
   ジスタを駆動する第３のＭＯＳトランジスタと、前記信
   号出力端と前記第１のＭＯＳトランジスタのゲートとの
   間を接続する接続手段とを有する第１の基本回路と、 複数のトランジスタからなり、一端がアースされる論理
   回路と、この論理回路の他端と電源電圧端子との間にプ
   リチャージ用として接続された第４のＭＯＳトランジス
   タと、この第４のＭＯＳトランジスタと前記論理回路と
   の接続点と信号出力端との間に接続されたインバータと
   、前記第４のＭＯＳトランジスタを駆動する第５のＭＯ
   Ｓトランジスタと、前記信号出力端と前記第４のＭＯＳ
   トランジスタのゲートとの間を接続する接続手段とを有
   する第２の基本回路と からなり、前記第１の基本回路の出力側に前記第２の基
   本回路が少なくとも１段接続されていることを特徴とす
   る多段ダイナミック論理回路。