CN100578673C - 信号产生器及其移位寄存器 - Google Patents

Abstract

信号产生器包括多个移位寄存器。各移位寄存器包括第一开关组件、第二开关组件、第三开关组件以及受控开关组件。第一开关组件包括第一输入端，用以接收输入信号、第一控制端，用以接收第一时钟信号及第一输出端。第二开关组件包括耦接至第一电压的第二输入端、用以接收第一控制信号的第二控制端及第二输出端。第三开关组件包括用以接收第二时钟信号的第三输入端、耦接至第一输出端的第三控制端以及用以输出输出信号的第三输出端。受控开关组件包括受控输入端、第一开关控制端、第二开关控制端以及受控输出端。受控输入端耦接至第二电压，且第一开关控制端用以接收第二控制信号。第二开关控制端耦接至第二输出端，且受控输出端是耦接至第三输出端。

Description

信号产生器及其移位寄存器

技术领域

本发明涉及一种信号产生器及其移位寄存器(Shift Register)，且特别涉及一种使用单一P型金属氧化物半导体(P-type Metal OxideSemiconductor，PMOS)晶体管或N型金属氧化物半导体(NMOS)晶体管的信号产生器及其移位寄存器。

背景技术

传统应用低温多晶硅(Low Temperature Poly Silicon，LTPS)技术实现于玻璃基板的移位寄存器是互补式移位寄存器，其电路中往往包含了N型薄膜晶体管(Thin Film Transistor，TFT)以及P型薄膜晶体管。

图1A是现有多级互补式移位寄存器的电路结构图。请参照图1A，第一级移位寄存器100具有二颗PMOS晶体管MP1及MP2以及二颗NMOS晶体管MN1及MN2。晶体管MP2的栅极与晶体管MN2的栅极耦接，并接收输入信号input。晶体管MP2的源极与晶体管MN2的漏极耦接，并输出第一信号S1。第一信号S1经由第一反相器102后输出第一输出信号out-1。晶体管MP1的栅极接收时钟信号XCK，且晶体管MN1的栅极则接收时钟信号CK。时钟信号CK与XCK是反相信号。另外，晶体管MP1的源极耦接晶体管MP2的漏极，且晶体管MN1的漏极耦接晶体管MN2的源极。

同样地，第二级移位寄存器110包括PMOS晶体管MP 3及MP4以及NMOS晶体管MN3及MN4。晶体管MP4的栅极与晶体管MN4的栅极耦接，并接收第一信号S1。晶体管MP4的源极与晶体管MN4的漏极耦接，并输出第二信号S2。第二信号S2经由第二反相器112后输出第二输出信号out-2。晶体管MP 3的栅极接收时钟信号CK，且晶体管MN1的栅极则接收时钟信号XCK。另外，晶体管MP3的源极耦接晶体管MP4的漏极，且晶体管MN3的漏极耦接晶体管MN4源极。

图1B是绘示图1A中移位寄存器100及110的输入信号input、输出信号out-1及out-2的时序图。如图1B所示，输出信号out-2相位是输出信号out-1的相位向右平移半个周期T/2。由于互补式移位寄存器100及110包含了N-TFT以及P-TFT工艺所需的光掩膜成本较高，不符合LTPS技术上降低成本的目标。而且相位平移后的输出信号out-1、out-2将产生半个周期的重迭部份，若应用于实际面板的驱动信号，必须利用及(AND)与逻辑电路来加以分开。因此更增加移位寄存器的制作成本。

另外，图1C是现有平面显示器中多级移位寄存器其中一级的电路结构图。移位寄存器120包括PMOS晶体管MP1、MP2、MP 3、MP4以及MP5。晶体管MP1的漏极接收输入信号INPUT，且晶体管MP1的栅极接收时钟信号XCK。晶体管MP1的源极则耦接晶体管MP5的栅极。晶体管MP2的漏极耦接晶体管MP3的源极以及晶体管MP4的栅极，且晶体管MP2的栅极耦接晶体管MP4的漏极。晶体管MP3的栅极接收下一级移位寄存器(未显示于图中)的输出信号OUTPUT2。晶体管MP4的漏极耦接晶体管MP2的栅极以及晶体管MP5的源极，并输出信号OUTPUT。晶体管MP5的漏极则接收时钟信号CK。

图1C中晶体管MP2及MP4所形成的差动对(Cross Couple)是具有一反馈机制，如图1D所示。节点B代表晶体管MP2的漏极端。晶体管MP2的漏极电流由节点B流经晶体管MP4的栅极，并流至OUTPUT输出端。而OUTPUT输出端的晶体管MP4漏极电流流经晶体管MP2的栅极，并流至节点B。因此，信号OUTPUT的电平会决定晶体管NP2的动作，并决定节点B的电平，而节点B的电平也会影响晶体管MP4的动作以及信号OUTPUT的电平。

请参照图1E，其绘示图1C中移位寄存器120的信号INPUT、XCK、CK、OUTPUT及OUTPUT2、以及节点A及B电压电平V_A及V_B的时序图。在正常条件下，上述的反馈机制在很短的时间内即可到达稳定状态，并输出正常反馈的信号OUTPUT，如图1E的周期T3内实线的OUTPUT电平所示，由电平low垂直上升至电平high。然而，在某些条件下，例如是薄膜晶体管(TFT)的阈值电压太大时，此反馈机制可能要花较长的时间才能到达稳定状态。此时会输出异常反馈的信号OUTPUT，如图1E的周期T3内虚线的OUTPUT电平所示。此异常信号输出会影响整个显示器的动作失效，降低显示器的成品率。

请参照图2，其绘示本发明相关技术的一种信号产生器结构方块图。信号产生器200包括相互串接的多级移位寄存器210。图2仅显示串接的第N级、第(N+1)级以及第(N+2)级移位寄存器210。第N级移位寄存器210包括PMOS晶体管MP1n及MP2n、电容组件Cn以及电压重置(Reset)组件212。晶体管MP1n的漏极是接收输入信号INPUT，亦即第(N-1)级移位寄存器210(未显示于图中)的输出信号OUT_N-1，且晶体管MP1n的栅极接收时钟信号XCK。晶体管MP2n的栅极耦接晶体管MP1n的源极，且电容组件Cn是跨接于晶体管MP2n的源极与栅极之间。晶体管MP2n的漏极则用以输出信号OUT_N，且晶体管MP2n的源极接收时钟信号CK。时钟信号CK与XCK为反相信号。

第N级的电压重置组件212包括PMOS晶体管MP3n、MP4n以及MP5n。晶体管MP3n的漏极连接晶体管MP2n的漏极，且晶体管MP3n的栅极连接晶体管MP4n与晶体管MP5n的漏极，晶体管MP 3n的源极连接V_DD。晶体管MP4n的栅极连接晶体管MP3n的漏极，晶体管MP4n的源极连接V_DD。晶体管MP5n的漏极连接晶体管MP4n的漏极，晶体管MP5n的源极连接GND。另外，晶体管MP5n的栅极则接收第(N+1)级移位寄存器210的输出信号OUT_N+1作为一种重置信号。

同样地，第(N+1)级移位寄存器210包括PMOS晶体管MP1(n+1)及MP2(n+1)、电容组件C(n+1)以及电压重置(Reset)组件212。晶体管MP1(n+1)的漏极接收输出信号OUT_N，且晶体管MP1(n+1)的栅极接收时钟信号CK。晶体管MP2(n+1)的栅极耦接晶体管MP1(n+1)的源极，且电容组件C(n+1)是跨接于晶体管MP2(n+1)的源极以与栅极之间。晶体管MP2(n+1)的漏极则用以输出信号OUT_N+1，且晶体管MP2(n+1)的源极接收时钟信号XCK。信号产生器200中相邻两级移位寄存器210的两PMOS晶体管栅极是接收反相的时钟信号。

另外，第(N+1)级的电压重置组件212包括PMOS晶体管MP3(n+1)、MP4(n+1)以及MP5(n+1)。各晶体管的连接关系与第N级的电压重置组件212相同，在此便不赘述。晶体管MP5(n+1)的栅极是接收第(N+2)级移位寄存器210的输出信号OUT_N+2作为一种重置信号。

请参照图3，其绘示图2中第N级以及第(N+1)级移位寄存器210的操作时序图。在第一时序周期T1中，输入信号INPUT为第一输入电平(V_IL)，例如是GND电位，时钟信号XCK为第一时钟电平(V_CL)，例如是GND电位，且时钟信号CK为第二时钟电平(V_CH)，例如是VDD电位。于是晶体管MP1n为导通状态。电位V_X被拉至一相对低电平(V_IL+V_th)，其中，电压V_th为晶体管MP1n的阈值电压(Threshold Voltage)。此时，晶体管MP2n的栅极电位(V_IL+V_th)低于源极电位V_CH。因此，晶体管MP2n亦导通，且信号OUT_N为一理想高电平V_CH，并反馈至第N级的电压重置组件212中晶体管MP4n的栅极，使晶体管MP4n不导通。

由于此时输出信号OUT_N+1为高电平V_CH。所以晶体管MP5n不导通。此时电压V_Y的电平为前一周期状态，但不论V_Y电平为何均不会影响信号OUT_N的输出结果。亦即在第一周期T1时，信号OUT_N是输出高电平V_CH。

接着，在第二周期T2中，输入信号INPUT为第二输入电平(V_IH)。时钟信号CK为第二时钟电平(V_CH)，且时钟信号XCK为第一时钟电平(V_CL)。由于晶体管MP1n的栅极电位V_IH高于源极电位V_CL，故晶体管MP1n不导通。晶体管MP2n的源极电位由V_CH降为V_CL。因此，节点V_X的电位会因降压电容Cn的作用而被降压至((V_IL+V_th)-(V_CH-V_CL))电平，此电平仍小于MP2n的源极电位V_CL。此时晶体管MP2n仍为导通状态，且信号OUT_N是一理想低电平V_CL，并反馈至晶体管MP4n的栅极，使晶体管MP4n为导通状态，此时节点V_Y电压为VDD。由于晶体管MP3n的栅极电位VDD等于源极电压VDD，因此晶体管MP3n不导通。

此时，信号OUT_N以低电平V_CL输入第(N+1)级移位寄存器210中晶体管MP1(n+1)的漏极，且时钟信号CK为低电平V_CL，此时第(N+1)级移位寄存器210各组件动作如同第一周期T1的第N级移位寄存器210，晶体管MP1(n+1)及MP2(n+1)皆导通，使输出信号OUT_N+1为高电平V_CH。信号OUT_N+1反馈至第N电压重置组件212中晶体管MP5n的栅极，使得晶体管MP5n不导通。

在第三时序周期T3中，输入信号INPUT持续为高电平V_IH。时钟信号CK为高电平V_CH，且时钟信号XCK为低电平V_CL。此时，第N级移位寄存器210的晶体管MP1n为导通状态，使得节点V_X电位为高电平V_IH，因此晶体管MP2n不导通。在第(N+1)级移位寄存器210中，如同第二周期T2的第N级移位寄存器210，电容组件C(n+1)降压作用，使得晶体管MP2(n+1)导通，且信号OUT_N+1输出信号XCK的低电平V_CL。信号OUT_N+1反馈至第N级的电压重置组件212中晶体管MP5n的栅极，使晶体管MP5n为导通状态。此时，节点V_Y的电压为一相对低电平(GND+Vth)，使晶体管MP3n导通。因此，信号OUT_N输出一理想高电平(＝V_CH)，并反馈至晶体管MP4n的栅极，使得晶体管MP4n为不导通状态。

如图3所示，第N级移位寄存器210的输出信号OUT_N相位是相对于输入信号INPUT相位向右平移了半个周期T/2，且第(N+1)级移位寄存器210的输出信号OUT_N+1相位是相对于输出信号OUT_N相位向右平移了半个周期T/2。

然而，上述的移位寄存器210也存在如图1E所示，由于薄膜晶体管的阈值电压太大时所可能造成的异常OUTPUT信号，因而影响整个显示器的动作失效，降低显示器的成品率。

请参照图4，其绘示本发明相关技术的另一种信号产生器结构方块图。信号产生器400包括相互串接的多级移位寄存器410。图4仅显示串接的第N级、第(N+1)级以及第(N+2)级移位寄存器410。第N级移位寄存器410包括PMOS晶体管MP1n及晶体管MP2n、电容组件Cn以及第N级的电压重置组件412。晶体管MP1n的漏极是接收输入信号INPUT，且晶体管MP1n的栅极接收时钟信号XCK。晶体管MP1n、MP2n以及电容组件Cn的连接关系与图2的第N级移位寄存器210相同，在此不赘述。晶体管MP2n的漏极是输出信号OUT_N，且晶体管MP2n的源极接收时钟信号CK。

另外，第N级的电压重置组件412包括PMOS晶体管MP3n、MP4n以及MP5n。晶体管MP3n、MP4n以及MP5n的连接关系亦与图2的第N级电压重置组件212相同，在此亦不再多述。然而，图4中晶体管MP5n的栅极是接收时钟信号XCK作为一种重置信号。

同样地，第(N+1)级移位寄存器410包括PMOS晶体管MP1(n+1)及MP2(n+1)、电容组件C(n+1)以及第(N+1)级电压重置组件412。晶体管MP1(n+1)的漏极接收输出信号OUT_N，且晶体管MP1(n+1)的栅极接收时钟信号CK。晶体管MP2(n+1)的源极接收时钟信号XCK。晶体管MP1(n+1)与MP2(n+1)的连接关系亦同于图2的第(N+1)级移位寄存器210。而且信号产生器400中相邻两级移位寄存器410的两PMOS晶体管栅极是接收反相的时钟信号。

另外，第(N+1)级的电压重置组件412包括PMOS晶体管MP3(n+1)、MP4(n+1)以及MP5(n+1)。各晶体管的连接关系与图2中第N级的电压重置组件212相同，在此便不赘述。晶体管MP5(n+1)的栅极是接收时钟信号CK作为一种重置信号。

请参照图5，其绘示图4中第N级以及第(N+1)级移位寄存器410的操作时序图。如同上一个相关技术，在第一时序周期T1中，输入信号INPUT为第一输入电平V_IL，时钟信号XCK为第一时钟电平V_CL，且时钟信号CK为第二时钟电平V_CH。晶体管MP1n为导通状态。V_X电位被拉至一相对低电平(V_IL+Vth)。此时，晶体管MP2n亦导通，且信号OUT_N输出一理想高电平V_CH，并反馈至第N级的电压重置组件412中晶体管MP4n的栅极，使晶体管MP4n不导通。

由于输入晶体管MP5n栅极的时钟信号XCK为低电平V_CL，因此晶体管MP5n导通，使V_Y电位为一相对低电平(GND+Vth)，并输出至晶体管MP3n的栅极，使晶体管MP3n导通，且信号OUT_N输出高电平(VDD)。

接着，在第二周期T2中，输入信号INPUT为第二输入电平V_IH。时钟信号CK为第一时钟电平V_CL，且时钟信号XCK为第二时钟电平V_CH。晶体管MP1n为不导通状态。晶体管MP2n的源极电位由V_CH降为V_CL。因此，V_X电位会因降压电容Cn的作用而被降压(Boost)至电平((V_IL+V_th)-(V_CH-V_CL))，此电平仍小于MP2n的源极电位V_CL。所以晶体管MP2n仍为导通状态，且信号OUT_N是输出一理想低电平V_CL，并反馈至晶体管MP4n的栅极，使晶体管MP4n为导通状态，且节点V_Y电压为VDD(高电平)。由于晶体管MP3n的栅极电位(＝V_Y电压＝VDD)等于源极电压VDD，因此晶体管MP3n不导通。由于晶体管MP5n栅极电位＝XCK＝V_CH，因此晶体管MP5n不导通。

此时，低电平的信号OUT_N输入第(N+1)级移位寄存器410中晶体管MP1(n+1)的漏极，且时钟信号CK为低电平V_CL，如同第一周期T1的第N级移位寄存器410，晶体管MP1(n+1)及MP2(n+1)皆导通，使输出信号OUT_N+1为高电平V_CH。

在第三时序周期T3中，输入信号INPUT持续为第二输入电平V_IH。时钟信号CK为高电平V_CH，且时钟信号XCK为低电平V_CL。此时，晶体管MP1n为导通状态，使得V_X电位为高电平V_IH，因此晶体管MP2n不导通。在第(N+1)级移位寄存器410中，如同第二周期T2的第N级移位寄存器410，电容组件C(n+1)降压作用，使得晶体管MP2(n+1)导通，且信号OUT_N+1输出信号XCK的低电平V_CL。此时晶体管MP5n栅极电位等于XCK为一低电平V_CL，因此晶体管MP5n为导通状态，且V_Y电位为一相对低电平(GND+Vth)，并输出至晶体管MP3n的栅极，使晶体管MP3n导通。因此，信号OUT_N输出一理想高电平(VDD)，并反馈至晶体管MP4n的栅极，使得晶体管MP4n为不导通状态。

如图5所示，第N级移位寄存器410的输出信号OUT_N相位是相对于输入信号INPUT相位向右平移了半个周期T/2，且第(N+1)级移位寄存器410的输出信号OUT_N+1相位是相对于输出信号OUT_N相位向右平移了半个周期T/2。

然而，上述的移位寄存器210也存在如图1E所示，由于薄膜晶体管的阈值电压太大时所可能造成的异常OUTPUT信号，因而影响整个显示器的动作失效，降低显示器的成品率。

发明内容

有鉴于此，本发明的目的就是在提供一种信号产生器及其移位寄存器，利用单一PMOS晶体管或NMOS晶体管来制作开关组件，可减少整个系统工艺所使用的光掩膜数目，有效降低制造成本，并可同时提高面板产出率(throughput)及成品率。

根据本发明的目的，提出一种移位寄存器，用以接收输入信号并据以输出一输出信号。移位寄存器包括第一开关组件、第二开关组件、第三开关组件以及受控开关组件。第一开关组件包括第一输入端、第一控制端以及第一输出端。第一输入端用以接收输入信号，且第一控制端用以接收第一时钟信号。第二开关组件包括第二输入端、第二控制端以及第二输出端。第二输入端是耦接至第一电压，且第二控制端用以接收第一控制信号。第三开关组件包括第三输入端、第三控制端及第三输出端。第三输入端用以接收第二时钟信号，其中第二时钟信号是第一时钟信号的反相信号。第三控制端是耦接至第一输出端，且第三输出端是用以输出输出信号。受控开关组件包括受控输入端、第一开关控制端、第二开关控制端以及受控输出端。受控输入端是耦接至第二电压，且第一开关控制端用以接收第二控制信号。第二开关控制端耦接至第二输出端，且受控输出端是耦接至第三输出端。

在第一时序周期中，输入信号及第一时钟信号是具有第一电平，第一开关组件导通，并将输入信号输出至第三控制端；同时，第二时钟信号具有第二电平，使得第三开关组件亦导通，并将第二时钟信号输出为输出信号。

在第二时序周期中，输入信号、第一时钟信号以及第一控制信号具有第二电平，使得第一开关组件以及第二开关组件不导通；同时，第二控制信号控制受控开关组件不导通，而第二时钟信号具有第一电平，且第三开关组件导通，并将第二时钟信号输出为输出信号。

在第三时序周期中，输入信号具有第二电平，且第一时钟信号具有第一电平，使得第一开关组件导通，并将输入信号输出至第三控制端；同时，第一控制信号具有第一电平，使得第二开关组件导通，并将第一电压输出至第二开关控制端；第二控制信号以及第一电压是控制受控开关组件导通，并将第二电压输出为输出信号的电平。

根据本发明的目的，提出一种信号产生器，包括多级移位寄存器，各用以接收一输入信号并据以输出一输出信号。各级移位寄存器包括第一开关组件、第二开关组件、第三开关组件以及受控开关组件。第一开关组件包括第一输入端、第一控制端及第一输出端。第一输入端用以接收输入信号，且第一控制端用以接收第一时钟信号，其中此级移位寄存器的第一时钟信号是下一级移位寄存器的第一时钟信号的反相信号。第二开关组件包括第二输入端、第二控制端及第二输出端。第二输入端是耦接至第一电压，且第二控制端用以接收第一控制信号。第三开关组件包括第三输入端、第三控制端以及第三输出端。第三输入端用以接收第二时钟信号，其中第二时钟信号是第一时钟信号的反相信号。第三控制端是耦接至第一输出端，且第三输出端用以输出输出信号。受控开关组件包括受控输入端、第一开关控制端、第二开关控制端以及受控输出端。受控输入端耦接至第二电压，且第一开关控制端用以接收第二控制信号。第二开关控制端耦接至第二输出端，且受控输出端是耦接至第三输出端。

在第一时序周期中，此级移位寄存器中输入信号及第一时钟信号是具有第一电平，第一开关组件导通，并将输入信号输出至第三控制端；同时，第二时钟信号具有第二电平，使得第三开关组件亦导通，并将第二时钟信号输出为输出信号。

在第二时序周期中，此级移位寄存器中输入信号、第一时钟信号以及第一控制信号具有第二电平，使得第一开关组件以及第二开关组件不导通；同时，第二控制信号控制受控开关组件不导通，而第二时钟信号具有第一电平，且第三开关组件导通，并将第二时钟信号输出为输出信号。

在第三时序周期中，此级移位寄存器中输入信号具有第二电平，且第一时钟信号具有第一电平，使得第一开关组件导通，并将输入信号输出至第三控制端；同时，第一控制信号具有第一电平，使得第二开关组件导通，并将第一电压输出至第二开关控制端；第二控制信号以及第一电压是控制受控开关组件导通，并将第二电压输出为输出信号的电平。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举三较佳实施例，并配合附图，作详细说明如下。

附图说明

图1A是现有多级互补式移位寄存器的电路结构图。

图1B是绘示图1A中移位寄存器及的输入信号input、输出信号out-1及out-2的时序图。

图1C是现有平面显示器中多级移位寄存器其中一级的电路结构图。

图1D是绘示图1C中移位寄存器所具有的反馈机制示意图。

图1E，其绘示图1C中移位寄存器120的信号INPUT、XCK、CK、OUTPUT及OUTPUT2、以及节点A及B电压电平V_A及V_B的时序图。

图2绘示本发明相关技术的一种信号产生器结构方块图。

图3绘示图2中第N级以及第(N+1)级移位寄存器的操作时序图。

图4绘示本发明相关技术的另一种信号产生器结构方块图。

图5绘示图4中第N级以及第(N+1)级移位寄存器的操作时序图。

图6A绘示依照本发明第一实施例的一种信号产生器电路结构图。

图6B绘示图6A中第N级移位寄存器的操作时序图。

图6C绘示图6A中第N级移位寄存器其中一颗晶体管使用下一级移位寄存器的输出信号来控制的电路结构图。

图6D绘示图6A中第N级移位寄存器使用晶体管开关稳定电路的电路结构图。

图7A绘示依照本发明第二实施例的一种信号产生器电路结构图。

图7B绘示图7A中第N级移位寄存器的操作时序图。

图7C绘示图7A中第N级移位寄存器其中一颗晶体管使用下一级移位寄存器的输出信号来控制的电路结构图。

图7D绘示图7A中第N级移位寄存器使用晶体管开关稳定电路的电路结构图。

图8A绘示依照本发明第三实施例的一种信号产生器电路结构图。

图8B绘示图8A中第N级移位寄存器的操作时序图。

图8C绘示图8A中第N级移位寄存器其中一颗晶体管使用下一级移位寄存器的输出信号来控制的电路结构图。

图8D绘示图8A中第N级移位寄存器使用晶体管开关稳定电路的电路结构图。

附图符号说明

100、210、410、610、710、810：移位寄存器

102、112：反相器

200、400、600、700、800：信号产生器

212、412：电压重置组件

具体实施方式

接下来，就以三较佳实施例来说明本发明如何使用单一型态的PMOS晶体管来制作信号产生器及其移位寄存器。

第一实施例：

请参照图6A，其绘示依照本发明第一实施例的一种信号产生器结构方块图。信号产生器600，例如是应用于平面显示器的扫描驱动器或数据驱动器，其包括相互串接的多级移位寄存器610。图6A仅显示串接的第N级、第(N+1)级以及第(N+2)级移位寄存器610。

第N级移位寄存器610包括PMOS晶体管MP1n、MP2n、MP3n、MP4n以及MP5n。晶体管MP1n的漏极是接收输入信号INPUT(即OUTPUT_N-1)，且晶体管MP1n的栅极是接收第一时钟信号C1。晶体管MP 3n的漏极是耦接至第一电压VSS，且晶体管MP3n的栅极是接收第一控制信号C1。晶体管MP5n的源极是接收第二时钟信号C2，其中第二时钟信号C2是第一时钟信号C1的反相信号。晶体管MP5n的栅极是耦接晶体管MP1n的源极，且晶体管MP5n的漏极是输出第N级输出信号OUTPUT_N。

晶体管MP2n的源极是耦接至第二电压VDD，晶体管MP2n的栅极是接收第二时钟信号，且晶体管MP2n的漏极是耦接至晶体管MP3n的源极。晶体管MP4n的源极是耦接至第二电压VDD，晶体管MP4n的栅极是耦接至晶体管MP2n的漏极，且晶体管MP4n的漏极是耦接至晶体管MP5n的漏极。

另外，第(N+1)级移位寄存器610亦包括PMOS晶体管MP1(n+1)、MP2(n+1)、MP3(n+1)、MP4(n+1)以及MP5(n+1)。其信号及组件连接关系与第N级移位寄存器610大致相同，唯一不同处在于第(N+1)级移位寄存器610中晶体管MP1(n+1)的栅极以及晶体管MP3(n+1)的栅极是接收第二时钟信号C2(与第N级的信号C1反相)，而晶体管MP5(n+1)的源极则接收第一时钟信号C1(与第N级的信号C2反相)。

请参照图6B，其绘示图6A中第N级移位寄存器610的操作时序图。在第一时序周期T1中，第N级移位寄存器610中输入信号INPUT及第一时钟信号C1是具有第一电平low，例如是GND。由于晶体管MP1n的源极电位在前一周期为电平high，晶体管MP1n的栅极电位(low)低于源极电位(high)，因此晶体管MP1n导通，使得晶体管MP5的栅极电位(即节点A的电位Va)降至电平low+Vth。同样地，晶体管MP3n的源极电位在前一周期为电平high，晶体管MP3n的栅极电位(low)亦低于源极电位(high)，使得晶体管MP3n导通，节点B的电位Vb为第一电压VSS。同时，晶体管MP4n的栅极电位亦为VSS，低于源极电位VDD，使得晶体管MP4n导通，且输出信号OUTPUT_N的电平为VDD。另一方面，第二时钟信号C2具有第二电平high，例如是VDD，晶体管MP5的源极电位VDD高于栅极电位(low+Vth)，使得晶体管MP5n亦导通，输出信号OUTPUT_N具有电平high(VDD)。第二时钟信号C2(high)同时使得晶体管MP2n不导通。

接着，在第二时序周期T2中，第N级移位寄存器610中输入信号INPUT及第一时钟信号C1皆具有第二电平high。由于晶体管MP1n的栅极电位(high)高于源极电位(low+Vth)，使得晶体管MP1n不导通，晶体管MP3n的栅极电位(high)高于源极电位(VSS)，因此晶体管MP3n亦不导通。同时，第二时钟信号C2具有第一电平low，使得晶体管MP2n导通，节点B的电位Vb为VDD，且晶体管MP4n的栅极电位亦为VDD，使得晶体管MP4n不导通。此时，由于晶体管MP5n中源极与栅极之间的寄生电容Cgs，使得当第二时钟信号C2由电平high下降至电平low时，节点A的电位Va亦会被下拉至low+Vth-ΔV(ΔV＝high-low)，造成晶体管MP5n导通，且输出信号OUTPUT具有时钟信号C2的电平low。

接着，在第三时序周期T3中，第N级移位寄存器610中输入信号INPUT具有第二电平high，且第一时钟信号C1具有第一电平low，使得晶体管MP1n导通，晶体管MP5n的栅极电位为high，亦即电位Va为high。同时，晶体管MP3n亦导通，电位Vb为VSS，且晶体管MP4n的栅极电位为VSS。因此，晶体管MP4n亦导通，输出信号OUTPUT_N具有VDD电平。此时，第二时钟信号C2具有电平high，且电位Va为high，使得晶体管MP5n不导通。

相较于现有技术，由于晶体管MP2n的开关动作不需要反馈机制，而是由时钟信号C2直接控制，因此，可去除现有不确定因素导致反馈机制无法在短时间内到达平衡的缺点。

根据第一实施例，本发明虽以晶体管MP3n的栅极接收第一时钟信号C1为例作说明，然本发明的第N级移位寄存器610中晶体管MP 3n的栅极也可以是接收第(N+1)级移位寄存器610的输出信号OUTPUT_N+1，如图6C所示。由于输出信号OUTPUT_N+1在周期T1、T2及T3中分别具有电平high、high、low，与第一时钟信号C1的电平low、high、low，其差别仅在于第一时序周期T1。在周期T1中，晶体管MP3n的栅极即使改输入OUTPUT_N+1的电平high，而造成晶体管MP3n及MP4n皆不导通，然而由于晶体管MP5n导通，因此，输出信号OUTPUT依然具有时钟信号C2的电平high。因此，并不脱离本发明的技术范围。

另外，如图6D所示，上述的第N级移位寄存器610亦可以包括晶体管MP6n。晶体管MP6n的源极耦接至第二电压VDD，晶体管MP6n的栅极可用以接收任意下一级移位寄存器610的输出信号，例如是第(N+2)级的输出信号OUTPUT_N+2。晶体管MP6n的漏极则耦接至晶体管MP5的漏极。由于在周期T1、T2及T3中，信号OUTPUT_N+2的电平皆为high。因此，晶体管MP6n为不导通状态，不影响输出信号OUTPUT_N的电平大小。然而，可增加输出信号OUTPUT_N的稳定性。

第二实施例

请参照图7A，其绘示依照本发明第二实施例的一种信号产生器结构方块图。信号产生器700，例如是应用于平面显示器的扫描驱动器或数据驱动器，其包括相互串接的多级移位寄存器710。图7A仅显示串接的第N级、第(N+1)级以及第(N+2)级移位寄存器710。

第N级移位寄存器710包括PMOS晶体管MP1n、MP2n、MP3n、MP4n以及MP5n。晶体管MP1n的漏极是接收输入信号INPUT(即OUTPUT_N-1)，且晶体管MP1n的栅极是接收第一时钟信号C1。晶体管MP3n的漏极是耦接至第一电压VSS，且晶体管MP3n的栅极是接收第一控制信号C1。晶体管MP5n的源极是接收第二时钟信号C2，其中第二时钟信号C2是第一时钟信号C1的反相信号。晶体管MP5n的栅极是耦接晶体管MP1n的源极，且晶体管MP5n的漏极是输出第N级输出信号OUTPUT_N。

晶体管MP4n的源极是耦接至第二电压VDD，且晶体管MP4n的栅极是耦接至晶体管MP3n的源极。晶体管MP2n的源极是耦接至晶体管MP4n的漏极，晶体管MP2n的栅极是接收第一时钟信号C1，且晶体管MP2n的漏极是耦接至晶体管MP5n的漏极。

另外，第(N+1)级移位寄存器710亦包括PMOS晶体管MP1(n+1)、MP2(n+1)、MP3(n+1)、MP4(n+1)以及MP5(n+1)。其信号及组件连接关系与第N级移位寄存器710大致相同，唯一不同处在于第(N+1)级移位寄存器710中晶体管MP1(n+1)的栅极以及晶体管MP3(n+1)的栅极是接收第二时钟信号C2(与第N级的信号C1反相)，而晶体管MP5(n+1)的源极则接收第一时钟信号C1(与第N级的信号C2反相)。

请参照图7B，其绘示图7A中第N级移位寄存器710的操作时序图。在第一时序周期T1中，第N级移位寄存器710中输入信号INPUT及第一时钟信号C1是具有电平low，例如是GND。由于晶体管MP1n的源极电位在前一周期为电平high，因此晶体管MP1n导通，使得晶体管MP5的栅极电位(即电位Va)降至电平low+Vth。同样地，晶体管MP3n的源极电位在前一周期为电平high，使得晶体管MP3n导通，电位Vb为第一电压VSS。而且，晶体管MP4n的栅极电位(Vb)为VSS，低于源极电位VDD，使得晶体管MP4n导通。同时，晶体管MP2n的栅极电位(＝C1电平＝low)，低于源极电位(VDD)，使得晶体管MP2n导通，于是输出信号OUTPUT_N的电平为电压VDD。另一方面，第二时钟信号C2具有第二电平high，例如是VDD，晶体管MP5的源极电位VDD高于栅极电位(low+Vth)，使得晶体管MP5n亦导通，输出信号OUTPUT_N具有电平high(VDD)。

接着，在第二时序周期T2中，第N级移位寄存器710中输入信号INPUT及第一时钟信号C1皆具有电平high。由于晶体管MP1n的栅极电位(high)高于源极电位(low+Vth)，使得晶体管MP1n不导通，晶体管MP3n的栅极电位(high)高于源极电位(VSS)，因此晶体管MP3n亦不导通。此时，晶体管MP4n由于缺乏栅极电流亦不导通，同时造成晶体管MP2n的导通。此时，由于晶体管MP5n中源极与栅极之间的寄生电容Cgs，使得当第二时钟信号C2由电平high下降至电平low时，电位Va亦会被下拉至low+Vth-ΔV(ΔV＝high-low)，造成晶体管MP5n导通，且输出信号OUTPUT具有时钟信号C2的电平low。

接着，在第三时序周期T3中，第N级移位寄存器710中输入信号INPUT具有电平high，且第一时钟信号C1具有电平low，使得晶体管MP1n导通，晶体管MP5n的栅极电位为high，亦即电位Va为high。同时，晶体管MP3n亦导通，电位Vb为VSS，且晶体管MP4n的栅极电位为VSS。因此，晶体管MP4n亦导通。此时，晶体管MP2n的栅极电位为信号C1的电平low，因此，晶体管MP2n亦导通，使得输出信号OUTPUT_N具有VDD电平。而第二时钟信号C2具有电平high，且电位Va为high，使得晶体管MP5n不导通。

相较于现有技术，由于晶体管MP2n的开关动作不需要反馈机制，而是由时钟信号C1直接控制，因此，可去除现有不确定因素导致反馈机制无法在短时间内到达平衡的缺点。

根据第二实施例，本发明虽以晶体管MP3n的栅极接收第一时钟信号C1为例作说明，然本发明的第N级移位寄存器710中晶体管MP3n的栅极也可以是接收第(N+1)级移位寄存器710的输出信号OUTPUT_N+1，如图7C所示。由于输出信号OUTPUT_N+1在周期T1、T2及T3中分别具有电平high、high、low，与第一时钟信号C1的电平low、high、low，其差别仅在于第一时序周期T1。在周期T1中，晶体管MP3n的栅极即使改输入OUTPUT_N+1的电平high，而造成晶体管MP3n、MP4n及MP2皆不导通，然而由于晶体管MP1导通，使得晶体管MP5n导通，因此，输出信号OUTPUT依然具有时钟信号C2的电平high。因此，并不脱离本发明的技术范围。

另外，如图7D所示，上述的第N级移位寄存器710亦可以包括晶体管MP6n。晶体管MP6n的源极耦接至第二电压VDD，晶体管MP6n的栅极可用以接收任意下一级移位寄存器610的输出信号，例如是第(N+2)级的输出信号OUTPUT_N+2。晶体管MP6n的漏极则耦接至晶体管MP2的漏极。由于在周期T1、T2及T3中，信号OUTPUT_N+2的电平皆为high。因此，晶体管MP6n为不导通状态，不影响输出信号OUTPUT_N的电平大小。然而，可增加输出信号OUTPUT_N的稳定性。

第三实施例

请参照图8A，其绘示依照本发明第三实施例的一种信号产生器结构方块图。信号产生器800，例如是应用于平面显示器的扫描驱动器或数据驱动器，其包括相互串接的多级移位寄存器810。图8A仅显示串接的第N级、第(N+1)级以及第(N+2)级移位寄存器810。

第N级移位寄存器810包括PMOS晶体管MP1n、MP2n、MP3n、MP4n以及MP5n。晶体管MP1n的漏极是接收输入信号INPUT(即OUTPUT_N-1)，且晶体管MP1n的栅极是接收第一时钟信号C1。晶体管MP3n的漏极是耦接至第一电压VSS，且晶体管MP3n的栅极是接收第一控制信号C1。晶体管MP5n的源极是接收第二时钟信号C2，其中第二时钟信号C2是第一时钟信号C1的反相信号。晶体管MP5n的栅极是耦接晶体管MP1n的源极，且晶体管MP5n的漏极是输出第N级输出信号OUTPUT_N。

晶体管MP4n的源极是耦接至第二电压VDD，且晶体管MP4n的栅极是接收第一时钟信号C1。晶体管MP2n的源极是耦接至晶体管MP4n的漏极，晶体管MP2n的栅极是耦接至晶体管MP3n的源极，且晶体管MP2n的漏极是耦接至晶体管MP5n的漏极。

另外，第(N+1)级移位寄存器810亦包括PMOS晶体管MP1(n+1)、MP2(n+1)、MP3(n+1)、MP4(n+1)以及MP5(n+1)。其信号及组件连接关系与第N级移位寄存器810大致相同，唯一不同处在于第(N+1)级移位寄存器810中晶体管MP1(n+1)的栅极以及晶体管MP3(n+1)的栅极是接收第二时钟信号C2(与第N级的信号C1反相)，而晶体管MP5(n+1)的源极则接收第一时钟信号C1(与第N级的信号C2反相)。

请参照图8B，其绘示图8A中第N级移位寄存器810的操作时序图。在第一时序周期T1中，第N级移位寄存器810中输入信号INPUT及第一时钟信号C1是具有电平low，例如是GND。由于晶体管MP1n的源极电位在前一周期为电平high，因此晶体管MP1n导通，使得晶体管MP5n的栅极电位(即电位Va)降至电平low+Vth。同样地，晶体管MP3n的源极电位在前一周期为电平high，使得晶体管MP3n导通，电位Vb为第一电压VSS。晶体管MP4n的栅极电位即第一时钟信号C1的电平low，低于源极电位VDD，因此晶体管MP4n导通。同时，晶体管MP2n的栅极电位(Vb)为VSS，亦低于源极电位VDD，造成晶体管MP2n导通。因此，输出信号OUTPUT_N的电平为电压VDD。另一方面，第二时钟信号C2具有第二电平high，例如是VDD，晶体管MP5的源极电位VDD高于栅极电位(low+Vth)，使得晶体管MP5n亦导通，输出信号OUTPUT_N具有电平high(VDD)。

接着，在第二时序周期T2中，第N级移位寄存器810中输入信号INPUT及第一时钟信号C1皆具有电平high。由于晶体管MP1n的栅极电位(high)高于源极电位(low+Vth)，使得晶体管MP1n不导通，晶体管MP3n的栅极电位(high)高于源极电位(VSS)，因此晶体管MP3n亦不导通，并进而造成晶体管MP4n及MP2n皆不导通。此时，由于晶体管MP5n中源极与栅极之间的寄生电容Cgs，使得当第二时钟信号C2由电平high下降至电平low时，电位Va亦会被下拉至low+Vth-ΔV(ΔV＝high-low)，造成晶体管MP5n导通，且输出信号OUTPUT具有时钟信号C2的电平low。

接着，在第三时序周期T3中，第N级移位寄存器810中输入信号INPUT具有电平high，且第一时钟信号C1具有电平low，使得晶体管MP1n导通，且晶体管MP5n的栅极电位为high，亦即电位Va为high。同时，晶体管MP3n亦导通，电位Vb为VSS，且晶体管MP2n的栅极电位为VSS。由于晶体管MP4的栅极电位即第一时钟信号C1的电平low，晶体管MP4n导通，并使得晶体管MP2n的源极电位为VDD。同时，晶体管MP2n的栅极电位为VSS，因此，晶体管MP2n亦导通。此时，输出信号OUTPUT_N具有VDD电平。而第二时钟信号C2具有电平high，且电位Va为high，使得晶体管MP5n不导通。

相较于现有技术，由于晶体管MP4n的开关动作不需要反馈机制，而是由时钟信号C1直接控制，因此，可去除现有不确定因素导致反馈机制无法在短时间内到达平衡的缺点。

根据第三实施例，本发明虽以晶体管MP3n的栅极接收第一时钟信号C1为例作说明，然本发明的第N级移位寄存器810中晶体管MP3n的栅极也可以是接收第(N+1)级移位寄存器810的输出信号OUTPUT_N+1，如图8C所示。由于输出信号OUTPUT_N+1在周期T1、T2及T3中分别具有电平high、high、low，与第一时钟信号C1的电平low、high、low，其差别仅在于第一时序周期T1。在周期T1中，晶体管MP3n的栅极即使改输入OUTPUT_N+1的电平high，而造成晶体管MP3n、MP2n及MP4n皆不导通，然而由于晶体管MP1n导通，使得晶体管MP5n导通，因此，输出信号OUTPUT依然具有时钟信号C2的电平high。因此，并不脱离本发明的技术范围。

另外，如图8D所示，上述的第N级移位寄存器810亦可以包括晶体管MP6n。晶体管MP6n的源极耦接至第二电压VDD，晶体管MP6n的栅极可用以接收任意下一级移位寄存器610的输出信号，例如是第(N+2)级的输出信号OUTPUT_N+2。晶体管MP6n的漏极则耦接至晶体管MP2的漏极。由于在周期T1、T2及T3中，信号OUTPUT_N+2的电平皆为high。因此，晶体管MP6n为不导通状态，不影响输出信号OUTPUT_N的电平大小。然而，可增加输出信号OUTPUT_N的稳定性。

根据上述的三个实施例，本发明虽以第N级移位寄存器610中晶体管MP2n的栅极接收第二时钟信号C2，晶体管MP2n的漏极耦接晶体管MP3n的源极，晶体管MP2n及MP4n的源极耦接第二电压VDD，且晶体管MP4n的漏极耦接晶体管MP5n的漏极为例，或者以第N级移位寄存器710中晶体管MP4n的栅极耦接晶体管MP3n的源极，晶体管MP4n的源极耦接电压VDD，晶体管MP2n的栅极接收第一时钟信号C1，且晶体管MP4n的漏极耦接晶体管MP5n的漏极为例，或者以第N级移位寄存器810中晶体管MP4n的栅极接收第一时钟信号C1，晶体管MP4n的源极耦接电压VDD，晶体管MP2n的栅极耦接晶体管MP3n的源极，且晶体管MP2n的漏极耦接晶体管MP 5n的漏极为例作说明，然本发明的移位寄存器亦可具有其它的受控开关组件，耦接于电压VDD与晶体管MP5的漏极之间，并具有第一开关控制端接收第一或第二时钟信号，且具有第二开关控制端耦接至晶体管MP3的源极。只要是在周期T1、T2及T3中，受控开关组件是分别为导通、不导通及导通状态，皆可达到将输入信号相位平移的效果。因此，不脱离本发明的技术范围。

另外，根据上述三个实施例，本发明虽以移位寄存器610、710、810具有五颗PMOS晶体管为例作说明，然本发明的移位寄存器，亦可以是具有五颗单一型态的NMOS晶体管，或甚至是其它开关组件。只要是通过第一及第二时钟信号的控制，可达到将输入信号相位平移的效果，亦不脱离本发明的技术范围。

再者，本发明虽以移位寄存器610、710、810具有五颗PMOS晶体管为例作说明，然本发明的移位寄存器也可以是包括第一开关组件、相位移位组件以及升降压组件。第一开关组件是接受第一时钟信号C1的控制，用以控制输入信号INPUT的输入；相位移位组件是耦接至第一开关组件，并接受第二时钟信号C2的控制，用以将输入信号INPUT进行相位移位；且升降压组件是耦接至相位移位组件，并接受第一时钟信号C1或任意下一级移位寄存器输出信号的控制，用以于相位移位组件将输入信号INPUT进行相位移位后拉升或调降输出信号OUTPUT的电位。只要是能藉由相位移位组件将输入信号INPUT的相位平移，并藉由升降压组件在上述周期T3时将输出信号的电位拉升或调降至与输入信号相同的电平，即可达到位准平移目的，因此亦不脱离本发明的技术范围。

本发明上述三个实施例所揭露的信号产生器及其移位寄存器的优点在于可利用LTPS PMOS或NMOS工艺技术将移位寄存器电路实现于玻璃基板上。由于单一PMOS或单一NMOS工艺所使用的光掩膜数较CMOS少，除了可以节省光掩膜成本，另可以提高单位时间面板产生率(Throughput)，同时可以解决现有技术电路信号转态延迟而影响整体电路运作的问题。

综上所述，虽然本发明已以三个较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (60)

1.一种移位寄存器，用以接收一输入信号并据以输出一输出信号，该移位寄存器包括：

一第一开关组件，包括：

一第一输入端，用以接收该输入信号；

一第一控制端，用以接收一第一时钟信号；以及

一第一输出端；

一第二开关组件，包括：

一第二输入端，是耦接至一第一电压；

一第二控制端，用以接收一第一控制信号；以及

一第二输出端；

一第三开关组件，包括：

一第三输入端，用以接收一第二时钟信号，其中该第二时钟信号是该第一时钟信号的反相信号；

一第三控制端，是耦接至该第一输出端；以及

一第三输出端，用以输出该输出信号；以及

一受控开关组件，包括：

一受控输入端，是耦接至一第二电压；

一第一开关控制端，用以接收一第二控制信号；

一第二开关控制端，耦接至该第二输出端；以及

一受控输出端，是耦接至该第三输出端；

其中，在一第一时序周期中，该输入信号及该第一时钟信号是具有一第一电平，该第一开关组件导通，并将该输入信号输出至该第三控制端；同时，该第二时钟信号具有一第二电平，使得该第三开关组件亦导通，并将该第二时钟信号输出为该输出信号；

其中，在一第二时序周期中，该输入信号、该第一时钟信号以及该第一控制信号具有该第二电平，使得该第一开关组件以及该第二开关组件不导通；同时，该第二控制信号控制该受控开关组件不导通，而该第二时钟信号具有该第一电平，且该第三开关组件导通，并将该第二时钟信号输出为该输出信号；

其中，在一第三时序周期中，该输入信号具有该第二电平，且该第一时钟信号具有该第一电平，使得该第一开关组件导通，并将该输入信号输出至该第三控制端；同时，该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第二开关控制端；该第二控制信号以及该第一电压是控制该受控开关组件导通，并将该第二电压输出为该输出信号的电平。

2.如权利要求1所述的移位寄存器，其中，该受控开关组件更包括：

一第四开关组件，包括：

一第四输入端，耦接至该第二电压；

一第四控制端，用以接收该第二控制信号；以及

一第四输出端，耦接至该第二输出端；以及

一第五开关组件，包括：

一第五输入端，耦接至该第二电压；

一第五控制端，耦接至该第四输出端；以及

一第五输出端，耦接至该第三输出端。

3.如权利要求2所述的移位寄存器，其中，该第一控制信号是该第一时钟信号，且该第二控制信号是该第二时钟信号。

4.如权利要求3所述的移位寄存器，其中，在该第一时序周期中，该第二控制信号具有该第二电平，使得该第四开关组件不导通，同时该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第五控制端，使得该第五开关组件导通并将第二电压输出至该第三输出端；

在该第二时序周期中，该输入信号、该第一时钟信号以及该第一控制信号具有该第二电平，使得该第一开关组件以及该第二开关组件不导通；该第二控制信号具有该第一电平，使得该第四开关组件导通，并将该第二电压输出至该第五控制端，使得该第五开关组件不导通；

在该第三时序周期中，该第二控制信号具有该第二电平，使得该第四开关组件不导通，且该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第五控制端，控制该第五开关组件导通，并将该第二电压输出至该第三输出端。

5.如权利要求2所述的移位寄存器，其中，该第一控制信号是耦接该移位寄存器的下一级移位寄存器的输出信号，且该第二控制信号是该第二时钟信号。

6.如权利要求5所述的移位寄存器，其中，在该第一时序周期中，该第一控制信号以及该第二控制信号具有该第二电平，使得该第二开关组件、该第四开关组件以及该第五开关组件皆不导通；

在该第二时序周期中，该输入信号、该第一时钟信号以及该第一控制信号皆具有该第二电平，使得该第一开关组件以及该第二开关组件不导通；该第二控制信号具有该第一电平，使得该第四开关组件导通，并将该第二电压输出至该第五控制端，使得该第五开关组件不导通；

在该第三时序周期中，该第二控制信号具有该第二电平，使得该第四开关组件不导通，且该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第五控制端，控制该第五开关组件导通，并将该第二电压输出至该第三输出端。

7.如权利要求2所述的移位寄存器，其中，该受控开关组件更包括一第六开关组件，且该第六开关组件包括：

一第六输入端，耦接至该第二电压；

一第六控制端，用以接收耦接该移位寄存器的任意下一级移位寄存器的输出信号：以及

一第六输出端，耦接至该第三输出端。

8.如权利要求2所述的移位寄存器，其中，该第一开关组件、该第二开关组件、该第三开关组件、该第四开关组件以及该第五开关组件是皆为PMOS晶体管。

9.如权利要求1所述的移位寄存器，其中，该受控开关组件更包括：

一第四开关组件，包括：

一第四输入端，耦接至该第二电压；

一第四控制端，耦接至该第二输出端；以及

一第四输出端；以及

一第五开关组件，包括：

一第五输入端，耦接至该第四输出端；

一第五控制端，用以接收该第二控制信号；以及

一第五输出端，耦接至该第三输出端。

10.如权利要求9所述的移位寄存器，其中，该第一控制信号是该第一时钟信号，且该第二控制信号是该第一时钟信号。

11.如权利要求10所述的移位寄存器，其中，在该第一时序周期中，该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第四控制端，控制该第四开关组件导通并将该第二电压输出至该第五输入端，同时该第二控制信号具有该第一电平，使得该第五开关组件导通，并将该第二电压输出至该第三输出端；

在该第二时序周期中，该输入信号、该第一时钟信号以及该第一控制信号具有该第二电平，使得该第一开关组件以及该第二开关组件不导通，并造成该第四开关组件以及该第五开关组件皆不导通；

在该第三时序周期中，该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第四控制端，控制该第四开关组件导通，并将该第二电压输出至该第五输入端；同时该第二控制信号具有该第一电平，使得该第五开关组件导通，并将该第二电压输出至该第三输出端。

12.如权利要求9所述的移位寄存器，其中，该第一控制信号是耦接该移位寄存器的下一级移位寄存器的输出信号，且该第二控制信号是该第一时钟信号。

13.如权利要求12所述的移位寄存器，其中，在该第一时序周期中，该第一控制信号具有该第二电平，使得该第二开关组件不导通，并造成该第四开关组件及该第五开关组件皆不导通；

在该第二时序周期中，该第一控制信号具有该第二电平，使得该第二开关组件不导通，并造成该第四开关组件以及该第五开关组件皆不导通；

在该第三时序周期中，该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第四控制端，控制该第四开关组件导通，并将该第二电压输出至该第五输入端；同时该第二控制信号具有该第一电平，使得该第五开关组件导通，并将该第二电压输出至该第三输出端。

14.如权利要求9所述的移位寄存器，其中，该受控开关组件更包括一第六开关组件，且该第六开关组件包括：

一第六输入端，耦接至该第二电压；

一第六控制端，用以接收耦接该移位寄存器的任意下一级移位寄存器的输出信号：以及

一第六输出端，耦接至该第四输出端。

15.如权利要求9所述的移位寄存器，其中，该第一开关组件、该第二开关组件、该第三开关组件、该第四开关组件以及该第五开关组件是皆为PMOS晶体管。

16.如权利要求1所述的移位寄存器，其中，该受控开关组件更包括：

一第四开关组件，包括：

一第四输入端，耦接至该第二电压；

一第四控制端，用以接收该第二控制信号；以及

一第四输出端；以及

一第五开关组件，包括：

一第五输入端，耦接至该第四输出端；

一第五控制端，耦接至该第二输出端；以及

一第五输出端，耦接至该第三输出端。

17.如权利要求16所述的移位寄存器，其中该第一控制信号是该第一时钟信号，且该第二控制信号是该第一时钟信号。

18.如权利要求17所述的移位寄存器，其中，在该第一时序周期中，该第二控制信号具有该第一电平，使得该第四开关组件导通，并将该第二电压输出至该第五输入端；同时该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第五控制端，控制该第五开关组件导通并将该第二电压输出至该第三输出端；

在该第二时序周期中，该输入信号、该第一时钟信号以及该第一控制信号具有该第二电平，使得该第一开关组件以及该第二开关组件不导通，并造成该第四开关组件以及该第五开关组件皆不导通；

在该第三时序周期中，该第二控制信号具有该第一电平，使得该第四开关组件导通，并将该第二电压输出至该第五输入端；同时该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第五控制端，控制该第五开关组件导通，并将该第二电压输出至该第三输出端。

19.如权利要求16所述的移位寄存器，其中，该第一控制信号是耦接该移位寄存器的下一级移位寄存器的输出信号，且该第二控制信号是该第一时钟信号。

20.如权利要求19所述的移位寄存器，其中，在该第一时序周期中，该第一控制信号具有该第二电平，使得该第二开关组件不导通，并造成该第四开关组件及该第五开关组件皆不导通；

在该第二时序周期中，该第一控制信号具有该第二电平，使得该第二开关组件不导通，并造成该第四开关组件以及该第五开关组件皆不导通；

在该第三时序周期中，该第二控制信号具有该第一电平，使得该第四开关组件导通，并将该第二电压输出至该第五输入端；同时该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第五控制端，控制该第五开关组件导通，并将该第二电压输出至该第三输出端。

21.如权利要求16所述的移位寄存器，其中，该受控开关组件更包括一第六开关组件，且该第六开关组件包括：

一第六输入端，耦接至该第二电压；

一第六控制端，用以接收耦接该移位寄存器的任意下一级移位寄存器的输出信号：以及

一第六输出端，耦接至该第四输出端。

22.如权利要求16所述的移位寄存器，其中，该第一开关组件、该第二开关组件、该第三开关组件、该第四开关组件以及该第五开关组件是皆为PMOS晶体管。

23.一种信号产生器，包括：

多级移位寄存器，各用以接收一输入信号并据以输出一输出信号，各级移位寄存器包括：

一第一开关组件，包括：

一第一输入端，用以接收该输入信号；

一第一控制端，用以接收一第一时钟信号，其中此级移位寄存器的该第一时钟信号是下一级移位寄存器的该第一时钟信号的反相信号；以及

一第一输出端；

一第二开关组件，包括：

一第二输入端，是耦接至一第一电压；

一第二控制端，用以接收一第一控制信号；以及

一第二输出端；

一第三开关组件，包括：

一第三输入端，用以接收一第二时钟信号，其中该第二时钟信号是该第一时钟信号的反相信号；

一第三控制端，是耦接至该第一输出端；以及

一第三输出端，用以输出该输出信号；以及

一受控开关组件，包括：

一受控输入端，是耦接至一第二电压；

一第一开关控制端，用以接收一第二控制信号；

一第二开关控制端，耦接至该第二输出端；以及

一受控输出端，是耦接至该第三输出端；

其中，在一第一时序周期中，此级移位寄存器中该输入信号及该第一时钟信号是具有一第一电平，该第一开关组件导通，并将该输入信号输出至该第三控制端；同时，该第二时钟信号具有一第二电平，使得该第三开关组件亦导通，并将该第二时钟信号输出为该输出信号；

其中，在一第二时序周期中，此级移位寄存器中该输入信号、该第一时钟信号以及该第一控制信号具有该第二电平，使得该第一开关组件以及该第二开关组件不导通；同时，该第二控制信号控制该受控开关组件不导通，而该第二时钟信号具有该第一电平，且该第三开关组件导通，并将该第二时钟信号输出为该输出信号；

其中，在一第三时序周期中，此级移位寄存器中该输入信号具有该第二电平，且该第一时钟信号具有该第一电平，使得该第一开关组件导通，并将该输入信号输出至该第三控制端；同时，该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第二开关控制端；该第二控制信号以及该第一电压是控制该受控开关组件导通，并将该第二电压输出为该输出信号的电平。

24.如权利要求23所述的信号产生器，其中，各这些该受控开关组件更包括：

一第四开关组件，包括：

一第四输入端，耦接至该第二电压；

一第四控制端，用以接收该第二控制信号；以及

一第四输出端，耦接至该第二输出端；以及

一第五开关组件，包括：

一第五输入端，耦接至该第二电压；

一第五控制端，耦接至该第四输出端；以及

一第五输出端，耦接至该第三输出端。

25.如权利要求24所述的信号产生器，其中，各这些移位寄存器中该第一控制信号是该第一时钟信号，且该第二控制信号是该第二时钟信号。

26.如权利要求25所述的信号产生器，其中，在该第一时序周期中，此级移位寄存器中该第二控制信号具有该第二电平，使得该第四开关组件不导通，同时该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第五控制端，使得该第五开关组件导通并将第二电压输出至该第三输出端；

在该第二时序周期中，此级移位寄存器中该输入信号、该第一时钟信号以及该第一控制信号具有该第二电平，使得该第一开关组件以及该第二开关组件不导通；该第二控制信号具有该第一电平，使得该第四开关组件导通，并将该第二电压输出至该第五控制端，使得该第五开关组件不导通；

在该第三时序周期中，此级移位寄存器中该第二控制信号具有该第二电平，使得该第四开关组件不导通，且该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第五控制端，控制该第五开关组件导通，并将该第二电压输出至该第三输出端。

27.如权利要求24所述的信号产生器，其中，各这些移位寄存器中该第一控制信号是下一级移位寄存器的输出信号，且该第二控制信号是该第二时钟信号。

28.如权利要求27所述的信号产生器，其中，在该第一时序周期中，此级移位寄存器中该第一控制信号以及该第二控制信号具有该第二电平，使得该第二开关组件、该第四开关组件以及该第五开关组件皆不导通；

在该第二时序周期中，此级移位寄存器中该输入信号、该第一时钟信号以及该第一控制信号皆具有该第二电平，使得该第一开关组件以及该第二开关组件不导通；该第二控制信号具有该第一电平，使得该第四开关组件导通，并将该第二电压输出至该第五控制端，使得该第五开关组件不导通；

在该第三时序周期中，此级移位寄存器中该第二控制信号具有该第二电平，使得该第四开关组件不导通，且该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第五控制端，控制该第五开关组件导通，并将该第二电压输出至该第三输出端。

29.如权利要求24所述的信号产生器，其中，各这些移位寄存器的该受控开关组件更包括一第六开关组件，且该第六开关组件包括：

一第六输入端，耦接至该第二电压；

一第六控制端，用以接收任意下一级移位寄存器的该输出信号：以及

一第六输出端，耦接至该第三输出端。

30.如权利要求24所述的信号产生器，其中，该第一开关组件、该第二开关组件、该第三开关组件、该第四开关组件以及该第五开关组件是皆为PMOS晶体管。

31.如权利要求23所述的信号产生器，其中，各这些移位寄存器中该受控开关组件更包括：

一第四开关组件，包括：

一第四输入端，耦接至该第二电压；

一第四控制端，耦接至该第二输出端；以及

一第四输出端；以及

一第五开关组件，包括：

一第五输入端，耦接至该第四输出端；

一第五控制端，用以接收该第二控制信号；以及

一第五输出端，耦接至该第三输出端。

32.如权利要求31所述的信号产生器，其中，各这些移位寄存器中该第一控制信号是该第一时钟信号，且该第二控制信号是该第一时钟信号。

33.如权利要求32所述的信号产生器，其中，在该第一时序周期中，此级移位寄存器中该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第四控制端，控制该第四开关组件导通并将该第二电压输出至该第五输入端，同时该第二控制信号具有该第一电平，使得该第五开关组件导通，并将该第二电压输出至该第三输出端；

在该第二时序周期中，此级移位寄存器中该输入信号、该第一时钟信号以及该第一控制信号具有该第二电平，使得该第一开关组件以及该第二开关组件不导通，并造成该第四开关组件以及该第五开关组件皆不导通；

在该第三时序周期中，此级移位寄存器中该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第四控制端，控制该第四开关组件导通，并将该第二电压输出至该第五输入端；同时该第二控制信号具有该第一电平，使得该第五开关组件导通，并将该第二电压输出至该第三输出端。

34.如权利要求31所述的信号产生器，其中，各这些移位寄存器中该第一控制信号是下一级移位寄存器的该输出信号，且该第二控制信号是该第一时钟信号。

35.如权利要求34所述的信号产生器，其中，在该第一时序周期中，此级移位寄存器中该第一控制信号具有该第二电平，使得该第二开关组件不导通，并造成该第四开关组件及该第五开关组件皆不导通；

在该第二时序周期中，此级移位寄存器中该第一控制信号具有该第二电平，使得该第二开关组件不导通，并造成该第四开关组件以及该第五开关组件皆不导通；

在该第三时序周期中，此级移位寄存器中该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第四控制端，控制该第四开关组件导通，并将该第二电压输出至该第五输入端；同时该第二控制信号具有该第一电平，使得该第五开关组件导通，并将该第二电压输出至该第三输出端。

36.如权利要求31所述的信号产生器，其中，各这些移位寄存器中该受控开关组件更包括一第六开关组件，且该第六开关组件包括：

一第六输入端，耦接至该第二电压；

一第六控制端，用以接收耦接任意下一级移位寄存器的该输出信号：以及

一第六输出端，耦接至该第四输出端。

37.如权利要求31所述的信号产生器，其中，该第一开关组件、该第二开关组件、该第三开关组件、该第四开关组件以及该第五开关组件是皆为PMOS晶体管。

38.如权利要求23所述的信号产生器，其中，各这些移位寄存器中该受控开关组件更包括：

一第四开关组件，包括：

一第四输入端，耦接至该第二电压；

一第四控制端，用以接收该第二控制信号；以及

一第四输出端；以及

一第五开关组件，包括：

一第五输入端，耦接至该第四输出端；

一第五控制端，耦接至该第二输出端；以及

一第五输出端，耦接至该第三输出端。

39.如权利要求38所述的信号产生器，其中各这些移位寄存器中该第一控制信号是该第一时钟信号，且该第二控制信号是该第一时钟信号。

40.如权利要求39所述的信号产生器，其中，在该第一时序周期中，此级移位寄存器中该第二控制信号具有该第一电平，使得该第四开关组件导通，并将该第二电压输出至该第五输入端；同时该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第五控制端，控制该第五开关组件导通并将该第二电压输出至该第三输出端；

在该第二时序周期中，此级移位寄存器中该输入信号、该第一时钟信号以及该第一控制信号具有该第二电平，使得该第一开关组件以及该第二开关组件不导通，并造成该第四开关组件以及该第五开关组件皆不导通；

在该第三时序周期中，此级移位寄存器中该第二控制信号具有该第一电平，使得该第四开关组件导通，并将该第二电压输出至该第五输入端；同时该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第五控制端，控制该第五开关组件导通，并将该第二电压输出至该第三输出端。

41.如权利要求38所述的信号产生器，其中，该第一控制信号是耦接该移位寄存器的下一级移位寄存器的输出信号，且该第二控制信号是该第一时钟信号。

42.如权利要求41所述的信号产生器，其中，在该第一时序周期中，此级移位寄存器中该第一控制信号具有该第二电平，使得该第二开关组件不导通，并造成该第四开关组件及该第五开关组件皆不导通；

在该第二时序周期中，此级移位寄存器中该第一控制信号具有该第二电平，使得该第二开关组件不导通，并造成该第四开关组件以及该第五开关组件皆不导通；

在该第三时序周期中，此级移位寄存器中该第二控制信号具有该第一电平，使得该第四开关组件导通，并将该第二电压输出至该第五输入端；同时该第一控制信号具有该第一电平，使得该第二开关组件导通，并将该第一电压输出至该第五控制端，控制该第五开关组件导通，并将该第二电压输出至该第三输出端。

43.如权利要求38所述的信号产生器，其中，各这些移位寄存器中该受控开关组件更包括一第六开关组件，且该第六开关组件包括：

一第六输入端，耦接至该第二电压；

一第六控制端，用以接收任意下一级移位寄存器的该输出信号：以及

一第六输出端，耦接至该第四输出端。

44.如权利要求38所述的信号产生器，其中，该第一开关组件、该第二开关组件、该第三开关组件、该第四开关组件以及该第五开关组件是皆为PMOS晶体管。

45.一种移位寄存器，用以接收一输入信号并据以输出一输出信号，该移位寄存器包括：

一第一开关组件，接收一第一时钟信号，并根据该第一时钟信号控制该输入信号的输入；

一相位移位组件，耦接至该第一开关组件，接收一第二时钟信号，并根据该第二时钟信号将该输入信号进行相位移位；以及

一升降压组件，耦接至该相位移位组件，接收一第一控制信号，在该相位移位组件将该输入信号进行相位移位后，根据该第一控制信号拉升或调降该输出信号的电位。

46.如权利要求45所述的移位寄存器，其中，该相位移位组件更包括：

一第二开关组件，是耦接至该第一开关组件，并用以控制该第二时钟信号的输入；以及

一第三开关组件，是耦接至一第二电压，并接受该第二时钟信号的控制；

其中，该第二时钟信号是该第一时钟信号的反相信号。

47.如权利要求46所述的移位寄存器，其中，该升降压组件更包括：

一第四开关组件，是耦接至该第三开关组件，并接受该第一控制信号的控制，用以控制一第一电压的输入；以及

一第五开关组件，是耦接至该第四开关组件以及第二开关组件，用以控制该第二电压的输入，并据以输出该输出信号。

48.如权利要求47所述的移位寄存器，其中，该第一控制信号是该第一时钟信号。

49.如权利要求47所述的移位寄存器，其中，该第一控制信号是下一级移位寄存器的输出信号。

50.如权利要求47所述的移位寄存器，其中，该升降压组件更包括一第六开关组件，是耦接至该第五开关组件，并接受任意下一级移位寄存器输出信号的控制，用以控制该第二电压的输入。

51.如权利要求45所述的移位寄存器，其中，该相位移位组件更包括：

一第二开关组件，是耦接至该第一开关组件，并用以控制该第二时钟信号的输入，并据以输出该输出信号；以及

一第三开关组件，是耦接至该第二开关组件，并接受该第一时钟信号的控制；

其中，该第二时钟信号是该第一时钟信号的反相信号。

52.如权利要求51所述的移位寄存器，其中，该升降压组件更包括：

一第四开关组件，是接受该第一控制信号的控制，用以控制一第一电压的输入；以及

一第五开关组件，是耦接至该第四开关组件以及第三开关组件，用以控制一第二电压的输入。

53.如权利要求52所述的移位寄存器，其中，该第一控制信号是该第一时钟信号。

54.如权利要求52所述的移位寄存器，其中，该第一控制信号是下一级移位寄存器的输出信号。

55.如权利要求52所述的移位寄存器，其中，该升降压组件更包括一第六开关组件，是耦接至该第五开关组件，并接受任意下一级移位寄存器输出信号的控制，用以控制该第二电压的输入。

56.如权利要求45所述的移位寄存器，其中，该相位移位组件更包括：

一第二开关组件，是耦接至该第一开关组件，并用以控制该第二时钟信号的输入，并据以输出该输出信号；以及

一第三开关组件，是耦接至该第二开关组件；

其中，该第二时钟信号是该第一时钟信号的反相信号。

57.如权利要求56所述的移位寄存器，其中，该升降压组件更包括：

一第四开关组件，是耦接至该第三开关组件，并接受该第一控制信号的控制，用以控制一第一电压的输入；以及

一第五开关组件，是耦接至该第三开关组件，并接受该第一时钟信号的控制，用以控制该第二电压的输入。

58.如权利要求57所述的移位寄存器，其中，该第一控制信号是该第一时钟信号。

59.如权利要求57所述的移位寄存器，其中，该第一控制信号是下一级移位寄存器的输出信号。

60.如权利要求57所述的移位寄存器，其中，该升降压组件更包括一第六开关组件，是耦接至该第五开关组件，并接受任意下一级移位寄存器输出信号的控制，用以控制该第二电压的输入。

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