JP2010009738A - ブートストラップ回路及びそれを用いたシフトレジスタと表示装置 - Google Patents

Abstract

【課題】制御信号線数の低減及びトランジスタのリーク電流耐性の向上を図るシフトレジスタの提供。
【解決手段】電源端子（ＶＤＤ）と第１のクロック信号端子（ＣＬ１）間に直列に接続され、接続点を出力端子（ＯＵＴ）とするトランジスタ（Ｔｒ７、Ｔｒ１）と、電源端子（ＶＤＤ）と第２のクロック信号端子（ＣＬ２）間に直列に接続されたトランジスタ（Ｔｒ６、Ｔｒ４、Ｔｒ３）と、電源端子（ＶＤＤ）とトランジスタ（Ｔｒ１）のゲート間に接続されたトランジスタ（Ｔｒ５）と、トランジスタ（Ｔｒ１）のゲートにソースが接続されたトランジスタ（Ｔｒ２）を備え、トランジスタ（Ｔｒ２、Ｔｒ６）のゲートは入力端子（ＩＮ）に接続され、トランジスタ（Ｔｒ４）のゲートには、入力端子（ＩＮ）に入力が接続されるインバータ（１００）の出力が接続され、トランジスタ（Ｔｒ５、Ｔｒ７）のゲートはトランジスタ（Ｔｒ６、Ｔｒ４）の接続点に接続され、トランジスタ（Ｔｒ１）のゲートはトランジスタ（Ｔｒ５、Ｔｒ２）の接続点に接続される。
【選択図】図１

Description

本発明は、表示装置の駆動技術に関し、特に、液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの表示装置の駆動回路に用いて好適なブートストラップ回路及びそれを用いたシフトレジスタに関する。

近年、各画素にアクティブ素子である薄膜トランジスタを集積したアクティブマトリクス型表示装置の普及が進んでいる。例えば携帯電話等の携帯機器においては、ポリシリコントランジスタを用いたアクティブ型の液晶表示装置が、装置の小型化が可能なことから、広く使用されるようになっている。

ポリシリコン薄膜トランジスタは、アモルファスシリコン薄膜トランジスタよりも移動度が高いため、画素を構成する画素トランジスタのほかに駆動回路等も同一の製造プロセスによって形成することができる。

表示装置における駆動回路には、互いに交差した複数の走査線（ゲート線）及び複数の信号線（ソース線）をそれぞれ駆動するゲート線駆動回路とソース線駆動回路がある。どちらの駆動回路にも、複数のシフトレジスタで構成された走査回路が用いられている。

このような走査回路を構成するシフトレジスタには、一般に、ｎチャネル型トランジスタとｐチャネル型トランジスタとを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路が用いられている。しかしながら、ＣＭＯＳの製造プロセスはｎチャネル型トランジスタとｐチャネル型トランジスタの両方を作成するため、プロセス工程数が多くなり、製造コストが高くなる、という問題がある。

この問題を改善するため、ｐチャネル型又はｎチャネル型いずれか一方のトランジスタ（単一導電型トランジスタ）だけで構成する駆動回路が提案されている。

このような単一導電型トランジスタで構成された駆動回路は、主に、２相〜４相のクロック信号を用いたシフトレジスタで構成され、さらにシフトレジスタはブートストラップ効果を利用する回路によって構成されている。

２相クロックを用いたシフトレジスタの関連技術としては、例えば特許文献１（特開２００３−０１６７９４号公報）が参照される。このシフトレジスタ回路においては、図１６（特許文献１の図４）に示すように、ｎ個の段ＲＳ（１）〜ＲＳ（ｎ）のシフトレジスタから構成される。段ＲＳ（ｋ）は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、基準電圧印加端子ＳＳ、定電圧印加端子ＤＤ、クロック信号入力端子ｃｌｋ（ｃｌｋ１又はｃｌｋ２）及びリセット信号入力端子ＲＳＴを有している。段ＲＳ（１）の入力信号端子ＩＮは、コントローラからのスタート信号Ｖｓｔが入力される。段ＲＳ（ｋ）（ｋ＝２〜ｎ）の入力信号端子ＩＮは、前段ＲＳ（ｋ−１）の出力信号端子ＯＵＴに接続されている。最終段ＲＳ（ｎ）以外の段ＲＳ（ｋ）のリセット信号入力端子ＲＳＴは、後の段ＲＳ（ｋ＋１）の出力信号端子ＯＵＴに接続されている。最終段ＲＳ（ｎ）のリセット信号入力端子ＲＳＴは、コントローラからのリセット信号Ｖｒｓｔが入力され、奇数段ＲＳ（ｋ）のクロック信号入力端子ｃｌｋ１は、コントローラからのクロック信号ＣＫ１が入力され、偶数段ＲＳ（ｋ）のクロック信号入力端子ｃｌｋ２は、クロック信号ＣＫ２が入力される。クロック信号ＣＫ１、ＣＫ２はそれぞれ、シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなる。２相のクロック信号を用いる場合は、次段の出力を用いており、最終段には、次段が存在しないので、外部から専用のリセット信号が必要になる。

図１７（特許文献１の図１０）に、特許文献１に開示されるシフトレジスタの段の構成を示す。ハイレベルの入力信号が入力されると、トランジスタ２１、３４がオンとなり、トランジスタ２２はオフ状態となり、ノードＡの電位が上昇する。その後、入力信号がローレベルになっても、ノードＡの電位は維持される。この際、クロック信号ｃｌｋがハイレベルになると、ブートストラップ効果によってノードＡの電位がさらに上昇し、当該段からハイレベルの出力信号ＯＵＴが出力される。ハイレベルのリセット信号ＲＳＴが入力されると、トランジスタ３３がオンし、ノードＦをハイとし、トランジスタ２２がオン状態となり、ノードＡの電位が下がる。その後、入力信号がハイレベルになるまで、トランジスタ２２はオン状態を維持する。

一方、３相のクロック信号を用いた関連技術としては、例えば特許文献２（特開２００３−３４６４９２号公報）が参照される。３相のクロックを用いた場合、２相クロックで必要であった最終段用リセット信号は必要ない。４相のクロック信号を用いたものも同様である。

特開２００３−０１６７９４号公報（図４、図１０、図１１等） 特開２００３−３４６４９２号公報（図４等）

以下に本発明による関連技術の分析を与える。

特許文献１等に開示されている、２相クロック型のシフトレジスタにおいては、次段の出力信号を用いてリセット動作を行っている。このリセット動作は、１フレーム周期で行われことになるため、回路を構成するトランジスタのリーク電流が大きいと、一端保持した電荷が変動してしまい、回路が誤動作する、という問題がある。

この点について、図１７及び図１８を参照して説明する。図１８は、図１７の回路動作を説明するためのタイミングチャートである（特許文献１の図１１）。

リセット動作は、ＲＳＴがハイレベルに設定された時刻ｔ２からｔ３の間に行われる。この間、トランジスタ３３が導通状態（オン状態）となり、ノードＦはハイレベルとなる。

時刻ｔ３以降は、ＲＳＴがローレベルとなるので、トランジスタ３３は非導通状態（オフ状態）となるが、ノードＦはハイレベルの電圧（電荷）を保持する。トランジスタのリーク電流は、例えば高温化、光の照射等により増加する。トランジスタ３３、３４のリーク電流が大きい場合、ノードＦに保持された電圧が下がってしまい、本来、次のリセット動作まで導通状態となるべきトランジスタ２２が、ノードＦの電圧低下により、非導通状態となり、ノードＡがフローティングとなる。

ノードＡがフローティング状態になると、トランジスタ２４のドレイン端子に接続されたクロック信号ｃｌｋによって、トランジスタ２４のドレイン・ゲート間容量を介してノードＡが変動する。その結果、トランジスタ２４がオンし、出力ＯＵＴにクロック信号ｃｌｋが出力され、回路が誤動作してしまう、という問題が発生する。

また、３相クロック型のシフトレジスタは、２相クロック型よりもクロック数が多くなり、複雑で高価になるという問題がある。さらにクロック数が多い４相クロック型も同様である。

したがって、本発明の目的は、トランジスタのリーク電流が大きい場合であっても、回路が誤動作することがない回路及び該回路を備えた表示装置を提供することにある。

本願で開示される発明は概略以下の構成とされる。なお、以下の説明では、構成要素に参照符号を付して説明するが、参照番号はあくまで、理解を助けるためのものであり、本発明を制限するためのものとして解釈されるべきものではない。

本発明に係るブートストラップ回路は、入力信号（ＩＮ）と複数のクロック信号（ＣＬ１、ＣＬ２）によって出力信号（ＯＵＴ）を生成するブートストラップ回路であって、複数のクロック信号のうち第１のクロック信号（ＣＬ１）の電圧を、出力信号（ＯＵＴ）として出力する第１のトランジスタ（Ｔｒ１）と、第１のトランジスタ（Ｔｒ１）の制御電極（ノードＮ１）に接続され、入力信号（ＩＮ）の値に応じて第１のトランジスタ（Ｔｒ１）を導通状態（オン状態）とする第１の制御手段と、第１のトランジスタ（Ｔｒ１）の制御電極（ノードＮ１）に接続され、第１のトランジスタ（Ｔｒ１）を非導通状態（オフ状態）とする第２の制御手段と、を備えている。第２の制御手段は、例えば複数のクロック信号が２相クロックの場合、第１のクロック信号よりも位相が半周期シフトした第２のクロック信号（ＣＬ１）を用いる。

本発明においては、第１の制御手段は、入力信号（ＩＮ）の値に応じて、第１のトランジスタ（Ｔｒ１）を導通状態（オン状態）とし、その後、第１のトランジスタ（Ｔｒ１）のブートストラップ効果によって出力信号（ＯＵＴ）を出力し、その後、第１のクロック信号（ＣＬ１）よりも、例えば位相が半周期進んだ第２のクロック信号（ＣＬ２）によって、第１のトランジスタ（Ｔｒ１）を非導通状態（オフ状態）とすることによって、入力信号（ＩＮ）から、位相がシフトした出力信号（ＯＵＴ）が得られる。また、第２のクロック信号（ＣＬ２）のクロック周期で、第１のトランジスタ（Ｔｒ１）を非導通状態とする電圧がその制御電極（ノードＮ１）に印加される。

本発明において、第１の制御手段は、入力信号（ＩＮ）の値に応じて、導通状態となる第２のトランジスタ（Ｔｒ２）を備えている。

本発明において、第２の制御手段は、第２のクロック信号（ＣＬ２）によって導通状態となる第３のトランジスタ（Ｔｒ３）と、第３のトランジスタ（Ｔｒ３）に直列に接続された第４のトランジスタ（Ｔｒ４）と、入力信号（ＩＮ）の値に応じて第４のトランジスタ（Ｔｒ４）の導通・非導通状態を制御するインバータ回路（１００）と、第３のトランジスタ（Ｔｒ３）と第４のトランジスタ（Ｔｒ４）によって導通状態となったとき、第１のトランジスタ（Ｔｒ１）を非導通状態とする第５のトランジスタ（Ｔｒ５）と、入力信号（ＩＮ）の値に応じて第５のトランジスタ（Ｔｒ５）を非導通状態とする第６のトランジスタ（Ｔｒ６）と、を備えている。

第２の制御手段において、入力信号（ＩＮ）が入力されるときは（第１の値をとるとき）、入力信号（ＩＮ）を受けるインバータ回路（１００）の出力を制御電極に受ける第４のトランジスタ（Ｔｒ４）が非導通状態となり、第６のトランジスタ（Ｔｒ６）が導通状態となり、第５のトランジスタ（Ｔｒ５）は非導通状態となって、第１のトランジスタ（Ｔｒ１）を非導通状態とする電圧は出力されない。

本発明において、入力信号（ＩＮ）が入力されていないときには（第２の値をとるとき）、インバータ回路（１００）の出力を制御電極に受ける第４のトランジスタ（Ｔｒ４）が導通状態となり、第５のトランジスタ（Ｔｒ５）は導通状態となって、第１のトランジスタ（Ｔｒ１）の制御電極（ノードＮ１）を、第１のトランジスタ（Ｔｒ１）を非導通状態とする電圧とする。かかる構成により、第１のトランジスタ（Ｔｒ１）に対して、導通状態とする電圧と、非導通状態とする電圧が同時に出力されることがない。

さらに、本発明においては、第６のトランジスタ（Ｔｒ６）に入力信号（ＩＮ）が入力されることで、第５のトランジスタ（Ｔｒ５）を非導通状態とする。また、第５のトランジスタ（Ｔｒ５）が導通状態のとき、導通状態とされ、出力信号（ＯＵＴ）に電源電圧（ＶＤＤ）を出力する第７のトランジスタ（Ｔｒ７）を備え、第１のトランジスタ（Ｔｒ１）が非導通状態の時に、出力信号（ＯＵＴ）に電源電圧（ＶＤＤ）を出力する。

本発明においては、第７のトランジスタ（Ｔｒ７）の制御端子に接続され、入力信号とは別の制御信号により、第１のトランジスタ（Ｔｒ１）を非導通状態とする機能を有する第３の制御手段を有する。

本発明において、前記第３の制御手段は、制御信号（ＲＳＴ）によって、導通状態／非導通状態が制御される第１１のトランジスタ（Ｔｒ１１）を含む。

本発明において、インバータ回路は、第４のトランジスタ（Ｔｒ４）を非導通状態とする際に、高電位電源、及び低電位電源間の電流経路を遮断し得る構成としてもよい。

本発明において、第１の制御手段は、入力信号によって導通状態となる第２のトランジスタ（Ｔｒ２）と、第２のトランジスタ（Ｔｒ２）と直列に接続され前記第２のクロック信号（ＣＬ２）によって導通状態が制御される第１０のトランジスタ（Ｔｒ１０）を備えた構成としてもよい。

本発明において、上記したブートストラップ回路を複数段縦続接続してシフトレジスタを構成することにより、入力信号を順次位相シフトした出力信号が出力される。１段、３段、５段、・・・等奇数段のブートストラップ回路には、第１のトランジスタ（Ｔｒ１）と第３のトランジスタ（Ｔｒ３）に第１、第２のクロック信号（ＣＬ１、ＣＬ２）がそれぞれ供給され、２段、４段、６段、・・・等奇数段のブートストラップ回路には、第１のトランジスタ（Ｔｒ１）と第３のトランジスタ（Ｔｒ３）に第２、第１のクロック信号（ＣＬ２、ＣＬ１）がそれぞれ供給される。

本発明によれば、リーク電流が大きい場合でも、回路が誤動作することを防止できる。

本発明の一実施例のブートストラップ回路を示す図である。 図１のブートストラップ回路の動作を示すタイミングチャートである。 本発明の液晶表示装置の一実施例の構成を示すブロック図である。 図３のゲート線駆動回路の構成例を示す図である。 図４のシフトレジスタを構成するブートストラップ回路である。 図４、図５のシフトレジスタの動作を示すタイミングチャートである。 本発明の第２の実施例のシフトレジスタを構成するブートストラップ回路である。 本発明の第３の実施例のシフトレジスタを構成するブートストラップ回路である。 図８のシフトレジスタの動作を示すタイミングチャートである。 本発明の第４の実施例におけるシフトレジスタのブロック図である。 本発明の第４の実施例のシフトレジスタを構成するブートストラップ回路である。 本発明の第４の実施例におけるシフトレジスタの動作を示すタイミングチャートである。 本発明の第５の実施例におけるシフトレジスタのブロック図である。 本発明の第５の実施例のシフトレジスタを構成するブートストラップ回路である。 本発明の第５の実施例におけるシフトレジスタの動作を示すタイミングチャートである。 特許文献１のシフトレジスタの構成を示す図である。 図１６の各段の構成を示す図である。 図１７の動作を示すタイミングチャートである。 本発明の第６実施例のシフトレジスタを構成するブートストラップ回路である。 本発明の第６実施例におけるシフトレジスタのブロック図である。 図２０のシフトレジスタの動作を示すタイミングチャートである。 本発明の第７実施例のシフトレジスタを構成するブートストラップ回路である。 図２２のシフトレジスタの動作を示すタイミングチャートである。 本発明の第８実施例のシフトレジスタを構成するブートストラップ回路である。 図２４のシフトレジスタの動作を示すタイミングチャートである。

本発明の実施の形態について説明する。本発明の１つの態様においては、電源端子（ＶＤＤ）と第１のクロック信号端子（ＣＬ１）間に直列に接続され、接続点を出力端子（ＯＵＴ）とする２つのトランジスタ（Ｔｒ７、Ｔｒ１）と、電源端子（ＶＤＤ）と第２のクロック信号端子（ＣＬ２）間に直列に接続された３つのトランジスタ（Ｔｒ６、Ｔｒ４、Ｔｒ３）と、電源端子（ＶＤＤ）とトランジスタ（Ｔｒ１）のゲート間に接続されたトランジスタ（Ｔｒ５）と、トランジスタ（Ｔｒ５）に直列に接続されたトランジスタ（Ｔｒ２）を備え、トランジスタ（Ｔｒ２、Ｔｒ６）のゲートは入力端子（ＩＮ）に接続され、トランジスタ（Ｔｒ４）のゲートには、入力端子（ＩＮ）に入力が接続されるインバータ回路（１００）の出力が接続され、トランジスタ（Ｔｒ５、Ｔｒ７）のゲートはトランジスタ（Ｔｒ４、Ｔｒ６）の接続点に共通接続され、トランジスタ（Ｔｒ１）のゲートはトランジスタ（Ｔｒ２、Ｔｒ５）の接続点に接続される。

周期が短いクロック周期で、トランジスタ（Ｔｒ１）を非導通状態とするための電圧をトランジスタ（Ｔｒ１）のゲートに印加するので、リーク電流が大きい場合でも、回路が誤動作することを防止できる。また、第１のクロック信号（ＣＬ１）よりも位相が半周期進んだ第２のクロック信号（ＣＬ２）によって、トランジスタ（Ｔｒ１）を非導通状態にするため、第１のクロック信号（ＣＬ１）が入力される直前まで、トランジスタ（Ｔｒ１）を非導通状態とすることができる。このため、トランジスタのリーク電流が大きい場合でも、正常に動作させることができる。本発明のかかる効果は、２相クロックを用いる回路だけでなく、３相以上のクロックを用いる回路においても得られる。

本発明によれば、リーク電流による動作不良を抑制することができる。本発明を表示装置等の駆動回路に適用した場合、装置の信頼性を向上させることができる。以下実施例に即して説明する。

以下の説明では、ｐチャネル型トランジスタのしきい値電圧を−Ｖｔとし、ｎチャネル型トランジスタのしきい値電圧をＶｔとし、符号を除いたＶｔをしきい値もしくはしきい値電圧と呼ぶことにする。また、クロック信号ならび入力信号の高電圧側をハイレベル、低電圧側をローレベルと呼ぶ。使用電源の高電圧側はＶＤＤ、低電圧側はＶＳＳであるが、信号のハイレベルがＶＤＤ、ローレベルがＶＳＳと同じ電圧であれば、ＶＤＤの電圧をハイレベル、ＶＳＳの電圧をローレベルと呼ぶ。

図１は、本発明の一実施例のブートストラップ回路を示す図である。図１に示すように、本実施例ブートストラップ回路は、第１乃至第７のｐチャネル型トランジスタＴｒ１〜Ｔｒ７とインバータ回路１００から構成される。より詳細には、
第１のクロック信号端子ＣＬ１と出力端子ＯＵＴ間に接続されたトランジスタＴｒ１と、
入力端子ＩＮに制御端子（ゲート電極）が接続され、ソースがトランジスタＴｒ１の制御端子（ゲート電極：ノードＮ１）に接続されたトランジスタＴｒ２と、
第２のクロック信号端子ＣＬ２に制御端子（ゲート電極）が接続されたトランジスタＴｒ３と、
入力端子ＩＮに入力が接続されたインバータ回路１００と、
トランジスタＴｒ３に縦積みされ、制御端子（ゲート電極）がインバータ回路１００の出力（ノードＮ３）に接続されたトランジスタＴｒ４と、
トランジスタＴｒ１の制御端子（ゲート電極：ノードＮ１）と電源端子ＶＤＤとの間に接続されたトランジスタＴｒ５と、
トランジスタＴｒ４と電源端子ＶＤＤとの間に接続され、入力端子ＩＮに制御端子（ゲート電極）が接続されたトランジスタＴｒ６と、
出力端子ＯＵＴと電源端子ＶＤＤ間に接続されたトランジスタＴｒ７と、
を備え、トランジスタＴｒ５とトランジスタＴｒ７の制御端子（ゲート電極）は、トランジスタＴｒ４とトランジスタＴｒ６の接続点（ノードＮ２）に共通接続されている。特に制限されないが、図１の例では、トランジスタＴｒ２、Ｔｒ３はそれぞれダイオード接続されている。

次に、図１の回路の動作を説明する。トランジスタＴｒ２は、ゲート電極及びドレインに入力端子ＩＮの信号（入力信号ＩＮという）を受ける。入力信号ＩＮがローレベルの時に、トランジスタＴｒ２は導通状態となり、このとき、トランジスタＴｒ２のソース（ノードＮ１）は、入力信号ＩＮのローレベル（ＶＳＳ）から、トランジスタＴｒ２のしきい値Ｖｔ分上がった電圧（ＶＳＳ＋Ｖｔ）となる。

ノードＮ１の電圧がＶＳＳ＋Ｖｔのとき、トランジスタＴｒ１は導通状態になる。なお、図１に示す例では、トランジスタＴｒ２のドレインとゲート電極に入力信号ＩＮが接続されているが、ドレイン端子を電源端子ＶＳＳに接続してもよい。

インバータ回路１００は、入力信号ＩＮの反転出力をトランジスタＴｒ４のゲート電極に供給する。

トランジスタＴｒ６は入力信号ＩＮがローレベルの時に導通状態となる。このとき、トランジスタＴｒ６のドレイン端子（ノードＮ２）はハイレベル（ＶＤＤ）となる。

トランジスタＴｒ７、Ｔｒ１は出力端子（ＯＵＴ）に接続される負荷を駆動する。特に制限されないが、トランジスタＴｒ７、Ｔｒ１は、他のトランジスタＴｒ２〜Ｔｒ６よりも、例えば一桁以上チャネル幅を大きく設定し、電流駆動能力が高く設定されている。

トランジスタＴｒ５はノードＮ２の電圧が低い時（ＶＳＳ＋２Ｖｔ）に導通状態となり、ノードＮ１をハイレベル（ＶＤＤ）とする。

トランジスタＴｒ４はインバータ回路１００の出力がローレベルの時に導通状態となり、トランジスタＴｒ３を介して入力した第２のクロック信号ＣＬ２のローレベルをノードＮ２に伝える。

トランジスタＴｒ３はクロック信号ＣＬ２がローレベルの時に導通状態となり、トランジスタＴｒ４が導通状態のとき、ノードＮ２は、ローレベルからしきい値２個分上がった電圧（ＶＳＳ＋２Ｖｔ）となる。

ノードＮ２の電位がＶＳＳ＋２Ｖｔのとき、トランジスタＴｒ５は導通状態となり、ノードＮ１はハイレベル（ＶＤＤ）となり、トランジスタＴｒ１は非導通状態となる。

なお、図１に示す例では、トランジスタＴｒ３をダイオード接続し、ドレイン端子とゲート電極に第２のクロック信号ＣＬ２を接続しているが、ドレイン端子を電源端子ＶＳＳに接続し、ゲート電極に第２のクロック信号ＣＬ２を接続する構成としても良い。

また、動作に影響しない範囲で、信号のローレベルと電源電圧（低位側電源電圧）ＶＳＳを異なる電圧としてもよく、また、信号のハイレベルと電源電圧（高位側電源電圧）ＶＤＤを異なる電圧にすることも可能である。

なお、図１に示した構成において、ｎチャネル型のトランジスタを用いても、出力の極性は異なるが、同様の回路を構成することができる。

次に、本実施例のブートストラップ回路の動作を説明する。図２は、図１のブートストラップ回路のタイミング動作を説明するためのタイミングチャートであり、第１、第２のクロック信号ＣＬ１、ＣＬ２、入力信号ＩＮ、出力信号ＯＵＴ、ノードＮ１、Ｎ２、Ｎ３の電圧波形が示されている。ここで、第１、第２のクロック信号ＣＬ１、ＣＬ２と入力信号ＩＮのハイレベルはＶＤＤ、ローレベルはＶＳＳとしている。第１、第２のクロック信号ＣＬ１、ＣＬ２は相補（逆相）のクロックである。

図２において、時刻ｔ１で、入力信号ＩＮがハイレベルからローレベルになると、トランジスタＴｒ２が導通状態になり、ノードＮ１は、入力信号ＩＮのローレベルからしきい値分上がった電圧（ＶＳＳ＋Ｖｔ）に変化する。また、トランジスタＴｒ６も導通状態になることから、ノードＮ２はハイレベルに変化する。ノードＮ２がハイレベルとなると、トランジスタＴｒ５、Ｔｒ７は非導通状態になる。インバータ回路１００の出力ノードＮ３には、入力信号ＩＮのローレベルを反転したハイレベルが出力され、トランジスタＴｒ４は非導通状態になる。トランジスタＴｒ４が非導通状態となると、ノードＮ２には、トランジスタＴｒ３を介してクロック信号ＣＬ２のローレベルが供給されることはない。

この時、トランジスタＴｒ１は、導通状態になるが、第１のクロック信号ＣＬ１がハイレベルであるため、出力信号ＯＵＴはハイレベルを維持したままとなる。

時刻ｔ２になると、第２のクロック信号ＣＬ２はハイレベルに変化し、第１のクロック信号ＣＬ１はローレベルに変化する。すると、トランジスタＴｒ１のゲート・ドレイン電極及びゲート・ソース電極間には容量が存在するため、それぞれの容量分を介したブートストラップ効果により、ノードＮ１の電圧は、ＶＳＳ＋Ｖｔから、更に低い電圧に引き下げられてローレベルよりも低い電圧になる。

この結果、トランジスタＴｒ１のゲート・ソース間には、トランジスタＴｒ１のしきい値電圧Ｖｔ以上の電圧が印加されることになり、トランジスタＴｒ１は導通状態を維持し続け、出力端子ＯＵＴには、第１のクロック信号ＣＬ１のローレベルが伝達される。

この時、入力信号ＩＮは、ハイレベルに変化しているので、インバータ回路１００の出力ノードＮ３はローレベルとなり、トランジスタＴｒ４は導通状態に変化する。このとき、第２のクロック信号ＣＬ２は、ハイレベルになっているので、トランジスタＴｒ３は非導通状態であり、ノードＮ２には、第２のクロック信号ＣＬ２のハイレベルは伝達されない。

時刻ｔ３になると、第２のクロック信号ＣＬ２はローレベルに変化し、第１のクロック信号ＣＬ１はハイレベルに変化する。すると、トランジスタＴｒ３が導通状態に変化し、トランジスタＴｒ４も導通状態であるため、ハイレベルであったノードＮ２は、ローレベル（ＶＳＳ）からしきい値２個分上がった電位（ＶＳＳ＋２Ｖｔ）に変化する。

この結果、トランジスタＴｒ５とトランジスタＴｒ７は導通状態となる。トランジスタＴｒ５が導通状態になることで、ブートストラップ効果によりローレベルよりも低い電圧であったノードＮ１の電圧は、ハイレベルに変化する。この結果、導通状態であったトランジスタＴｒ１は非導通状態になる。一方、トランジスタＴｒ７は導通状態であるため、出力端子ＯＵＴはハイレベルに変化する。

時刻ｔ３以降、第２のクロック信号ＣＬ２のローレベルが一定の周期でトランジスタＴｒ３に入力される。インバータ回路１００の出力ノードＮ３はローレベルであり、トランジスタＴｒ４は導通状態となるため、時刻ｔ３以降、ノードＮ２には、電圧ＶＳＳ＋２Ｖｔが印加され続ける。

この結果、トランジスタＴｒ５とトランジスタＴｒ７は導通状態を維持するので、出力信号ＯＵＴはハイレベルを維持する。また、ノードＮ１もハイレベルを維持し続けるため、トランジスタＴｒ１も非導通状態を維持し続ける。この状態は、次の入力信号ＩＮが入力されるまで（入力信号ＩＮが次にローレベルとなるまで）、変化しない。また、クロック信号の短い周期でノードＮ２に電圧ＶＳＳ＋２Ｖｔが印加され続けるので、リーク電流が大きい場合でも、回路が誤動作することがない。

以上説明したように、入力信号ＩＮからクロック半周期分位相がずれた出力ＯＵＴを得ることができる。図１に示したブートストラップ回路を複数接続することで、順次位相をシフトしていくシフトレジスタを構成することができる。

＜表示装置の実施例＞
次に、本発明の表示装置の第１の実施例について説明する。図３は、本発明の液晶表示装置の一実施例の構成をブロック図にて示した図である。

図３に示すように、本実施例の液晶表示装置は、画素部１と、走査（ゲート）線駆動回路２と、映像信号（ソース）線駆動回路３を備えている。特に制限されないが、本実施例において、画素部１、ゲート線駆動回路２及びソース線駆動回路３は、同一のガラス基板上に形成されている。

画素部１には、互いに交差したゲート線Ｇ１〜Ｇｎとソース線Ｓ１〜Ｓｍが形成されている。ゲート線Ｇ１〜Ｇｎは、ゲート線駆動回路２の出力端子にそれぞれ接続されている。ソース線Ｓ１〜Ｓｍは、ソース線駆動回路３の出力端子にそれぞれ接続されている。

また画素部１において、ゲート線Ｇ１〜Ｇｎとソース線Ｓ１〜Ｓｍとの各交点に、ｐチャネル型のトランジスタである画素トランジスタ４と、画素蓄積容量５と、液晶からなる画素容量６とから構成される画素回路が配置されている。

ゲート線駆動回路２は、複数のブートストラップ回路で構成したシフトレジスタで構成されている。シフトレジスタは、画素トランジスタ４と同一の製造プロセスで作成されたトランジスタで構成されている。シフトレジスタは、図１、図２を参照して構成した回路を備える。

ゲート線駆動回路２には、垂直スタートパルスＳＴ及びクロック信号が外部から入力されると、シフトレジスタが垂直スタートパルス信号ＳＴをクロック信号に同期して１段ずつ位相シフトさせた出力信号ＯＵＴを出力することにより、共通のゲート線に接続された画素回路の画素トランジスタ４が導通状態となってソース線に出力される映像信号が画素回路に取り込まれる。

ソース線駆動回路３は、シフトレジスタ、アナログスイッチ等から構成され、画素トランジスタ４と同一のプロセスで作成したトランジスタで構成される。シフトレジスタは、図１、図２を参照して構成した回路を備える。

ソース線駆動回路３のシフトレジスタは、外部から入力される水平スタートパルス及びクロック信号によって水平スタートパルスを順次クロック信号でシフトし、その出力をアナログスイッチに送る。シフトレジスタの出力によって、アナログスイッチは外部から入力される映像信号をサンプリングし該当するソース線に映像信号を出力する。ソース線に出力された映像信号はゲート線駆動回路２によって導通状態になっている画素に書き込まれる。ソース線駆動回路３は、この構成に限らず、単結晶シリコンＩＣをＣＯＧ実装する等して、同一基板上に形成しても良い。

図４は、図３のゲート線駆動回路２の構成例を示す図である。図４を参照すると、このゲート線駆動回路２においては、外部から２本のクロック信号（ＣＬ１、ＣＬ２）と、垂直スタートパルス信号ＳＴが入力され、直列に接続された複数のシフトレジスタ１０（ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４・・・）で構成されている。

初段のシフトレジスタＳＲ１は、クロック信号ＣＬ１によって垂直スタートパルス信号ＳＴをクロック半周期分位相シフトした出力信号ＯＵＴ（Ｇ１）を出力する。

次のシフトレジスタＳＲ２は、クロック信号ＣＬ２によって、シフトレジスタＳＲ１の出力を位相シフトした出力信号ＯＵＴ（Ｇ２）を出力する。以下、同様にクロック信号に同期して出力が位相シフトされて、順々に垂直スタートパルス信号ＳＴが転送されていく。

図５は、図４のシフトレジスタＳＲ１の構成を示す図である。図５に示すように、シフトレジスタＳＲ１は、図１のブートストラップ回路から構成されている。ただし、図５において、図１のインバータ回路１００は、ｐチャネルトランジスタＴｒ８及びＴｒ９で構成されている。シフトレジスタＳＲ１では、入力信号ＩＮとして垂直スタートパルスＳＴが入力され、出力信号ＯＵＴはゲート線Ｇ１に出力される。

シフトレジスタＳＲ１以降のシフトレジスタＳＲ２、ＳＲ３、ＳＲ４・・・の構成は、入力される信号が変更されるだけであり、シフトレジスタＳＲ２、ＳＲ３、ＳＲ４・・・の回路構成は図５と同じである。

具体的には、シフトレジスタＳＲ１で入力信号ＩＮであった垂直スタートパルス信号ＳＴの代わりに、シフトレジスタＳＲ２では、前段の出力信号ＯＵＴ（Ｇ１）が入力信号ＩＮとして入力され、クロック信号ＣＬ１の代わりに、クロック信号ＣＬ２、クロック信号ＣＬ２の代わりにクロック信号ＣＬ１が入力される。奇数段目のシフトレジスタＳＲ１、ＳＲ３、・・・において、クロック信号ＣＬ１、ＣＬ２は、図５のトランジスタＴｒ１、Ｔｒ３にそれぞれ入力されるが、偶数段目のシフトレジスタＳＲ２、ＳＲ４、・・・において、クロック信号ＣＬ１、ＣＬ２は、トランジスタＴｒ３、Ｔｒ１にそれぞれ入力される。

以降のシフトレジスタは、前段の出力信号ＯＵＴが入力信号ＩＮとして入力され、１段進む毎にクロック信号が入れ変わりながら入力される。

図５に示すように、シフトレジスタＳＲ１は９個のｐチャネル型トランジスタＴｒ１〜Ｔｒ９で構成される。トランジスタＴｒ２は、垂直スタートパルス信号ＳＴがローレベルの時に導通状態となり、ノードＮ１にはローレベルからしきい値分上がった電圧ＶＳＳ＋Ｖｔとなる。ノードＮ１がこの電圧となることで、トランジスタＴｒ１は導通状態になる。

トランジスタＴｒ８は、垂直スタートパルス信号ＳＴがローレベルの時に導通状態となり、トランジスタＴｒ９に電流を流してノードＮ３をハイレベルに近い電圧にする。この電圧でトランジスタＴｒ４が非導通状態になるように、トランジスタＴｒ８の電流駆動能力をトランジスタＴｒ９のそれよりも高く設定する。

トランジスタＴｒ６は垂直スタートパルス信号ＳＴがローレベルの時に導通状態となって、ノードＮ２にハイレベルを供給する。トランジスタＴｒ７は、ノードＮ２が低い電圧の時に導通状態となり、出力信号ＯＵＴにハイレベルの電圧（ＶＤＤ電源電圧）を供給する。トランジスタＴｒ１は、ノードＮ１が低い電圧（ＶＳＳ＋Ｖｔ、又は、ローレベルより更に低いブートストラップ電圧）の時に導通状態となり、出力信号ＯＵＴにクロック信号ＣＬ１の電圧を供給する。

トランジスタＴｒ７、Ｔｒ１は、出力端子ＯＵＴに接続される負荷を駆動するので、その他のトランジスタＴｒ２〜Ｔｒ５、Ｔｒ８、Ｔｒ９よりも一桁以上チャネル幅を大きく設定し、電流駆動能力を高くする。

トランジスタＴｒ５は、ノードＮ２の電圧が低い（ＶＳＳ＋Ｖｔ）の時に導通状態となって、ノードＮ１をハイレベルとする。トランジスタＴｒ４はノードＮ３が低い電圧の時に導通状態となり、トランジスタＴｒ３を介してクロック信号ＣＬ２のローレベルをノードＮ２に供給する。トランジスタＴｒ３は、クロック信号ＣＬ２がローレベルの時に導通状態となり、トランジスタＴｒ４が導通状態であれば、ノードＮ２をローレベルからしきい値２個分上がった電圧を供給する。ノードＮ２にこの電圧が供給されることで、トランジスタＴｒ５は導通状態となり、ノードＮ１をハイレベル（ＶＤＤ）とし、トランジスタＴｒ１を非導通状態とする。

上記した本発明の第１の実施例に係るブートストラップ回路によってシフトレジスタを構成した場合、トランジスタＴｒ１を非導通状態とするのに、次段の出力信号ではなく、クロック信号（ＣＬ１、またはＣＬ２）を用いているため、最終段のシフトレジスタに必要であったリセット信号を不要とすることができる。本発明の第１の実施例に係るブートストラップ回路によるシフトレジスタを表示装置などの駆動回路に適用した場合、信号線数および回路素子数を削減することができることから、装置の小型化、低コスト化を図ることができる。

次に、本実施例のシフトレジスタの動作を説明する。図６は、図４、図５のシフトレジスタの動作を示すタイミングチャートである。クロックＣＬ１、ＣＬ２、スタートパルスＳＴ、シフトレジスタ内のノードＮ１、Ｎ２、Ｎ３、シフトレジスタＳＲ１、Ｓｒ２、Ｓｒ３の出力Ｇ１、Ｇ２、Ｇ３の電圧波形が示されている。図６において、クロック信号ＣＬ１、ＣＬ２及び垂直スタートパルス信号ＳＴのハイレベル電圧はＶＤＤであり、ローレベル電圧はＶＳＳである。図６を参照して、シフトレジスタＳＲ１の動作について説明する。

時刻ｔ１で、垂直スタートパルス信号ＳＴがローレベルになると、トランジスタＴｒ２が導通状態になり、ノードＮ１は入力信号ＩＮのローレベルからしきい値分上がった電圧に変化する。また、トランジスタＴｒ６も導通状態になるので、ノードＮ２はハイレベルに変化する。ノードＮ２がハイレベルになることで、トランジスタＴｒ５、Ｔｒ７は非導通状態になる。

トランジスタＴｒ８は導通状態となり、ノードＮ３がハイレベルに近い電圧となって、トランジスタＴｒ４を非導通状態にする。トランジスタＴｒ４が非導通状態なので、ノードＮ２にはトランジスタＴｒ３を介してクロック信号ＣＬ２のローレベルが供給されることはない。

トランジスタＴｒ１はノードＮ１が低い電圧になるので導通状態となるが、クロック信号ＣＬ１がハイレベルであるため、出力信号ＯＵＴ（Ｇ１）はハイレベルを維持したままとなる。

時刻ｔ２になると、クロック信号ＣＬ２はハイレベルに変化し、クロック信号ＣＬ１はローレベルに変化する。すると、トランジスタＴｒ１のゲート・ドレイン電極及びゲート・ソース電極間には容量が存在するため、それぞれの容量分を介したブートストラップ効果によりノードＮ１の電圧がＶＳＳ＋Ｖｔから更に低い電圧に引き下げられて、ローレベルよりも低い電圧になる。

この結果、トランジスタＴｒ１のゲート・ソース間にはしきい値電圧以上の電圧が印加されることになり、トランジスタＴｒ１は導通状態を維持し、出力信号ＯＵＴ（Ｇ１）に、クロック信号ＣＬ１のローレベルが出力される。

この時、垂直スタートパルス信号ＳＴはハイレベルに変化しているので、トランジスタＴｒ８は非導通状態となり、ノードＮ３はトランジスタＴｒ９によってローレベルからしきい値分上がった電圧に変化してトランジスタＴｒ４を導通状態にする。

トランジスタＴｒ４は導通状態に変化するが、クロック信号ＣＬ２がハイレベルになっているのでトランジスタＴｒ３は非導通状態であり、ノードＮ２にクロック信号ＣＬ２のハイレベルは伝達されない。

時刻ｔ３になると、クロック信号ＣＬ２はローレベルに変化し、クロック信号ＣＬ１はハイレベルに変化する。すると、トランジスタＴｒ３が導通状態に変化し、トランジスタＴｒ４も導通状態なので、ハイレベルであったノードＮ２は、ローレベルからしきい値２個分上がった電圧（ＶＳＳ＋２Ｖｔ）に変化する。

この結果、トランジスタＴｒ５、Ｔｒ７が導通状態に変化する。
トランジスタＴｒ５、Ｔｒ７が導通状態になる条件は、
（ＶＤＤ−Ｖｔ）≧（ＶＳＳ＋２Ｖｔ）
である。

トランジスタＴｒ５が導通状態になることで、ブートストラップ効果でローレベルよりも低い電圧であったノードＮ１の電圧はハイレベルに変化する。また、トランジスタＴｒ７が導通状態になることで、出力信号ＯＵＴ（Ｇ１）はハイレベルに変化する。

トランジスタＴｒ１は、ノードＮ１がハイレベルになるので、非導通状態に変化する。

時刻ｔ３以降、クロック信号ＣＬ２のローレベルが一定の周期でトランジスタＴｒ３に入力される。またトランジスタＴｒ４も導通状態で、ノードＮ２にクロック周期で低い電圧（ＶＳＳ＋２Ｖｔ）が供給され続ける。

この結果、トランジスタＴｒ５、Ｔｒ７は導通状態を維持するので、出力信号ＯＵＴ（Ｇ１）はハイレベルを維持し、ノードＮ１もハイレベルを維持し続ける。この状態は、次の垂直スタートパルス信号ＳＴのローレベルが入力されるまで、変化しない。

ここで、トランジスタＴｒ６、Ｔｒ４、Ｔｒ３のリーク電流が大きい場合を考える。リーク電流が大きいと時刻ｔ３〜ｔ４で一端書き込んだノードＮ２の電圧（ＶＳＳ＋Ｖｔ）が時刻ｔ４〜ｔ５の間に上昇することになる。

しかし、時刻ｔ５〜ｔ６の間で、再度、ノードＮ２に低い電圧（ＶＳＳ＋２Ｖｔ）が供給される。時刻ｔ６でクロック信号ＣＬ１がローレベルになっても、トランジスタＴｒ１には非導通状態となる電圧が供給されているため、トランジスタＴｒ１からクロック信号ＣＬ１のローレベルが出力ＯＵＴ（Ｇ１）に出力されてしまうことがない。このため、回路が誤動作するという問題が発生しない。

以上、シフトレジスタＳＲ１の動作について説明したが、シフトレジスタＳＲ１以外のシフトレジスタＳＲ２、ＳＲ３、ＳＲ４・・・においても、入力される信号は変わるが、全てのシフトレジスタで同様の動作が実行される。この結果、垂直スタートパルス信号ＳＴが順々に位相シフトされて出力され、ゲート線（Ｇ１、Ｇ２、Ｇ３・・・）が駆動される。

駆動されているゲート線に接続された画素トランジスタ４（図３参照）は導通状態となり、ソース線駆動回路３（図３参照）から供給される映像信号が画素に書き込まれる。この動作をゲート線毎に行うことで画素部１に映像が表示される。

＜第２の実施例＞
次に、本発明の第２の実施例について説明する。本発明の第２の実施例は、本発明のシフトレジスタを構成するブートストラップ回路が、前記第１の実施例と相違している。図７は、ブートストラップ回路の構成を示す図である。

図７に示すように、トランジスタＴｒ４とＴｒ３の接続が、前記第１の実施例（図５）から変更されている。ノードＮ２側にトランジスタＴｒ３を接続し、トランジスタＴｒ３に直列にトランジスタＴｒ４を接続し、トランジスタＴｒ３との接続端子と反対側端子をＶＳＳに接続する。トランジスタＴｒ３のゲート電極には、第２のクロック信号ＣＬ２を接続する。

図７では、トランジスタＴｒ４をＶＳＳに接続する例を示したが、ＶＳＳの変わりにゲート電極と同じノードＮ３を接続しても良い。

図７は、図５と同様に初段のシフトレジスタＳＲ１を図示しているが、これ以降の段のシフトレジスタＳＲ２、ＳＲ３、ＳＲ４・・・の構成も前記第１の実施例と同じである。

入力される信号が変更されるだけで、回路の構成は図７のシフトレジスタＳＲ１と同じである。具体的には、シフトレジスタＳＲ２では垂直スタートパルス信号ＳＴの代わりに前段の出力信号ＯＵＴ（Ｇ１）が入力信号ＩＮとして入力され、クロック信号ＣＬ１の代わりにクロック信号ＣＬ２、クロック信号ＣＬ２の代わりにクロック信号ＣＬ１が入力される。以降のシフトレジスタは、前段の出力信号ＯＵＴが入力信号ＩＮとして入力され、１段進む毎にクロック信号が入れ変わりながら入力される。

上記した本発明の第２の実施例に係るブートストラップ回路でシフトレジスタを構成した場合においても、トランジスタＴｒ１を非導通状態とするのに次段の出力ではなく、クロック信号（ＣＬ１、またはＣＬ２）を用いているため、前記第１の実施例と同等の効果を奏することができる。

シフトレジスタの動作は、前記第１の実施例と同様である。但し、トランジスタＴｒ４はノードＮ３が低い電圧の時に導通状態となり、トランジスタＴｒ３に印加されるクロック信号ＣＬ２がローレベルの時に、ローレベルをノードＮ２に供給する。

実際、ノードＮ２に供給される電圧はローレベルからしきい値２個分上がった電圧になる。ノードＮ２にこの電圧が供給されることで、トランジスタＴｒ５は導通状態となり、ノードＮ１にハイレベル（ＶＤＤ）を供給し、トランジスタＴｒ１を非導通状態とする。動作は図６に示したタイミングチャートと同様になる。効果についても同様である。

＜第３の実施例＞
次に、本発明の第３の実施例について説明する。第３の実施例は、図８に示すように、本実施例においては、シフトレジスタをｎチャネル型のトランジスタで構成している。このシフトレジスタをゲート線駆動回路２に用いた液晶表示装置の構成は、図３のブロック図に示すとおりであり、シフトレジスタのブロック図は図４と同様である。ゲート線駆動回路２（図３参照）をｎチャネル型のトランジスタで構成した場合は、画素部１の画素トランジスタ４（図３参照）もｎチャネル型のトランジスタを用いる。

図８を参照して、本発明の第３の実施例のシフトレジスタについて説明する。図８は、前記第１の実施例と同様、初段のシフトレジスタＳＲ１を図示している。これ以降の段は、前記第１及び第２の実施例で説明した通りである。

図８に示すシフトレジスタＳＲ１は、９個のｎチャネル型トランジスタＴｒ１〜Ｔｒ９で構成される。トランジスタＴｒ２は、垂直スタートパルス信号ＳＴがハイレベルの時に導通状態となり、ノードＮ１にハイレベルからしきい値分下がった電圧（ＶＤＤ−Ｖｔ）を供給する。ノードＮ１にこの電圧が供給されることで、トランジスタＴｒ１は導通状態になる。図８ではトランジスタＴｒ２のドレイン端子とゲート電極に入力信号（ＩＮ）を接続しているが、ドレイン端子をハイレベルと電圧が等しいＶＤＤ電源に接続しても良い。

また、ハイレベルとＶＤＤ電源の電圧を異なる電圧としても良い。トランジスタＴｒ８は、垂直スタートパルス信号ＳＴがハイレベルの時に導通状態となり、トランジスタＴｒ９に電流が流れてノードＮ３をローレベルに近い電圧にする。この電圧でトランジスタＴｒ４が非導通状態になるように、トランジスタＴｒ８の電流駆動能力はトランジスタＴｒ９の電流駆動能力よりも高く設定する。トランジスタＴｒ６は垂直スタートパルス信号ＳＴがハイレベルの時に導通状態となって、ノードＮ２にローレベルを供給する。

トランジスタＴｒ７は、ノードＮ２が高い電圧の時に導通状態となり、出力信号ＯＵＴ（Ｇ１）にローレベルの電圧（ＶＳＳ）を供給する。トランジスタＴｒ１は、ノードＮ１が高い電圧（ＶＤＤ−Ｖｔ又はハイレベルより更に高いブートストラップ電圧）の時に導通状態となり、出力信号ＯＵＴ（Ｇ１）にクロック信号ＣＬ１の電圧を供給する。

トランジスタＴｒ７、Ｔｒ１は出力ＯＵＴに接続される負荷を駆動するので、その他のトランジスタＴｒ２〜Ｔｒ６、Ｔｒ８、Ｔｒ９よりも一桁以上チャネル幅を大きく設定し、電流駆動能力を高くする。トランジスタＴｒ５は、ノードＮ２が高い電圧（ＶＤＤ−Ｖｔ）の時に導通状態となって、ノードＮ１にローレベルを供給する。

トランジスタＴｒ４は、ノードＮ３が高い電圧の時に導通状態となって、トランジスタＴｒ３を介してクロック信号ＣＬ２のハイレベルをノードＮ２に供給する。

トランジスタＴｒ３は、クロック信号ＣＬ２がハイレベルの時に導通状態となり、トランジスタＴｒ４が導通状態であれば、ノードＮ２にハイレベルからしきい値２個分下がった電圧（ＶＤＤ−２Ｖｔ）を供給する。ノードＮ２にこの電圧が供給されることで、トランジスタＴｒ５は導通状態となり、ノードＮ１にローレベルを供給し、トランジスタＴｒ１を非導通状態とする。

図８では、トランジスタＴｒ３のドレイン端子とゲート電極にクロック信号ＣＬ２を接続しているが、ドレイン端子を電源端子ＶＤＤに接続しても良い。

上記した本発明の第３の実施例に係るブートストラップ回路でシフトレジスタを構成した場合においても、トランジスタＴｒ１を非導通状態とするのに次段の出力ではなく、クロック信号（ＣＬ１、またはＣＬ２）を用いているため、前記第１の実施例と同等の効果を奏することができる。

次に、本発明の第３の実施例に係るシフトレジスタの動作について説明する。図９は、図８のシフトレジスタの動作を示すタイミングチャートである。図９において、クロック信号ＣＬ１、ＣＬ２及び垂直スタートパルス信号ＳＴのハイレベル電圧はＶＤＤであり、ローレベル電圧はＶＳＳである。図９を参照してシフトレジスタＳＲ１の動作について説明する。

時刻ｔ１において、垂直スタートパルス信号ＳＴがハイレベルになると、トランジスタＴｒ２が導通状態になり、ノードＮ１は入力信号ＩＮのハイレベルからしきい値下がった電圧（ＶＤＤ−Ｖｔ）に変化する。また、トランジスタＴｒ６も導通状態になるので、ノードＮ２はローレベルに変化する。ノードＮ２がローレベルになることで、トランジスタＴｒ５、Ｔｒ７は非導通状態になる。また、トランジスタＴｒ８も導通状態になるので、ノードＮ３がローレベルに近い電圧となって、トランジスタＴｒ４を非導通状態にする。トランジスタＴｒ４が非導通状態となるため、ノードＮ２には、トランジスタＴｒ３を介してクロック信号ＣＬ２のハイレベルが供給されることはない。トランジスタＴｒ１は、ノードＮ１が高い電圧になるので、導通状態となるが、クロック信号ＣＬ１がローレベルであるため、出力信号ＯＵＴ（Ｇ１）はローレベルを維持したままとなる。

時刻ｔ２になると、クロック信号ＣＬ２はローレベルに変化し、クロック信号ＣＬ１はハイレベルに変化する。すると、トランジスタＴｒ１のゲート・ドレイン電極及びゲート・ソース電極間には容量が存在するため、それぞれの容量分を介したブートストラップ効果によりノードＮ１の電圧がＶＤＤ−Ｖｔから更に高い電圧に引き上げられて、ハイレベルよりも高い電圧になる。

この結果、トランジスタＴｒ１のゲート・ソース間には、しきい値電圧以上の電圧が印加されることになり、トランジスタＴｒ１は導通状態を維持し続け、出力信号ＯＵＴ（Ｇ１）にクロック信号ＣＬ１のハイレベルが供給される。

この時、垂直スタートパルス信号ＳＴはローレベルに変化しているので、トランジスタＴｒ８は非導通状態となり、ノードＮ３はトランジスタＴｒ９によってハイレベルからしきい値分下がった電圧に変化して、トランジスタＴｒ４を導通状態にする。トランジスタＴｒ４は導通状態に変化するが、クロック信号ＣＬ２がローレベルなのでトランジスタＴｒ３は非導通状態にあり、ノードＮ２にクロック信号ＣＬ２のローレベルは供給されない。

時刻ｔ３になると、クロック信号ＣＬ２はハイレベルに変化し、クロック信号ＣＬ１はローレベルに変化する。すると、トランジスタＴｒ３が導通状態に変化し、トランジスタＴｒ４も導通状態なので、ローレベルであったノードＮ２はハイレベルからしきい値２個分下がった電圧（ＶＤＤ−２Ｖｔ）に変化する。

この結果、トランジスタＴｒ５、Ｔｒ７が導通状態に変化する。トランジスタＴｒ５が導通状態になることで、ブートストラップ効果でハイレベルよりも高い電圧であったノードＮ１の電圧はローレベルに変化する。また、トランジスタＴｒ７が導通状態になることで、出力信号ＯＵＴ（Ｇ１）はローレベルに変化する。トランジスタＴｒ１はノードＮ１がローレベルになるので、非導通状態になる。

時刻ｔ３以降、クロック信号ＣＬ２のハイレベルが一定の周期でトランジスタＴｒ３に入力される。またトランジスタＴｒ４も導通状態なので、ノードＮ２にクロック周期で高い電圧（ＶＤＤ−２Ｖｔ）が供給され続ける。この結果、トランジスタＴｒ５、Ｔｒ７は導通状態を維持するので、出力信号ＯＵＴ（Ｇ１）はローレベルを維持し、また、ノードＮ１もローレベルを維持し続ける。この状態は、次の垂直スタートパルス信号ＳＴのハイレベルが入力されるまで、変化しない。

以上、シフトレジスタＳＲ１の動作について説明したが、シフトレジスタＳＲ１以外のシフトレジスタＳＲ２、ＳＲ３、ＳＲ４・・・においても、入力される信号は変わるが、全てのシフトレジスタで同様の動作が実行される。この結果、垂直スタートパルス信号ＳＴが順々に位相シフトされて出力され、ゲート線（Ｇ１、Ｇ２、Ｇ３・・・）が駆動される。

以上説明したように、ｎチャネル型のトランジスタを用いても本発明のシフトレジスタを構成することができ、これをゲート線駆動回路２（図３参照）に適用した液晶表示装置を構成することができる。また、第２の実施例で説明したトランジスタＴｒ４とＴｒ３を入れ替えた構成も可能である。この場合も図９に示したタイミングチャートのように動作させることができる。効果も同様である。

＜第４の実施例＞
次に、本発明の第４の実施例について説明する。本発明の第４の実施例は、本発明のシフトレジスタを構成するブートストラップ回路が異なるだけで、その他は、前記第１の実施例の内容と同じである。図１０にシフトレジスタのブロック図を示す。

図１０に示すように、本実施例では、３相のクロック信号を用いたシフトレジスタとなっている。シフトレジスタＳＲ１には、第１相クロック信号ＣＬ１と第３相クロック信号ＣＬ３が第１、第２のクロック信号として入力され、シフトレジスタＳＲ２には、第２相クロック信号ＣＬ２と第１相クロック信号ＣＬ１が第１、第２のクロック信号として入力され、シフトレジスタＳＲ３には、第３相クロック信号ＣＬ３と第２相クロック信号ＣＬ２が第１、第２のクロック信号として入力され、シフトレジスタＳＲ４には、シフトレジスタＳＲ１同様、第１相クロック信号ＣＬ１と第３相クロック信号ＣＬ３が第１、第２のクロック信号として入力される。

図１１は、シフトレジスタＳＲ１の構成を示す図である。３相のクロック信号を用いることから、前記第１の実施例とは、トランジスタＴｒ３に接続されるクロック信号が異なっている。

トランジスタＴｒ３に入力されるクロック信号は、トランジスタＴｒ１に入力されるクロック信号ＣＬ１よりも、位相が１相分進んだ（２相遅れた）クロック信号ＣＬ３である。

これ以降の段のシフトレジスタＳＲ２、ＳＲ３、ＳＲ４・・・の構成は、入力される信号が変更されるだけで、回路の構成は、図１１のシフトレジスタＳＲ１と同じである。具体的に、シフトレジスタＳＲ２では、クロック信号ＣＬ１の代わりに、クロック信号ＣＬ２、クロック信号ＣＬ３の代わりにクロック信号ＣＬ１が入力される。

シフトレジスタＳＲ３では、クロック信号ＣＬ１の変わりに、ＣＬ３、クロック信号ＣＬ３の変わりにクロック信号ＣＬ２が入力される。

このように、クロック信号の接続は、１段進む毎に１つ位相が遅れたクロック信号が入力される。シフトレジスタＳＲ４以降も同様である。シフトレジスタＳＲ４のクロック信号の接続はシフトレジスタＳＲ１と同じになる。

クロック信号が４相以上の場合であっても、トランジスタＴｒ３の入るクロック信号をトランジスタＴｒ１に入るクロック信号ＣＬ１よりも位相が１つ進んだ信号とすれば良い。

上記した本発明の第４の実施例に係るブートストラップ回路でシフトレジスタを構成した場合においても、トランジスタＴｒ１を非導通状態とするのに次段の出力ではなく、クロック信号（ＣＬ１、ＣＬ２、またはＣＬ３）を用いているため、前記第１の実施例と同等の効果を奏することができる。

次に、本発明の第４の実施例に係るシフトレジスタの動作について説明する。図１２は、第４の実施例に係るシフトレジスタの動作を示すタイミングチャートである。

図１２において、クロック信号ＣＬ１、ＣＬ２及び垂直スタートパルス信号ＳＴのハイレベル電圧はＶＤＤであり、ローレベル電圧はＶＳＳである。図１１、図１２を参照してシフトレジスタＳＲ１の動作について説明する。

時刻ｔ１で、垂直スタートパルス信号ＳＴがローレベルになると、トランジスタＴｒ２が導通状態になり、ノードＮ１は入力信号ＩＮのローレベルからしきい値上がった電圧（ＶＳＳ＋Ｖｔ）に変化する。また、トランジスタＴｒ６も導通状態になるので、ノードＮ２はハイレベルに変化する。ノードＮ２がハイレベルになることで、トランジスタＴｒ５、Ｔｒ７は非導通状態になる。トランジスタＴｒ８も導通状態となり、ノードＮ３がハイレベルに近い電圧となって、トランジスタＴｒ４を非導通状態にする。トランジスタＴｒ４が非導通状態なので、ノードＮ２にはトランジスタＴｒ３を介してクロック信号ＣＬ３のローレベルが供給されることはない。トランジスタＴｒ６も導通状態となるので、ノードＮ２がハイレベルに変化する。トランジスタＴｒ１はノードＮ１が低い電圧になるので導通状態となるが、クロック信号ＣＬ１がハイレベルであるため、出力信号ＯＵＴ（Ｇ１）はハイレベルを維持したままとなる。

時刻ｔ２になると、クロック信号ＣＬ３はハイレベルに変化し、クロック信号ＣＬ１はローレベルに変化する。すると、トランジスタＴｒ１のゲート・ドレイン電極及びゲート・ソース電極間には容量が存在するため、それぞれの容量分を介したブートストラップ効果によりノードＮ１の電圧がＶＳＳ＋Ｖｔから更に低い電圧に引き下げられて、ローレベルよりも低い電圧になる。

この結果、トランジスタＴｒ１のゲート・ソース間にはしきい値電圧以上の電圧が印加されることになり、トランジスタＴｒ１は導通状態を維持し続け、出力信号ＯＵＴ（Ｇ１）にはクロック信号ＣＬ１のローレベルが出力される。

この時、垂直スタートパルス信号ＳＴはハイレベルに変化しているので、トランジスタＴｒ８は非導通状態となり、ノードＮ３は、トランジスタＴｒ９によってローレベルからしきい値分上がった電圧に変化し、トランジスタＴｒ４を導通状態にする。

トランジスタＴｒ４は導通状態に変化するが、クロック信号ＣＬ３がハイレベルになっているのでトランジスタＴｒ３は非導通状態であり、ノードＮ２にクロック信号ＣＬ３のハイレベルは供給されない。

時刻ｔ３になると、クロック信号ＣＬ１はハイレベルに変化する。すると、ノードＮ１の電圧はブートストラップ効果により時刻ｔ１で設定された電圧（ＶＳＳ＋Ｖｔ）にもどる。この時、トランジスタＴｒ１は導通状態を維持するので、出力ＯＵＴ（Ｇ１）の電圧はクロック信号ＣＬ１のハイレベルに変化する。

時刻ｔ４になると、クロック信号ＣＬ３がローレベルに変化する。すると、トランジスタＴｒ３が導通状態に変化し、トランジスタＴｒ４も導通状態であるため、ハイレベルであったノードＮ２はローレベルからしきい値２個分上がった電圧（ＶＳＳ＋２Ｖｔ）に変化する。

この結果、トランジスタＴｒ５、Ｔｒ７が導通状態に変化する。トランジスタＴｒ５が導通状態になることで、ノードＮ１の電圧はハイレベルに変化し、トランジスタＴｒ１は非導通状態になる。

一方、トランジスタＴｒ７が導通状態になるので、出力信号ＯＵＴ（Ｇ１）にはトランジスタＴｒ７からハイレベルが供給されるが、既に電圧はハイレベルになっているので電圧変化はない。

時刻ｔ４以降、クロック信号ＣＬ３のローレベルが一定の周期でトランジスタＴｒ３に入力される。またトランジスタＴｒ４も導通状態なので、ノードＮ２にクロック周期で低い電圧（ＶＳＳ＋２Ｖｔ）が供給され続ける。

この結果、トランジスタＴｒ５、Ｔｒ７は導通状態を維持するので、出力信号ＯＵＴ（Ｇ１）はハイレベルを維持し、また、ノードＮ１もハイレベルを維持し続ける。この状態は、次の垂直スタートパルス信号ＳＴのローレベルが入力されるまで、変化しない。

ここで、トランジスタ（Ｔｒ３、Ｔｒ４、Ｔｒ６）のリーク電流が大きい場合を考える。本発明では時刻ｔ４〜ｔ５の間（クロック信号ＣＬ３がローレベルの期間）トランジスタＴｒ１に対して非導通状態とする電圧を出力する。

このため、時刻ｔ５でクロック信号ＣＬ１がローレベルになるときは確実にトランジスタＴｒ１を非導通状態としておくことができる。この結果、クロック信号ＣＬ１がローレベルに変化してもブートストラップ効果が働かないので、トランジスタＴｒ１が導通状態となって出力にクロック信号ＣＬ１のローレベルが供給されてしまうことがない。つまり、回路の誤動作を防止できる。

以上、シフトレジスタＳＲ１の動作について説明したが、シフトレジスタＳＲ１以外のシフトレジスタＳＲ２、ＳＲ３、ＳＲ４・・・においても、入力される信号は変わるが、全てのシフトレジスタで同様の動作が実行される。この結果、垂直スタートパルス信号ＳＴが順々に位相シフトされて出力され、ゲート線（Ｇ１、Ｇ２、Ｇ３・・・）を駆動していくことになる。

以上説明したように、本発明のシフトレジスタは３相以上のクロック信号にも対応できる。

＜第５の実施例＞
次に、本発明の第５の実施例について説明する。図１３は、第５の実施例のシフトレジスタの構成を示す図である。図１３に示すように、シフトレジスタＳＲ１へは前記第１乃至第４の実施例と同様、クロック信号以外に、垂直スタートパルス信号ＳＴが入力される。シフトレジスタＳＲ２以降は、クロック信号以外に、２種類の信号（前段の出力信号ＯＵＴと前段のノードＮ１（トランジスタＴｒ１のゲートノード））が、入力端子ＩＮ１、ＩＮ２にそれぞれ入力される構成となっている。

図１４は、図１３のシフトレジスタ１２を構成するブートストラップ回路の構成を示す図であり、図１３のシフトレジスタＳＲ１の回路構成を示している。図１４を参照すると、図５の構成とは、トランジスタＴｒ２と直列にトランジスタＴｒ１０が接続され、トランジスタＴｒ２のゲートを入力端子ＩＮ２に接続し、トランジスタＴｒ１０のゲートとドレインを接続して第２のクロック信号ＣＬ２に接続している点が相違している。また、トランジスタＴｒ６、Ｔｒ８のゲート電極に接続された信号線と、トランジスタＴｒ２のゲート電極に接続された信号線が分離されている。また、出力端子ＯＵＴと、トランジスタＴｒ１のゲートノードＮ１（トランジスタＴｒ５とＴｒ２の接続点）が出力として取り出され、次段の入力端子ＩＮ１、ＩＮ２にそれぞれ接続される。

図１４に示す例では、トランジスタＴｒ１０のドレイン端子とゲート電極をクロック信号ＣＬ２に接続しているが、ゲート電極にのみクロック信号ＣＬ２を接続し、ドレイン端子をＶＳＳに接続する構成としても良い。

トランジスタＴｒ２は、シフトレジスタＳＲ１において、垂直スタートパルス信号ＳＴがローレベルの時に導通状態となり、トランジスタＴｒ１０を介してクロック信号ＣＬ２の電圧をノードＮ１に供給する。

ノードＮ１にこの電圧が供給されることで、トランジスタＴｒ１は導通状態になる。シフトレジスタＳＲ２以降であれば、トランジスタＴｒ２には前段のノードＮ１が入力され、前段のノードＮ１が低い電圧の時に導通状態となり、トランジスタＴｒ１０を介してトランジスタＴｒ１０に接続されたクロック信号（ＣＬ１あるいはＣＬ２）のローレベルをノードＮ１に供給する。トランジスタＴｒ１０は接続されたクロック信号（ＣＬ１あるいはＣＬ２）の電圧がローレベルの時に導通状態になる。これら以外は、第１の実施例で説明した内容と同じであることから、説明を省略する。

上記した本発明の第５の実施例に係るブートストラップ回路でシフトレジスタを構成した場合においても、トランジスタＴｒ１を非導通状態とするのに次段の出力ではなく、クロック信号（ＣＬ１、またはＣＬ２）を用いているため、前記第１の実施例と同等の効果を奏することができる。

次に、本発明の第５の実施例に係るシフトレジスタの動作を説明する。図１５は、図１３及び図１４を参照して説明した本発明の第５の実施例に係るシフトレジスタの動作を示すタイミングチャートである。図１５には、第１、第２のクロック信号ＣＬ１、ＣＬ２、垂直スタートパルス信号ＳＴ、図１３のシフトレジスタＳＲ１におけるノードＮ１、Ｎ２、Ｎ３、図１３のシフトレジスタＳＲ２におけるノードＮ１、Ｎ２、Ｎ３、図１３のシフトレジスタＳＲ１、ＳＲ２、ＳＲ３の出力Ｇ１、Ｇ２、Ｇ３の電圧波形が示されている。

図１５を参照して、シフトレジスタＳＲ１の動作について説明する。時刻ｔ１で、垂直スタートパルス信号ＳＴがローレベルになると、トランジスタＴｒ２が導通状態になる。この時、クロック信号ＣＬ２もローレベルであるため、トランジスタＴｒ１０も導通状態であり、ノードＮ１は、クロック信号ＣＬ２のローレベルからしきい値分上がった電圧に変化する。

また、トランジスタＴｒ６も導通状態になるので、ノードＮ２はハイレベルに変化する。

ノードＮ２がハイレベルになることで、トランジスタＴｒ５、Ｔｒ７は非導通状態になる。トランジスタＴｒ８は導通状態となり、ノードＮ３がハイレベルに近い電圧となって、トランジスタＴｒ４を非導通状態とする。トランジスタＴｒ４が非導通状態であることから、ノードＮ２には、トランジスタＴｒ３を介して、クロック信号ＣＬ２のローレベルが供給されることはない。

トランジスタＴｒ１は、ノードＮ１が低い電圧となるので、導通状態となるが、クロック信号ＣＬ１がハイレベルであるため、出力信号ＯＵＴ（Ｇ１）はハイレベルを維持したままとなる。

時刻ｔ２以降は、前記第１の実施例で説明した内容と同じであるため、説明を省略する。

次に、シフトレジスタＳＲ２の動作について、説明する。シフトレジスタＳＲ２の内部回路は、図１４において、トランジスタＴｒ１０とＴｒ３に入力されるクロック信号ＣＬ２をクロック信号ＣＬ１とし、トランジスタＴｒ１に入力されていたクロック信号ＣＬ１を、クロック信号ＣＬ２に置き換えた構成とされる。

時刻ｔ１で、入力信号ＩＮ２（前段のノードＮ１）が低い電圧（ローレベルからしきい値Ｖｔ分上がった電圧）になると、トランジスタＴｒ２は導通状態となるが、クロック信号ＣＬ１がハイレベルであるため、トランジスタＴｒ１０は非導通状態であり、ノードＮ１の電圧はハイレベルのまま変化しない。

その後、時刻ｔ２になると、入力信号ＩＮ２（前段のノードＮ１）は、ブートストラップ効果により、ローレベルよりもさらに低い電圧になる。入力信号ＩＮ２をゲートに受けるトランジスタＴｒ２は導通状態を維持する。この時、クロック信号ＣＬ１はローレベルであるため、トランジスタＴｒ１０は導通状態となり、ノードＮ１は、クロック信号ＣＬ１のローレベルからしきい値分上がった電圧に変化する。

また、入力信号ＩＮ１（前段のＯＵＴ（Ｇ１））がローレベルのため、トランジスタＴｒ６も導通状態になり、ノードＮ２はハイレベルに変化する。ノードＮ２がハイレベルになることで、トランジスタＴｒ５、Ｔｒ７は非導通状態になる。トランジスタＴｒ８は導通状態となり、ノードＮ３がハイレベルに近い電圧となって、トランジスタＴｒ４を非導通状態とする。トランジスタＴｒ４が非導通状態であるため、ノードＮ２には、トランジスタＴｒ３を介してクロック信号ＣＬ１のローレベルが供給されることはない。

トランジスタＴｒ１は、ノードＮ１が低い電圧になるため、導通状態となるが、クロック信号ＣＬ２がハイレベルであるため、出力信号ＯＵＴ（Ｇ２）はハイレベルを維持したままとなる。

時刻ｔ３になると、クロック信号ＣＬ１はハイレベルに変化し、クロック信号ＣＬ２はローレベルに変化する。すると、トランジスタＴｒ１のゲート・ドレイン電極及びゲート・ソース電極間には容量が存在するため、それぞれの容量分を介したブートストラップ効果により、ノードＮ１の電圧は、ＶＳＳ＋Ｖｔから、更に低い電圧に引き下げられて、ローレベルよりも低い電圧になる。

この結果、トランジスタＴｒ１のゲート・ソース間には、しきい値電圧以上の電圧が印加されることになり、トランジスタＴｒ１は導通状態を維持し、出力信号ＯＵＴ（Ｇ２）にクロック信号ＣＬ２のローレベルが供給される。この時、入力信号ＩＮ１（前段のＯＵＴ（Ｇ１））はハイレベルに変化しているので、トランジスタＴｒ８は非導通状態となり、ノードＮ３はトランジスタＴｒ９によってローレベルからしきい値分上がった電圧に変化してトランジスタＴｒ４を導通状態にする。

トランジスタＴｒ４は導通状態に変化するが、クロック信号ＣＬ１がハイレベルになっているので、トランジスタＴｒ３は非導通状態であり、ノードＮ２にクロック信号ＣＬ１のハイレベルは供給されない。

時刻ｔ４になると、クロック信号ＣＬ１はローレベルに変化し、クロック信号ＣＬ２はハイレベルに変化する。すると、トランジスタＴｒ３が導通状態に変化し、トランジスタＴｒ４も導通状態なので、ハイレベルであったノードＮ２はローレベルからしきい値２個分上がった電圧（ＶＳＳ＋２Ｖｔ）に変化する。この結果、トランジスタＴｒ５とＴｒ７が導通状態に変化する。トランジスタＴｒ５とＴｒ７が導通状態になる条件としては、
（ＶＤＤ−Ｖｔ）≧（ＶＳＳ＋２Ｖｔ）
である。

トランジスタＴｒ５が導通状態になることで、ブートストラップ効果でローレベルよりも低い電圧であったノードＮ１の電圧はハイレベルに変化する。

また、トランジスタＴｒ７が導通状態になることで、出力信号ＯＵＴ（Ｇ２）はハイレベルに変化する。トランジスタＴｒ１はノードＮ１がハイレベルになるので、非導通状態に変化する。

時刻ｔ４以降、クロック信号ＣＬ１のローレベルが一定の周期でトランジスタＴｒ３に入力される。また、トランジスタＴｒ４も導通状態であるため、ノードＮ２には、クロック周期で低い電圧（ＶＳＳ＋２Ｖｔ）が供給され続ける。

この結果、トランジスタＴｒ５とＴｒ７は導通状態を維持する。その結果、出力信号ＯＵＴ（Ｇ２）はハイレベルを維持し、また、ノードＮ１もハイレベルを維持し続ける。この状態は、次の入力信号ＩＮ１（前段のＯＵＴ（Ｇ１））のローレベルが入力されるまで、変化しない。

以上、シフトレジスタＳＲ１及びＳＲ２の動作について説明したが、シフトレジスタＳＲ２以降のシフトレジスタＳＲ３、ＳＲ４、ＳＲ５・・・においても、入力される信号は変わるが、全てのシフトレジスタでシフトレジスタＳＲ２と同様の動作が実行される。この結果、垂直スタートパルス信号ＳＴが順々に位相シフトされて出力され、ゲート線（Ｇ１、Ｇ２、Ｇ３・・・）が駆動される。

図１４に示した第５の実施例では、トランジスタＴｒ２を前段のノードＮ１で制御しているため、ローレベルよりもさらに低い電圧で導通状態とすることができる。

また、トランジスタＴｒ１０は、電圧レベルが安定したクロック信号によって制御される。このため、ＴＦＴ特性変動の影響を受けにくい、という効果を奏する。

第５の実施例は、前記第１の実施例の変更例として説明したが、前記第２〜第４の実施例とも組み合わせて構成してもよい。

第５の実施例において、例えば前記第４の実施例で説明した３相のクロック信号を用いる場合、トランジスタＴｒ１０に入るクロック信号をトランジスタＴｒ１に入るクロック信号よりも位相が１つ進んだ信号とすれば良い。４相以上の場合も同様である。

本発明は、上記実施例の構成に限定されるものではなく、適宜の変更が可能である。例えば、同様の動作となるように、各トランジスタに入力される信号を変更しても良いし、また、トランジスタを新たに追加して、同様の動作を行う構成としても良い。

例えば図１において、トランジスタＴｒ５とＴｒ２の接続点と、トランジスタＴｒ１のゲート電極の間に、別のトランジスタを挿入し、ブートストラップ効果で電圧が大きく動くトランジスタＴｒ１のゲート電極の電圧を、トランジスタＴｒ５、Ｔｒ２に伝達しないようにしても良い。この場合は、挿入したトランジスタがｐチャネル型であれば、そのゲート電極をＶＳＳに、ｎチャネル型であればそのゲート電極をＶＤＤに接続し、ソース電極あるいはドレイン電極の一端をトランジスタＴｒ５とＴｒ２の接続点に、他方をトランジスタＴｒ１のゲート電極に接続すれば良い。

また、図５、図７等では、図１のインバータ回路１００を、トランジスタＴｒ８とＴｒ９で構成したが、これに限定されず、他の構成のインバータ回路を使用しても良い。さらに、インバータ回路の入力には、入力信号ＩＮ、もしくは、ＩＮ１（前段のＯＵＴ）を用いたが、かかる構成に制限されるものでないことは勿論である。例えば、インバータ回路の入力に、前段のノードＮ１（入力信号ＩＮ２）を接続する構成としても良い。トランジスタＴｒ６についても同様のことがいえ、トランジスタＴｒ６のゲートに入力する信号は入力信号ＩＮ又はＩＮ１に限定されない。例えば、前段のノードＮ１（入力信号ＩＮ２）や自身のノードＮ１であっても良い。

＜第６の実施例＞
次に、本発明の第６の実施例について説明する。本発明の第６の実施例は、本発明のシフトレジスタ、及び当該シフトレジスタを構成するブートストラップ回路が、前記第１の実施例と相違している。図１９は、ブートストラップ回路の構成を示す図である。また、図２０は、図１９のブートストラップ回路を用いて構成したシフトレジスタの構成を示すブロック図である。

このブートストラップ回路はｐチャネル型トランジスタから構成される。図１９を参照すると、クロック信号端子ＣＬ１と出力端子ＯＵＴ間に接続されたトランジスタＴｒ１と、
入力端子ＩＮにゲート電極が接続され、ソースがトランジスタＴｒ１のゲート電極に接続され、ダイオード接続されたトランジスタＴｒ２と、
クロック信号端子ＣＬ２にゲート電極が接続されたトランジスタＴｒ３と、
トランジスタＴｒ３に縦積みされたトランジスタＴｒ４と、
トランジスタＴｒ１のゲート電極と電源端子ＶＤＤとの間に接続されたトランジスタＴｒ５と、
トランジスタＴｒ４と電源端子ＶＤＤとの間に接続され、入力端子ＩＮにゲート電極が接続されたトランジスタＴｒ６と、
電源端子ＶＤＤと出力端子ＯＵＴ間に接続され、ゲート電極が、トランジスタＴｒ６とトランジスタＴｒ４の接続点とトランジスタＴｒ５のゲート電極に接続されたトランジスタＴｒ７と、
トランジスタＴｒ４のゲート電極と電源端子ＶＤＤ間に接続され、入力端子ＩＮにゲート電極が接続されたトランジスタＴｒ８と、
トランジスタＴｒ４のゲート電極と電源端子ＶＳＳ間に接続された、ダイオード接続されたトランジスタＴｒ９と、
トランジスタＴｒ７のゲート電極とリセット端子ＲＳＴ間に接続された、ダイオード接続されたトランジスタＴｒ１１と、を備えている。

図２０に示すように、シフトレジスタＳＲ１へは、クロック信号（ＣＬ１、ＣＬ２）を入力するとともに、垂直スタートパルス信号ＳＴ及び次段のシフトレジスタＳＲ２の出力信号ＯＵＴがそれぞれＩＮ端子及びＲＳＴ端子に入力される。シフトレジスタＳＲ２以降は、クロック信号（ＣＬ１、ＣＬ２）を入力するとともに、前段及び後段のシフトレジスタの出力信号ＯＵＴが、それぞれＩＮ端子及びＲＳＴ端子に入力される構成となっている。また、最終段のシフトレジスタＳＲｎ（ここでは、ｎ≧５）へは、クロック信号（ＣＬ１、ＣＬ２）を入力するとともに、前段のシフトレジスタＳＲｎ−１（不図示）の出力信号ＯＵＴ、及び、リセットパルス信号ＲＳＴがそれぞれＩＮ端子、及びＲＳＴ端子に入力される。

また、図１９に示したブートストラップ回路の構成は、図５の構成と比較して、ｐチャネル型のトランジスタＴｒ１１を追加した点が相違している。トランジスタＴｒ１１は、ゲート、及びドレイン端子がＲＳＴ端子に接続され、ソース端子がノードＮ２と接続されている。ＲＳＴ端子がローレベルのとき、トランジスタＴｒ１１がオンし、ノードＮ２をローレベルとしてトランジスタＴｒ７、Ｔｒ５をオン（導通状態と）させる。この結果、ノードＮ１は電源電位ＶＤＤとなり、トランジスタＴｒ１はオフし、出力ＯＵＴはハイレベルにリセットされる。トランジスタＴｒ１１以外の構成は、前記第１及至第２の実施例で説明した構成と同じであることから、説明を省略する。

なお、図１９に示した構成において、ｎチャネル型のトランジスタを用いても、出力の極性は異なるが、同様の回路を構成することができる。

次に、図１９のブートストラップ回路の動作について、図２１を用いて説明する。図２１は、図１９のブートストラップ回路の動作を示すタイミングチャートである。図２１における時刻ｔ１から時刻ｔ３までの期間の動作については、前記第１及至第２の実施例で説明した内容と同じであることから、説明を省略する。

時刻ｔ３において、ノードＮ３、及びクロック信号ＣＬ２がローレベルとなることにより、トランジスタＴｒ４及びトランジスタＴｒ３が共に導通状態となり、ノードＮ２をハイレベルから、ローレベルに遷移させる。また、前記動作に加えて、ＲＳＴ端子に接続されている次段のＯＵＴがローレベルになることにより、トランジスタＴｒ１１が導通状態となってノードＮ２をハイレベルから、ローレベルに遷移させている。

つまり、ノードＮ２をローレベルに遷移させる動作を、２系統で行っていることが前記実施例と異なる点である。

また、最終段のシフトレジスタＳＲｎの出力ＯＵＴが、時刻ｔｎ−１においてローレベルに遷移したのち時刻ｔｎにおいてハイレベルに遷移すると同時に、ＲＳＴ端子にリセットパルス信号ＲＳＴからのハイレベルの信号が転送される動作も、前記実施例と異なる点である。

本実施例のブートストラップ回路は、トランジスタＴｒ１１を利用してノードＮ２をローレベルに遷移（強制リセット）させることが可能であることから、より確実に、ノードＮ２をハイレベルからローレベルへ遷移させることが可能となる。

なお、図２０の構成とは異なり、垂直スタートパルス信号ＳＴを、シフトレジスタＳＲｎのＲＳＴ端子に入力される構成としてもよい。

＜第７の実施例＞
次に、本発明第７の実施例について説明する。本発明第７の実施例は、本発明のシフトレジスタを構成するブートストラップ回路が、前記第１の実施例と相違している。図２２は、本発明の第７実施例のブートストラップ回路の構成を示す図である。このブートストラップ回路はｐチャネル型トランジスタから構成される。

図２２を参照すると、クロック信号端子ＣＬ１と出力端子ＯＵＴ間に接続されたｐチャネル型トランジスタＴｒ１と、
トランジスタＴｒ１のゲート電極と入力端子ＩＮとの間に接続され、ダイオード接続されたトランジスタＴｒ２と、
クロック信号端子ＣＬ２に接続された、ダイオード接続されたトランジスタＴｒ３と、
トランジスタＴｒ３に縦積みされたトランジスタＴｒ４と、
トランジスタＴｒ１のゲート電極と電源端子ＶＤＤとの間に接続されたトランジスタＴｒ５と、
トランジスタＴｒ４と電源端子ＶＤＤとの間に接続され、入力端子ＩＮにゲート電極が接続されたトランジスタＴｒ６と、
出力端子ＯＵＴと電源端子ＶＤＤ間に接続され、ゲート電極がトランジスタＴｒ６とトランジスタＴｒ４の接続点とトランジスタＴｒ５のゲート電極に接続されたトランジスタＴｒ７と、
トランジスタＴｒ４のゲート電極と電源端子ＶＤＤ間に接続され、入力端子にゲート電極が接続されたトランジスタＴｒ８と、
トランジスタＴｒ４のゲート電極とクロック端子ＣＬ１間に接続された、ダイオード接続されたトランジスタＴｒ９と、を備えている。

図５の構成では、ダイオード接続されたトランジスタＴｒ９がノードＮ３とＶＳＳ間に接続されているのに対して、本実施例では、図２２に示すように、ダイオード接続されたトランジスタＴｒ９が、ノードＮ３と第１のクロック信号ＣＬ１間に接続されている。すなわち、ｐチャネル型のトランジスタＴｒ９のソースはノードＮ３に接続され、ゲート電極とドレインが共通にＣＬ１に接続されている。これ以外の構成は、図５と同一である。

なお、図２２に示した構成において、ｎチャネル型のトランジスタを用いても、出力の極性は異なるが、同様の回路を構成することができる。

次に、図２２の回路の動作について、図２３を用いて説明する。図２３は、図２２の回路の動作を示すタイミングチャートである。トランジスタＴｒ９以外のトランジスタの動作については、前記第１実施例と相違ないため説明を省略する。ここでは、トランジスタＴｒ９の動作について説明する。

時刻ｔ１において、クロック信号ＣＬ１がハイレベルのため、トランジスタＴｒ９は非導通状態となっている。時刻ｔ２になると、クロック信号ＣＬ１はローレベルに遷移するため、トランジスタＴｒ９は導通状態となり、ノードＮ３はローレベル（低位側電源の電位ＶＳＳ）からトランジスタＴｒ９のしきい値Ｖｔ分だけ上昇した電圧（ＶＳＳ＋Ｖｔ）となる。

前記第１及至第６の実施例では、例えば図５に示したブートストラップ回路において、図６中の時刻ｔ１〜時刻ｔ２の期間に、ともにオン状態であるトランジスタＴｒ８、及びＴｒ９を経由して、高電位電源端子ＶＤＤから低電位電源端子ＶＳＳへ電流が流れる。

これに対して、本実施例のブートストラップ回路においては、当該期間中、トランジスタＴｒ９が非導通状態であるため、電源端子ＶＤＤから、トランジスタＴｒ９を経由して電流が流れることがない。従って、本実施例は低消費電力の回路が実現できる。

＜第８の実施例＞
次に、本発明第８の実施例について説明する。本発明第８の実施例は、本発明のシフトレジスタを構成するブートストラップ回路が、前記第１の実施例と相違している。図２４は、本発明の第８実施例のブートストラップ回路の構成を示す図である。このブートストラップ回路はｐチャネル型トランジスタから構成される。

図２４を参照すると、クロック信号端子ＣＬ１と出力端子ＯＵＴ間に接続されたトランジスタＴｒ１と、
トランジスタＴｒ１のゲート電極と入力端子ＩＮとの間に接続され、ダイオード接続されたトランジスタＴｒ２と、
クロック信号端子ＣＬ２に接続された、ダイオード接続されたトランジスタＴｒ３と、
トランジスタＴｒ３に縦積みされたトランジスタＴｒ４と、
トランジスタＴｒ１のゲート電極と電源端子ＶＤＤとの間に接続されたトランジスタＴｒ５と、
トランジスタＴｒ４と電源端子ＶＤＤとの間に接続され、入力端子ＩＮにゲート電極が接続されたトランジスタＴｒ６と、
出力端子ＯＵＴと電源端子ＶＤＤ間に接続され、ゲート電極が、トランジスタＴｒ６とトランジスタＴｒ４の接続点とトランジスタＴｒ５のゲート電極に接続されたトランジスタＴｒ７と、
トランジスタＴｒ４のゲート電極と電源端子ＶＤＤ間に接続され、入力端子ＩＮにゲート電極が接続されたトランジスタＴｒ８と、
トランジスタＴｒ４のゲート電極と電源端子ＶＳＳ間に接続されたトランジスタＴｒ９と、
電源端子ＶＳＳと電源端子ＶＤＤ間に縦積み接続されたトランジスタＴｒ１３、Ｔｒ１２と、
トランジスタＴｒ１３のゲート電極とクロック信号端子ＣＬ１間に接続された、ダイオード接続されたトランジスタＴｒ１４と、
を備えている。トランジスタＴｒ９のゲート電極は、トランジスタＴｒ１２とトランジスタＴｒ１３の接続点に接続され、トランジスタＴｒ１３のゲート電極は、トランジスタＴｒ４のゲート電極に接続され、トランジスタＴｒ１２のゲート電極は前記入力端子ＩＮに接続されている。

図２４を参照すると、本実施例のブートストラップ回路の構成は、図５の構成と比較して、ｐチャネル型のトランジスタＴｒ１２、Ｔｒ１３、及びＴｒ１４が追加されて、さらに、トランジスタＴｒ９のゲート端子の接続が異なっている。

トランジスタＴｒ１２、及びＴｒ１３は、電源端子ＶＤＤ−ＶＳＳ間に設置され、トランジスタＴｒ１２、及びＴｒ１３のゲート電極は、それぞれ、ＩＮ端子、及びノードＮ３に接続されている。トランジスタＴｒ１４は、ダイオード接続され、ドレインはＣＬ１に接続され、ソースはトランジスタＴｒ１３のゲートに接続され、トランジスタＴｒ９のゲート電極には、ノードＮ４が接続されている。

なお、図２４に示した構成において、ｎチャネル型のトランジスタを用いても、出力の極性は異なるが、同様の回路を構成することができる。

次に、図２４の回路の動作について、図２５を参照して説明する。図２５は、図２４の回路の動作を示すタイミングチャートである。トランジスタＴｒ９、及びトランジスタＴｒ１２〜Ｔｒ１４以外のトランジスタの動作については、前記第１実施例と相違しないため、その説明は省略する。以下では、トランジスタＴｒ９、及びトランジスタＴｒ１２〜Ｔｒ１４の動作について説明する。

時刻ｔ１において、ＩＮ端子がローレベルのときに、トランジスタＴｒ１２は導通状態となり、トランジスタＴｒ１２のドレインに接続されたノードＮ４はハイレベルに遷移する。このとき、トランジスタＴｒ１４は、クロック信号ＣＬ１がハイレベルであるため、非導通状態となっている。トランジスタＴｒ１３は、ノードＮ３がハイレベルであるため、非導通状態である。トランジスタＴｒ９は、ノードＮ４がハイレベルであるため、非導通状態である。

上記動作により、トランジスタＴｒ８が導通状態において、トランジスタＴｒ９が非導通状態であるため、高位側電源端子ＶＤＤ−低位側電源端子ＶＳＳ間を流れる電流は発生しない。

時刻ｔ２になると、クロック信号ＣＬ１はハイレベルからローレベルに遷移するため、トランジスタＴｒ１４は導通状態となり、ノードＮ３は、ローレベル（低位側電源の電位ＶＳＳ）からトランジスタＴｒ１４のしきい値Ｖｔ分だけ上昇した電圧（ＶＳＳ＋Ｖｔ）となる。このため、トランジスタＴｒ１３は、導通状態となり、ノードＮ４はローレベルからトランジスタＴｒ１３のしきい値Ｖｔ分だけ上昇した電圧（ＶＳＳ＋Ｖｔ）となる。これにより、トランジスタＴｒ９は導通状態となる。

例えば図５に示したブートストラップ回路において、図６に示した時刻ｔ１〜時刻ｔ２の期間に共にオン状態であるトランジスタＴｒ８、及びＴｒ９を経由して、高位側電源端子ＶＤＤから低位側電源端子ＶＳＳへ電流が流れてしまう。

これに対して、本実施例のブートストラップ回路では、電源端子ＶＤＤ−ＶＳＳ間を接続するトランジスタが全てオン状態となる期間が存在しないため、電源端子ＶＤＤ−ＶＳＳ間を電流が流れることはない。従って、本実施例は、低消費電力の回路が実現できる。

上記実施例では、シフトレジスタをゲート線駆動回路に適用した例を説明したが、ソース線駆動回路を構成するシフトレジスタに適用可能であることは勿論である。さらに、表示装置に限らず、シフトレジスタを用いた電子装置に適用することができる。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ 画素部
２ ゲート線駆動回路
３ ソース線駆動回路
４ 画素トランジスタ
５ 画素蓄積容量
６ 画素容量
１０、１２、１３ ２相クロック型シフトレジスタ
１１ ３相クロック型シフトレジスタ
２１〜２６、３３、３４ トランジスタ
１００ インバータ回路
ＣＬ１、ＣＬ２、ＣＬ３ クロック信号（クロック信号端子）
ＩＮ 入力信号（入力端子）
Ｎ１、Ｎ２、Ｎ３、Ｎ４ ノード
ＯＵＴ 出力信号（出力端子）
ＳＲ１〜ＳＲ４、ＳＲｎ シフトレジスタ
ＳＴ スタートパルス信号
ＲＳＴ リセットパルス信号
Ｔｒ１〜Ｔｒ１４ トランジスタ

Claims (25)

1. 入力信号と複数のクロック信号によって出力信号を生成するブートストラップ回路であって、
   第１のクロック信号を入力し、導通状態のとき、前記第１のクロック信号を前記出力信号として出力する第１のトランジスタと、
   前記第１のトランジスタの制御端子に接続され、入力信号に応じて、前記第１のトランジスタを導通状態とする第１の制御部と、
   前記第１のトランジスタの制御端子に接続され、前記複数のクロック信号がＮ相（但し、Ｎは２又はそれ以上の整数）クロックを構成する場合、前記第１のクロック信号に対して半周期進んでいるか又は１相分進んでいる第２のクロック信号と、入力信号に応じて、
   前記第１のトランジスタを非導通状態とする第２の制御部と、
   を備えている、ことを特徴とするブートストラップ回路。
2. 前記第１の制御部は、前記入力信号によって、導通状態／非導通状態が制御される第２のトランジスタを備えている、ことを特徴とする請求項１に記載のブートストラップ回路。
3. 前記第２の制御部で用いる入力信号は、前記第１の制御部で用いる入力信号と同一の信号であるか、又は、別の信号である、ことを特徴とする請求項１又は２に記載のブートストラップ回路。
4. 前記第１のトランジスタの制御端子に接続され、前記入力信号とは別の制御信号に応答して、前記第１のトランジスタを非導通状態とする第３の制御部を備えている、ことを特徴とする請求項１乃至３のいずれか１項に記載のブートストラップ回路。
5. 前記第３の制御部は、前記制御信号によって、導通状態／非導通状態が制御される第１１のトランジスタを備えている、ことを特徴とする請求項４に記載のブートストラップ回路。
6. 前記第２の制御部は、
   前記第２のクロック信号によって導通状態／非導通状態が制御される第３のトランジスタと、
   前記第３のトランジスタに直列に接続された第４のトランジスタと、
   前記第４のトランジスタの導通状態／非導通状態を制御するインバータ回路と、
   前記第３のトランジスタと前記第４のトランジスタが導通状態のとき、導通状態となり、前記第１のトランジスタの制御端子に、前記第１のトランジスタを非導通状態とする電位を与える第５のトランジスタと、
   前記第５のトランジスタの制御端子と電源端子間に接続され、前記第５のトランジスタを非導通状態とする第６のトランジスタと、
   を備えている、ことを特徴とする請求項１乃至５のいずれか１項に記載のブートストラップ回路。
7. 前記第６のトランジスタの制御端子には、前記入力信号が入力される、ことを特徴とする請求項６に記載のブートストラップ回路。
8. 前記インバータ回路は、前記入力信号を入力し、出力が前記第４のトランジスタの制御端子に接続されている、ことを特徴とする請求項６記載のブートストラップ回路。
9. 前記第３のトランジスタと前記第４のトランジスタが導通状態の時に、前記第２のクロック信号の値に応じて、導通状態となり、前記出力信号に所定の電圧を出力する第７のトランジスタをさらに含む、ことを特徴とする請求項６乃至８のいずれか１項に記載のブートストラップ回路。
10. 前記インバータ回路は、
    前記入力信号によって、導通状態／非導通状態が制御される第８のトランジスタと、
    前記第８のトランジスタに直列に接続され、ダイオード接続された第９のトランジスタと、
    を含む、ことを特徴とする請求項６乃至９のいずれか１項に記載のブートストラップ回路。
11. 前記インバータ回路が、高電位電源、及び低電位電源間の電流経路を遮断しうる、ことを特徴とする請求項６乃至１０のいずれか１項に記載のブートストラップ回路。
12. 前記インバータ回路は、
    前記入力信号によって導通状態／非導通状態が制御される第８のトランジスタと、
    前記第８のトランジスタと直列に接続された第９のトランジスタと、を含み、
    前記第９のトランジスタが前記第１のクロック信号によって、導通状態／非導通状態が制御される、ことを特徴とする請求項６乃至１１のいずれか１項に記載のブートストラップ回路。
13. 前記第１の制御部は、前記第２のトランジスタと直列に接続され、前記第２のクロック信号によって導通状態／非導通状態が制御される第１０のトランジスタを備えている、ことを特徴とする請求項２乃至１２のいずれか１項に記載のブートストラップ回路。
14. 第１のクロック信号端子と出力端子間に接続された前記第１のトランジスタ、
    前記入力信号を入力する入力端子に制御端子が接続され、一端が前記第１のトランジスタの制御端子に接続された第２のトランジスタと、
    第２のクロック信号端子に制御端子が接続された第３のトランジスタと、
    前記入力端子に入力が接続されたインバータ回路と、
    前記第３のトランジスタに縦積みされ、制御端子が前記インバータ回路の出力に接続された第４のトランジスタと、
    前記第１のトランジスタの制御端子と電源端子との間に接続された第５のトランジスタと、
    前記第４のトランジスタと前記電源端子との間に接続され、前記入力端子に制御端子が接続された第６のトランジスタと、
    前記出力端子と前記電源端子間に接続された第７のトランジスタと、
    を備え、
    前記第５及び第７のトランジスタの制御端子は、前記第４及び第６のトランジスタの接続点に共通接続されている、ことを特徴とする請求項１に記載のブートストラップ回路。
15. 前記第２及び第３のトランジスタは、各々、ダイオード接続されている、ことを特徴とする請求項１４に記載のブートストラップ回路。
16. 前記入力信号が第１レベルから第２レベルになると、前記第２及び第６のトランジスタは導通状態となり、前記第５及び第７のトランジスタは非導通状態となり、
    前記第４のトランジスタは非導通状態になり、前記第１のトランジスタは導通状態となり、前記出力信号として前記第１のクロック信号が出力され、
    次に、前記第１のクロック信号が第２レベル、前記第２のクロック信号が第１レベルに変化すると、前記第１のトランジスタでのブートストラップ効果により、前記第１のトランジスタの制御端子の電位が前記第２レベル側にさらに変化し、前記第１のトランジスタは導通状態を維持し、前記出力信号に前記第１のクロック信号が出力され、
    前記入力信号が第１レベルとされ前記インバータ回路の出力が第２レベルであり前記第４のトランジスタは導通状態とされ、且つ、前記第２のクロック信号は第１レベルであることから前記第３のトランジスタは非導通状態とされ、
    次に、前記第２のクロック信号が第２レベルに変化し、前記第１のクロック信号が第１レベルとなると、前記第３のトランジスタが導通状態となり、
    前記入力信号に応じて前記第４のトランジスタは導通状態とされ、前記第５のトランジスタと前記第７のトランジスタが導通状態になり、
    前記第１のトランジスタは非導通状態となり、前記出力端子には第１レベルが出力され、
    その後、前記第２のクロック信号の第２レベルが一定の周期で前記第３のトランジスタに入力され、前記入力信号が第１レベルとされ、
    前記インバータ回路の出力は第２レベルであり前記第４のトランジスタは導通状態とされ、前記第５及び第７のトランジスタは導通状態を維持し、
    前記出力端子は第１レベルを維持し、前記第１のトランジスタも非導通状態を維持し、この状態は前記入力信号が第２レベルとなるまで維持される、ことを特徴とする請求項１４又は１５に記載のブートストラップ回路。
17. 第１のクロック信号端子と出力端子間に接続された第１のトランジスタと、
    入力端子に制御端子が接続され、一端が前記第１のトランジスタの制御端子に接続された第２のトランジスタと、
    第２のクロック信号端子に制御端子が接続された第３のトランジスタと、
    前記第３のトランジスタに縦積みされた第４のトランジスタと、
    前記第１のトランジスタの制御端子と第１の電源端子との間に接続された第５のトランジスタと、
    前記第４のトランジスタと前記第１の電源端子との間に接続され、前記入力端子に制御端子が接続された第６のトランジスタと、
    前記出力端子と前記第１の電源端子間に接続され、制御端子が、前記第６のトランジスタと前記第４のトランジスタの接続点と前記第５のトランジスタの制御端子に接続された第７のトランジスタと、
    前記第４のトランジスタの制御端子と前記第１の電源端子間に接続され、前記入力端子に制御端子が接続された第８のトランジスタと、
    前記第４のトランジスタの制御端子と第２の電源端子間に接続された、ダイオード接続された第９のトランジスタと、
    前記第７のトランジスタの制御端子とリセット端子間に接続され、ダイオード接続された第１１のトランジスタと、
    を備えている、ブートストラップ回路。
18. 第１のクロック信号端子と出力端子間に接続された第１のトランジスタと、
    入力端子に制御端子が接続され、一端が前記第１のトランジスタの制御端子に接続された第２のトランジスタと、
    第２のクロック信号端子に制御端子が接続された第３のトランジスタと、
    前記第３のトランジスタに縦積みされた第４のトランジスタと、
    前記第１のトランジスタの制御端子と電源端子との間に接続された第５のトランジスタと、
    前記第４のトランジスタと前記電源端子との間に接続され、前記入力端子に制御端子が接続された第６のトランジスタと、
    前記出力端子と前記電源端子間に接続され、制御端子が、前記第６のトランジスタと前記第４のトランジスタの接続点と前記第５のトランジスタの制御端子に接続された第７のトランジスタと、
    前記第４のトランジスタの制御端子と前記電源端子間に接続され、前記入力端子に制御端子が接続された第８のトランジスタと、
    前記第４のトランジスタの制御端子と前記第１のクロック端子間に接続された、ダイオード接続された第９のトランジスタと、
    を備えている、ブートストラップ回路。
19. 請求項１乃至１８のいずれか１項に記載のブートストラップ回路から構成されることを特徴とするシフトレジスタ。
20. 前記複数のクロック信号が、第１、第２のクロック信号を含む、ことを特徴とする請求項１９に記載のシフトレジスタ。
21. 複数段縦続接続されるシフトレジスタについて、
    奇数段のシフトレジスタでは、前記第１のトランジスタが前記第１のクロック信号を入力し、前記第２の制御部が前記第２のクロック信号を入力し、
    偶数段のシフトレジスタでは、前記第１、第２のクロック信号が入れ換えて入力され、 前記第１のトランジスタは、前記第１のクロック信号として、入れ換えられた前記第２のクロック信号を入力し、前記第２の制御部は、前記第２のクロック信号として、入れ換えられた前記第１のクロック信号を入力する、ことを特徴とする請求項１９又は２０に記載のシフトレジスタ。
22. 前記複数のクロック信号が３相クロックよりなり、
    複数段縦続接続されるシフトレジスタについて、
    段数を３で割った余りが１のシフトレジスタは、前記第１と第２のクロック信号として、第１相クロックと第３相クロックをそれぞれ入力し、
    段数を３で割った余りが２のシフトレジスタは、前記第１と第２のクロック信号として、第２相クロックと第１相クロックをそれぞれ入力し、
    段数を３で割った余りが０のシフトレジスタは、前記第１と第２のクロック信号として、第３相クロックと第２相クロックをそれぞれ入力する、ことを特徴とする請求項１９記載のシフトレジスタ。
23. 請求項１３記載のブートストラップ回路を備えたシフトレジスタであって、
    複数段縦続接続されるシフトレジスタについて、
    前段の出力信号と、前記第１のトランジスタの制御端子の電圧が、次の段の前記入力信号と、前記第２のトランジスタの制御端子に入力され、
    初段のシフトレジスタにおいては、スタートパルス信号が前記入力信号と前記第２のトランジスタの制御端子に共通に入力される、ことを特徴とするシフトレジスタ。
24. 請求項１９乃至２３のいずれか１項に記載のシフトレジスタから構成される駆動回路を用いたことを特徴とする表示装置。
25. 請求項１９乃至２３のいずれか１項に記載のシフトレジスタから構成される駆動回路を用いたことを特徴とする電子装置。

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