CN101594135A - 自举电路及使用该电路的移位寄存器和显示装置 - Google Patents

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Abstract

一种自举电路及使用该电路的移位寄存器和显示装置，能够降低控制信号线数量，提高晶体管的漏电流耐性。具有：晶体管(Tr7、Tr1)，串联在电源端子和第1时钟信号端子之间，将连接点作为输出端子；晶体管(Tr6、Tr4、Tr3)，串联在电源端子和第2时钟信号端子之间；晶体管(Tr5)，连接在电源端子和晶体管(Tr1)的栅极之间；晶体管(Tr2)，源极连接到晶体管(Tr1)的栅极，晶体管(Tr2、Tr6)的栅极与输入端子连接，逆变器的输出连接到晶体管(Tr4)的栅极，晶体管(Tr5、Tr7)的栅极连接到晶体管(Tr6、Tr4)的连接点，晶体管(Tr1)的栅极连接到晶体管(Tr5、Tr2)的连接点。

Description

自举电路及使用该电路的移位寄存器和显示装置
技术领域
本发明涉及到一种显示装置的驱动技术，尤其涉及到液晶显示装置及有机EL(Electro Luminescence：电致发光)显示装置等显示装置的驱动电路中适用的自举电路及使用该电路的移位寄存器。
背景技术
近些年来，对各像素层叠作为有源元件的薄膜晶体管的有源矩阵型显示装置得到普及。例如，在移动电话等移动设备中，使用多晶硅晶体管的有源型液晶显示装置由于可实现装置的小型化而被广泛使用。
多晶硅薄膜晶体管和非晶硅薄膜晶体管相比迁移率高，因此除了构成像素的像素晶体管外，驱动电路等也可通过相同的制造工艺形成。
显示装置中的驱动电路包括分别驱动彼此交叉的多个扫描线(栅极线)及多个信号线(源极线)的栅极线驱动电路和源极线驱动电路。各驱动电路均使用由多个晶体管构成的扫描电路。
在构成该扫描电路的移位寄存器中，一般使用组合了n沟道型晶体管和p沟道型晶体管的CMOS(Complementary MOS：互补金属氧化物半导体)电路。但由于制作n沟道型晶体管和p沟道型晶体管两者，因此CMOS的构造处理存在处理步骤多、制造成本高的问题。
为了改善这一问题，提出了仅由p沟道型或n沟道型任意一种晶体管(单一导电型晶体管)构成的驱动电路。
由这种单一导电型晶体管构成的驱动电路主要由使用了2相～4相时钟信号的移位寄存器构成，并且移位寄存器由利用了自举效应的电路来构成。
作为用2相时钟的移位寄存器的相关技术，例如可参照专利文献1(日本特开2003-016794号公报)。在该移位寄存电路中，如图16(专利文献1的图4)所示，由n个级RS(1)～RS(n)的移位寄存器构成。级RS(k)具有输入信号端子IN、输出信号端子OUT、基准电压施加端子SS、恒压施加端子DD、时钟信号输入端子clk(clk1或clk2)及复位信号输入端子RST。级RS(1)的输入信号端子IN输入来自控制器的起动信号Vst。级RS(k)(k＝2～n)的输入信号端子IN连接到前级RS(k-1)的输出信号端子OUT。最终级RS(n)以外的级RS(k)的复位信号输入端子RST连接到后级RS(k+1)的输出信号端子OUT。最终级RS(n)的复位信号输入端子RST输入来自控制器的复位信号Vrst，奇数级RS(k)的时钟信号输入端子clk1输入来自控制器的时钟信号CK1，偶数级RS(k)的时钟信号输入端子clk2输入时钟信号CK2。时钟信号CK1、CK2分别在使移位寄存器的输出信号移位的时隙(Timeslot)中的预定期间内，按照各时隙交互地变为高电平。使用2相的时钟信号时，使用下一级的输出，最终级中不存在下一级，因此需要来自外部的专用的复位信号。
图17(专利文献1的图10)表示专利文献1公开的移位寄存器的级的构成。当输入了高电平的输入信号时，晶体管21、34变为导通，晶体管22变为截止状态，节点A的电位上升。之后，输入信号变为低电平时，也保持节点A的电位。此时，时钟信号clk变为高电平时，由于自举效应，节点A的电位进一步上升，从该级输出高电平的输出信号OUT。当输入了高电平的复位信号RST时，晶体管33导通，使节点F为高，晶体管22变为导通状态，节点A的电位下降。之后，直到输入信号变为高电平为止，晶体管22保持导通状态。
另一方面，作为使用3相时钟信号的相关技术，例如可参照专利文献2(日本特开2003-346492号公报)。使用3相时钟时，无需2相时钟中必须的最终级用复位信号。使用4相时钟信号时也同样。
专利文献1：日本特开2003-016794号公报(图4、图10、图11等)
专利文献2：日本特开2003-346492号公报(图4等)
以下分析本发明的相关技术。
在专利文献1等公开的2相时钟型的移位寄存器中，使用下一级的输出信号进行复位动作。该复位动作在1帧周期下进行，因此构成电路的晶体管的漏电流较大时，一端保持的电荷发生变动，存在电路错误动作的问题。
对这一点参照图17及图18进行说明。图18是用于说明图17的电路动作的时序图(专利文献1的图11)。
复位动作在RST被设定为高电平的时刻t2到t3之间进行。在此期间，晶体管33变为导通状态(ON状态)，节点F变为高电平。
时刻t3之后，RST变为低电平，因此晶体管33变为非导通状态(截止(OFF)状态)，但节点F保持高电平的电压(电荷)。晶体管的漏电流例如因高温、光的照射等而增加。晶体管33、34的漏电流较大时，由节点F保持的电压下降，本来到下一复位动作为止应保持导通状态的晶体管22因节点F的电压下降而变为非导通状态，节点A浮动。
节点A变为浮动状态时，根据与晶体管24的漏极端子连接的时钟信号clk，经由晶体管24的漏极-栅极间电容，节点A变动。其结晶是，晶体管24接通，输出OUT输出时钟信号clk，发生电路错误动作的问题。
并且，3相时钟型移位寄存器和2相时钟型相比时钟数较多，存在复杂且昂贵的问题。并且时钟数较多的4相时钟型也同样。
发明内容
因此，本发明的目的在于提供一种即使在晶体管的漏电流较大时也不会产生电路错误动作的电路及具有该电路的显示装置。
本申请中公开的发明大致有如下构成。此外在以下说明中，对构成要素标以参照标号进行说明，但参照标记只用于帮助理解，不得解释为对本发明的限制。
本发明涉及的一种自举电路，通过输入信号(IN)和多个时钟信号(CL1、CL2)生成输出信号(OUT)，具有：第1晶体管(Tr1)，将多个时钟信号中的第1时钟信号(CL1)的电压作为输出信号(OUT)输出；第1控制单元，连接到第1晶体管(Tr1)的控制电极(节点N1)，根据输入信号(IN)的值，使第1晶体管(Tr1)为导通状态(接通状态)；以及第2控制单元，连接到第1晶体管(Tr1)的控制电极(节点N1)，使第1晶体管(Tr7)为非导通状态(OFF(截止)状态)。第2控制单元例如在多个时钟信号为2相时钟时，使用相位比第1时钟信号移位半个周期的第2时钟信号(CL1)。
在本发明中，第1控制单元根据输入信号(IN)的值，使第1晶体管(Tr1)为导通状态(ON状态)，之后通过第1晶体管(Tr1)的自举效应输出输出信号(OUT)，之后通过比第1时钟信号(CL1)相位超前半个周期的第2时钟信号(CL2)使第1晶体管(Tr1)为非导通状态(截止状态)，从而获得相位从输入信号(IN)移位的输出信号(OUT)。并且，在第2时钟信号(CL2)的时钟周期内，使第1晶体管(Tr1)为非导通状态的电压施加到其控制电极(节点N1)。
在本发明中，第1控制单元具有根据输入信号(IN)的值变为导通状态的第2晶体管(Tr2)。
在本发明中，第2控制单元具有：第3晶体管(Tr3)，根据第2时钟信号(CL2)变为导通状态；第4晶体管(Tr4)，串联连接到第3晶体管(Tr3)；逆变器电路(100)，根据输入信号(IN)的值控制第4晶体管(Tr4)的导通状态/非导通状态；第5晶体管(Tr5)，在根据第3晶体管(Tr3)和第4晶体管(Tr4)变为导通状态时，使第1晶体管(Tr1)为非导通状态；以及第6晶体管(Tr6)，根据输入信号(IN)的值，使第5晶体管(Tr5)为非导通状态。
在第2控制单元中，输入了输入信号(IN)时(取第1值时)，在控制端子接收逆变器电路(100)的输出的第4晶体管(Tr4)变为非导通状态，所述逆变器电路(100)接收输入信号(IN)，第6晶体管(Tr6)变为导通状态，第5晶体管(Tr5)变为非导通状态，不输出使第1晶体管(Tr1)为非导通状态的电压。
在本发明中，未输入输入信号(IN)时(取第2值时)，使在控制端子接收逆变器电路(100)的输出的第4晶体管(Tr4)变为导通状态，第5晶体管(Tr5)变为导通状态，将第1晶体管(Tr1)的控制电极(节点N1)成为使第1晶体管(Tr1)为非导通状态的电压。根据上述构成，使第1晶体管(Tr1)变为导通状态的电压及使之变为非导通状态的电压不会同时输出到第1晶体管(Tr1)。
进一步，在本发明中，通过向第6晶体管(Tr6)输入输入信号(IN)，使第5晶体管(Tr5)为非导通状态。并且具有第7晶体管(Tr7)，当第5晶体管(Tr5)为导通状态时，成为导通状态，向输出信号(OUT)输出电源电压(VDD)，当第1晶体管(Tr1)为非导通状态时，向输出信号(OUT)输出电源电压(VDD)。
在本发明中，具有第3控制单元，连接到第7晶体管(Tr7)的控制端子，其具有以下功能：通过与输入信号不同的控制信号，使第1晶体管(Tr1)为非导通状态。
在本发明中，上述第3控制单元具有根据控制信号(RST)控制导通状态/非导通状态的第11晶体管(Tr11)。
在本发明中，逆变器电路也可以是如下构成：使第4晶体管(Tr4)为非导通状态时，可隔断高电位电源及低电位电源之间的电流路径。
在本发明中，第1控制单元也可以是如下构成，具有：根据输入信号变为导通状态的第2晶体管(Tr2)；和根据与第2晶体管(Tr2)串联连接的上述第2时钟信号(CL2)控制导通状态的第10晶体管(Tr10)。
在本发明中，多级级联连接上述自举电路以构成移位寄存器，从而输出使输入信号依次相位移位的输出信号。在1级、3级、5级、...等奇数级的自举电路中，向第1晶体管(Tr1)和第3晶体管(Tr3)分别提供第1、第2时钟信号(CL1、CL2)，在2级、4级、6级、...等偶数级的自举电路中，向第1晶体管(Tr1)和第3晶体管(Tr3)分别提供第2、第1时钟信号(CL2、CL1)。
根据本发明，即使漏电流较大，也能够防止电路错误动作。
附图说明
图1是表示本发明的一个实施例的自举电路的图。
图2是表示图1的自举电路的动作的时序图。
图3是表示本发明的液晶显示装置的一个实施例的构成的框图。
图4是表示图3的栅极线驱动电路的构成例的图。
图5是构成图4的移位寄存器的自举电路。
图6是表示图4、图5的移位寄存器的动作的时序图。
图7是构成本发明的第2实施例的移位寄存器的自举电路。
图8是构成本发明的第3实施例的移位寄存器的自举电路。
图9是表示图8的移位寄存器的动作的时序图。
图10是本发明的第4实施例中的移位寄存器的框图。
图11是构成本发明的第4实施例的移位寄存器的自举电路。
图12是表示本发明的第4实施例中的移位寄存器的动作的时序图。
图13是本发明的第5实施例中的移位寄存器的框图。
图14是构成本发明的第5实施例的移位寄存器的自举电路。
图15是表示本发明的第5实施例中的移位寄存器的动作的时序图。
图16是表示专利文献1的移位寄存器的构成的图。
图17是表示图16的各级的构成的图。
图18是表示图17的动作的时序图。
图19是构成本发明的第6实施例的移位寄存器的自举电路。
图20是本发明的第6实施例中的移位寄存器的框图。
图21是表示图20的移位寄存器的动作的时序图。
图22是构成本发明的第7实施例的移位寄存器的自举电路。
图23是表示图22的移位寄存器的动作的时序图。
图24是构成本发明的第8实施例的移位寄存器的自举电路。
图25是表示图24的移位寄存器的动作的时序图。
具体实施方式
说明本发明的实施方式。在本发明的一个方式中，具有：两个晶体管(Tr7、Tr1)，串联在电源端子(VDD)和第1时钟信号端子(CL1)之间，将连接点作为输出端子(OUT)；三个晶体管(Tr6、Tr4、Tr3)，串联在电源端子(VDD)和第2时钟信号端子(CL2)之间；晶体管(Tr5)，连接在电源端子(VDD)和晶体管(Tr1)的栅极之间；以及晶体管(Tr2)，串联到晶体管(Tr5)，晶体管(Tr2、Tr3)的栅极连接到输入端子(IN)，输入连接到输入端子(IN)的逆变器(100)的输出连接到晶体管(Tr4)的栅极，晶体管(Tr5、Tr7)的栅极共同连接到晶体管(Tr4、Tr6)的连接点，晶体管(Tr1)的栅极连接到晶体管(Tr5、Tr2)的连接点。
通过周期短的时钟周期，将用于使晶体管(Tr1)为非导通状态的电压施加到晶体管(Tr1)的栅极，因此即使在漏电流较大的情况下，也能够防止电路错误动作。并且通过相位比第1时钟信号(CL1)超前半个周期的第2时钟信号(CL2)，使晶体管(Tr1)为非导通状态，因此在输入第1时钟信号(CL1)为止，可使晶体管(Tr1)为非导通状态。因此，在即使晶体管的漏电流大的情况下，也能够正常动作。本发明的上述效果不仅在使用2相时钟的电路中获得，在使用3相以上的时钟的电路中也能够获得。
根据本发明，能够抑制漏电流造成的动作不良。在将本发明适用于显示装置等驱动电路时，能够提高装置的可靠性。
以下参照实施例进行说明。
(实施例)
在以下说明中，将p沟道型晶体管的阈值电压设为-Vt，将n沟道型晶体管的阈值电压设为Vt，将去掉符号的Vt称为阈值或阈值电压。并且，将时钟信号及输入信号的高压一侧称为高电平，将低压一侧称为低电平。使用电源的调压侧为VDD，低压侧为VSS，只要是信号的高电平为与VDD相同、低电平为与VSS相同的电压，就将VDD的电压称为高电平、VSS的电压称为低电平。
图1是表示本发明的一个实施例的自举电路的图。如图1所示，本实施例的自举电路由第1至第7p沟道型晶体管Tr1～Tr7及逆变器电路100构成。具体而言，
具有：晶体管Tr1，连接在第1时钟信号端子CL1和输出端子OUT之间；
晶体管Tr2，控制端子(栅极电极)连接到输入端子IN，源极连接到晶体管Tr1的控制端子(栅极电极：节点N1)；
晶体管Tr3，控制端子(栅极电极)连接到第2时钟信号端子CL2；
逆变器电路100，输入连接到输入端子IN；
晶体管Tr4，与晶体管Tr3堆叠(串行连接)，控制端子(栅极电极)连接到逆变器电路100的输出(节点N3)；
晶体管Tr5，连接在晶体管Tr1的控制端子(栅极电极：节点N1)和电源端子VDD之间；
晶体管Tr6，连接在晶体管Tr4和电源端子VDD之间，控制端子(栅极电极)连接到输入端子IN；
晶体管Tr7，连接在输出端子OUT和电源端子VDD之间，
其中，晶体管Tr5和晶体管Tr7的控制端子(栅极电极)共同连接到晶体管Tr4和晶体管Tr6的连接点(节点N2)。虽不特别限定，但在图1的例子中，晶体管Tr2、Tr3分别是二极管方式连接。
接着说明图1的电路的动作。晶体管Tr2由栅极电极及漏极接收输入端子IN的信号(输入信号IN)。输入信号IN为低电平时，晶体管Tr2变为导通状态，此时晶体管Tr2的源极(节点N1)从输入信号IN的低电平(VSS)变为上升了晶体管Tr2的阈值Vt的电压(VSS+Vt)。
节点N1的电压为VSS+Vt时，晶体管Tr1变为导通状态。此外，在图1所示的例子中，输入信号IN连接到晶体管Tr2的漏极和栅极电极，但也可将漏极端子连接到电源端子VSS。
逆变器电路100将输入信号IN的反转输出提供到晶体管Tr4的栅极电极。
晶体管Tr6在输入信号IN为低电平时变为导通状态。此时，晶体管Tr6的漏极端子(节点N2)变为高电平(VDD)。
晶体管Tr7、Tr1驱动与输出端子(OUT)连接的负荷。虽无特别限定，但晶体管Tr7、Tr1和其他晶体管Tr2～Tr6相比，例如沟道宽度设定得大1个量级以上，电流驱动能力设定得较高。
晶体管Tr5在节点N2的电压低时(VSS+2Vt)变为导通状态，使节点N1为高电平(VDD)。
晶体管Tr4在逆变器电路100的输出为低电平时变为导通状态，将通过晶体管Tr3输入的第2时钟信号CL2的低电平传递到节点N2。
晶体管Tr3在时钟信号CL2为低电平时变为导通状态，在晶体管Tr4为导通状态时，节点N2从低电平变为上升2个阈值的电压(VSS+2Vt)。
节点N2的电位为VSS+2Vt时，晶体管Tr5变为导通状态，节点N1变为高电平(VDD)，晶体管Tr1变为非导通状态。
并且，在图1所示的例子中，使晶体管Tr3为二极管方式连接，将第2时钟信号CL2连接到漏极端子和栅极电极，但也可以是将漏极端子连接到电源端子VSS、将第2时钟信号CL2连接到栅极电极的构成。
并且，在不影响动作的范围内，可使信号的低电平和电源电压(低位侧电源电压)VSS为不同的电压，并且也可使信号的高电平和电源电压(高位侧电源电压)VDD为不同的电压。
此外，在图1所示的构成中，使用n沟道型的晶体管时，虽然输出的极性不同，但也可构成同样的电路。
接着说明本实施例的自举电路的动作。图2是用于说明图1的自举电路的时序动作的时序图，表示第1、第2时钟信号CL1、CL2、输入信号IN、输出信号OUT、节点N1、N2、N3的电压波形。其中，第1、第2时钟信号CL1、CL2和输入信号IN的高电平为VDD，低电平为VSS。第1、第2时钟信号CL1、CL2是互补(反相)的时钟。
在图2中，在时刻t1下，输入信号IN从高电平变为低电平时，晶体管Tr2变为导通状态，节点N1从输入信号IN的低电平变为上升了阈值量的电压(VSS+Vt)。并且，由于晶体管Tr6也变为导通状态，因此节点N2向高电平变化。节点N2变为高电平时，晶体管Tr5、Tr7变为非导通状态。逆变器100的输出节点N3输出将输入信号IN的低电平反转的高电平，晶体管Tr4变为非导通状态。晶体管Tr4变为非导通状态时，不会通过晶体管Tr3向节点N2提供时钟信号CL2的低电平。
此时，晶体管Tr1为导通状态，但因第1时钟信号CL1为高电平，所以输出信号OUT保持高电平。
变为时刻t2后，第2时钟信号CL2变为高电平，第1时钟信号CL变为低电平。这样一来，晶体管Tr1的栅极-漏极电极及栅极-源极电极之间存在电容，因此通过经由各电容产生的自举效应，节点N1的电压从VSS+Vt下降到更低的电压，成为比低电平低的电压。
其结果是，晶体管Tr1的栅极-源极间施加晶体管Tr1的阈值电压Vt以上的电压，晶体管Tr1持续导通状态，第1时钟信号CL1的低电平传递到输出端子OUT。
此时，输入信号IN变为高电平，因此逆变器电路100的输出节点N3变为低电平，晶体管Tr4变为导通状态。此时，第2时钟信号CL2变为高电平，因此晶体管Tr3是非导通状态，第2时钟信号CL2的高电平不传递到节点N2。
变为时刻t3后，第2时钟信号CL2变为低电平，第1时钟信号CL1变为高电平。这样一来，晶体管Tr3变为导通状态，晶体管Tr4也是导通状态，所以作为高电平的节点N2从低电平(VSS)变为提高2个阈值量的电平(VSS+2Vt)。
其结果是，晶体管Tr5和晶体管Tr7变为导通状态。通过晶体管Tr5变为导通状态，因自举效应而比低电平低的电压的节点N1的电压变为高电平。其结果是，原本导通状态的晶体管Tr1变为非导通状态。另一方面，晶体管Tr7是导通状态，所以输出端子OUT变为高电平。
时刻t3之后，第2时钟信号CL2的低电平以固定周期输入到晶体管Tr3。逆变器电路100的输出节点N3为低电平、晶体管Tr4为导通状态，因此时刻t3之后，电压VSS+2Vt持续施加到节点N2。
其结果是，晶体管Tr5和晶体管Tr7保持导通状态，因此输出信号OUT保持高电平。并且，节点N1也持续保持高电平，因此晶体管Tr1也继续保持非导通状态。该状态在直到下一输入信号IN输入为止(输入信号IN接着变为低电平为止)不变化。并且，在时钟信号的较短周期下向节点N2持续施加电压VSS+2Vt，因此即使漏电流大时，电路也不会进行错误动作。
如上所述，可获得相位从输入信号IN偏移时钟半周期的输出OUT。通过连接多个图1所示的自举电路，可构成依次使相位移位的移位寄存器。
(显示装置的实施例)
接着说明本发明的显示装置的第1实施例。图3是将本发明的液晶显示装置的一个实施例的构成用框图表示的图。
如图3所示，本实施例的液晶显示装置具有：像素部1、扫描(栅极)线驱动电路2、图像信号(源极)线驱动电路3。虽无特别限定，但在本实施例中，像素部1、栅极线驱动电路2及源极线驱动电路3形成在同一玻璃基板上。
像素部1上形成彼此交叉的栅极线G1～Gn和源极线S1～Sm。栅极线G1～Gn分别连接到栅极线驱动电路2的输出端子。源极线S1～Sm分别连接到源极线驱动电路3的输出端子。
并且，在像素部1中，在栅极线G1～Gn和源极线S1～Sm的各交点上配置像素电路，其由p沟道型晶体管即像素晶体管4、像素存储电容5、由液晶构成的像素电容6构成。
栅极线驱动电路2由移位寄存器构成，该移位寄存器由多个自举电路构成。移位寄存器由通过与像素晶体管4相同的制造步骤做成的晶体管构成。移位寄存器具有参照图1、图2构成的电路。
栅极线驱动电路2中从外部输入垂直起动脉冲ST及时钟信号时，移位寄存器使垂直起动脉冲ST和时钟信号同步而输出使相位移位一段的输出信号OUT，从而使与通用的栅极线连接的像素电路的像素晶体管4变为导通状态，输出到源极线的图像信号取入到像素电路。
源极线驱动电路3由移位寄存器、模拟开关等构成，由通过与像素晶体管相同的步骤做成的晶体管构成。移位寄存器具有参照图1、图2构成的电路。
源极线驱动电路3的移位寄存器通过从外部输入的水平起动脉冲及时钟信号依次通过时钟信号使水平起动脉冲移位，将其输出传递到模拟开关。根据移位寄存器的输出，模拟开关对从外部输入的图像信号进行采样，将图像信号输出到对应的源极线。输出到源极线的图像信号写入到通过栅极线驱动电路2成为导通状态的像素。源极线驱动电路3不限于该构成，也可将单晶硅IC进行COG安装等，从而形成在同一基板上。
图4是表示图3的栅极线驱动电路2的构成例的图。参照图4，在该栅极线驱动电路2中，从外部输入2个时钟信号(CL1、CL2)及垂直起动脉冲信号ST，由串联连接的多个移位寄存器10(SR1、SR2、SR3、SR4...)构成。
初级的移位寄存器SR1根据时钟信号CL1输出将垂直起动脉冲信号ST以时钟半周期相位移位的输出信号OUT(G1)。
后一移位寄存器SR2根据时钟信号CL2输出将移位寄存器SR1的输出相位移位的输出信号OUT(G2)。以下同样，与时钟信号同步，输出被相位移位，依次传递垂直起动脉冲信号ST。
图5是表示图4的移位寄存器SR1的构成的图。如图5所示，移位寄存器SR1由图1的自举电路构成。但在图5中，图1的逆变器电路100由p沟道晶体管Tr8及Tr9构成。在移位寄存器SR1中，作为输入信号IN输入垂直起动脉冲ST，输出信号OUT输出到栅极线G1。
移位寄存器SR1之后的移位寄存器SR2、SR3、SR4...的构成只是变更输入的信号，移位寄存器SR2、SR3、SR4...的电路构成和图5相同。
具体而言，替代在移位寄存器SR1中作为输入信号IN的垂直起动脉冲信号ST，在移位寄存器SR2中，前级的输出信号OUT(G1)作为输入信号IN而输入，替代时钟信号CL1，输入时钟信号CL2，替代时钟信号CL2，输入时钟信号CL1。奇数级的移位寄存器SR1、SR3、...中，时钟信号CL1、CL2分别输入到图5的晶体管Tr1、Tr3，而在偶数级的移位寄存器SR2、SR4、...中，时钟信号CL1、CL2分别输入到晶体管Tr3、Tr1。
之后的移位寄存器中，前级的输出信号OUT作为输入信号IN被输入，每前进一级，改变时钟信号而进行输入。
如图5所示，移位寄存器SR1由9个p沟道型晶体管Tr1～Tr9构成。晶体管Tr2在垂直起动脉冲信号ST为低电平时变为导通状态，节点N1变为从低电平上升阈值量的电压VSS+Vt。节点N1变为该电压，从而使晶体管Tr1变为导通状态。
晶体管Tr8在垂直起动脉冲信号ST为低电平时变为导通状态，向晶体管Tr9流入电流，使节点N3为接近高电平的电压。为了通过该电压使晶体管Tr4为非导通状态，将晶体管Tr8的电流驱动能力设定得高于晶体管Tr9。
晶体管Tr6在垂直起动脉冲信号ST为低电平时变为导通状态，向节点N2提供高电平。晶体管Tr7在节点N2为低压时变为导通状态，向输出信号OUT提供高电平的电压(VDD电源电压)。晶体管Tr1在节点N1为低压(VSS+Vt，或比低电平更低的自举电压)时变为导通状态，向输出信号OUT提供时钟信号CL1的电压。
晶体管Tr7、Tr1驱动与输出端子OUT连接的负荷，因此将沟道宽度设定得比其他晶体管Tr2～Tr5、Tr8、Tr9大1个量级以上，提高电流驱动能力。
晶体管Tr5在节点N2为电压低(VSS+Vt)时变为导通状态，使节点N1为高电平。晶体管Tr4在节点N3为低电压时变为导通状态，通过晶体管Tr3将时钟信号CL2的低电平提供到节点N2。晶体管Tr3在时钟信号CL2为低电平时变为导通状态，如晶体管Tr4为导通状态，则提供将节点N2从低电平提高2个阈值量的电压。通过向节点N2提供该电压，晶体管Tr5变为导通状态，使节点N1为高电平(VDD)，晶体管Tr1为非导通状态。
通过上述本发明的第1实施例涉及的自举电路构成移位寄存器时，为了使晶体管Tr1为非导通状态，不使用下一级的输出信号，而使用时钟信号(CL1或CL2)，因此可不需要在最终级的移位寄存器中需要的复位信号。将本发明的第1实施例涉及的自举电路下的移位寄存器适用于显示装置等驱动电路时，可减少信号线数及电路元件数量，因此可实现装置的小型化、低成本化。
接着说明本实施例的移位寄存器的动作。图6是表示图4、图5的移位寄存器的动作的时序图。表示时钟CL1、CL2、起动脉冲ST、移位寄存器内的节点N1、N2、N3、移位寄存器SR1、Sr2、Sr3的输出G1、G2、G3的电压波形。在图6中，时钟信号CL1、CL2及垂直起动脉冲信号ST的高电平电压是VDD，低电平电压是VSS。参照图6，说明移位寄存器SR1的动作。
在时刻t1下，垂直起动脉冲信号ST变为低电平时，晶体管Tr2变为导通状态，节点N1变为从输入信号IN的低电平上升阈值量的电压。并且，晶体管Tr6也变为导通状态，因此节点N2变为高电平。节点N2变为高电平，从而使晶体管Tr5、Tr7变为非导通状态。
晶体管Tr8变为导通状态，节点N3变为接近高电平的电压，使晶体管Tr4为非导通状态。由于晶体管Tr4为非导通状态，因此节点N2中不会通过晶体管Tr3提供时钟信号CL2的低电平。
晶体管Tr1因节点N1为低压而变为导通状态，但因时钟信号CL1为高电平，所以输出信号OUT(G1)保持高电平。
变为时刻t2后，时钟信号CL2变为高电平，时钟信号CL1变为低电平。这样一来，晶体管Tr1的栅极-漏极电极及栅极-源极电极之间存在电容，通过经由各电容产生的自举效应，节点N1的电压从VSS+Vt进一步下降为更低的电压，变为比低电平低的电压。
其结果是，晶体管Tr1的栅极-源极之间施加阈值电压以上的电压，从而晶体管Tr1保持导通状态，向输出信号OUT(G1)输出时钟信号CL1的低电平。
此时，垂直起动脉冲信号ST变为高电平，因此晶体管Tr8变为非导通状态，节点N3通过晶体管Tr9变为从低电平上升阈值量的电压，使晶体管Tr4为导通状态。
晶体管Tr4变为导通状态，但时钟信号CL2变为高电平，因此晶体管Tr3为非导通状态，时钟信号CL2的高电平不传递到节点N2。
变为时刻t3后，时钟信号CL2变为低电平，时钟信号CL1变为高电平。这样一来，晶体管Tr3变为导通状态，晶体管Tr4也是导通状态，因此原本是高电平的节点N2变为从低电平上升2个阈值量的电压(VSS+2Vt)。
其结果是，晶体管Tr5、Tr7变为导通状态。
晶体管Tr5、Tr7变为导通状态的条件是：
(VDD-Vt)≥(VSS+2Vt)
通过晶体管Tr5变为导通状态，从而因自举效应而比低电平低压的节点N1的电压变为高电平。并且，通过晶体管Tr7变为导通状态，输出信号OUT(G1)变为高电平。
晶体管Tr1因节点N1变为高电平，所以变为非导通状态。
时刻t3之后，时钟信号CL2的低电平以固定周期输入到晶体管Tr3。并且晶体管Tr4也是导通状态，向节点N2以时钟周期持续提供低压(VSS+2Vt)。
其结果是，晶体管Tr5、Tr7保持导通状态，因此输出信号OUT(G1)保持高电平，节点N1也持续保持高电平。直到输入下一垂直起动脉冲信号ST的低电平为止，该状态在保持不变。
在此考虑晶体管Tr6、Tr4、Tr3的漏电流大的情况。当漏电流大时，在时刻t3～t4，一端写入的节点N2的电压(VSS+Vt)在时刻t4～t5的期间内上升。
但在时刻t5～t6期间，再次向节点N2提供低压(VSS+2Vt)。时刻t6下即使时钟信号CL1变为低电平时，晶体管Tr1中也提供成为非导通状态的电压，因此不会出现从晶体管Tr1向输出OUT(G1)输出时钟信号CL1的低电平的情况。因此，不会产生电路错误动作的问题。
以上说明了移位寄存器SR1的动作，而在移位寄存器SR1以外的移位寄存器SR2、SR3、SR4...中，输入的信号虽然改变，但在所有移位寄存器中进行同样的动作。其结果是，垂直起动脉冲信号ST依次进行相位移位而输出，驱动栅极线(G1、G2、G3...)。
与驱动的栅极线连接的像素晶体管4(参照图3)变为导通状态，由源极线驱动电路3(参照图3)提供的图像信号写入到像素。按照各栅极线进行该动作，从而在像素部1中显示图像。
(第2实施例)
接着说明本发明的第2实施例。本发明的第2实施例中，构成本发明的移位寄存器的自举电路与上述第1实施例不同。图7是表示自举电路的构成的图。
如图7所示，晶体管Tr4和Tr3的连接与上述第1实施例(图5)发生变更。晶体管Tr3连接到节点N2一侧，晶体管Tr4串联连接到晶体管Tr3，与晶体管Tr3的连接端子相反一侧的端子连接到VSS。晶体管Tr3的栅极电极上连接第2时钟信号CL2。
在图7中，表示了晶体管Tr4与VSS连接的例子，也可取代VSS，连接和栅极电极相同的节点N3。
图7和图5同样表示初级的移位寄存器SR1，其之后的级的移位寄存器SR2、SR3、SR4...的构成也和上述第1实施例相同。
仅输入的信号发生了变更，而电路构成和图7的移位寄存器SR1相同。具体而言，在移位寄存器SR2中，替代垂直起动脉冲信号ST，前级的输出信号OUT(G1)作为输入信号IN而输入，替代时钟信号CL1，输入时钟信号CL2，替代时钟信号CL2，输入时钟信号CL1。之后的移位寄存器中，前级的输出信号OUT作为输入信号IN而输入，每前进1级，改变时钟信号并进行输入。
在由上述本发明的第2实施例涉及的自举电路构成移位寄存器时，为了使晶体管Tr1为非导通状态，也可以不使用下一级的输出，而使用时钟信号(CL1或CL2)，因此可起到和上述第1实施例同等的效应。
移位寄存器的动作和上述第1实施例相同。但晶体管Tr4在节点N3为低压时变为导通状态，施加到晶体管Tr3的时钟信号CL2为低电平时，将低电平提供到节点N2。
实际上，提供到节点N2的电压变为从低电平上升2个阈值量的电压。通过向节点N2提供该电压，晶体管Tr5变为导通状态，向节点N1提供高电平(VDD)，使晶体管Tr1为非导通状态。动作和图6所示的时序图相同。效果也相同。
(第3实施例)
接着说明本发明的第3实施例。第3实施例如图8所示，在本实施例中，用n沟道型的晶体管构成移位寄存器。将该移位寄存器用于栅极线驱动电路的液晶显示装置的构成如图3的框图所示，移位寄存器的框图和图4相同。栅极线驱动电路2(参照图3)由n沟道型晶体管构成时，像素部1的像素晶体管4(参照图3)也使用n沟道型的晶体管。
参照图8说明本发明的第3实施例的移位寄存器。图8和上述第1实施例同样，图示初级的移位寄存器SR1。之后的级如上述第1及第2实施例中的说明。
图8所示的移位寄存器SR1由9个n沟道型晶体管Tr1～Tr9构成。晶体管Tr2在垂直起动脉冲信号ST为高电平时变为导通状态，向节点N1提供从高电平下降阈值量的电压(VDD-Vt)。通过向节点N1提供该电压，晶体管Tr1变为导通状态。在图8中，晶体管Tr2的漏极端子和栅极电极上连接输入信号(IN)，也可将漏极端子连接到与高电平电压相等的VDD电源。
并且，也可使高电平VDD电源的电压为不同的电压。晶体管Tr8在垂直起动脉冲信号ST为高电平时变为导通状态，电流流入到晶体管Tr9，使节点N3为接近低电平的电压。为了通过该电压使晶体管Tr4为非导通状态，晶体管Tr8的电流驱动能力设定得高于晶体管Tr9的电流驱动能力。晶体管Tr6在垂直起动脉冲信号ST为高电平时变为导通状态，向节点N2提供低电平。
晶体管Tr7在节点N2为高压时变为导通状态，向输出信号OUT(G1)提供低电平的电压(VSS)。晶体管Tr1在节点N1为高压(VDD-Vt或比高电平更高的自举电压)时，变为导通状态，向输出信号OUT(G1)提供时钟信号CL1的电压。
晶体管Tr7、Tr1驱动与输出OUT连接的负荷，因此将沟道宽度设定得比其他晶体管Tr2～Tr6、Tr8、Tr9大1个量级以上，提高电流驱动能力。晶体管Tr5在节点N2为高压时(VDD-Vt)变为导通状态，向节点N1提供低电平。
晶体管Tr4在节点N3为高压时变为导通状态，通过晶体管Tr3将时钟信号CL2的高电平提供到节点N2。
晶体管Tr3在时钟信号CL2为高电平时变为导通状态，如晶体管Tr4为导通状态，则向节点N2提供从高电平下降2个阈值量的电压(VDD-2Vt)。通过向节点N2提供该电压，晶体管Tr5变为导通状态，向节点N1提供低电平，使晶体管Tr1为非导通状态。
在图8中，将时钟信号CL2连接到晶体管Tr3的漏极端子和栅极电极，也可将漏极端子连接到电源端子VDD。
在由上述本发明的第3实施例涉及的自举电路构成移位寄存器时，为了使晶体管Tr1为非导通状态，也可以不使用下一级的输出，而使用时钟信号(CL1或CL2)，因此也可起到和上述第1实施例同等的效果。
接着说明本发明的第3实施例涉及的移位寄存器的动作。图9是表示图8的移位寄存器的动作的时序图。在图9中，时钟信号CL1、CL2及垂直起动脉冲信号ST的高电平电压是VDD，低电平电压是VSS。参照图9说明移位寄存器SR1的动作。
在时刻t1下，垂直起动脉冲信号ST为高电平时，晶体管Tr2变为导通状态，节点N1变为从输入信号IN的高电平下降阈值量的电压(VDD-Vt)。并且，晶体管Tr6也变为导通状态，因此节点N2变为低电平。通过节点N2变为低电平，晶体管Tr5、Tr7变为非导通状态。并且，晶体管Tr8也变为导通状态，因此节点N3变为接近低电平的电压，使晶体管Tr4为非导通状态。因晶体管Tr4为非导通状态，在节点N2中不会出现通过晶体管Tr3提供时钟信号CL2的高电平的情况。晶体管Tr1因节点N1为高压而变为导通状态，但因时钟信号CL1为低电平，所以输出信号OUT(G1)保持低电平。
到了时刻t2时，时钟信号CL2变为低电平，时钟信号CL1变为高电平。这样一来，晶体管Tr1的栅极-漏极电极及栅极-源极电极间存在电容，因此通过经由各电容产生的自举效应，节点N1的电压从VDD-Vt上升到进一步高的电压，成为比高电平高的电压。
其结果是，晶体管Tr1的栅极-源极间施加阈值电压以上的电压，晶体管Tr1持续保持导通状态，向输出信号OUT(G1)提供时钟信号CL1的高电平。
此时，垂直起动脉冲信号ST变为低电平，因此晶体管Tr8变为非导通状态，节点N3通过晶体管Tr9变为从高电平下降阈值量的电压，使晶体管Tr4为导通状态。晶体管Tr4变为导通状态，但时钟信号CL2为低电平，因此晶体管Tr3处于非导通状态，不会向节点N2提供时钟信号CL2的低电平。
到了时刻t3时，时钟信号CL2变为高电平，时钟信号CL1变为低电平。这样一来，晶体管Tr3变为导通状态，晶体管Tr4也是导通状态，因此本来是低电平的节点N2变为从高电平下降2个阈值量的电压(VDD-2Vt)。
其结果是，晶体管Tr5、Tr7变为导通状态。通过晶体管Tr5变为导通状态，因自举效应而比高电平高电压的节点N1的电压变为低电平。并且，通过晶体管Tr7变为导通状态，输出信号OUT(G1)变为低电平。晶体管Tr1因节点N1变为低电平而变为非导通状态。
时刻t3之后，时钟信号CL2的高电平以固定周期输入到晶体管Tr3。并且晶体管Tr4也是导通状态，因此向节点N2以时钟周期持续提供高压(VDD-2Vt)。其结果是，晶体管Tr5、Tr7保持导通状态，因此输出信号OUT(G1)保持低电平，并且节点N1也持续保持低电平。直到输入下一垂直起动脉冲信号ST的高电平为止，该状态保持不变。
以上说明了移位寄存器SR1的动作，移位寄存器SR1以外的移位寄存器SR2、SR3、SR4...中，虽然输入的信号改变，但所有移位寄存器中进行同样的动作。其结果是，垂直起动脉冲信号ST依次移位相位而输出，驱动栅极线(G1、G2、G3...)。
如上所述，使用n沟道型的晶体管也可构成本发明的移位寄存器，并可构成将其适用于栅极线驱动电路2(参照图3)的液晶显示装置。并且，也可以是交换第2实施例中说明的晶体管Tr4和Tr3的构成。这种情况下，可像图9所示的时序图那样动作。效果也相同。
(第4实施例)
接着说明本发明的第4实施例。本发明的第4实施例在构成本发明的移位寄存器的自举电路上不同，其他和上述第1实施例的内容相同。图10表示移位寄存器的框图。
如图10所示，在本实施例中，使用了3相时钟信号的移位寄存器。移位寄存器SR1中，第1相时钟信号CL1和第3相时钟信号CL3作为第1、第2时钟信号而输入，移位寄存器SR2中，第2相时钟信号CL2和第1相时钟信号CL1作为第1、第2时钟信号而输入，移位寄存器SR3中，第3相时钟信号CL3和第2相时钟信号CL2作为第1、第2时钟信号而输入，移位寄存器SR4中，和移位寄存器SR1一样，第1相时钟信号CL1和第3相时钟信号CL3作为第1、第2时钟信号而输入。
图11是表示移位寄存器SR1的构成的图。因使用3相的时钟信号，所以和上述第1实施例的不同点在于，与晶体管Tr3连接的时钟信号。
输入到晶体管Tr3的时钟信号和输入到晶体管Tr1的时钟信号CL1相比，是相位超前了1相(滞后2相)的时钟信号CL3。
其之后的级的移位寄存器SR2、SR3、SR4...的构成只是改变输入的信号，电路构成和图11的移位寄存器SR1相同。具体而言，在移位寄存器SR2中，替代时钟信号CL1，输入时钟信号CL2，替代时钟信号CL3，输入时钟信号CL1。
在移位寄存器SR3中，替代时钟信号CL1，输入CL3，替代时钟信号CL3，输入时钟信号CL2。
因此，时钟信号的连接是，每前进1级，输入之后1个相位的时钟信号。移位寄存器SR4之后也同样。移位寄存器SR4的时钟信号的连接和移位寄存器SR1相同。
时钟信号为4相以上时，使进入到晶体管Tr3的时钟信号是比进入到晶体管1的时钟信号CL1相位超前1个相位的信号。
在由上述本发明的第4实施例涉及的自举电路构成移位寄存器时，为了使晶体管Tr1为非导通状态，也可以不使用下一级的输出，而使用时钟信号(CL1、CL2、或CL3)，因此也可起到和上述第1实施例同样的效果。
接着说明本发明的第4实施例涉及的移位寄存器的动作。图12是表示第4实施例涉及的移位寄存器的动作的时序图。
在图12中，时钟信号CL1、CL2及垂直起动脉冲信号ST的高电平电压是VDD，低电平电压是VSS。参照图11、图12说明移位寄存器SR1的动作。
在时刻t1下，垂直起动脉冲信号ST变为低电平时，晶体管Tr2变为导通状态，节点N1变为从输入信号IN的低电平上升阈值量的电压(VSS+Vt)。并且，晶体管Tr6也变为导通状态，因此节点N2变为高电平。通过节点N2变为高电平，晶体管Tr5、Tr7变为非导通状态。晶体管Tr8也变为导通状态，节点N3变为接近高电平的电压，使晶体管Tr4为非导通状态。因晶体管Tr4为非导通状态，所以不会通过晶体管Tr3将时钟信号CL3的低电平提供到节点N2。晶体管Tr6也变为导通状态，所以节点N2变为高电平。晶体管Tr1因节点N1为低压而变为导通状态，但时钟信号CL1为高电平，所以输出信号OUT(G1)保持高电平。
到了时刻t2时，时钟信号CL3变为高电平，时钟信号CL1变为低电平。这样一来，晶体管Tr1的栅极-漏极电极及栅极-源极电极之间存在电容，因此通过经由各电容产生的自举效应，节点N1的电压从VSS+Vt下降到更低的电压，成为比低电平低的电压。
其结果是，晶体管Tr1的栅极-源极间施加大于阈值电压的电压，晶体管Tr1持续导通状态，输出端子OUT输出时钟信号CL1的低电平。
此时，垂直起动脉冲信号ST变为高电平，因此晶体管Tr8变为非导通状态，节点N3通过晶体管Tr9变为从低电平上升阈值的电压，使晶体管Tr4为导通状态。
晶体管Tr4变为导通状态，但因时钟信号CL3为高电平，因此晶体管Tr3为非导通状态，不会向节点N2提供时钟信号CL3的高电平。
到了时刻t3时，时钟信号CL1变为高电平。这样一来，节点N1的电压通过自举效应返回到时刻t1下设定的电压(VSS+Vt)。此时，晶体管Tr1保持导通状态，因此输出OUT(G1)的电压变为时钟信号CL1的高电平。
到了时刻t4时，时钟信号CL3变为低电平。这样一来，晶体管Tr3变为导通状态，晶体管Tr4也是导通状态，因此原本高电平的节点N2变为从低电平上升2个阈值量的电压(VSS+2Vt)。
其结果是，晶体管Tr5、Tr7变为导通状态。通过晶体管Tr5变为导通状态，节点N1的电压变为高电平，晶体管Tr1变为非导通状态。
另一方面，晶体管Tr7为导通状态，因此从晶体管Tr7向输出信号OUT(G1)提供高电平，但因电压已经是高电平，所以电压不变化。
时刻t4之后，时钟信号CL3的低电平以固定周期输入到晶体管Tr3。并且，晶体管Tr4也是导通状态，所以以时钟周期向节点N2持续提供低压(VSS+2Vt)。
其结果是，晶体管Tr5、Tr7保持导通状态，因此输出信号OUT(G1)保持高电平，并且节点N1也继续保持高电平。直到输入下一垂直起动脉冲信号ST的低电平为止，该状态保持不变。
在此考虑晶体管(Tr3、Tr4、Tr6)的漏电流大的情况。在本发明中，在时刻t4～t5的期间(时钟信号CL3为低电平的期间)，向晶体管Tr1输出成为非导通状态的电压。
因此，时刻t5下，时钟信号CL1变为低电平时，可切实使晶体管Tr1为非导通状态。其结果是，即使时钟信号CL1变为低电平，自举效应也不发挥作用，因此晶体管Tr1变为导通状态，时钟信号CL1的低电平不会提供到输出。即，可防止电路的错误动作。
以上说明了移位寄存器SR1的动作，在移位寄存器SR1以外的移位寄存器SR2、SR3、SR4...中，输入的信号虽然改变，但所有移位寄存器中进行同样的动作。其结果是，垂直起动脉冲信号ST依次进行相位移位而输出，驱动栅极线(G1、G2、G3...)。
如上所述，本发明的移位寄存器也可对应3相以上的时钟信号。
(第5实施例)
接着说明本发明的第5实施例。图13是表示第5实施例的移位寄存器的构成的图。如图13所示，和上述第1至第4实施例同样，除了时钟信号以外，向移位寄存器SR1输入垂直起动脉冲信号ST。移位寄存器SR2之后，也可以是如下构成，除了时钟信号以外，两种信号(前级的输出信号OUT和前级的节点N1(晶体管Tr1的栅极节点))分别输入到输入端子IN1、IN2。
图14是表示构成图13的移位寄存器12的自举电路的构成的图，表示图13的移位寄存器SR1的电路构成。参照图14，和图5的构成的不同点在于：晶体管Tr10串联连接到晶体管Tr2，输入端子IN2连接到晶体管Tr2的栅极，连接晶体管Tr10的栅极和漏极并与第2时钟信号CL2连接。并且，与晶体管Tr6、Tr8的栅极电极连接的信号线、和与晶体管Tr2的栅极电极连接的信号线分离。并且，输出端子OUT、晶体管Tr1的栅极节点N1(晶体管Tr5和Tr2的连接点)作为输出而被取出，分别连接到下一级输入端子IN1、IN2。
在图14所示的例子中，晶体管Tr10的漏极端子和栅极电极与时钟信号CL2连接，但也可以是如下构成，将时钟信号CL2仅连接到栅极电极，将漏极端子连接到VSS。
晶体管Tr2在移位寄存器SR1中，在垂直起动脉冲信号ST为低电平时变为导通状态，通过晶体管Tr10将时钟信号CL2的电压提供到节点N1。
通过向节点N1提供该电压，晶体管Tr1变为导通状态。在移位寄存器SR2之后，晶体管Tr2中输入前级的节点N1，前级的节点N1在低压时，晶体管Tr2变为导通状态，通过晶体管Tr10将与晶体管Tr10连接的时钟信号(CL1或CL2)的低电平提供到节点N1。晶体管Tr10在所连接的时钟信号(CL1或CL2)的电压为低电平时变为导通状态。除此以外和第1实施例中说明的内容相同，因此省略说明。
在由上述本发明的第5实施例涉及的自举电路构成移位寄存器时，为了使晶体管Tr1为非导通状态，也可以不使用下一级的输出，而使用时钟信号(CL1或CL2)，因此也可起到和上述第1实施例同等的效果。
接着说明本发明的第5实施例涉及的移位寄存器的动作。图15是表示参照图13及图14说明的本发明的第5实施例涉及的移位寄存器的动作的时序图。图15中表示第1、第2时钟信号CL1、CL2、起动脉冲ST、图13的移位寄存器SR1中的节点N1、N2、N3、图13的移位寄存器SR2中的节点N1、N2、N3、图13的移位寄存器SR1、SR2、SR3的输出G1、G2、G3的电压波形。
参照图15，说明移位寄存器SR1的动作。在时刻t1下，垂直起动脉冲信号ST变为低电平时，晶体管Tr2变为导通状态。此时，因时钟信号CL2也是低电平，所以晶体管Tr10也是导通状态，节点N1变为从时钟信号CL2的低电平上升阈值量的电压。
并且，晶体管Tr6也变为导通状态，所以节点N2变为高电平。
通过节点N2变为高电平，晶体管Tr5、Tr7变为非导通状态。晶体管Tr8变为导通状态，节点N3变为接近高电平的电压，使晶体管Tr4为非导通状态。由于晶体管Tr4是非导通状态，所以不会通过晶体管Tr3向节点N2提供时钟信号CL2的低电平。
晶体管Tr1因节点N1为低电压而变为导通状态，但因时钟信号CL1是高电平，所以输出信号OUT(G1)保持高电平。
时刻t2之后和上述第1实施例中说明的内容相同，因此省略说明。
接着说明移位寄存器SR2的动作。移位寄存器SR2的内部电路的构成是，在图14中，使输入到晶体管Tr10和Tr3的时钟信号CL2置换为时钟信号CL1，使输入到晶体管Tr1的时钟信号CL1置换为时钟信号CL2。
在时刻t1下，输入信号IN2(前级的节点N1)变为低压时(从低电平上升阈值Vt的电压)，晶体管Tr2变为导通状态，但因时钟信号CL1为高电平，所以晶体管Tr10为非导通状态，节点N1的电压保持高电平不变。
之后，到了时刻t2后，输入信号IN2(前级的节点N1)通过自举效应而变为比低电平更低的电压。从栅极接收输入信号IN2的晶体管Tr2保持导通状态。此时，时钟信号CL1是低电平，因此晶体管Tr10变为导通状态，节点N1变为从时钟信号CL1的低电平上升阈值量的电压。
并且，由于输入信号IN1(前级的OUT(G1))为低电平，所以晶体管Tr6也变为导通状态，节点N2变为高电平。由于节点N2变为高电平，晶体管Tr5、Tr7变为非导通状态。晶体管Tr8变为导通状态，节点N3变为接近高电平的电压，使晶体管Tr4为非导通状态。因晶体管Tr4为非导通状态，所以不会通过晶体管Tr3向节点N2提供时钟信号CL1的低电平。
晶体管Tr1因节点N1为低压而变为导通状态，但因时钟信号CL2为高电平，所以输出信号OUT(G2)保持高电平。
到了时刻t3时，时钟信号CL1变为高电平，时钟信号CL2变为低电平。这样一来，晶体管Tr1的栅极-漏极电极及栅极-源极电极之间存在电容，因此通过经由各电容产生的自举效应，节点N1的电压从VSS+Vt下降到更低的电压，成为比低电平低的电压。
其结果是，晶体管Tr1的栅极-源极间施加阈值电压以上的电压，晶体管Tr1持续导通状态，时钟信号CL2的低电平提供到输出信号OUT(G2)。此时，输入信号IN1(前级的OUT(G1)))变为高电平，因此晶体管Tr8变为非导通状态，节点N3通过晶体管Tr9变为从低电平上升阈值量的电压，使晶体管Tr4为导通状态。
晶体管Tr4变为导通状态，但时钟信号CL1变为高电平，因此晶体管Tr3是非导通状态，不会向节点N2提供时钟信号CL1的高电平。
到了时刻t4时，时钟信号CL1变为低电平，时钟信号CL2变为高电平。这样一来，晶体管Tr3变为导通状态，晶体管Tr4也是导通状态，因此原本是高电平的节点N2变为从低电平上升2个阈值量的电压(VSS+2Vt)。其结果是，晶体管Tr5和Tr7变为导通状态。晶体管Tr5和Tr7变为导通状态的条件是：
(VDD-Vt)≥(VSS+2Vt)
通过晶体管Tr5变为导通状态，因自举效应而比低电平低的电压的节点N1的电压变为高电平。
并且，通过晶体管Tr7变为导通状态，输出信号OUT(G2)变为高电平。晶体管Tr1因节点N1变为高电平而变为非导通状态。
时刻t4之后，时钟信号CL1的低电平以固定周期输入到晶体管Tr3。并且，晶体管Tr4也是导通状态，所以以时钟周期向节点N2持续提供低压(VSS+2Vt)。
其结果是，晶体管Tr5和Tr7保持导通状态。其结果是，输出信号OUT(G2)保持高电平，并且节点N1也持续保持高电平。直到输入下一输入信号IN1(前级的OUT(G1))的低电平为止，该状态保持不变。
以上说明了移位寄存器SR1及SR2的动作，在移位寄存器SR2之后的移位寄存器SR3、SR4、SR5...中，输入的信号虽然改变，但所有移位寄存器中进行和移位寄存器SR2同样的动作。其结果是，垂直起动脉冲信号ST依次进行相位移位而输出，驱动栅极线(G1、G2、G3...)。
在图14所示的第5实施例中，通过前级的节点N1控制晶体管Tr2，因此能够以比低电平更低的电压成为导通状态。
并且，晶体管Tr10由电压电平稳定的时钟信号控制。因此，可起到不易受TFT特性变动的影响的效果。
作为上述第1实施例的变更例，说明了第5实施例，但也可与上述第2～第4实施例组合而构成。
在第5实施例中，例如使用在上述第4实施例中说明的3相时钟信号时，使输入到晶体管Tr10的时钟信号是与输入到晶体管Tr1的时钟信号相比相位超前1个相位的信号即可。4相以上时也同样。
本发明不限于上述实施例的构成，可进行适当变更。例如，也可变更输入到各晶体管的信号，以进行同样的动作，或者也可以增加新的晶体管而进行同样的动作。
例如在图1中，在晶体管Tr5和Tr2的连接点与晶体管Tr1的栅极电极之间，插入别的晶体管，通过自举效应而不使电压大幅变动的晶体管Tr1的栅极电极的电压不传递到晶体管Tr5、Tr2。这种情况下，若插入的晶体管如是p沟道型，则使其栅极电极连接到VSS，如是n沟道型，则使其栅极电极连接到VDD，使源极电极或漏极电极的一端连接到晶体管Tr5和Tr2的连接点，使另一个连接到晶体管Tr1的栅极电极即可。
并且，在图5、图7等中，图1的逆变器电路100由晶体管Tr8和Tr9构成，但不限于此，也可使用其他构成的逆变器电路。进一步，逆变器电路的输入上使用了输入信号IN或IN1(前级的OUT)，但当然不限于该构成。例如也可以是将前级的节点N1(输入信号IN2)连接到逆变器电路的输入的构成。晶体管Tr6也同样，输入到晶体管Tr6的栅极的信号不限于输入信号IN或IN1。例如，也可以是前级的节点N1(输入信号IN2)、本身的节点N1。
(第6实施例)
接着说明本发明的第6实施例。本发明的第6实施例和上述第1实施例的不同点在于，本发明的移位寄存器及构成该移位寄存器的自举电路。图19是表示自举电路的构成的图。并且，图20是表示使用图19的自举电路构成的移位寄存器的构成的框图。
该自举电路由p沟道型晶体管构成。参照图19，其具有：
晶体管Tr1，连接在时钟信号端子CL1和输出端子之间；
二极管方式连接的晶体管Tr2，栅极电极连接到输入端子IN，源极连接到晶体管Tr1的栅极电极；
晶体管Tr3，栅极电极连接到时钟信号端子CL2；
晶体管Tr4，与晶体管Tr3堆叠；
晶体管Tr5，连接在晶体管Tr1的栅极电极和电源端子VDD之间；
晶体管Tr6，连接在晶体管Tr4和电源端子VDD之间，栅极电极连接到输入端子IN；
晶体管Tr7，连接在电源端子VDD和输出端子OUT之间，栅极电极连接在晶体管Tr6和晶体管Tr4的连接点与晶体管Tr5的栅极电极；
晶体管Tr8，连接在晶体管Tr4的栅极电极和电源端子VDD之间，栅极电极连接到输入端子IN；
二极管方式连接的晶体管Tr9，连接在晶体管Tr4的栅极电极和电源端子VSS之间；
二极管方式连接的晶体管Tr11，连接在晶体管Tr7的栅极电极和复位端子RST之间。
如图20所示，向移位寄存器SR1输入时钟信号(CL1，CL2)，并且起动脉冲信号ST及下一级的移位寄存器SR2的输出信号OUT分别输入到IN端子及RST端子。移位寄存器SR之后的构成是，输入时钟信号(CL1，CL2)，并且前级及后级的移位寄存器的输出信号OUT分别输入到IN端子及RST端子。并且，向最终级的移位寄存器SRn(其中n≥5)输入时钟信号(CL1，CL2)，并且前级的移位寄存器SRn-1(未图示)的输出信号OUT及复位脉冲信号RST分别输入到IN端子及RST端子。
并且，图19所示的自举电路的构成和图5的构成相比，不同点在于增加了p沟道型的晶体管Tr11。晶体管Tr11的栅极及漏极端子连接到RST端子，源极端子连接到节点N2。RST端子为低电平时，晶体管Tr11导通，将节点N2设为低电平，而使晶体管Tr7、Tr5导通(导通状态)。其结果是，节点N1变为电源电位VDD，晶体管Tr1截止，输出OUT复位为高电平。晶体管Tr11以外的构成和上述第1至第2实施例中说明的构成相同，因此省略说明。
此外，在图19所示的构成中，使用n沟道型的晶体管，虽然输出极性不同，但可构成同样的电路。
接着参照图21说明图19的自举电路的动作。图21是表示图19的自举电路的动作的时序图。图21中时刻t1到时刻t3的期间的动作和上述第1至第2实施例中说明的内容相同，因此省略说明。
在时刻t3下，通过节点N3及时钟信号CL2变为低电平，晶体管Tr4及晶体管Tr3均变为导通状态，使节点N2从高电平向低电平转变。并且，除了上述动作外，使与RST端子连接的下一级OUT变为低电平，晶体管Tr11变为导通状态，使节点N2从高电平转变到低电平。
即，与上述实施例的不同点在于，用两个系统进行使节点N2向低电平转变的动作。
并且，与上述实施例的不同点还在于如下动作：最终级的移位寄存器SRn的输出OUT在时刻tn-1下转变到低电平后，在时刻tn下向高电平转变的同时，来自复位脉冲信号RST的高电平信号传递到RST端子。
本实施例的自举电路可利用晶体管Tr11将节点N2向低电平转变(强制复位)，因此可切实使节点N2从高电平向低电平转变。
此外，和图20的构成不同，也可以是将起动脉冲信号ST输入到移位寄存器SRn的RST端子的构成。
(第7实施例)
接着说明本发明的第7实施例。本发明的第7实施例和上述第1实施例的不同点在于，构成本发明的移位寄存器的自举电路。图22是表示本发明的第7实施例的自举电路的构成的图。该自举电路由p沟道型晶体管构成。
参照图22，具有：
p沟道型晶体管Tr1，连接在时钟信号端子CL1和输出端子OUT之间；
二极管方式连接的晶体管Tr2，连接在晶体管Tr1的栅极电极和输入端子IN之间；
二极管方式连接的晶体管Tr3，与时钟信号端子CL2连接；
晶体管Tr4，与晶体管Tr3堆叠；
晶体管Tr5，连接在晶体管Tr1的栅极电极和电源端子VDD之间；
晶体管Tr6，连接在晶体管Tr4和电源端子VDD之间，栅极电极连接到输入端子IN；
晶体管Tr7，连接在输出端子OUT和电源端子VDD之间，栅极电极连接到晶体管Tr6和晶体管Tr4的连接点与晶体管Tr5的栅极电极；
晶体管Tr8，连接在晶体管Tr4的栅极电极和电源端子VDD之间，栅极电极连接到输入端子；
二极管方式连接的晶体管Tr9，连接在晶体管Tr4的栅极电极和时钟端子CL1之间。
在图5的构成中，二极管方式连接的晶体管Tr9连接在节点N3和VSS之间，而在本实施例中，如图22所示，二极管方式连接的晶体管Tr9连接在节点N3和第1时钟信号CL1之间。即，p沟道型的晶体管Tr9的源极连接到节点N3，栅极电极和漏极共同连接到CL1。除此以外的构成和图5相同。
此外，在图22所示的构成中，使用n沟道型的晶体管时，虽然输出极性不同，但也可构成同样的电路。
接着参照图23说明图22的电路的动作。图23是表示图22的电路动作的时序图。晶体管Tr9以外的晶体管的动作和上述第1实施例相同，因此省略说明。在此说明晶体管Tr9的动作。
在时刻t1下，时钟信号CL1为高电平，因此晶体管Tr9变为非导通状态。到了时刻t2时，时钟信号CL1转变到低电平，因此晶体管Tr9变为导通状态，节点N3变为从低电平(低位侧电源的电位VSS)上升晶体管Tr9的阈值Vt的电压(VSS+Vt)。
在上述第1至第6实施例中，例如在图5所示的自举电路中，在图6中的时刻t1～时刻t2的期间，经由均为导通状态的晶体管Tr8及Tr9，电流从高电位电源端子VDD向低电位电源端子VSS流动。
与之相对，在本实施例的自举电路中，在相应期间内，晶体管Tr9为非导通状态，所以不会从电源端子VDD经由晶体管Tr9流入电流。因此，本实施例可实现低耗电的电路。
(第8实施例)
接着说明本发明的第8实施例。本发明的第8实施例和上述第1实施例的不同点在于，构成本发明的移位寄存器的自举电路。图24是表示本发明的第8实施例的自举电路的构成的图。该自举电路由p沟道型晶体管构成。
参照图24，其具有：
晶体管Tr1，连接在时钟信号端子CL1和输出端子OUT之间；
二极管方式连接的晶体管Tr2，连接在晶体管Tr1的栅极电极和输入端子IN之间；
二极管方式连接的晶体管Tr3，连接到时钟信号端子CL2；
晶体管Tr4，与晶体管Tr3堆叠；
晶体管Tr5，连接在晶体管Tr1的栅极电极和电源端子VDD之间；
晶体管Tr6，连接在晶体管Tr4和电源端子VDD之间，栅极电极连接到输入端子IN；
晶体管Tr7，连接在输出端子OUT和电源端子VDD之间，栅极电极连接到晶体管Tr6和晶体管Tr4的连接点与晶体管Tr5的栅极电极；
晶体管Tr8，连接在晶体管Tr4的栅极电极和电源端子VDD之间，栅极电极连接到输入端子IN；
晶体管Tr9，连接在晶体管Tr4的栅极电极和电源端子VSS之间；
晶体管Tr13、Tr12，堆叠在电源端子VSS和电源端子VDD之间；
二极管方式连接的晶体管Tr14，连接在晶体管Tr13的栅极电极和时钟信号端子CL1之间。
其中，晶体管Tr9的栅极电极连接到晶体管Tr12和晶体管Tr13的连接点，晶体管Tr13的栅极电极连接到晶体管Tr4的栅极电极，晶体管Tr12的栅极电极连接到上述输入端子IN。
参照图24，本实施例的自举电路的构成和图5的构成相比，不同点在于：增加了p沟道型晶体管Tr12、Tr13及Tr14；晶体管Tr9的栅极端子的连接不同。
晶体管Tr12及Tr13设置在电源端子VDD-VSS之间，晶体管Tr12及Tr13的栅极电极分别连接到IN端子及节点N3。晶体管Tr14进行二极管方式的连接，漏极连接到CL1，源极连接到晶体管Tr13的栅极，晶体管Tr9的栅极电极连接节点N4。
此外，在图24所示的构成中，使用n沟道型的晶体管时，虽然输出极性不同，但可构成同样的电路。
接着参照图25说明图24的电路的动作。图25是表示图24的电路的动作的时序图。晶体管Tr9及晶体管Tr12～Tr14以外的晶体管的动作与上述第1实施例相同，因此省略说明。以下说明晶体管Tr9及晶体管Tr12～Tr14的动作。
在时刻t1下，IN端子为低电平时，晶体管Tr12变为导通状态，与晶体管Tr12的漏极连接的节点N4转变为高电平。此时，晶体管Tr14因时钟信号CL1为高电平，所以变为非导通状态。晶体管Tr13因节点N3为高电平，所以是非导通状态。晶体管Tr9因节点N4为高电平，所以是非导通状态。
通过上述动作，在晶体管Tr8导通的状态下，晶体管Tr9为非导通状态，因此不产生在高位侧电源端子VDD-低位侧电源端子VSS之间流动的电流。
到了时刻t2时，时钟信号CL1从高电平向低电平转变，因此晶体管Tr14变为导通状态，节点N3变为从低电平(低位侧电源的电位VSS)上升晶体管Tr14的阈值Vt的电压(VSS+Vt)。因此，晶体管Tr13变为导通状态，节点N4变为从低电平上升晶体管Tr13的阈值Vt的电压(VSS+Vt)。这样一来，晶体管Tr9变为导通状态。
例如在图5所示的自举电路中，在图6所示的时刻t1～时刻t2的期间，经由均为导通状态的晶体管Tr8及Tr9，电流从高位侧电源端子VDD向低位侧电源端子VSS流动。
与之相对，在本实施例的自举电路中，不存在连接电源端子VDD-VSS之间的晶体管均为导通状态的期间，因此电流不会在电源端子VDD-VSS之间流动。因此，本实施例可实现低耗电的电路。
在上述实施例中，说明了将移位寄存器适用于栅极线驱动电路的例子，当然也可适用于构成源极线驱动电路的移位寄存器。进一步，不限于显示装置，也可适用于使用了移位寄存器的电子装置。
此外，上述专利文献的公开内容引用到本说明书中。在本发明的全部公开内容(包括权利要求的范围)的范围内，可进一步根据其基本技术思想进行实施方式及实施例的变更、调整。并且，在本发明的权利要求范围内，可进行各种公开要素的多种组合及选择。即，本发明当然包括包含权利要求范围在内的所有公开内容及本领域技术人员可根据其技术思想获得的各种变形、修改。

Claims (25)

1.一种自举电路，根据输入信号和多个时钟信号生成输出信号，其特征在于，具有：
第1晶体管，输入第1时钟信号，在导通状态时，将上述第1时钟信号作为上述输出信号输出；
第1控制部，与上述第1晶体管的控制端子连接，根据输入信号使上述第1晶体管成为导通状态；以及
第2控制部，与上述第1晶体管的控制端子连接，当上述多个时钟信号构成N相时钟时，根据第2时钟信号和输入信号，使上述第1晶体管成为非导通状态，上述第2时钟信号相对于上述第1时钟信号超前半个周期或超前1个相位，其中N是2以上的整数。
2.根据权利要求1所述的自举电路，其特征在于，
上述第1控制部具有根据上述输入信号控制导通状态/非导通状态的第2晶体管。
3.根据权利要求1或2所述的自举电路，其特征在于，
上述第2控制部中使用的输入信号是和上述第1控制部中使用的输入信号相同的信号或其他信号。
4.根据权利要求1至3中任一项所述的自举电路，其特征在于，
具有第3控制部，其连接到上述第1晶体管的控制端子，响应于和上述输入信号不同的控制信号，使上述第1晶体管成为非导通状态。
5.根据权利要求4所述的自举电路，其特征在于，
上述第3控制部具有根据上述控制信号控制导通状态/非导通状态的第1晶体管。
6.根据权利要1至5中任一项所述的自举电路，其特征在于，
上述第2控制部具有：
第3晶体管，根据上述第2时钟信号控制导通状态/非导通状态；
第4晶体管，与上述第3晶体管串联连接；
逆变器电路，控制上述第4晶体管的导通状态/非导通状态；
第5晶体管，当上述第3晶体管和上述第4晶体管为导通状态时成为导通状态，向上述第1晶体管的控制端子提供使上述第1晶体管成为非导通状态的电位；以及
第6晶体管，连接在上述第5晶体管的控制端子和电源端子之间，使上述第5晶体管成为非导通状态。
7.根据权利要求6所述的自举电路，其特征在于，
向上述第6晶体管的控制端子输入上述输入信号。
8.根据权利要求6所述的自举电路，其特征在于，
上述逆变器电路输入上述输入信号，上述逆变器电路的输出连接到上述第4晶体管的控制端子。
9.根据权利要求6至8中任一项所述的自举电路，其特征在于，
进一步包括第7晶体管，当上述第3晶体管和上述第4晶体管为导通状态时，根据上述第2时钟信号的值成为导通状态，向上述输出信号输出预定的电压。
10.根据权利要求6至9中任一项所述的自举电路，其特征在于，
上述逆变器电路包括：
第8晶体管，根据上述输入信号控制导通状态/非导通状态；和
二极管方式连接的第9晶体管，与上述第8晶体管串联连接。
11.根据权利要求6至10中任一项所述的自举电路，其特征在于，
上述逆变器电路能够隔断高电位电源及低电位电源间的电流路径。
12.根据权利要求6至11中任一项所述的自举电路，其特征在于，
上述逆变器电路包括：第8晶体管，根据上述输入信号控制导通状态/非导通状态；和
第9晶体管，与上述第8晶体管串联连接，
上述第9晶体管根据上述第1时钟信号控制导通状态/非导通状态。
13.根据权利要求2至12中任一项所述的自举电路，其特征在于，
上述第1控制部具有第10晶体管，该第10晶体管与上述第2晶体管串联连接，根据上述第2时钟信号控制导通状态/非导通状态。
14.根据权利要求1所述的自举电路，其特征在于，
具有：第1晶体管，连接在第1时钟信号端子和输出端子之间；
第2晶体管，控制端子与输入上述输入信号的输入端子连接，一端与上述第1晶体管的控制端子连接；
第3晶体管，控制端子与第2时钟信号端子连接；
逆变器电路，输入与上述输入端子连接；
第4晶体管，与上述第3晶体管堆叠，控制端子与上述逆变器电路的输出连接；
第5晶体管，连接在上述第1晶体管的控制端子和电源端子之间；
第6晶体管，连接在上述第4晶体管和上述电源端子之间，控制端子与上述输入端子连接；以及
第7晶体管，连接在上述输出端子和上述电源端子之间，
其中，上述第5晶体管及第7晶体管的控制端子共同连接到上述第4晶体管及第6晶体管的连接点。
15.根据权利要求14所述的自举电路，其特征在于，
上述第2晶体管及第3晶体管分别进行二极管方式的连接。
16.根据权利要求14或15所述的自举电路，其特征在于，
当上述输入信号从第1电平变为第2电平时，上述第2晶体管及第6晶体管成为导通状态，上述第5晶体管及第7晶体管成为非导通状态，
上述第4晶体管成为非导通状态，上述第1晶体管成为导通状态，输出上述第1时钟信号作为上述输出信号，
接着，当上述第1时钟信号变为第2电平、上述第2时钟信号变为第1电平时，由于上述第1晶体管中的自举效应，上述第1晶体管的控制端子的电位进一步向上述第2电平一侧变化，上述第1晶体管保持导通状态，向上述输出信号输出上述第1时钟信号，
上述输入信号为第1电平，上述逆变器电路的输出是第2电平，上述第4晶体管为导通状态，并且上述第2时钟信号为第1电平，因此上述第3晶体管为非导通状态，
接着，当上述第2时钟信号变为第2电平、上述第1时钟信号变为第1电平时，上述第3晶体管成为导通状态，
根据上述输入信号，上述第4晶体管为导通状态，上述第5晶体管和上述第7晶体管成为导通状态，
上述第1晶体管成为非导通状态，上述输出端子输出第1电平，
之后，上述第2时钟信号的第2电平以固定周期输入到上述第3晶体管，上述输入信号为第1电平，
上述逆变器电路的输出是第2电平，上述第4晶体管为导通状态，上述第5晶体管及第7晶体管保持导通状态，
上述输出端子保持第1电平，上述第1晶体管也保持非导通状态，该状态保持到在上述输入信号变为第2电平为止。
17.一种自举电路，其特征在于，具有：
第1晶体管，连接在第1时钟信号端子和输出端子之间；
第2晶体管，控制端子与输入端子连接，一端与上述第1晶体管的控制端子连接；
第3晶体管，控制端子与第2时钟信号端子连接；
第4晶体管，与上述第3晶体管堆叠；
第5晶体管，连接在上述第1晶体管的控制端子和第1电源端子之间；
第6晶体管，连接在上述第4晶体管和上述第1电源端子之间，控制端子与上述输入端子连接；
第7晶体管，连接在上述输出端子和上述第1电源端子之间，控制端子连接到上述第6晶体管和上述第4晶体管的连接点与上述第5晶体管的控制端子；
第8晶体管，连接在上述第4晶体管的控制端子和上述第1电源端子之间，控制端子与上述输入端子连接；
二极管方式连接的第9晶体管，连接在上述第4晶体管的控制端子和第2电源端子之间；以及
二极管方式连接的第11晶体管，连接在上述第7晶体管的控制端子和复位端子之间。
18.一种自举电路，其特征在于，具有：
第1晶体管，连接在第1时钟信号端子和输出端子之间；
第2晶体管，控制端子与输入端子连接，一端与上述第1晶体管的控制端子连接；
第3晶体管，控制端子与第2时钟信号端子连接；
第4晶体管，与上述第3晶体管堆叠；
第5晶体管，连接在上述第1晶体管的控制端子和电源端子之间；
第6晶体管，连接在上述第4晶体管和上述电源端子之间，控制端子与上述输入端子连接；
第7晶体管，连接在上述输出端子和上述电源端子之间，控制端子连接到上述第6晶体管和上述第4晶体管的连接点与上述第5晶体管的控制端子；
第8晶体管，连接在上述第4晶体管的控制端子和上述电源端子之间，控制端子与上述输入端子连接；以及
二极管方式连接的第9晶体管，连接在上述第4晶体管的控制端子和上述第1时钟端子之间。
19.一种移位寄存器，其特征在于，由权利要求1至18中任一项所述的自举电路构成。
20.根据权利要求19所述的移位寄存器，其特征在于，
上述多个时钟信号包括第1时钟信号、第2时钟信号。
21.根据权利要求19或20所述的移位寄存器，其特征在于，
对于多级级联连接的移位寄存器，
在奇数级的移位寄存器中，上述第1晶体管输入上述第1时钟信号，上述第2控制部输入上述第2时钟信号，
在偶数级的移位寄存器中，将上述第1时钟信号、第2时钟信号替换而输入，
上述第1晶体管输入替换的上述第2时钟信号作为上述第1时钟信号，上述第2控制部输入替换的上述第1时钟信号作为上述第2时钟信号。
22.根据权利要求19所述的移位寄存器，其特征在于，
上述多个时钟信号包括3相时钟，
对于多级级联连接的移位寄存器，
级数除以3余1的移位寄存器分别输入第1相时钟和第3相时钟作为上述第1时钟信号和第2时钟信号，
级数除以3余2的移位寄存器分别输入第2相时钟和第1相时钟作为上述第1时钟信号和第2时钟信号，
级数除以3余0的移位寄存器分别输入第3相时钟和第2相时钟作为上述第1时钟信号和第2时钟信号。
23.一种移位寄存器，具有权利要求13所述的自举电路，其特征在于，
对于多级级联连接的移位寄存器，
前级的输出信号和上述第1晶体管的控制端子的电压输入到下一级的上述输入信号和上述第2晶体管的控制端子，
在初级的移位寄存器中，起动脉冲信号共同输入到上述输入信号和上述第2晶体管的控制端子。
24.一种显示装置，其特征在于，使用由权利要求19至23中任一项所述的移位寄存器构成的驱动电路。
25.一种电子装置，其特征在于，使用由权利要求19至23中任一项所述的移位寄存器构成的驱动电路。
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