JP4473492B2 - シフトレジスタ - Google Patents
シフトレジスタ Download PDFInfo
- Publication number
- JP4473492B2 JP4473492B2 JP2002153766A JP2002153766A JP4473492B2 JP 4473492 B2 JP4473492 B2 JP 4473492B2 JP 2002153766 A JP2002153766 A JP 2002153766A JP 2002153766 A JP2002153766 A JP 2002153766A JP 4473492 B2 JP4473492 B2 JP 4473492B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- shift register
- signal
- conductive path
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号に同期して動作するシフトレジスタ及びこのシフトレジスタを用いた平面表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置に代表される平面表示装置は、薄型、軽量かつ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、画素毎にトランジスタを配置したアクティブマトリクス型液晶表示装置は、ノート型パソコンや携帯型情報端末のディスプレイとして普及しつつある。近年、従来の液晶表示装置に用いられていたアモルファスシリコンを材料とする薄膜トランジスタに比べて、電子移動度が高いポリシリコンによる薄膜トランジスタを比較的低温のプロセスで形成する技術が確立され、液晶表示装置に用いるトランジスタの小型化が可能となった。これにより、複数の走査線と複数の信号線が交差する部分に薄膜トランジスタを配置した画素部と、各薄膜トランジスタを駆動する駆動回路とを同一の製造プロセスによって電極基板上に一体的に形成することができるようになった。
【０００３】
駆動回路には、複数の走査線にパルスを出力する走査線駆動回路と、複数の信号線にパルスを出力する信号線駆動回路とがあり、各駆動回路は電気的に縦続接続された複数のシフトレジスタをそれぞれ備える。各シフトレジスタは、入力されたパルスの位相をシフトさせて出力する。走査線駆動回路は、内部の各シフトレジスタから各走査線に対して垂直走査パルスを１段ずつ位相をシフトさせながら出力する。信号線駆動回路は、内部の各シフトレジスタから各信号線に設けられたアナログスイッチに対して水平走査パルスを一段ずつ位相をシフトさせながら出力し、外部から入力されてきた映像信号をアナログスイッチを通じて各信号線に出力する。各シフトレジスタは、製造工程を短縮し低コスト化を実現するために、ｐＭＯＳ又はｎＭＯＳのいずれか一方のトランジスタのみを用いて構成される場合がある。
【０００４】
図１０は、従来のシフトレジスタの構成を示す回路図である。入力端子４３には入力信号ＩＮが入力される。入力信号ＩＮとして、初段のシフトレジスタではスタート信号（ＳＴＰ）が入力され、２段目以降のシフトレジスタでは前段のシフトレジスタの出力信号ＯＵＴが入力される。また、位相をシフトさせたＣ１〜Ｃ３の３本のクロック信号のうちのいずれか２本のクロック信号がシフトレジスタに入力される。同図では、一例として第１クロック信号Ｃ１が第１クロック端子４１に入力され、第２クロック信号Ｃ３が第２クロック端子４２に入力されるものとする。シフトレジスタに含まれる８個のトランジスタは、全てｐＭＯＳトランジスタである。このシフトレジスタは、出力回路、入力回路、リセット回路を有する構成である。
【０００５】
出力回路は、第１トランジスタＴ１と第２トランジスタＴ２により構成される。第１トランジスタＴ１のドレインは第１クロック端子４１に、ソースは出力端子４４にそれぞれ電気的に接続される。第２トランジスタＴ２のソースは第１電圧電極４６に、ドレインは出力端子４４にそれぞれ電気的に接続される。第１クロック端子４１には第１クロック信号Ｃ１が入力され、第１電圧電極４６にはハイレベルの電源電圧ＶＤＤが供給される。この出力回路は、第１トランジスタＴ１がオンで第２トランジスタＴ２がオフのときには、第１クロック信号Ｃ１を出力端子４４へ出力し、第１トランジスタＴ１がオフで第２トランジスタＴ２がオンのときには、電源電圧ＶＤＤを出力端子４４へ出力する。
【０００６】
入力回路は、第３トランジスタＴ３と第４トランジスタＴ４により構成される。第３トランジスタＴ３のドレイン及びゲートは入力端子４３に、ソースは第１トランジスタＴ１の制御電極にそれぞれ電気的に接続される。また、第４トランジスタＴ４のソースは第１電圧電極４６に、ドレインは第２トランジスタの制御電極に、ゲートは入力端子４３にそれぞれ電気的に接続される。この入力回路は、入力端子４３を通じて入力信号ＩＮを受ける。ここでは、第１トランジスタＴ１の制御電極への導電パスのことをノードｎ１、第２トランジスタＴ２の制御電極への導電パスのことをノードｎ２と表す。
【０００７】
リセット回路は、第５トランジスタＴ５と第６トランジスタＴ６により構成される。第５トランジスタＴ５のドレイン及びゲートは第２クロック端子４２に、ソースは第２トランジスタＴ２の制御電極にそれぞれ電気的に接続される。また、第６トランジスタＴ６のドレインは第１トランジスタＴ１の制御電極に、ゲートは第２トランジスタＴ２の制御電極に、ソースは第１電圧電極４６にそれぞれ電気的に接続される。第２クロック端子４２には第２クロック信号Ｃ３が入力される。このリセット回路は、第１トランジスタＴ１又は第２トランジスタＴ２のいずれか一方をオンし、他方をオフする。
【０００８】
このような構成の複数のシフトレジスタを縦列に接続した走査線駆動回路あるいは信号線駆動回路では、初段のシフトレジスタはスタート信号ＳＴＰのパルスの位相をシフトさせて出力し、２段目以降のシフトレジスタは前段のシフトレジスタからの出力信号の位相をシフトさせて出力する。すなわち、複数のシフトレジスタにより、スタート信号ＳＴＰの位相をシフトさせながら後段へ伝搬していくようになっている。
【０００９】
【発明が解決しようとする課題】
ところが、このように複数のシフトレジスタを縦列に接続した駆動回路では、電源電圧投入のシーケンスによっては過大電流が流れたり、各シフトレジスタが誤動作をする場合がある。以下、この問題点について図１１のタイミングチャートを用いて説明する。同図のタイミングチャートでは、電源電圧ＶＤＤ、クロック信号Ｃ１〜Ｃ３は全シフトレジスタで共通のものである。ノードｎ１，ｎ２、入力信号ＩＮ、出力信号ＯＵＴは、一例として４段目のシフトレジスタのものとする。この４段目のシフトレジスタには、第１クロック信号としてＣ１が、第２クロック信号としてＣ３が入力されるものとする。また、３段目のシフトレンジスタには、第１クロック信号としてＣ２が、第２クロック信号としてＣ１が入力されるものとする。スタート信号ＳＴＰは、初段のシフトレジスタに入力される入力信号である。
【００１０】
時刻ｔ１で、電源電圧ＶＤＤの昇圧が開始されるとともに、クロック信号Ｃ１〜Ｃ３の昇圧が開始される。これは、仮にクロック信号Ｃ１〜Ｃ３の電位がローレベルの状態で電源投入を行うと、電源電圧ＶＤＤの立ち上げ途中で、各シフトレジスタにおける第１電圧電極４６からチャネル幅Ｗの大きい第２トランジスタＴ２および第１トランジスタＴ１を介して第１クロック端子４１へ過大電流が流れてしまうので、これを防止するための措置である。したがって、クロック信号Ｃ１〜Ｃ３には電源電圧ＶＤＤと同位相の信号が入力される。
【００１１】
電源電圧ＶＤＤおよびクロック信号Ｃ１が立ち上がり始めると、４段目のシフトレジスタの第１トランジスタＴ１および第２トランジスタＴ２がオンし、出力信号ＯＵＴの電位はトランジスタＴ１とＴ２のオン抵抗分だけ遅延してから増加しはじめる。
【００１２】
このとき、入力信号ＩＮには３段目のシフトレジスタの出力信号ＯＵＴが供給されている。すなわち、入力信号ＩＮの電位も前段のシフトレジスタのトランジスタＴ１とＴ２のオン抵抗分だけ遅延してから増加しはじめる。すると、４段目のシフトレジスタにおける第４トランジスタＴ４は、ゲート電圧の方がソース電圧よりも低くなるのでオンする。このため、ノードｎ２の電位も、第４トランジスタＴ４のオン抵抗分だけ遅延してから増加しはじめる。
【００１３】
第６トランジスタＴ６も、同様にゲート電圧の方がソース電圧よりも低くなるのでオンする。このため、ノードｎ１の電位も第トランジスタＴ６のオン抵抗分だけ遅延してから増加しはじめる。
【００１４】
時刻ｔ２において、電源電圧ＶＤＤ、クロック信号Ｃ１〜Ｃ３、入力信号ＩＮが完全に立ち上がると、ノードｎ１，ｎ２の電位もハイレベルになり、トランジスタＴ１〜Ｔ６は全てオフ状態になる。ノードｎ１，ｎ２は電源電圧ＶＤＤが供給されないフローティング状態となるが、ノードｎ１，ｎ２のハイレベルの電位は、第１トランジスタＴ１、第２トランジスタＴ２のそれぞれのゲート・ドレイン間あるいはゲート・ソース間の寄生容量によって保持される。この状態で時刻ｔ３になると、クロック信号Ｃ１〜Ｃ３が動作を開始する。
【００１５】
まず、時刻ｔ３〜ｔ４の期間で、クロック信号Ｃ２の電位がハイレベルからローレベルになると、３段目のシフトレジスタでは、ノードｎ１がフローティング状態にあるので、第１クロック端子４１に入力されるクロック信号Ｃ２の電位変動によってノードｎ１もローレベルになってしまい、出力信号ＯＵＴはスタート信号ＳＴＰの伝搬を待たずしてローレベルになる。
【００１６】
よって、４段目のシフトレジスタでは、図１１に示すようにローレベルの入力信号ＩＮが入力されることとなり、第３トランジスタＴ３及び第４トランジスタＴ４がオンする。第３トランジスタＴ３から供給されるローレベルの入力信号ＩＮにより、ノードｎ１がローレベルとなり、第１トランジスタＴ１がオンする。出力端子４４には、第１トランジスタＴ１を通じてハイレベルの第１クロック信号Ｃ１が供給されるので、出力信号ＯＵＴはハイレベルを維持する。
【００１７】
時刻ｔ４〜ｔ５の期間で、クロック信号Ｃ２がハイレベルに戻ることによって、４段目のシフトレジスタにおける入力信号ＩＮの電位がハイレベルに戻ると、第３トランジスタＴ３および第４トランジスタＴ４がオフする。第４トランジスタＴ４がオフすることによってノードｎ２はフローティング状態となるが、第５トランジスタＴ５がオフのため、ノードｎ２のハイレベルの電位は第２トランジスタＴ２の寄生容量によって保持される。ノードｎ２の電位がハイレベルを維持することで、トランジスタＴ２，Ｔ６はオフ状態を維持する。
【００１８】
また、この期間において、クロック信号Ｃ１の電位がハイレベルからローレベルに反転すると、４段目のシフトレジスタでは、ノードｎ１は、フローティング状態であるため、クロック信号Ｃ１の反転によってローレベルよりもさらに低い電位（ＬＬレベル）になる。これは、第１トランジスタＴ１のゲート・ソース間あるいはゲート・ドレイン間に寄生容量があるため、ノードｎ１がフローティング状態だと、第１トランジスタＴ１のドレイン・ソース間の電位変動に伴ってノードｎ１の電位が変動してしまうためである。このように、接続先のトランジスタにおける電位変動の影響を受けてフローティング状態にあるノードの電位が変動する現象のことをブートストラップという。また、このときのノードのことをブートストラップノードという。この結果、第１トランジスタＴ１はオン状態を維持し、出力端子４４には第１トランジスタＴ１を通じてローレベルの第１クロック信号Ｃ１が供給されるので、出力信号ＯＵＴはスタート信号ＳＴＰが伝搬されてくるのを待たずしてローレベルになってしまう。
【００１９】
時刻ｔ５〜ｔ６の期間で、クロック信号Ｃ３の電位がローレベルになると、４段目のシフトレジスタでは、第５トランジスタＴ５がオンする。このとき、第４トランジスタＴ４はオフ状態にあるので、ノードｎ２の電位はローレベルになり、第２トランジスタＴ２及び第６トランジスタＴ６がオンする。ノードｎ１は第６トランジスタＴ６を通じて電源電圧ＶＤＤが供給されるのでハイレベルとなり、第１トランジスタＴ１はオフ状態になる。よって、出力端子４４には第２トランジスタＴ２を通じて電源電圧ＶＤＤが供給され、出力信号ＯＵＴの電位はハイレベルになる。時刻ｔ６以降は、時刻ｔ３〜時刻ｔ６までの動作を繰り返す。
【００２０】
このように、時刻ｔ４〜ｔ５の期間において、クロック信号Ｃ１の電位がハイレベルからローレベルになったときに、第４段目のシフトレジスタでは、ブートストラップが生じるため、前段のシフトレジスタからのスタート信号ＳＴＰの伝搬を待たずして、出力信号ＯＵＴがローレベルになってしまう。このため、図１１に示すように、クロック信号Ｃ１がハイレベルとローレベルを繰り返す度に、出力信号ＯＵＴも同様にハイレベルとローレベルを繰り返してしまい、この誤動作による出力信号ＯＵＴを後段に接続されているシフトレジスタに伝搬してしまうことになる。また、このような誤動作は、第１クロック端子４１にクロック信号Ｃ１が供給される他の全てのシフトレジスタにおいて同時に生じることとなる。このため、クロック信号Ｃ１を供給する信号線を駆動する際の負荷が非常に大きくなり、過大電流が流れて多大な電力を消費することとなる。
【００２１】
同様に、クロック信号Ｃ２の電位がハイレベルからローレベルになったときには、第１クロック端子４１にクロック信号Ｃ２が供給される全てのシフトレジスタにおいて、出力信号ＯＵＴがローレベルになってしまう誤動作が生じる。また、クロック信号Ｃ３の電位がハイレベルからローレベルになったときには、第１クロック端子４１にクロック信号Ｃ３が供給される全てのシフトレジスタにおいて、出力信号ＯＵＴがローレベルになってしまう誤動作が生じる。このため、クロック信号Ｃ２，Ｃ３を供給する信号線を駆動する際の負荷が非常に大きくなり、過大電流が流れて多大な電力を消費することとなる。
【００２２】
スタート信号ＳＴＰは、一旦ローレベルになった後はハイレベルを持続するようになっているので、１段目のシフトレジスタでは、第４トランジスタＴ４が定常的にオフ状態となり、第２クロック端子４２へ入力されるクロック信号の電位が一旦ローレベルになった後は、ノードｎ２の電位はローレベルに固定される。このため、第２トランジスタＴ２が定常的にオン状態となり、出力信号ＯＵＴの電位はハイレベルを持続する。１段目のシフトレジスタの出力信号ＯＵＴの波形は、スタート信号ＳＴＰの位相をシフトさせたものなので、２段目のシフトレジスタの動作が正常になる。２段目のシフトレジスタが正常な出力信号を出力することによって、３段目のシフトレジスタの動作が正常になる。すなわち、各シフトレジスタは順次正常な動作へ戻っていくが、各シフトレジスタにおける誤動作は、スタート信号ＳＴＰが伝搬されてくるまで継続してしまうことになる。
【００２３】
このように、電源投入後、スタート信号ＳＴＰが１段目から最終段までのシフトレジスタに伝搬するまでの間は、各シフトレジスタに誤動作が生じ、過大電流が流れてしまう場合があった。
【００２４】
本発明は、上記に鑑みてなされたものであり、その目的とするところは、動作開始の際における誤動作および過大電流の発生を防止し得るシフトレジスタを提供することにある。
【００２５】
本発明の別の目的は、上記シフトレジスタを用いた平面表示装置を提供することにある。
【００２６】
【課題を解決するための手段】
第１の本発明に係るシフトレジスタは、第１クロック端子と出力端子との間の導電パスをもつ第１トランジスタと、前記出力端子と第１電圧電極との間の導電パスをもつ第２トランジスタとを有する出力回路と、入力端子と前記第１トランジスタの制御電極との間の導電パスをもつ第３トランジスタと、前記第１電圧電極と前記第２トランジスタの制御電極との間の導電パスおよび前記入力端子への導電パスをもつ第４トランジスタとを有する入力回路と、第２クロック端子と前記第２トランジスタの制御電極との間の導電パスをもつ第５トランジスタと、前記第１電圧電極と前記第１トランジスタの制御電極との間の導電パスおよび前記第２トランジスタの制御電極への導電パスをもつ第６トランジスタとを有するリセット回路と、前記第２トランジスタの制御電極への導電パスおよび制御信号線への導電パスをもつ第７トランジスタを有するシャット回路と、を有することを特徴とする。
【００２７】
本発明にあっては、第２トランジスタの制御電極への導電パスおよび制御信号線への導電パスをもつ第７トランジスタを有するシャット回路を設けるようにしたことで、制御信号線に供給する制御信号による第７トランジスタの制御を通じて、第２トランジスタの制御電極の電位を制御可能とし、また、これにより第２トランジスタの制御電極への導電パスをもつ第６トランジスタを介して第１トランジスタの制御電極の電位も制御可能としている。この構成により、クロック信号が動作を開始する前に、第７トランジスタを制御して第１トランジスタをオフし第２トランジスタをオンすることが可能となる。これによって、第２トランジスタを通じて第１電圧電極からの電源電圧が出力端子に安定的に出力されるようになり、シフトレジスタの誤動作の発生を防止することができる。また、誤動作の発生防止により各シフトレジスタの出力信号が一斉に変動することがないので、過大電流の発生を防止することができる。
【００２８】
上記シフトレジスタにおいて、前記シャット回路における第２トランジスタの制御電極への導電パスは、第２電圧電極からの導電パスであることを特徴とする。
【００２９】
本発明にあっては、第２電圧電極と第２トランジスタの制御電極と間の導電パスおよび制御信号線への導電パスをもつ第７トランジスタによりシャット回路を構成するようにしたことで、制御信号による第７トランジスタの制御によって、第２電圧電極からの電源電圧を第２トランジスタの制御電極に供給できるようにしている。
【００３０】
上記シフトレジスタにおいて、前記シャット回路における第２トランジスタの制御電極への導電パスは、前記制御信号線からの導電パスであることを特徴とする。
【００３１】
本発明にあっては、制御信号線と第２トランジスタの制御電極と間の導電パスおよび制御信号線への導電パスをもつ第７トランジスタによりシャット回路を構成するようにしたことで、制御信号線に供給される制御信号を第２トランジスタの制御電極へ供給される信号と兼用できるようにしている。
【００３２】
上記シフトレジスタにおいて、前記制御信号線には、前記第１電源電極へ電源が投入された後、クロック信号が動作を開始する前に、前記第７トランジスタを導通させる制御信号が供給されることを特徴とする。
【００３３】
本発明にあっては、電源投入後からクロック信号の動作開始前に第７トランジスタを導通させるようにしたことで、電源投入後からスタート信号が伝搬されてくるまでの期間におけるシフトレジスタの誤動作の発生および過大電流の発生を防止することができる。
【００３４】
上記シフトレジスタにおいて、前記制御信号線には、前記第１電源電極へ電源電圧が投入された状態でクロック信号が動作を停止した後その動作を再開する前に、前記第７トランジスタを導通させる制御信号が供給されることを特徴とする。
【００３５】
本発明にあっては、電源電圧が投入された状態でクロック信号の動作を停止した後クロック信号が動作を再開する前に第７トランジスタを導通させるようにしたことで、動作再開後からスタート信号が伝搬されてくるまでの期間におけるシフトレジスタの誤動作の発生および過大電流の発生を防止することができる。
【００３６】
第２の本発明に係る平面表示装置は、第１クロック端子と出力端子との間の導電パスをもつ第１トランジスタと、前記出力端子と第１電圧電極との間の導電パスをもつ第２トランジスタとを有する出力回路と、入力端子と前記第１トランジスタの制御電極との間の導電パスをもつ第３トランジスタと、前記第１電圧電極と前記第２トランジスタの制御電極との間の導電パスおよび前記入力端子への導電パスをもつ第４トランジスタとを有する入力回路と、第２クロック端子と前記第２トランジスタの制御電極との間の導電パスをもつ第５トランジスタと、前記第１電圧電極と前記第１トランジスタの制御電極との間の導電パスおよび前記第２トランジスタの制御電極への導電パスをもつ第６トランジスタとを有するリセット回路と、前記第２トランジスタの制御電極への導電パスおよび制御信号線への導電パスをもつ第７トランジスタを有するシャット回路と、を備える複数のシフトレジスタが縦列に接続された駆動回路を有する第１電極基板と、前記第１電極基板に対向して配置された第２電極基板と、前記第１電極基板と前記第２電極基板との間に保持された表示層と、を有することを特徴とする。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。なお、“導電パスを有する”という用語は、２つの要素が物理的に直接接続されているか否かに関わらず、電気的に接続されている状態を表すものとする。
【００３８】
図１は、一実施の形態におけるシフトレジスタの構成を示す回路図である。同図のシフトレジスタは、図１０に示したシフトレジスタに対して、第２電圧電極４７と第２トランジスタＴ２の制御電極との間の導電パスおよび制御信号線７１への導電パスをもつ第７トランジスタを有するシャット回路をさらに備えた構成である。具体的な構成の一例として、第７トランジスタＴ７には他のトランジスタと同様にｐＭＯＳトランジスタが用いられる。第７トランジスタの制御電極（ゲート）は制御信号線７１に、ソースはノードｎ２に、ドレインは第２電圧電極４７にそれぞれ電気的に接続される。第２電圧電極４７には、ローレベルの電源電圧ＶＳＳが供給される。なお、第１クロック端子４１には第１クロック信号としてＣ１が供給され、第２クロック端子４２には第２クロック信号としてＣ３が供給されるものとする。
【００３９】
出力回路は、第１クロック端子４１と出力端子４４との間の導電パスをもつ第１トランジスタＴ１と、出力端子４４と第１電圧電極４６との間の導電パスをもつ第２トランジスタＴ２を有する構成である。
【００４０】
入力回路は、入力端子４３と第１トランジスタＴ１の制御電極との間の導電パスをもつ第３トランジスタＴ３と、第１電圧電極４６と第２トランジスタＴ２の制御電極との間の導電パスおよび入力端子４３への導電パスをもつ第４トランジスタＴ４を有する構成である。
【００４１】
リセット回路は、第２クロック端子４２と第２トランジスタＴ２の制御電極との間の導電パスをもつ第５トランジスタＴ５と、第１電圧電極４６と第１トランジスタＴ１の制御電極との間の導電パスおよび第２トランジスタＴ２の制御電極への導電パスをもつ第６トランジスタＴ６を有する構成である。
【００４２】
出力回路、入力回路、リセット回路のより具体的な構成例および機能については、図１０を用いて既に説明したのでここでは省略する。
【００４３】
図２は、本シフトレジスタを適用した液晶表示装置の構成を示す回路図であり、図３は本液晶表示装置の断面図である。図２に示すように、ガラス製のアレイ基板１０上に設けられた画素部１１には複数本の走査線Ｇ１、Ｇ２、〜Ｇｎ（以下、総称Ｇ）と複数本の信号線Ｓ１、Ｓ２、〜Ｓｍ（以下、総称Ｓ）が互いに交差するように配線され、これら各走査線Ｇと各信号線Ｓとの各交差部には画素トランジスタ１２および画素電極１３が配置される。画素トランジスタ１２には、例えばポリシリコン薄膜トランジスタが用いられる。各画素トランジスタ１２のゲートは走査線Ｇに接続され、ソースは信号線Ｓに接続され、ドレインは画素電極１３及び図示しない補助容量に接続される。画素トランジスタ１２の駆動回路としての走査線駆動回路２１および信号線駆動回路３１が、画素部１１とともにアレイ基板１０上に同一の製造プロセスにより一体的に形成される。
【００４４】
図３に示すように、アレイ基板１０に対向して配置されたガラス製の対向基板１６の表面には、アレイ基板１０上の画素電極１３に対して電気的に相対する対向電極１４が形成される。アレイ基板１０と対向基板１６との間には液晶層１５が保持される。両基板の周囲はシール材１７により封止される。なお、本実施の形態では、アレイ基板１０は第１電極基板に相当し、対向基板１６は第２電極基板に相当し、液晶層１５は表示層にそれぞれ相当する。
【００４５】
走査線駆動回路２１は、垂直シフトレジスタ２２を有する構成である。垂直シフトレジスタ２２は、垂直スタート信号（ＳＴＶ）を垂直クロック信号（ＣＫＶ）に同期させ、走査線Ｇ１〜Ｇｎに対して１段づつ位相をシフトさせながら垂直走査パルスとして出力する。
【００４６】
信号線駆動回路３１は、水平シフトレジスタ３２と映像信号バス３３と各信号線Ｓ毎に設けられた複数のアナログスイッチ３４を有する構成である。水平シフトレジスタ３２は、水平スタート信号（ＳＴＨ）を水平クロック信号（ＣＫＨ）に同期させ、各アナログスイッチ３４に対して１段づつ位相をシフトさせながら水平走査パルスとして出力する。アナログスイッチ３４は、水平走査パルスに従って映像信号バス３３に供給されてきた映像信号（ＤＡＴＡ）をサンプリングして信号線Ｓに出力する。
【００４７】
図３は、３位相シフトレジスタの構成を示すブロック図である。同図の３位相シフトレジスタは、走査線駆動回路２１の垂直シフトレジスタ２２又は信号線駆動回路３１の水平シフトレジスタ３２のうちの少なくとも一方に用いられる。
【００４８】
この３位相シフトレジスタは、電気的に縦列接続された複数の本シフトレジスタＳＲ１，ＳＲ２，〜ＳＲ（以下、総称ＳＲ）と、各シフトレジスタＳＲに位相をシフトさせた３本のクロック信号Ｃ１、Ｃ２、Ｃ３のうちのいずれか２本を入力するためのクロック線３６と、各シフトレジスタＳＲに対して後述する制御信号ＳＨＵＴを入力するための制御信号線７１と、各シフトレジスタＳＲからの出力信号を出力する出力線３７を有する構成である。クロック信号Ｃ１〜Ｃ３は、垂直シフトレジスタ２２においては垂直クロック信号ＣＫＶであり、水平シフトレジスタ３２においては水平クロック信号ＣＫＨである。なお、シフトレジスタＳＲ１、ＳＲ２、〜ＳＲｎは、それぞれ第１ステージ、第２ステージ、〜第ｎステージに対応する。
【００４９】
１段目のシフトレジスタＳＲ１には、スタート信号ＳＴＰが入力信号ＩＮとして入力される。また、シフトレジスタＳＲ１では、第１クロック信号としてＣ１が第１クロック端子４１に入力され、第２クロック信号としてＣ３が第２クロック端子４２に入力される。なお、スタート信号ＳＴＰは、垂直シフトレジスタ２２では垂直スタート信号ＳＴＶであり、水平シフトレジスタ３２では水平スタート信号ＳＴＨである。
【００５０】
２段目のシフトレジスタＳＲ２には、シフトレジスタＳＲ１の出力信号ＯＵＴが入力信号ＩＮとして入力される。また、シフトレジスタＳＲ２では、第１クロック信号としてＣ３が第１クロック端子４１に入力され、第２クロック信号としてＣ２が第２クロック端子４２に入力される。
【００５１】
３段目のシフトレジスタＳＲ３には、シフトレジスタＳＲ２の出力信号ＯＵＴが入力信号ＩＮとして入力される。また、シフトレジスタＳＲ３では、第１クロック信号としてＣ２が第１クロック端子４１に入力され、第２クロック信号としてＣ１が第２クロック端子４２に入力される。
【００５２】
４段目以降のシフトレジスタについてのクロック信号の配線は、１段目〜３段目のシフトレジスタと同様の構成が繰り返される。
【００５３】
垂直シフトレジスタ２２は、各シフトレジスタＳＲからの出力信号ＯＵＴを垂直走査パルスとして各走査線Ｇに出力し、水平シフトレジスタ３２は、各シフトレジスタＳＲからの出力信号ＯＵＴを水平走査パルスとして各アナログスイッチ３４に出力する。
【００５４】
続いて、本シフトレジスタの動作について図５のタイミングチャートを用いて説明する。同図のタイミングチャートでは、電源電圧ＶＤＤ、クロック信号Ｃ１〜Ｃ３は全シフトレジスタで共通のものである。ノードｎ１，ｎ２、入力信号ＩＮ、出力信号ＯＵＴは、４段目のシフトレジスタＳＲ４のものとする。スタート信号ＳＴＰは１段目のシフトレジスタＳＲ１に入力される入力信号である。
【００５５】
時刻ｔ１〜ｔ２の電源投入直後の期間では、電源電圧ＶＤＤと同位相で昇圧される制御信号ＳＨＵＴが制御信号線７１に入力される。図１１を用いて説明したように、電源電圧ＶＤＤの増加に伴って、ノードｎ１の電位が第６トランジスタＴ６のオン抵抗分だけ遅延してから増加しはじめ、ノードｎ２の電位も第４トランジスタＴ４のオン抵抗分だけ遅延してから増加しはじめる。このとき、第７トランジスタＴ７では、制御信号ＳＨＵＴとノードｎ２との間に遅延が生じているためゲート電位がソース電位より高くなり、第７トランジスタＴ７はオフ状態である。よって、図１１と同様に、時刻ｔ２では、全てのトランジスタはオフ状態である。ノードｎ１，ｎ２はフローティング状態となり、これの電位はハイレベルに維持される。
【００５６】
時刻ｔ２〜ｔ３の期間では、電源電圧ＶＤＤ、制御信号ＳＨＵＴ、その他の全ての信号の電位がハイレベルとなった状態で維持される。
【００５７】
時刻ｔ３〜ｔ４の期間では、制御信号線７１にローレベルの信号が入力される。第７トランジスタＴ７がオンし、ノードｎ２には第７トランジスタＴ７を通じて電源電圧ＶＳＳが供給されるので、ノードｎ２の電位はローレベルになる。これによって、第６トランジスタＴ６もオンし、ノードｎ１には電源電圧ＶＤＤが供給されるので、ノードｎ１の電位はハイレベルになる。このように、ノードｎ１がハイレベル、ノードｎ２がローレベルとなり、第１トランジスタＴ１がオフし、第２トランジスタＴ２がオンするので、出力信号ＯＵＴには第２トランジスタＴ２を通じて電源電圧ＶＤＤが供給される。
【００５８】
時刻ｔ４〜ｔ５の期間では、制御信号線７１にハイレベルの制御信号ＳＨＵＴが供給される。第７トランジスタＴ７がオフし、ノードｎ２はフローティング状態となってローレベルの電位を維持する。出力信号ＯＵＴには第２トランジスタＴ２を通じて電源電圧ＶＤＤが供給され続ける。以降、制御信号ＳＨＵＴの電位はハイレベルを維持するので、ノードｎ２は、入力端子４３にローレベルの信号が入力されるまで、ローレベルの電位を維持することとなる。この状態で、時刻ｔ５になると、クロック信号Ｃ１〜Ｃ３が動作を開始する。
【００５９】
時刻ｔ６〜ｔ７の期間では、クロック信号Ｃ１の電位がハイレベルからローレベルになる。このとき、ノードｎ１には第６トランジスタＴ６を通じて電源電圧ＶＤＤが供給されているので第１トランジスタＴ１はオフ状態にあり、出力端子４４には第２トランジスタＴ２を通じて電源電圧ＶＤＤが供給されているので、出力信号ＯＵＴは、クロック信号Ｃ１の影響を受けずにハイレベルを維持する。
【００６０】
時刻ｔ７〜ｔ８の期間で、クロック信号Ｃ３がローレベルになると、第５トランジスタＴ５がオンするが、ノードｎ２の電位はローレベルのままなので、第２トランジスタＴ２はオン状態を維持する。よって、出力信号ＯＵＴはハイレベルの電位を維持する。このように、時刻ｔ５以降では、クロック信号Ｃ１，Ｃ３の電位変動に関係なく、シフトレジスタＳＲ４の出力信号ＯＵＴはハイレベルを維持することになる。
【００６１】
時刻ｔ９で、前段のシフトレジスタからスタート信号ＳＴＰが伝搬してくることによって、入力信号ＩＮがハイレベルからローレベルになると、第３トランジスタＴ３および第４トランジスタＴ４がオンする。第４トランジスタを通じて電源電圧ＶＤＤがノードｎ２に供給されるので、第２トランジスタＴ２と第６トランジスタＴ６がオフする。第６トランジスタＴ６がオフすることによって、ノードｎ１の電位は第３トランジスタＴ３を通じてローレベルとなり第１トランジスタＴ１がオンする。すなわち、第１トランジスタＴ１がオンで、第２トランジスタＴ２がオフした状態となる。この状態で、クロック信号Ｃ１がローレベルになると、クロック信号Ｃ１がそのまま出力端子４４に出力されるため、出力信号ＯＵＴの電位はローレベルとなる。
【００６２】
続いて、入力信号ＩＮの電位がハイレベルとなると、第３トランジスタＴ３および第４トランジスタＴ４がオフし、クロック信号Ｃ３の電位がローレベルになったところで、ノードｎ２の電位がローレベルとなって第２トランジスタＴ２および第６トランジスタＴ６がオンし、ノードｎ１の電位が第６トランジスタＴ６を通じてハイレベルとなって第１トランジスタＴ１がオフする。これによって、出力信号ＯＵＴの電位は第２トランジスタＴ２を通じてハイレベルとなる。
【００６３】
一方、時刻ｔ５でクロック信号Ｃ２がローレベルになると、第１クロック端子４１に第１クロック信号としてＣ２が供給されるシフトレジスタでは、そのノードｎ１に電源電圧ＶＤＤが供給されて第１トランジスタＴ１がオフ状態にあるため、出力信号ＯＵＴはクロック信号Ｃ２の影響を受けることなくハイレベルの電位を維持する。
【００６４】
同様に、時刻ｔ７でクロック信号Ｃ３がローレベルになると、第１クロック端子４１に第１クロック信号としてＣ３が供給されるシフトレジスタでも、そのノードｎ１に電源電圧ＶＤＤが供給されて第１トランジスタＴ１がオフ状態にあるため、やはり出力信号ＯＵＴはクロック信号Ｃ３の影響を受けることなくハイレベルを維持する。
【００６５】
よって、いずれのシフトレジスタからも異常な出力信号ＯＵＴが出力されることはなく、入力信号ＩＮは、時刻ｔ９で一旦ローレベルになった後はハイレベルの電位を維持するので、４段目のシフトレジスタでは、第４トランジスタＴ４はオフ状態を維持し、クロック信号Ｃ３が一旦ローレベルとなった後は、ノードｎ２はローレベルの電位を維持する。これによって第６トランジスタＴ６はオン状態を維持し、ノードｎ１はハイレベルの電位を維持することとなる。すなわち、第１トランジスタＴ１はオフ状態、第２トランジスタＴ２はオン状態を維持することとなり、出力信号ＯＵＴはハイレベルの電位を維持する。
【００６６】
このように、時刻ｔ４以降では、全てのシフトレジスタについて、スタート信号ＳＴＰが伝搬されてくるまで、出力信号ＯＵＴはクロック信号Ｃ１〜Ｃ３の変動に関わらずハイレベルの電位を維持することとなる。そして、伝搬されてきたスタート信号ＳＴＰが前段のシフトレジスタから入力信号ＩＮとして入力されてきたところで、その位相をシフトさせて出力信号ＯＵＴとして出力することとなる。
【００６７】
したがって、本実施の形態によれば、第２トランジスタＴ２の制御電極への導電パスおよび制御信号線７１への導電パスをもつ第７トランジスタＴ７を有するシャット回路を設けるようにしたことで、制御信号線７１に供給される制御信号ＳＨＵＴによる第７トランジスタＴ７の制御を通じて、第２トランジスタＴ２の制御電極の電位が制御可能となり、また、これにより第２トランジスタＴ２の制御電極への導電パスをもつ第６トランジスタＴ６を通じて第１トランジスタＴ１の制御電極の電位も制御可能となる。この構成により、クロック信号Ｃ１〜Ｃ３が動作を開始する前に、第７トランジスタＴ７を制御して第１トランジスタＴ１をオフし第２トランジスタＴ２をオンすることが可能となる。これによって、当該シフトレジスタにスタート信号が伝搬されてくるまでの期間において、第２トランジスタＴ２を通じて第１電圧電極からの電源電圧ＶＤＤが出力端子４４に安定的に出力されるようになるので、シフトレジスタの誤動作の発生を防止することができる。また誤動作の防止により各シフトレジスタの出力信号が一斉に変動することがないので、過大電流の発生を防止することができる。
【００６８】
なお、本実施の形態においては、制御信号ＳＨＵＴの電位を電源投入後の時刻ｔ３〜ｔ４の期間にだけローレベルとしたが、これに限られるものではない。例えば、図６に示すように、電源投入直後から時刻ｔ４に至るまでローレベルを維持するようにしてもよい。この場合は、時刻ｔ４になるまで第７トランジスタＴ７がオン状態を維持し、ノードｎ２の電位がローレベルに固定されることとなるので、当該シフトレジスタは、時刻ｔ４以降は図５のタイミングチャートに示される動作と同様の動作を行うようになる。
【００６９】
また、本実施の形態においては、シャット回路の構成を図１の回路図に示す構成としたが、これに限られるものではなく、様々な構成が考えられる。例えば、図７に示す回路図のように、第７トランジスタＴ７が制御信号線７１と第２トランジスタＴ２の制御電極との間の導電パスをもつ構成としてもよい。具体的には、第７トランジスタのドレインが制御信号線７１に電気的に接続される。その他の構成は図１と同様である。図７のシャット回路は、第７トランジスタＴ７が第２トランジスタＴ２の制御電極に供給する信号を制御信号ＳＨＵＴで兼用するようにしたものである。すなわち、制御信号ＳＨＵＴの電位がローレベルになることによって第７トランジスタＴ７がオンすると、第７トランジスタＴ７を通じて制御信号ＳＨＵＴのローレベルの電位が第２トランジスタＴ２の制御電極に供給され、第２トランジスタＴ２がオンするようになっている。したがって、制御信号ＳＨＵＴの電位波形が図５あるいは図６のいずれのタイミングチャートに従うものであったとしても、上記と同様の効果を奏することができる。
【００７０】
また、本実施の形態においては、シャット回路を動作させるタイミングを電源立ち上げ直後としたが、この他にも様々な効果的なタイミングが考えられる。例えば、図８に示すように、動作中のシフトレジスタを、電源電圧ＶＤＤを投入した状態のまま、時刻ｔ１０でクロック信号Ｃ１〜Ｃ３を停止させることによって長期間停止させた場合にも適用できる。時刻ｔ１０以降では、電源電圧ＶＤＤによって貫通電流が第２トランジスタＴ２および第１トランジスタＴ１を介して第１クロック端子４１に流れることを防止するため、クロック信号Ｃ１〜Ｃ３の電位はハイレベルを維持した状態となっている。しかし、長期間に渡ってこの状態が続くと、第４トランジスタＴ４及び第５トランジスタＴ５からのオフリークによって、ノードｎ２の電位が徐々に上昇してしまい最終的にはハイレベルまで達することになる。このため、時刻ｔ１３で、シフトレジスタの動作を再開するためにクロック信号Ｃ１〜Ｃ３の動作を開始すると、図１１を用いて説明した時刻ｔ３以降の動作と同様の動作をすることとなり、各シフトレジスタに誤動作生じ、過大電流が発生することとなる。
【００７１】
そこで、シフトレジスタの動作を再開する際には、図９に示すように、クロック信号Ｃ１〜Ｃ３が動作を開始する前の時刻ｔ１１〜ｔ１２の期間にシャット回路を動作させる。すなわち、制御信号ＳＨＵＴの電位をローレベルにすることによって、第７トランジスタＴ７をオンし、ノードｎ２の電位をローレベルにする。この構成によって、各シフトレジスタの誤動作の発生および過大電流の発生を防止することができる。
【００７２】
なお、本実施の形態においては、シフトレジスタを構成する全てのトランジスタにｐＭＯＳトランジスタを用いることとしたが、ｐＭＯＳトランジスタに代えてｎＭＯＳトランジスタを用いるようにしてもよい。この場合には、ｐＭＯＳトランジスタを用いた場合に対して、各信号の電位を反転させて用いるようにする。この構成によっても、上記と同様の効果を奏することができる。
【００７３】
また、本実施の形態においては、本シフトレジスタの平面表示装置への適用例として、複数のシフトレジスタが縦列に接続された駆動回路をアレイ基板上に備えた液晶表示装置について説明したが、この他、例えば、対向配置された第１電極基板と第２電極基板の間に有機ＥＬを保持した構造の平面表示装置にも適用することができる。この有機ＥＬは表示層に相当する。
【００７４】
【発明の効果】
以上説明したように、本発明に係るシフトレジスタおよび平面表示装置によれば、スタート信号が伝搬されてくるまでの間、第２トランジスタを通じて第１電圧電極からの電源電圧を出力端子に安定的に出力でき、シフトレジスタの誤動作の発生を防止することができる。また、各シフトレジスタの出力信号が一斉に変動することがないので、過大電流の発生を防止することができる。
【図面の簡単な説明】
【図１】一実施の形態におけるシフトレジスタの構成を示す回路図である。
【図２】上記シフトレジスタを適用した液晶表示装置の構成を示す回路図である。
【図３】上記液晶表示装置の断面図である。
【図４】上記シフトレジスタを適用した３位相シフトレジスタの構成を示す回路ブロック図である。
【図５】上記シフトレジスタの動作の一例を示すタイミングチャートである。
【図６】上記シフトレジスタの別の動作の一例を示すタイミングチャートである。
【図７】上記シフトレジスタの別の構成の一例を示す回路図である。
【図８】上記シフトレジスタの動作再開に際してシャット回路を動作させない場合のタイミングチャートである。
【図９】上記シフトレジスタの動作再開に際してシャット回路を動作させた場合のタイミングチャートである。
【図１０】従来のシフトレジスタの構成の一例を示す回路図である。
【図１１】従来のシフトレジスタの動作の一例を示すタイミングチャートである。
【符号の説明】
１０…アレイ基板
１１…画素部
１２…画素トランジスタ
１３…画素電極
１４…対向電極
１５…液晶層
１６…対向基板
１７…シール材
２１…走査線駆動回路
２２…垂直シフトレジスタ
３１…信号線駆動回路
３２…水平シフトレジスタ
３３…映像信号バス
３４…アナログスイッチ
４１…第１クロック端子
４２…第２クロック端子
４３…入力端子
４４…出力端子
４６…第１電圧電極
４７…第２電圧電極
７１…制御信号線
Ｇ１〜Ｇｎ…走査線
Ｓ１〜Ｓｎ…信号線
Ｔ１〜Ｔ７…トランジスタ
ＳＲ１〜ＳＲｎ…シフトレジスタ
ＶＤＤ…ハイレベルの電源電圧
ＶＳＳ…ローレベルの電源電圧
【発明の属する技術分野】
本発明は、クロック信号に同期して動作するシフトレジスタ及びこのシフトレジスタを用いた平面表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置に代表される平面表示装置は、薄型、軽量かつ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、画素毎にトランジスタを配置したアクティブマトリクス型液晶表示装置は、ノート型パソコンや携帯型情報端末のディスプレイとして普及しつつある。近年、従来の液晶表示装置に用いられていたアモルファスシリコンを材料とする薄膜トランジスタに比べて、電子移動度が高いポリシリコンによる薄膜トランジスタを比較的低温のプロセスで形成する技術が確立され、液晶表示装置に用いるトランジスタの小型化が可能となった。これにより、複数の走査線と複数の信号線が交差する部分に薄膜トランジスタを配置した画素部と、各薄膜トランジスタを駆動する駆動回路とを同一の製造プロセスによって電極基板上に一体的に形成することができるようになった。
【０００３】
駆動回路には、複数の走査線にパルスを出力する走査線駆動回路と、複数の信号線にパルスを出力する信号線駆動回路とがあり、各駆動回路は電気的に縦続接続された複数のシフトレジスタをそれぞれ備える。各シフトレジスタは、入力されたパルスの位相をシフトさせて出力する。走査線駆動回路は、内部の各シフトレジスタから各走査線に対して垂直走査パルスを１段ずつ位相をシフトさせながら出力する。信号線駆動回路は、内部の各シフトレジスタから各信号線に設けられたアナログスイッチに対して水平走査パルスを一段ずつ位相をシフトさせながら出力し、外部から入力されてきた映像信号をアナログスイッチを通じて各信号線に出力する。各シフトレジスタは、製造工程を短縮し低コスト化を実現するために、ｐＭＯＳ又はｎＭＯＳのいずれか一方のトランジスタのみを用いて構成される場合がある。
【０００４】
図１０は、従来のシフトレジスタの構成を示す回路図である。入力端子４３には入力信号ＩＮが入力される。入力信号ＩＮとして、初段のシフトレジスタではスタート信号（ＳＴＰ）が入力され、２段目以降のシフトレジスタでは前段のシフトレジスタの出力信号ＯＵＴが入力される。また、位相をシフトさせたＣ１〜Ｃ３の３本のクロック信号のうちのいずれか２本のクロック信号がシフトレジスタに入力される。同図では、一例として第１クロック信号Ｃ１が第１クロック端子４１に入力され、第２クロック信号Ｃ３が第２クロック端子４２に入力されるものとする。シフトレジスタに含まれる８個のトランジスタは、全てｐＭＯＳトランジスタである。このシフトレジスタは、出力回路、入力回路、リセット回路を有する構成である。
【０００５】
出力回路は、第１トランジスタＴ１と第２トランジスタＴ２により構成される。第１トランジスタＴ１のドレインは第１クロック端子４１に、ソースは出力端子４４にそれぞれ電気的に接続される。第２トランジスタＴ２のソースは第１電圧電極４６に、ドレインは出力端子４４にそれぞれ電気的に接続される。第１クロック端子４１には第１クロック信号Ｃ１が入力され、第１電圧電極４６にはハイレベルの電源電圧ＶＤＤが供給される。この出力回路は、第１トランジスタＴ１がオンで第２トランジスタＴ２がオフのときには、第１クロック信号Ｃ１を出力端子４４へ出力し、第１トランジスタＴ１がオフで第２トランジスタＴ２がオンのときには、電源電圧ＶＤＤを出力端子４４へ出力する。
【０００６】
入力回路は、第３トランジスタＴ３と第４トランジスタＴ４により構成される。第３トランジスタＴ３のドレイン及びゲートは入力端子４３に、ソースは第１トランジスタＴ１の制御電極にそれぞれ電気的に接続される。また、第４トランジスタＴ４のソースは第１電圧電極４６に、ドレインは第２トランジスタの制御電極に、ゲートは入力端子４３にそれぞれ電気的に接続される。この入力回路は、入力端子４３を通じて入力信号ＩＮを受ける。ここでは、第１トランジスタＴ１の制御電極への導電パスのことをノードｎ１、第２トランジスタＴ２の制御電極への導電パスのことをノードｎ２と表す。
【０００７】
リセット回路は、第５トランジスタＴ５と第６トランジスタＴ６により構成される。第５トランジスタＴ５のドレイン及びゲートは第２クロック端子４２に、ソースは第２トランジスタＴ２の制御電極にそれぞれ電気的に接続される。また、第６トランジスタＴ６のドレインは第１トランジスタＴ１の制御電極に、ゲートは第２トランジスタＴ２の制御電極に、ソースは第１電圧電極４６にそれぞれ電気的に接続される。第２クロック端子４２には第２クロック信号Ｃ３が入力される。このリセット回路は、第１トランジスタＴ１又は第２トランジスタＴ２のいずれか一方をオンし、他方をオフする。
【０００８】
このような構成の複数のシフトレジスタを縦列に接続した走査線駆動回路あるいは信号線駆動回路では、初段のシフトレジスタはスタート信号ＳＴＰのパルスの位相をシフトさせて出力し、２段目以降のシフトレジスタは前段のシフトレジスタからの出力信号の位相をシフトさせて出力する。すなわち、複数のシフトレジスタにより、スタート信号ＳＴＰの位相をシフトさせながら後段へ伝搬していくようになっている。
【０００９】
【発明が解決しようとする課題】
ところが、このように複数のシフトレジスタを縦列に接続した駆動回路では、電源電圧投入のシーケンスによっては過大電流が流れたり、各シフトレジスタが誤動作をする場合がある。以下、この問題点について図１１のタイミングチャートを用いて説明する。同図のタイミングチャートでは、電源電圧ＶＤＤ、クロック信号Ｃ１〜Ｃ３は全シフトレジスタで共通のものである。ノードｎ１，ｎ２、入力信号ＩＮ、出力信号ＯＵＴは、一例として４段目のシフトレジスタのものとする。この４段目のシフトレジスタには、第１クロック信号としてＣ１が、第２クロック信号としてＣ３が入力されるものとする。また、３段目のシフトレンジスタには、第１クロック信号としてＣ２が、第２クロック信号としてＣ１が入力されるものとする。スタート信号ＳＴＰは、初段のシフトレジスタに入力される入力信号である。
【００１０】
時刻ｔ１で、電源電圧ＶＤＤの昇圧が開始されるとともに、クロック信号Ｃ１〜Ｃ３の昇圧が開始される。これは、仮にクロック信号Ｃ１〜Ｃ３の電位がローレベルの状態で電源投入を行うと、電源電圧ＶＤＤの立ち上げ途中で、各シフトレジスタにおける第１電圧電極４６からチャネル幅Ｗの大きい第２トランジスタＴ２および第１トランジスタＴ１を介して第１クロック端子４１へ過大電流が流れてしまうので、これを防止するための措置である。したがって、クロック信号Ｃ１〜Ｃ３には電源電圧ＶＤＤと同位相の信号が入力される。
【００１１】
電源電圧ＶＤＤおよびクロック信号Ｃ１が立ち上がり始めると、４段目のシフトレジスタの第１トランジスタＴ１および第２トランジスタＴ２がオンし、出力信号ＯＵＴの電位はトランジスタＴ１とＴ２のオン抵抗分だけ遅延してから増加しはじめる。
【００１２】
このとき、入力信号ＩＮには３段目のシフトレジスタの出力信号ＯＵＴが供給されている。すなわち、入力信号ＩＮの電位も前段のシフトレジスタのトランジスタＴ１とＴ２のオン抵抗分だけ遅延してから増加しはじめる。すると、４段目のシフトレジスタにおける第４トランジスタＴ４は、ゲート電圧の方がソース電圧よりも低くなるのでオンする。このため、ノードｎ２の電位も、第４トランジスタＴ４のオン抵抗分だけ遅延してから増加しはじめる。
【００１３】
第６トランジスタＴ６も、同様にゲート電圧の方がソース電圧よりも低くなるのでオンする。このため、ノードｎ１の電位も第トランジスタＴ６のオン抵抗分だけ遅延してから増加しはじめる。
【００１４】
時刻ｔ２において、電源電圧ＶＤＤ、クロック信号Ｃ１〜Ｃ３、入力信号ＩＮが完全に立ち上がると、ノードｎ１，ｎ２の電位もハイレベルになり、トランジスタＴ１〜Ｔ６は全てオフ状態になる。ノードｎ１，ｎ２は電源電圧ＶＤＤが供給されないフローティング状態となるが、ノードｎ１，ｎ２のハイレベルの電位は、第１トランジスタＴ１、第２トランジスタＴ２のそれぞれのゲート・ドレイン間あるいはゲート・ソース間の寄生容量によって保持される。この状態で時刻ｔ３になると、クロック信号Ｃ１〜Ｃ３が動作を開始する。
【００１５】
まず、時刻ｔ３〜ｔ４の期間で、クロック信号Ｃ２の電位がハイレベルからローレベルになると、３段目のシフトレジスタでは、ノードｎ１がフローティング状態にあるので、第１クロック端子４１に入力されるクロック信号Ｃ２の電位変動によってノードｎ１もローレベルになってしまい、出力信号ＯＵＴはスタート信号ＳＴＰの伝搬を待たずしてローレベルになる。
【００１６】
よって、４段目のシフトレジスタでは、図１１に示すようにローレベルの入力信号ＩＮが入力されることとなり、第３トランジスタＴ３及び第４トランジスタＴ４がオンする。第３トランジスタＴ３から供給されるローレベルの入力信号ＩＮにより、ノードｎ１がローレベルとなり、第１トランジスタＴ１がオンする。出力端子４４には、第１トランジスタＴ１を通じてハイレベルの第１クロック信号Ｃ１が供給されるので、出力信号ＯＵＴはハイレベルを維持する。
【００１７】
時刻ｔ４〜ｔ５の期間で、クロック信号Ｃ２がハイレベルに戻ることによって、４段目のシフトレジスタにおける入力信号ＩＮの電位がハイレベルに戻ると、第３トランジスタＴ３および第４トランジスタＴ４がオフする。第４トランジスタＴ４がオフすることによってノードｎ２はフローティング状態となるが、第５トランジスタＴ５がオフのため、ノードｎ２のハイレベルの電位は第２トランジスタＴ２の寄生容量によって保持される。ノードｎ２の電位がハイレベルを維持することで、トランジスタＴ２，Ｔ６はオフ状態を維持する。
【００１８】
また、この期間において、クロック信号Ｃ１の電位がハイレベルからローレベルに反転すると、４段目のシフトレジスタでは、ノードｎ１は、フローティング状態であるため、クロック信号Ｃ１の反転によってローレベルよりもさらに低い電位（ＬＬレベル）になる。これは、第１トランジスタＴ１のゲート・ソース間あるいはゲート・ドレイン間に寄生容量があるため、ノードｎ１がフローティング状態だと、第１トランジスタＴ１のドレイン・ソース間の電位変動に伴ってノードｎ１の電位が変動してしまうためである。このように、接続先のトランジスタにおける電位変動の影響を受けてフローティング状態にあるノードの電位が変動する現象のことをブートストラップという。また、このときのノードのことをブートストラップノードという。この結果、第１トランジスタＴ１はオン状態を維持し、出力端子４４には第１トランジスタＴ１を通じてローレベルの第１クロック信号Ｃ１が供給されるので、出力信号ＯＵＴはスタート信号ＳＴＰが伝搬されてくるのを待たずしてローレベルになってしまう。
【００１９】
時刻ｔ５〜ｔ６の期間で、クロック信号Ｃ３の電位がローレベルになると、４段目のシフトレジスタでは、第５トランジスタＴ５がオンする。このとき、第４トランジスタＴ４はオフ状態にあるので、ノードｎ２の電位はローレベルになり、第２トランジスタＴ２及び第６トランジスタＴ６がオンする。ノードｎ１は第６トランジスタＴ６を通じて電源電圧ＶＤＤが供給されるのでハイレベルとなり、第１トランジスタＴ１はオフ状態になる。よって、出力端子４４には第２トランジスタＴ２を通じて電源電圧ＶＤＤが供給され、出力信号ＯＵＴの電位はハイレベルになる。時刻ｔ６以降は、時刻ｔ３〜時刻ｔ６までの動作を繰り返す。
【００２０】
このように、時刻ｔ４〜ｔ５の期間において、クロック信号Ｃ１の電位がハイレベルからローレベルになったときに、第４段目のシフトレジスタでは、ブートストラップが生じるため、前段のシフトレジスタからのスタート信号ＳＴＰの伝搬を待たずして、出力信号ＯＵＴがローレベルになってしまう。このため、図１１に示すように、クロック信号Ｃ１がハイレベルとローレベルを繰り返す度に、出力信号ＯＵＴも同様にハイレベルとローレベルを繰り返してしまい、この誤動作による出力信号ＯＵＴを後段に接続されているシフトレジスタに伝搬してしまうことになる。また、このような誤動作は、第１クロック端子４１にクロック信号Ｃ１が供給される他の全てのシフトレジスタにおいて同時に生じることとなる。このため、クロック信号Ｃ１を供給する信号線を駆動する際の負荷が非常に大きくなり、過大電流が流れて多大な電力を消費することとなる。
【００２１】
同様に、クロック信号Ｃ２の電位がハイレベルからローレベルになったときには、第１クロック端子４１にクロック信号Ｃ２が供給される全てのシフトレジスタにおいて、出力信号ＯＵＴがローレベルになってしまう誤動作が生じる。また、クロック信号Ｃ３の電位がハイレベルからローレベルになったときには、第１クロック端子４１にクロック信号Ｃ３が供給される全てのシフトレジスタにおいて、出力信号ＯＵＴがローレベルになってしまう誤動作が生じる。このため、クロック信号Ｃ２，Ｃ３を供給する信号線を駆動する際の負荷が非常に大きくなり、過大電流が流れて多大な電力を消費することとなる。
【００２２】
スタート信号ＳＴＰは、一旦ローレベルになった後はハイレベルを持続するようになっているので、１段目のシフトレジスタでは、第４トランジスタＴ４が定常的にオフ状態となり、第２クロック端子４２へ入力されるクロック信号の電位が一旦ローレベルになった後は、ノードｎ２の電位はローレベルに固定される。このため、第２トランジスタＴ２が定常的にオン状態となり、出力信号ＯＵＴの電位はハイレベルを持続する。１段目のシフトレジスタの出力信号ＯＵＴの波形は、スタート信号ＳＴＰの位相をシフトさせたものなので、２段目のシフトレジスタの動作が正常になる。２段目のシフトレジスタが正常な出力信号を出力することによって、３段目のシフトレジスタの動作が正常になる。すなわち、各シフトレジスタは順次正常な動作へ戻っていくが、各シフトレジスタにおける誤動作は、スタート信号ＳＴＰが伝搬されてくるまで継続してしまうことになる。
【００２３】
このように、電源投入後、スタート信号ＳＴＰが１段目から最終段までのシフトレジスタに伝搬するまでの間は、各シフトレジスタに誤動作が生じ、過大電流が流れてしまう場合があった。
【００２４】
本発明は、上記に鑑みてなされたものであり、その目的とするところは、動作開始の際における誤動作および過大電流の発生を防止し得るシフトレジスタを提供することにある。
【００２５】
本発明の別の目的は、上記シフトレジスタを用いた平面表示装置を提供することにある。
【００２６】
【課題を解決するための手段】
第１の本発明に係るシフトレジスタは、第１クロック端子と出力端子との間の導電パスをもつ第１トランジスタと、前記出力端子と第１電圧電極との間の導電パスをもつ第２トランジスタとを有する出力回路と、入力端子と前記第１トランジスタの制御電極との間の導電パスをもつ第３トランジスタと、前記第１電圧電極と前記第２トランジスタの制御電極との間の導電パスおよび前記入力端子への導電パスをもつ第４トランジスタとを有する入力回路と、第２クロック端子と前記第２トランジスタの制御電極との間の導電パスをもつ第５トランジスタと、前記第１電圧電極と前記第１トランジスタの制御電極との間の導電パスおよび前記第２トランジスタの制御電極への導電パスをもつ第６トランジスタとを有するリセット回路と、前記第２トランジスタの制御電極への導電パスおよび制御信号線への導電パスをもつ第７トランジスタを有するシャット回路と、を有することを特徴とする。
【００２７】
本発明にあっては、第２トランジスタの制御電極への導電パスおよび制御信号線への導電パスをもつ第７トランジスタを有するシャット回路を設けるようにしたことで、制御信号線に供給する制御信号による第７トランジスタの制御を通じて、第２トランジスタの制御電極の電位を制御可能とし、また、これにより第２トランジスタの制御電極への導電パスをもつ第６トランジスタを介して第１トランジスタの制御電極の電位も制御可能としている。この構成により、クロック信号が動作を開始する前に、第７トランジスタを制御して第１トランジスタをオフし第２トランジスタをオンすることが可能となる。これによって、第２トランジスタを通じて第１電圧電極からの電源電圧が出力端子に安定的に出力されるようになり、シフトレジスタの誤動作の発生を防止することができる。また、誤動作の発生防止により各シフトレジスタの出力信号が一斉に変動することがないので、過大電流の発生を防止することができる。
【００２８】
上記シフトレジスタにおいて、前記シャット回路における第２トランジスタの制御電極への導電パスは、第２電圧電極からの導電パスであることを特徴とする。
【００２９】
本発明にあっては、第２電圧電極と第２トランジスタの制御電極と間の導電パスおよび制御信号線への導電パスをもつ第７トランジスタによりシャット回路を構成するようにしたことで、制御信号による第７トランジスタの制御によって、第２電圧電極からの電源電圧を第２トランジスタの制御電極に供給できるようにしている。
【００３０】
上記シフトレジスタにおいて、前記シャット回路における第２トランジスタの制御電極への導電パスは、前記制御信号線からの導電パスであることを特徴とする。
【００３１】
本発明にあっては、制御信号線と第２トランジスタの制御電極と間の導電パスおよび制御信号線への導電パスをもつ第７トランジスタによりシャット回路を構成するようにしたことで、制御信号線に供給される制御信号を第２トランジスタの制御電極へ供給される信号と兼用できるようにしている。
【００３２】
上記シフトレジスタにおいて、前記制御信号線には、前記第１電源電極へ電源が投入された後、クロック信号が動作を開始する前に、前記第７トランジスタを導通させる制御信号が供給されることを特徴とする。
【００３３】
本発明にあっては、電源投入後からクロック信号の動作開始前に第７トランジスタを導通させるようにしたことで、電源投入後からスタート信号が伝搬されてくるまでの期間におけるシフトレジスタの誤動作の発生および過大電流の発生を防止することができる。
【００３４】
上記シフトレジスタにおいて、前記制御信号線には、前記第１電源電極へ電源電圧が投入された状態でクロック信号が動作を停止した後その動作を再開する前に、前記第７トランジスタを導通させる制御信号が供給されることを特徴とする。
【００３５】
本発明にあっては、電源電圧が投入された状態でクロック信号の動作を停止した後クロック信号が動作を再開する前に第７トランジスタを導通させるようにしたことで、動作再開後からスタート信号が伝搬されてくるまでの期間におけるシフトレジスタの誤動作の発生および過大電流の発生を防止することができる。
【００３６】
第２の本発明に係る平面表示装置は、第１クロック端子と出力端子との間の導電パスをもつ第１トランジスタと、前記出力端子と第１電圧電極との間の導電パスをもつ第２トランジスタとを有する出力回路と、入力端子と前記第１トランジスタの制御電極との間の導電パスをもつ第３トランジスタと、前記第１電圧電極と前記第２トランジスタの制御電極との間の導電パスおよび前記入力端子への導電パスをもつ第４トランジスタとを有する入力回路と、第２クロック端子と前記第２トランジスタの制御電極との間の導電パスをもつ第５トランジスタと、前記第１電圧電極と前記第１トランジスタの制御電極との間の導電パスおよび前記第２トランジスタの制御電極への導電パスをもつ第６トランジスタとを有するリセット回路と、前記第２トランジスタの制御電極への導電パスおよび制御信号線への導電パスをもつ第７トランジスタを有するシャット回路と、を備える複数のシフトレジスタが縦列に接続された駆動回路を有する第１電極基板と、前記第１電極基板に対向して配置された第２電極基板と、前記第１電極基板と前記第２電極基板との間に保持された表示層と、を有することを特徴とする。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。なお、“導電パスを有する”という用語は、２つの要素が物理的に直接接続されているか否かに関わらず、電気的に接続されている状態を表すものとする。
【００３８】
図１は、一実施の形態におけるシフトレジスタの構成を示す回路図である。同図のシフトレジスタは、図１０に示したシフトレジスタに対して、第２電圧電極４７と第２トランジスタＴ２の制御電極との間の導電パスおよび制御信号線７１への導電パスをもつ第７トランジスタを有するシャット回路をさらに備えた構成である。具体的な構成の一例として、第７トランジスタＴ７には他のトランジスタと同様にｐＭＯＳトランジスタが用いられる。第７トランジスタの制御電極（ゲート）は制御信号線７１に、ソースはノードｎ２に、ドレインは第２電圧電極４７にそれぞれ電気的に接続される。第２電圧電極４７には、ローレベルの電源電圧ＶＳＳが供給される。なお、第１クロック端子４１には第１クロック信号としてＣ１が供給され、第２クロック端子４２には第２クロック信号としてＣ３が供給されるものとする。
【００３９】
出力回路は、第１クロック端子４１と出力端子４４との間の導電パスをもつ第１トランジスタＴ１と、出力端子４４と第１電圧電極４６との間の導電パスをもつ第２トランジスタＴ２を有する構成である。
【００４０】
入力回路は、入力端子４３と第１トランジスタＴ１の制御電極との間の導電パスをもつ第３トランジスタＴ３と、第１電圧電極４６と第２トランジスタＴ２の制御電極との間の導電パスおよび入力端子４３への導電パスをもつ第４トランジスタＴ４を有する構成である。
【００４１】
リセット回路は、第２クロック端子４２と第２トランジスタＴ２の制御電極との間の導電パスをもつ第５トランジスタＴ５と、第１電圧電極４６と第１トランジスタＴ１の制御電極との間の導電パスおよび第２トランジスタＴ２の制御電極への導電パスをもつ第６トランジスタＴ６を有する構成である。
【００４２】
出力回路、入力回路、リセット回路のより具体的な構成例および機能については、図１０を用いて既に説明したのでここでは省略する。
【００４３】
図２は、本シフトレジスタを適用した液晶表示装置の構成を示す回路図であり、図３は本液晶表示装置の断面図である。図２に示すように、ガラス製のアレイ基板１０上に設けられた画素部１１には複数本の走査線Ｇ１、Ｇ２、〜Ｇｎ（以下、総称Ｇ）と複数本の信号線Ｓ１、Ｓ２、〜Ｓｍ（以下、総称Ｓ）が互いに交差するように配線され、これら各走査線Ｇと各信号線Ｓとの各交差部には画素トランジスタ１２および画素電極１３が配置される。画素トランジスタ１２には、例えばポリシリコン薄膜トランジスタが用いられる。各画素トランジスタ１２のゲートは走査線Ｇに接続され、ソースは信号線Ｓに接続され、ドレインは画素電極１３及び図示しない補助容量に接続される。画素トランジスタ１２の駆動回路としての走査線駆動回路２１および信号線駆動回路３１が、画素部１１とともにアレイ基板１０上に同一の製造プロセスにより一体的に形成される。
【００４４】
図３に示すように、アレイ基板１０に対向して配置されたガラス製の対向基板１６の表面には、アレイ基板１０上の画素電極１３に対して電気的に相対する対向電極１４が形成される。アレイ基板１０と対向基板１６との間には液晶層１５が保持される。両基板の周囲はシール材１７により封止される。なお、本実施の形態では、アレイ基板１０は第１電極基板に相当し、対向基板１６は第２電極基板に相当し、液晶層１５は表示層にそれぞれ相当する。
【００４５】
走査線駆動回路２１は、垂直シフトレジスタ２２を有する構成である。垂直シフトレジスタ２２は、垂直スタート信号（ＳＴＶ）を垂直クロック信号（ＣＫＶ）に同期させ、走査線Ｇ１〜Ｇｎに対して１段づつ位相をシフトさせながら垂直走査パルスとして出力する。
【００４６】
信号線駆動回路３１は、水平シフトレジスタ３２と映像信号バス３３と各信号線Ｓ毎に設けられた複数のアナログスイッチ３４を有する構成である。水平シフトレジスタ３２は、水平スタート信号（ＳＴＨ）を水平クロック信号（ＣＫＨ）に同期させ、各アナログスイッチ３４に対して１段づつ位相をシフトさせながら水平走査パルスとして出力する。アナログスイッチ３４は、水平走査パルスに従って映像信号バス３３に供給されてきた映像信号（ＤＡＴＡ）をサンプリングして信号線Ｓに出力する。
【００４７】
図３は、３位相シフトレジスタの構成を示すブロック図である。同図の３位相シフトレジスタは、走査線駆動回路２１の垂直シフトレジスタ２２又は信号線駆動回路３１の水平シフトレジスタ３２のうちの少なくとも一方に用いられる。
【００４８】
この３位相シフトレジスタは、電気的に縦列接続された複数の本シフトレジスタＳＲ１，ＳＲ２，〜ＳＲ（以下、総称ＳＲ）と、各シフトレジスタＳＲに位相をシフトさせた３本のクロック信号Ｃ１、Ｃ２、Ｃ３のうちのいずれか２本を入力するためのクロック線３６と、各シフトレジスタＳＲに対して後述する制御信号ＳＨＵＴを入力するための制御信号線７１と、各シフトレジスタＳＲからの出力信号を出力する出力線３７を有する構成である。クロック信号Ｃ１〜Ｃ３は、垂直シフトレジスタ２２においては垂直クロック信号ＣＫＶであり、水平シフトレジスタ３２においては水平クロック信号ＣＫＨである。なお、シフトレジスタＳＲ１、ＳＲ２、〜ＳＲｎは、それぞれ第１ステージ、第２ステージ、〜第ｎステージに対応する。
【００４９】
１段目のシフトレジスタＳＲ１には、スタート信号ＳＴＰが入力信号ＩＮとして入力される。また、シフトレジスタＳＲ１では、第１クロック信号としてＣ１が第１クロック端子４１に入力され、第２クロック信号としてＣ３が第２クロック端子４２に入力される。なお、スタート信号ＳＴＰは、垂直シフトレジスタ２２では垂直スタート信号ＳＴＶであり、水平シフトレジスタ３２では水平スタート信号ＳＴＨである。
【００５０】
２段目のシフトレジスタＳＲ２には、シフトレジスタＳＲ１の出力信号ＯＵＴが入力信号ＩＮとして入力される。また、シフトレジスタＳＲ２では、第１クロック信号としてＣ３が第１クロック端子４１に入力され、第２クロック信号としてＣ２が第２クロック端子４２に入力される。
【００５１】
３段目のシフトレジスタＳＲ３には、シフトレジスタＳＲ２の出力信号ＯＵＴが入力信号ＩＮとして入力される。また、シフトレジスタＳＲ３では、第１クロック信号としてＣ２が第１クロック端子４１に入力され、第２クロック信号としてＣ１が第２クロック端子４２に入力される。
【００５２】
４段目以降のシフトレジスタについてのクロック信号の配線は、１段目〜３段目のシフトレジスタと同様の構成が繰り返される。
【００５３】
垂直シフトレジスタ２２は、各シフトレジスタＳＲからの出力信号ＯＵＴを垂直走査パルスとして各走査線Ｇに出力し、水平シフトレジスタ３２は、各シフトレジスタＳＲからの出力信号ＯＵＴを水平走査パルスとして各アナログスイッチ３４に出力する。
【００５４】
続いて、本シフトレジスタの動作について図５のタイミングチャートを用いて説明する。同図のタイミングチャートでは、電源電圧ＶＤＤ、クロック信号Ｃ１〜Ｃ３は全シフトレジスタで共通のものである。ノードｎ１，ｎ２、入力信号ＩＮ、出力信号ＯＵＴは、４段目のシフトレジスタＳＲ４のものとする。スタート信号ＳＴＰは１段目のシフトレジスタＳＲ１に入力される入力信号である。
【００５５】
時刻ｔ１〜ｔ２の電源投入直後の期間では、電源電圧ＶＤＤと同位相で昇圧される制御信号ＳＨＵＴが制御信号線７１に入力される。図１１を用いて説明したように、電源電圧ＶＤＤの増加に伴って、ノードｎ１の電位が第６トランジスタＴ６のオン抵抗分だけ遅延してから増加しはじめ、ノードｎ２の電位も第４トランジスタＴ４のオン抵抗分だけ遅延してから増加しはじめる。このとき、第７トランジスタＴ７では、制御信号ＳＨＵＴとノードｎ２との間に遅延が生じているためゲート電位がソース電位より高くなり、第７トランジスタＴ７はオフ状態である。よって、図１１と同様に、時刻ｔ２では、全てのトランジスタはオフ状態である。ノードｎ１，ｎ２はフローティング状態となり、これの電位はハイレベルに維持される。
【００５６】
時刻ｔ２〜ｔ３の期間では、電源電圧ＶＤＤ、制御信号ＳＨＵＴ、その他の全ての信号の電位がハイレベルとなった状態で維持される。
【００５７】
時刻ｔ３〜ｔ４の期間では、制御信号線７１にローレベルの信号が入力される。第７トランジスタＴ７がオンし、ノードｎ２には第７トランジスタＴ７を通じて電源電圧ＶＳＳが供給されるので、ノードｎ２の電位はローレベルになる。これによって、第６トランジスタＴ６もオンし、ノードｎ１には電源電圧ＶＤＤが供給されるので、ノードｎ１の電位はハイレベルになる。このように、ノードｎ１がハイレベル、ノードｎ２がローレベルとなり、第１トランジスタＴ１がオフし、第２トランジスタＴ２がオンするので、出力信号ＯＵＴには第２トランジスタＴ２を通じて電源電圧ＶＤＤが供給される。
【００５８】
時刻ｔ４〜ｔ５の期間では、制御信号線７１にハイレベルの制御信号ＳＨＵＴが供給される。第７トランジスタＴ７がオフし、ノードｎ２はフローティング状態となってローレベルの電位を維持する。出力信号ＯＵＴには第２トランジスタＴ２を通じて電源電圧ＶＤＤが供給され続ける。以降、制御信号ＳＨＵＴの電位はハイレベルを維持するので、ノードｎ２は、入力端子４３にローレベルの信号が入力されるまで、ローレベルの電位を維持することとなる。この状態で、時刻ｔ５になると、クロック信号Ｃ１〜Ｃ３が動作を開始する。
【００５９】
時刻ｔ６〜ｔ７の期間では、クロック信号Ｃ１の電位がハイレベルからローレベルになる。このとき、ノードｎ１には第６トランジスタＴ６を通じて電源電圧ＶＤＤが供給されているので第１トランジスタＴ１はオフ状態にあり、出力端子４４には第２トランジスタＴ２を通じて電源電圧ＶＤＤが供給されているので、出力信号ＯＵＴは、クロック信号Ｃ１の影響を受けずにハイレベルを維持する。
【００６０】
時刻ｔ７〜ｔ８の期間で、クロック信号Ｃ３がローレベルになると、第５トランジスタＴ５がオンするが、ノードｎ２の電位はローレベルのままなので、第２トランジスタＴ２はオン状態を維持する。よって、出力信号ＯＵＴはハイレベルの電位を維持する。このように、時刻ｔ５以降では、クロック信号Ｃ１，Ｃ３の電位変動に関係なく、シフトレジスタＳＲ４の出力信号ＯＵＴはハイレベルを維持することになる。
【００６１】
時刻ｔ９で、前段のシフトレジスタからスタート信号ＳＴＰが伝搬してくることによって、入力信号ＩＮがハイレベルからローレベルになると、第３トランジスタＴ３および第４トランジスタＴ４がオンする。第４トランジスタを通じて電源電圧ＶＤＤがノードｎ２に供給されるので、第２トランジスタＴ２と第６トランジスタＴ６がオフする。第６トランジスタＴ６がオフすることによって、ノードｎ１の電位は第３トランジスタＴ３を通じてローレベルとなり第１トランジスタＴ１がオンする。すなわち、第１トランジスタＴ１がオンで、第２トランジスタＴ２がオフした状態となる。この状態で、クロック信号Ｃ１がローレベルになると、クロック信号Ｃ１がそのまま出力端子４４に出力されるため、出力信号ＯＵＴの電位はローレベルとなる。
【００６２】
続いて、入力信号ＩＮの電位がハイレベルとなると、第３トランジスタＴ３および第４トランジスタＴ４がオフし、クロック信号Ｃ３の電位がローレベルになったところで、ノードｎ２の電位がローレベルとなって第２トランジスタＴ２および第６トランジスタＴ６がオンし、ノードｎ１の電位が第６トランジスタＴ６を通じてハイレベルとなって第１トランジスタＴ１がオフする。これによって、出力信号ＯＵＴの電位は第２トランジスタＴ２を通じてハイレベルとなる。
【００６３】
一方、時刻ｔ５でクロック信号Ｃ２がローレベルになると、第１クロック端子４１に第１クロック信号としてＣ２が供給されるシフトレジスタでは、そのノードｎ１に電源電圧ＶＤＤが供給されて第１トランジスタＴ１がオフ状態にあるため、出力信号ＯＵＴはクロック信号Ｃ２の影響を受けることなくハイレベルの電位を維持する。
【００６４】
同様に、時刻ｔ７でクロック信号Ｃ３がローレベルになると、第１クロック端子４１に第１クロック信号としてＣ３が供給されるシフトレジスタでも、そのノードｎ１に電源電圧ＶＤＤが供給されて第１トランジスタＴ１がオフ状態にあるため、やはり出力信号ＯＵＴはクロック信号Ｃ３の影響を受けることなくハイレベルを維持する。
【００６５】
よって、いずれのシフトレジスタからも異常な出力信号ＯＵＴが出力されることはなく、入力信号ＩＮは、時刻ｔ９で一旦ローレベルになった後はハイレベルの電位を維持するので、４段目のシフトレジスタでは、第４トランジスタＴ４はオフ状態を維持し、クロック信号Ｃ３が一旦ローレベルとなった後は、ノードｎ２はローレベルの電位を維持する。これによって第６トランジスタＴ６はオン状態を維持し、ノードｎ１はハイレベルの電位を維持することとなる。すなわち、第１トランジスタＴ１はオフ状態、第２トランジスタＴ２はオン状態を維持することとなり、出力信号ＯＵＴはハイレベルの電位を維持する。
【００６６】
このように、時刻ｔ４以降では、全てのシフトレジスタについて、スタート信号ＳＴＰが伝搬されてくるまで、出力信号ＯＵＴはクロック信号Ｃ１〜Ｃ３の変動に関わらずハイレベルの電位を維持することとなる。そして、伝搬されてきたスタート信号ＳＴＰが前段のシフトレジスタから入力信号ＩＮとして入力されてきたところで、その位相をシフトさせて出力信号ＯＵＴとして出力することとなる。
【００６７】
したがって、本実施の形態によれば、第２トランジスタＴ２の制御電極への導電パスおよび制御信号線７１への導電パスをもつ第７トランジスタＴ７を有するシャット回路を設けるようにしたことで、制御信号線７１に供給される制御信号ＳＨＵＴによる第７トランジスタＴ７の制御を通じて、第２トランジスタＴ２の制御電極の電位が制御可能となり、また、これにより第２トランジスタＴ２の制御電極への導電パスをもつ第６トランジスタＴ６を通じて第１トランジスタＴ１の制御電極の電位も制御可能となる。この構成により、クロック信号Ｃ１〜Ｃ３が動作を開始する前に、第７トランジスタＴ７を制御して第１トランジスタＴ１をオフし第２トランジスタＴ２をオンすることが可能となる。これによって、当該シフトレジスタにスタート信号が伝搬されてくるまでの期間において、第２トランジスタＴ２を通じて第１電圧電極からの電源電圧ＶＤＤが出力端子４４に安定的に出力されるようになるので、シフトレジスタの誤動作の発生を防止することができる。また誤動作の防止により各シフトレジスタの出力信号が一斉に変動することがないので、過大電流の発生を防止することができる。
【００６８】
なお、本実施の形態においては、制御信号ＳＨＵＴの電位を電源投入後の時刻ｔ３〜ｔ４の期間にだけローレベルとしたが、これに限られるものではない。例えば、図６に示すように、電源投入直後から時刻ｔ４に至るまでローレベルを維持するようにしてもよい。この場合は、時刻ｔ４になるまで第７トランジスタＴ７がオン状態を維持し、ノードｎ２の電位がローレベルに固定されることとなるので、当該シフトレジスタは、時刻ｔ４以降は図５のタイミングチャートに示される動作と同様の動作を行うようになる。
【００６９】
また、本実施の形態においては、シャット回路の構成を図１の回路図に示す構成としたが、これに限られるものではなく、様々な構成が考えられる。例えば、図７に示す回路図のように、第７トランジスタＴ７が制御信号線７１と第２トランジスタＴ２の制御電極との間の導電パスをもつ構成としてもよい。具体的には、第７トランジスタのドレインが制御信号線７１に電気的に接続される。その他の構成は図１と同様である。図７のシャット回路は、第７トランジスタＴ７が第２トランジスタＴ２の制御電極に供給する信号を制御信号ＳＨＵＴで兼用するようにしたものである。すなわち、制御信号ＳＨＵＴの電位がローレベルになることによって第７トランジスタＴ７がオンすると、第７トランジスタＴ７を通じて制御信号ＳＨＵＴのローレベルの電位が第２トランジスタＴ２の制御電極に供給され、第２トランジスタＴ２がオンするようになっている。したがって、制御信号ＳＨＵＴの電位波形が図５あるいは図６のいずれのタイミングチャートに従うものであったとしても、上記と同様の効果を奏することができる。
【００７０】
また、本実施の形態においては、シャット回路を動作させるタイミングを電源立ち上げ直後としたが、この他にも様々な効果的なタイミングが考えられる。例えば、図８に示すように、動作中のシフトレジスタを、電源電圧ＶＤＤを投入した状態のまま、時刻ｔ１０でクロック信号Ｃ１〜Ｃ３を停止させることによって長期間停止させた場合にも適用できる。時刻ｔ１０以降では、電源電圧ＶＤＤによって貫通電流が第２トランジスタＴ２および第１トランジスタＴ１を介して第１クロック端子４１に流れることを防止するため、クロック信号Ｃ１〜Ｃ３の電位はハイレベルを維持した状態となっている。しかし、長期間に渡ってこの状態が続くと、第４トランジスタＴ４及び第５トランジスタＴ５からのオフリークによって、ノードｎ２の電位が徐々に上昇してしまい最終的にはハイレベルまで達することになる。このため、時刻ｔ１３で、シフトレジスタの動作を再開するためにクロック信号Ｃ１〜Ｃ３の動作を開始すると、図１１を用いて説明した時刻ｔ３以降の動作と同様の動作をすることとなり、各シフトレジスタに誤動作生じ、過大電流が発生することとなる。
【００７１】
そこで、シフトレジスタの動作を再開する際には、図９に示すように、クロック信号Ｃ１〜Ｃ３が動作を開始する前の時刻ｔ１１〜ｔ１２の期間にシャット回路を動作させる。すなわち、制御信号ＳＨＵＴの電位をローレベルにすることによって、第７トランジスタＴ７をオンし、ノードｎ２の電位をローレベルにする。この構成によって、各シフトレジスタの誤動作の発生および過大電流の発生を防止することができる。
【００７２】
なお、本実施の形態においては、シフトレジスタを構成する全てのトランジスタにｐＭＯＳトランジスタを用いることとしたが、ｐＭＯＳトランジスタに代えてｎＭＯＳトランジスタを用いるようにしてもよい。この場合には、ｐＭＯＳトランジスタを用いた場合に対して、各信号の電位を反転させて用いるようにする。この構成によっても、上記と同様の効果を奏することができる。
【００７３】
また、本実施の形態においては、本シフトレジスタの平面表示装置への適用例として、複数のシフトレジスタが縦列に接続された駆動回路をアレイ基板上に備えた液晶表示装置について説明したが、この他、例えば、対向配置された第１電極基板と第２電極基板の間に有機ＥＬを保持した構造の平面表示装置にも適用することができる。この有機ＥＬは表示層に相当する。
【００７４】
【発明の効果】
以上説明したように、本発明に係るシフトレジスタおよび平面表示装置によれば、スタート信号が伝搬されてくるまでの間、第２トランジスタを通じて第１電圧電極からの電源電圧を出力端子に安定的に出力でき、シフトレジスタの誤動作の発生を防止することができる。また、各シフトレジスタの出力信号が一斉に変動することがないので、過大電流の発生を防止することができる。
【図面の簡単な説明】
【図１】一実施の形態におけるシフトレジスタの構成を示す回路図である。
【図２】上記シフトレジスタを適用した液晶表示装置の構成を示す回路図である。
【図３】上記液晶表示装置の断面図である。
【図４】上記シフトレジスタを適用した３位相シフトレジスタの構成を示す回路ブロック図である。
【図５】上記シフトレジスタの動作の一例を示すタイミングチャートである。
【図６】上記シフトレジスタの別の動作の一例を示すタイミングチャートである。
【図７】上記シフトレジスタの別の構成の一例を示す回路図である。
【図８】上記シフトレジスタの動作再開に際してシャット回路を動作させない場合のタイミングチャートである。
【図９】上記シフトレジスタの動作再開に際してシャット回路を動作させた場合のタイミングチャートである。
【図１０】従来のシフトレジスタの構成の一例を示す回路図である。
【図１１】従来のシフトレジスタの動作の一例を示すタイミングチャートである。
【符号の説明】
１０…アレイ基板
１１…画素部
１２…画素トランジスタ
１３…画素電極
１４…対向電極
１５…液晶層
１６…対向基板
１７…シール材
２１…走査線駆動回路
２２…垂直シフトレジスタ
３１…信号線駆動回路
３２…水平シフトレジスタ
３３…映像信号バス
３４…アナログスイッチ
４１…第１クロック端子
４２…第２クロック端子
４３…入力端子
４４…出力端子
４６…第１電圧電極
４７…第２電圧電極
７１…制御信号線
Ｇ１〜Ｇｎ…走査線
Ｓ１〜Ｓｎ…信号線
Ｔ１〜Ｔ７…トランジスタ
ＳＲ１〜ＳＲｎ…シフトレジスタ
ＶＤＤ…ハイレベルの電源電圧
ＶＳＳ…ローレベルの電源電圧
Claims (2)
- 第１クロック端子と出力端子との間の導電パスをもつ第１トランジスタと、前記出力端子と第１電圧電極との間の導電パスをもつ第２トランジスタとを有する出力回路と、
入力端子と前記第１トランジスタの制御電極との間の導電パスをもつ第３トランジスタと、前記第１電圧電極と前記第２トランジスタの制御電極との間の導電パスをもち、制御電極が前記入力端子に接続された第４トランジスタとを有する入力回路と、
第２クロック端子と前記第２トランジスタの制御電極との間の導電パスをもつ第５トランジスタと、前記第１電圧電極と前記第１トランジスタの制御電極との間の導電パスをもち、制御電極が前記第２トランジスタの制御電極に接続された第６トランジスタとを有するリセット回路と、
第２電圧電極と前記第２トランジスタの制御電極との間の導電パスをもち、制御電極が制御信号線に接続された第７トランジスタを有するシャット回路と、を有し、
前記制御信号線には、前記第１電圧電極へ電源が投入された後、クロック信号が動作を開始する前に、前記第７トランジスタを導通させる制御信号が供給されることを特徴とするシフトレジスタ。 - 第１クロック端子と出力端子との間の導電パスをもつ第１トランジスタと、前記出力端子と第１電圧電極との間の導電パスをもつ第２トランジスタとを有する出力回路と、
入力端子と前記第１トランジスタの制御電極との間の導電パスをもつ第３トランジスタと、前記第１電圧電極と前記第２トランジスタの制御電極との間の導電パスをもち、制御電極が前記入力端子に接続された第４トランジスタとを有する入力回路と、
第２クロック端子と前記第２トランジスタの制御電極との間の導電パスをもつ第５トランジスタと、前記第１電圧電極と前記第１トランジスタの制御電極との間の導電パスをもち、制御電極が前記第２トランジスタの制御電極に接続された第６トランジスタとを有するリセット回路と、
第２電圧電極と前記第２トランジスタの制御電極との間の導電パスをもち、制御電極が制御信号線に接続された第７トランジスタを有するシャット回路と、を有し、
前記制御信号線には、前記第１電圧電極へ電源電圧が投入された状態でクロック信号が動作を停止した後その動作を再開する前に、前記第７トランジスタを導通させる制御信号が供給されることを特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153766A JP4473492B2 (ja) | 2002-05-28 | 2002-05-28 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153766A JP4473492B2 (ja) | 2002-05-28 | 2002-05-28 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003346492A JP2003346492A (ja) | 2003-12-05 |
| JP4473492B2 true JP4473492B2 (ja) | 2010-06-02 |
Family
ID=29770727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002153766A Expired - Lifetime JP4473492B2 (ja) | 2002-05-28 | 2002-05-28 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4473492B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005189488A (ja) * | 2003-12-25 | 2005-07-14 | Sanyo Electric Co Ltd | 表示装置 |
| US7432737B2 (en) * | 2005-12-28 | 2008-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device, and electronic device |
| KR100805538B1 (ko) | 2006-09-12 | 2008-02-20 | 삼성에스디아이 주식회사 | 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치 |
| JP5151585B2 (ja) * | 2008-03-18 | 2013-02-27 | ソニー株式会社 | 半導体デバイス、表示パネル及び電子機器 |
| JP5527647B2 (ja) * | 2008-05-26 | 2014-06-18 | Ｎｌｔテクノロジー株式会社 | シフトレジスタ |
| JP5434007B2 (ja) * | 2008-08-01 | 2014-03-05 | カシオ計算機株式会社 | フリップフロップ回路、シフトレジスタ及び電子機器 |
| WO2010097986A1 (ja) | 2009-02-25 | 2010-09-02 | シャープ株式会社 | シフトレジスタおよび表示装置 |
| KR101752640B1 (ko) * | 2009-03-27 | 2017-06-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| BRPI1013283A2 (pt) | 2009-06-15 | 2019-04-09 | Sharp Kk | registro de deslocamento e dispositivo de exibicao |
| US8422622B2 (en) | 2009-06-15 | 2013-04-16 | Sharp Kabushiki Kaisha | Shift register and display device |
| WO2011092924A1 (ja) | 2010-01-29 | 2011-08-04 | シャープ株式会社 | シフトレジスタおよび表示装置 |
| WO2011102248A1 (en) * | 2010-02-19 | 2011-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| CN105741749B (zh) * | 2014-12-08 | 2019-03-12 | 上海和辉光电有限公司 | 一种发光控制信号驱动电路以及有源矩阵式显示面板 |
| CN104537979B (zh) * | 2015-01-28 | 2017-03-15 | 京东方科技集团股份有限公司 | 移位寄存器及其驱动方法、栅极驱动电路 |
| CN105243984B (zh) * | 2015-11-25 | 2018-03-27 | 上海天马有机发光显示技术有限公司 | 移位寄存单元、移位寄存器及移位寄存器的驱动方法 |
-
2002
- 2002-05-28 JP JP2002153766A patent/JP4473492B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003346492A (ja) | 2003-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4761643B2 (ja) | シフトレジスタ、駆動回路、電極基板及び平面表示装置 | |
| JP4460822B2 (ja) | 双方向シフトレジスタ、これを用いた駆動回路、平面表示装置 | |
| KR101023726B1 (ko) | 쉬프트 레지스터 | |
| JP4359038B2 (ja) | レベル・シフタを内蔵したシフト・レジスタ | |
| JP5527647B2 (ja) | シフトレジスタ | |
| JP4473492B2 (ja) | シフトレジスタ | |
| JP4854929B2 (ja) | シフトレジスタ及びこれを有する表示装置 | |
| JP5188382B2 (ja) | シフトレジスタ回路 | |
| JP2008282522A (ja) | シフトレジスタとその駆動方法及び液晶表示パネルの駆動装置 | |
| JP2008134311A (ja) | 半導体回路、走査回路、及びそれを用いた表示装置 | |
| JP4993917B2 (ja) | 表示装置 | |
| WO2021164424A1 (zh) | 移位寄存器、其驱动方法、驱动电路及显示装置 | |
| JP4762655B2 (ja) | 表示装置 | |
| US20080143666A1 (en) | Shift Register | |
| WO2018126741A1 (zh) | 移位寄存器电路及其驱动方法、栅极驱动电路、显示面板和显示装置 | |
| JP5190281B2 (ja) | 表示装置 | |
| JP4413795B2 (ja) | シフトレジスタ及びこれを用いた平面表示装置 | |
| JP2007286266A (ja) | 表示駆動装置、平面表示装置及び表示駆動方法 | |
| JP2014153532A (ja) | 表示装置及び駆動回路 | |
| JP4130332B2 (ja) | ブートストラップ回路を用いた平面表示装置 | |
| JP4777004B2 (ja) | シフトレジスタ及び平面表示装置 | |
| JP2003216126A (ja) | 駆動回路、電極基板及び平面表示装置 | |
| JP2014085648A (ja) | 表示装置及び駆動回路 | |
| WO2019196631A1 (zh) | 移位寄存器、栅极驱动电路及显示装置 | |
| WO2019214346A1 (zh) | 移位寄存器单元及其驱动方法、扫描驱动电路、显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050524 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090406 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091124 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100209 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100305 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |