JP2003216126A - 駆動回路、電極基板及び平面表示装置 - Google Patents
駆動回路、電極基板及び平面表示装置Info
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- JP2003216126A JP2003216126A JP2002017265A JP2002017265A JP2003216126A JP 2003216126 A JP2003216126 A JP 2003216126A JP 2002017265 A JP2002017265 A JP 2002017265A JP 2002017265 A JP2002017265 A JP 2002017265A JP 2003216126 A JP2003216126 A JP 2003216126A
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Abstract
(57)【要約】
【課題】 同一導電型のトランジスタで構成された複数
段のシフトレジスタを備えた駆動回路では、シフトレジ
スタの最終段出力をシリアルアウト信号として取り出す
ライン上にインバータを構成することが難しく、さらな
る低コスト化を図ることは困難であった。 【解決手段】 最終段のシフトレジスタＳＲｎからシフ
トされたスタート信号を取り込み、且つ特定の出力線、
例えば走査線Ｇと接続されていない検査用シフトレジス
タＳＲｔを配置し、この検査用シフトレジスタＳＲｔか
らの出力をシリアルアウト信号として取り出す。画素部
１０３の画素スイッチ素子と同一導電型のトランジスタ
を用いて、シリアルアウト信号の出力段を含めた駆動回
路のすべてのシフトレジスタを作成できるため、低コス
ト化が可能となる。
段のシフトレジスタを備えた駆動回路では、シフトレジ
スタの最終段出力をシリアルアウト信号として取り出す
ライン上にインバータを構成することが難しく、さらな
る低コスト化を図ることは困難であった。 【解決手段】 最終段のシフトレジスタＳＲｎからシフ
トされたスタート信号を取り込み、且つ特定の出力線、
例えば走査線Ｇと接続されていない検査用シフトレジス
タＳＲｔを配置し、この検査用シフトレジスタＳＲｔか
らの出力をシリアルアウト信号として取り出す。画素部
１０３の画素スイッチ素子と同一導電型のトランジスタ
を用いて、シリアルアウト信号の出力段を含めた駆動回
路のすべてのシフトレジスタを作成できるため、低コス
ト化が可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、液晶表示装置な
どの平面表示装置に関する。詳しくは、同一導電型のト
ランジスタで構成されたシフトレジスタを有する駆動回
路と、この駆動回路を内蔵した電極基板と、この電極基
板を用いて構成された平面表示装置に関する。
どの平面表示装置に関する。詳しくは、同一導電型のト
ランジスタで構成されたシフトレジスタを有する駆動回
路と、この駆動回路を内蔵した電極基板と、この電極基
板を用いて構成された平面表示装置に関する。
【０００２】
【従来の技術】近年、液晶表示装置に代表される平面表
示装置は、薄型、軽量且つ低消費電力であることから、
各種機器のディスプレイとして用いられている。中で
も、画素毎にスイッチ素子を配置したアクティブマトリ
クス型液晶表示装置は、ノート型ＰＣや携帯型情報端末
のディスプレイとして普及しつつある。最近では、従来
のアモルファスシリコンに比べて電子移動度が高いポリ
シリコンＴＦＴを比較的低温のプロセスで形成する技術
が確立したことにより、ＴＦＴの小型化が可能となり、
このためアレイ基板上に画素部と駆動回路とを一体に形
成した駆動回路内蔵型の液晶表示装置も出現している。
示装置は、薄型、軽量且つ低消費電力であることから、
各種機器のディスプレイとして用いられている。中で
も、画素毎にスイッチ素子を配置したアクティブマトリ
クス型液晶表示装置は、ノート型ＰＣや携帯型情報端末
のディスプレイとして普及しつつある。最近では、従来
のアモルファスシリコンに比べて電子移動度が高いポリ
シリコンＴＦＴを比較的低温のプロセスで形成する技術
が確立したことにより、ＴＦＴの小型化が可能となり、
このためアレイ基板上に画素部と駆動回路とを一体に形
成した駆動回路内蔵型の液晶表示装置も出現している。
【０００３】この様な液晶表示装置では、画素部と駆動
回路を同一プロセスで作ることができるため、低コスト
化に有利とされているが、駆動回路となる走査線駆動回
路や信号線駆動回路では、多くのシフトレジスタを使用
することから、スイッチ素子を歩留まり良く作成するこ
とが求められている。通常、アレイ基板上に画素部や駆
動回路を形成した後には、アレイテスタにより回路動作
の検査が行われている。例えば走査線駆動回路では、シ
フトレジスタの最終段出力をシリアルアウト信号として
基板外に取り出すことにより、走査線駆動回路が正常に
動作しているかどうかの検査を実施している。
回路を同一プロセスで作ることができるため、低コスト
化に有利とされているが、駆動回路となる走査線駆動回
路や信号線駆動回路では、多くのシフトレジスタを使用
することから、スイッチ素子を歩留まり良く作成するこ
とが求められている。通常、アレイ基板上に画素部や駆
動回路を形成した後には、アレイテスタにより回路動作
の検査が行われている。例えば走査線駆動回路では、シ
フトレジスタの最終段出力をシリアルアウト信号として
基板外に取り出すことにより、走査線駆動回路が正常に
動作しているかどうかの検査を実施している。
【０００４】
【発明が解決しようとする課題】ところで、シフトレジ
スタの最終段出力をシリアルアウト信号として取り出す
際には、検査用の出力ラインにインバータを接続するこ
とにより、シリアルアウト信号を増幅したり、画素につ
ながる走査線の負荷が増えないようにする対策がとられ
ている。従来は、検査用の出力ラインに接続するインバ
ータをＣＭＯＳで構成していたため、p-chとn-chの２つ
のトランジスタが必要であった。これに対し、最近で
は、画素部や駆動回路に配置されるスイッチ素子を同一
導電型のトランジスタ（p-ch又はn-ch）で作成すること
により、さらなる低コスト化を図ることが検討されてい
る。しかし、同一導電型のトランジスタでは、検査用の
出力ラインに接続するインバータを構成することが難し
く、上記のような対策を施すことができないため、さら
なる低コスト化を図ることは困難であった。
スタの最終段出力をシリアルアウト信号として取り出す
際には、検査用の出力ラインにインバータを接続するこ
とにより、シリアルアウト信号を増幅したり、画素につ
ながる走査線の負荷が増えないようにする対策がとられ
ている。従来は、検査用の出力ラインに接続するインバ
ータをＣＭＯＳで構成していたため、p-chとn-chの２つ
のトランジスタが必要であった。これに対し、最近で
は、画素部や駆動回路に配置されるスイッチ素子を同一
導電型のトランジスタ（p-ch又はn-ch）で作成すること
により、さらなる低コスト化を図ることが検討されてい
る。しかし、同一導電型のトランジスタでは、検査用の
出力ラインに接続するインバータを構成することが難し
く、上記のような対策を施すことができないため、さら
なる低コスト化を図ることは困難であった。
【０００５】この発明の目的は、同一導電型のトランジ
スタで構成されたシフトレジスタから、回路動作の検査
に必要なシリアルアウト信号を取り出すことができる駆
動回路、電極基板及び平面表示装置を提供することにあ
る。
スタで構成されたシフトレジスタから、回路動作の検査
に必要なシリアルアウト信号を取り出すことができる駆
動回路、電極基板及び平面表示装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、請求項１の発明は、同一導電型のトランジスタで構
成されたシフトレジスタを複数段備え、各段のシフトレ
ジスタに供給されるクロック信号に同期して、初段のシ
フトレジスタに与えられたスタート信号を１段づつシフ
トしながら、各段毎に対応する出力線に出力するように
構成された駆動回路において、最終段のシフトレジスタ
からシフトされたスタート信号を取り込み、且つ特定の
出力線と接続されていない検査用シフトレジスタを設
け、前記検査用シフトレジスタからの出力をシリアルア
ウト信号として取り出すことを特徴とする。
め、請求項１の発明は、同一導電型のトランジスタで構
成されたシフトレジスタを複数段備え、各段のシフトレ
ジスタに供給されるクロック信号に同期して、初段のシ
フトレジスタに与えられたスタート信号を１段づつシフ
トしながら、各段毎に対応する出力線に出力するように
構成された駆動回路において、最終段のシフトレジスタ
からシフトされたスタート信号を取り込み、且つ特定の
出力線と接続されていない検査用シフトレジスタを設
け、前記検査用シフトレジスタからの出力をシリアルア
ウト信号として取り出すことを特徴とする。
【０００７】請求項２の発明は、請求項１において、前
記駆動回路が、各段から出力されるスタート信号に基づ
いて、対応する走査線に走査信号を出力する走査線駆動
回路であることを特徴とする。
記駆動回路が、各段から出力されるスタート信号に基づ
いて、対応する走査線に走査信号を出力する走査線駆動
回路であることを特徴とする。
【０００８】請求項３の発明は、請求項１において、前
記駆動回路が、各段から出力されるスタート信号に基づ
いて、対応するアナログスイッチを導通させることによ
り、前記アナログスイッチを介して信号線にデータ信号
を出力する信号線駆動回路であることを特徴とする。
記駆動回路が、各段から出力されるスタート信号に基づ
いて、対応するアナログスイッチを導通させることによ
り、前記アナログスイッチを介して信号線にデータ信号
を出力する信号線駆動回路であることを特徴とする。
【０００９】請求項４の発明は、マトリクス状に配置さ
れた複数の走査線及び複数の信号線と、このマトリクス
の各格子毎に配置された画素電極と、前記走査線に出力
される走査信号により前記信号線と前記画素電極間を導
通させて前記信号線に出力されたデータ信号を前記画素
電極に書き込む、前記各格子毎に設けられた画素スイッ
チ素子と、前記画素スイッチ素子を駆動して前記信号線
に出力されたデータ信号を前記画素電極に書き込む請求
項２及び３に記載の駆動回路と、を備えたことを特徴と
する電極基板である。
れた複数の走査線及び複数の信号線と、このマトリクス
の各格子毎に配置された画素電極と、前記走査線に出力
される走査信号により前記信号線と前記画素電極間を導
通させて前記信号線に出力されたデータ信号を前記画素
電極に書き込む、前記各格子毎に設けられた画素スイッ
チ素子と、前記画素スイッチ素子を駆動して前記信号線
に出力されたデータ信号を前記画素電極に書き込む請求
項２及び３に記載の駆動回路と、を備えたことを特徴と
する電極基板である。
【００１０】請求項５の発明は、請求項４に記載の電極
基板からなるアレイ基板と、前記画素電極と相対する共
通の対向電極が形成された対向基板と、これら２つの基
板間に保持された表示層とを備えることを特徴とする平
面表示装置である。
基板からなるアレイ基板と、前記画素電極と相対する共
通の対向電極が形成された対向基板と、これら２つの基
板間に保持された表示層とを備えることを特徴とする平
面表示装置である。
【００１１】
【発明の実施の形態】以下、本発明に係わる駆動回路、
電極基板及び平面表示装置を、駆動回路内蔵型の液晶表
示装置に適用した場合の実施形態について説明する。
電極基板及び平面表示装置を、駆動回路内蔵型の液晶表
示装置に適用した場合の実施形態について説明する。
【００１２】図２は、本実施形態に係わる液晶表示装置
１００の回路構成図である。アレイ基板１０１上には、
複数の画素が形成された画素部１０３と、走査線駆動回
路１０４及び信号線駆動回路１０５が配置されている。
１００の回路構成図である。アレイ基板１０１上には、
複数の画素が形成された画素部１０３と、走査線駆動回
路１０４及び信号線駆動回路１０５が配置されている。
【００１３】画素部１０１には、複数本の信号線Ｓ１，
Ｓ２，Ｓ３…（以下、総称Ｓ）及びこれと交差する複数
本の走査線Ｇ１，Ｇ２…（以下、総称Ｇ）がマトリクス
状に配置されており、このマトリクスの各格子毎にp-ch
トランジスタで構成された画素スイッチ素子１１が配設
されている。信号線Ｓと走査線Ｇとは、図示しない絶縁
膜により電気的に絶縁されている。なお、信号線Ｓ及び
走査線Ｇは、本実施形態において、各駆動回路を構成す
るシフトレジスタの出力側に接続された出力線に相当す
る。
Ｓ２，Ｓ３…（以下、総称Ｓ）及びこれと交差する複数
本の走査線Ｇ１，Ｇ２…（以下、総称Ｇ）がマトリクス
状に配置されており、このマトリクスの各格子毎にp-ch
トランジスタで構成された画素スイッチ素子１１が配設
されている。信号線Ｓと走査線Ｇとは、図示しない絶縁
膜により電気的に絶縁されている。なお、信号線Ｓ及び
走査線Ｇは、本実施形態において、各駆動回路を構成す
るシフトレジスタの出力側に接続された出力線に相当す
る。
【００１４】画素スイッチ素子１１のゲート電極は走査
線Ｇに、ソース電極は信号線Ｓに、ドレイン電極は画素
電極１２にそれぞれ接続されている。図２には示してい
ないが、各画素電極１２と相対する共通の対向電極は、
同じく図示しない対向基板上に形成されている。アレイ
基板１０１と前記対向基板は、それぞれの電極面が対向
するように所定間隔で配置され、その周囲はシール材で
封止される。そして、両基板の内部には表示層として液
晶材料が充填される。
線Ｇに、ソース電極は信号線Ｓに、ドレイン電極は画素
電極１２にそれぞれ接続されている。図２には示してい
ないが、各画素電極１２と相対する共通の対向電極は、
同じく図示しない対向基板上に形成されている。アレイ
基板１０１と前記対向基板は、それぞれの電極面が対向
するように所定間隔で配置され、その周囲はシール材で
封止される。そして、両基板の内部には表示層として液
晶材料が充填される。
【００１５】またアレイ基板１０１において、画素電極
１２には図示しない対向電極との電位関係を保持するた
めに、並列に補助容量１３が接続されている。この補助
容量１３は画素電極１２と補助容量線Ｃ１，Ｃ２…（以
下、総称Ｃ）との間に容量Ｃｓを形成している。補助容
量線Ｃは、すべての画素の補助容量１３と共通に接続さ
れており、外部制御回路１０２から補助容量電圧Ｖｃｓ
が与えられている。
１２には図示しない対向電極との電位関係を保持するた
めに、並列に補助容量１３が接続されている。この補助
容量１３は画素電極１２と補助容量線Ｃ１，Ｃ２…（以
下、総称Ｃ）との間に容量Ｃｓを形成している。補助容
量線Ｃは、すべての画素の補助容量１３と共通に接続さ
れており、外部制御回路１０２から補助容量電圧Ｖｃｓ
が与えられている。
【００１６】また、図示しない対向電極には、外部制御
回路１０２から一定のコモン電圧が与えられている。
回路１０２から一定のコモン電圧が与えられている。
【００１７】走査線駆動回路１０４は、図示しない複数
のシフトレジスタ、レベルシフタ及びバッファなどで構
成され、外部制御回路１０２から供給される垂直クロッ
ク信号ＣＫＶ及び垂直スタート信号ＳＴＶに基づいて、
走査線Ｇ１，Ｇ２…に１水平走査期間ごとに順次走査信
号を出力する。
のシフトレジスタ、レベルシフタ及びバッファなどで構
成され、外部制御回路１０２から供給される垂直クロッ
ク信号ＣＫＶ及び垂直スタート信号ＳＴＶに基づいて、
走査線Ｇ１，Ｇ２…に１水平走査期間ごとに順次走査信
号を出力する。
【００１８】信号線駆動回路１０５は、図示しない複数
のシフトレジスタ、ビデオバス及び複数のアナログスイ
ッチなどで構成されている。アナログスイッチはp-chト
ランジスタで構成されており、ゲート電極は対応するシ
フトレジスタの出力ラインに、ソース電極は前記ビデオ
バスに、ドレイン電極は信号線Ｓ１，Ｓ２，Ｓ３…にそ
れぞれ接続されている。シフトレジスタは、外部制御回
路１０２から制御信号として供給される水平クロック信
号ＣＫＨ及び水平スタート信号ＳＴＨに基づいて前記ア
ナログスイッチに制御信号を出力して、前記ビデオバス
と信号線Ｓとの間を導通させ、外部制御回路１０２から
ビデオバスを通じて供給されるデータ信号を信号線Ｓ
１，Ｓ２，Ｓ３…にサンプリングする。
のシフトレジスタ、ビデオバス及び複数のアナログスイ
ッチなどで構成されている。アナログスイッチはp-chト
ランジスタで構成されており、ゲート電極は対応するシ
フトレジスタの出力ラインに、ソース電極は前記ビデオ
バスに、ドレイン電極は信号線Ｓ１，Ｓ２，Ｓ３…にそ
れぞれ接続されている。シフトレジスタは、外部制御回
路１０２から制御信号として供給される水平クロック信
号ＣＫＨ及び水平スタート信号ＳＴＨに基づいて前記ア
ナログスイッチに制御信号を出力して、前記ビデオバス
と信号線Ｓとの間を導通させ、外部制御回路１０２から
ビデオバスを通じて供給されるデータ信号を信号線Ｓ
１，Ｓ２，Ｓ３…にサンプリングする。
【００１９】なお、走査線駆動回路１０４と信号線駆動
回路１０５には、Ｈｉｇｈレベルの電源電圧としてＶＤ
Ｄが、またＬｏｗレベルの電源電圧としてＶＳＳが供給
されている。
回路１０５には、Ｈｉｇｈレベルの電源電圧としてＶＤ
Ｄが、またＬｏｗレベルの電源電圧としてＶＳＳが供給
されている。
【００２０】外部制御回路１０２は、図示しないコント
ロールＩＣ、Ｄ／Ａコンバータ、レベルシフタなどで構
成され、外部から供給される基準クロック信号やデジタ
ルのデータ信号などを適宜に変換及び加工して、アナロ
グのデータ信号や制御信号（ＣＫＶ、ＣＫＨ、ＳＴＶ、
ＳＴＨ）、電源電圧（ＶＤＤ、ＶＳＳ）、コモン電圧な
どをアレイ基板１０１上の各駆動回路に供給する。この
外部駆動回路１０２とアレイ基板１０１との間は、図示
しないＦＰＣ（フレキシブル配線基板）により電気的に
接続されている。
ロールＩＣ、Ｄ／Ａコンバータ、レベルシフタなどで構
成され、外部から供給される基準クロック信号やデジタ
ルのデータ信号などを適宜に変換及び加工して、アナロ
グのデータ信号や制御信号（ＣＫＶ、ＣＫＨ、ＳＴＶ、
ＳＴＨ）、電源電圧（ＶＤＤ、ＶＳＳ）、コモン電圧な
どをアレイ基板１０１上の各駆動回路に供給する。この
外部駆動回路１０２とアレイ基板１０１との間は、図示
しないＦＰＣ（フレキシブル配線基板）により電気的に
接続されている。
【００２１】図１は、走査線駆動回路１０４の回路構成
図である。本実施形態の回路構成では、画素部１０３に
つながる走査線Ｇ１，Ｇ２，…Ｇｎと接続されたシフト
レジスタＳＲ１，ＳＲ２，…ＳＲｎと、画素部１０３と
接続されていない検査用シフトレジスタＳＲｔとが配置
されている。これらシフトレジスタは、画素スイッチ素
子１１と同じくp-chトランジスタで構成されている。シ
フトレジスタの回路構成については、後に具体例を挙げ
て説明する。なお、各シフトレジスタから出力される走
査信号は、レベルシフタやバッファを介して走査線Ｇに
送られるが、図１ではこれら回路の図示を省略してい
る。
図である。本実施形態の回路構成では、画素部１０３に
つながる走査線Ｇ１，Ｇ２，…Ｇｎと接続されたシフト
レジスタＳＲ１，ＳＲ２，…ＳＲｎと、画素部１０３と
接続されていない検査用シフトレジスタＳＲｔとが配置
されている。これらシフトレジスタは、画素スイッチ素
子１１と同じくp-chトランジスタで構成されている。シ
フトレジスタの回路構成については、後に具体例を挙げ
て説明する。なお、各シフトレジスタから出力される走
査信号は、レベルシフタやバッファを介して走査線Ｇに
送られるが、図１ではこれら回路の図示を省略してい
る。
【００２２】各シフトレジスタには、動作のタイミング
信号となる垂直クロック信号ＣＫＶが供給されている。
上記各シフトレジスタのうち、シフトレジスタＳＲ１，
ＳＲ２，…ＳＲｎは、このクロック周期に同期して、初
段のシフトレジスタＳＲ１に与えられた垂直スタート信
号ＳＴＶを１段づつ次段にシフトしながら、各段毎に対
応する走査線Ｇ１，Ｇ２，Ｇ３…に走査信号として出力
する。一方、検査用シフトレジスタＳＲｔは、垂直クロ
ック信号ＣＫＶの周期に同期して、最終段のシフトレジ
スタＳＲｎからシフトされた垂直スタート信号ＳＴＶ
を、検査用出力ラインＧｔにシリアルアウト信号ＹＴＳ
として出力する。
信号となる垂直クロック信号ＣＫＶが供給されている。
上記各シフトレジスタのうち、シフトレジスタＳＲ１，
ＳＲ２，…ＳＲｎは、このクロック周期に同期して、初
段のシフトレジスタＳＲ１に与えられた垂直スタート信
号ＳＴＶを１段づつ次段にシフトしながら、各段毎に対
応する走査線Ｇ１，Ｇ２，Ｇ３…に走査信号として出力
する。一方、検査用シフトレジスタＳＲｔは、垂直クロ
ック信号ＣＫＶの周期に同期して、最終段のシフトレジ
スタＳＲｎからシフトされた垂直スタート信号ＳＴＶ
を、検査用出力ラインＧｔにシリアルアウト信号ＹＴＳ
として出力する。
【００２３】図３は、シフトレジスタＳＲ１，ＳＲ２，
…ＳＲｎから走査線Ｇ１，…Ｇｎ−１，Ｇｎに出力され
る走査信号と、シフトレジスタＳＲｎから検査用出力ラ
インＧｔに出力されるシリアルアウト信号の関係を示す
タイミングチャートである。初段のシフトレジスタＳＲ
１に与えられた垂直スタート信号ＳＴＶは、走査線Ｇ
１，Ｇ２，Ｇ３…の順に走査信号として出力される。そ
して、最終段のシフトレジスタＳＲｔからの走査信号の
出力が完了すると、再び初段のシフトレジスタＳＲ１に
垂直スタート信号ＳＴＶが与えられる。本実施形態の走
査線駆動回路１０４では、最終段のシフトレジスタＳＲ
ｎからシフトされた垂直スタート信号ＳＴＶが、検査用
シフトレジスタＳＲｔに取り込まれ、垂直クロック信号
ＣＫＶの周期に同期して、検査用出力ラインＧｔにシリ
アルアウト信号ＹＴＳとして出力される。走査線駆動回
路１０４を構成するシフトレジスタＳＲ１，ＳＲ２，…
ＳＲｎの回路動作が正常であればシリアルアウト信号Ｙ
ＴＳが出力されるが、異常があればシリアルアウト信号
ＹＴＳは出力されないため、走査線駆動回路１０４が正
常に動作しているかどうか検査することができる。
…ＳＲｎから走査線Ｇ１，…Ｇｎ−１，Ｇｎに出力され
る走査信号と、シフトレジスタＳＲｎから検査用出力ラ
インＧｔに出力されるシリアルアウト信号の関係を示す
タイミングチャートである。初段のシフトレジスタＳＲ
１に与えられた垂直スタート信号ＳＴＶは、走査線Ｇ
１，Ｇ２，Ｇ３…の順に走査信号として出力される。そ
して、最終段のシフトレジスタＳＲｔからの走査信号の
出力が完了すると、再び初段のシフトレジスタＳＲ１に
垂直スタート信号ＳＴＶが与えられる。本実施形態の走
査線駆動回路１０４では、最終段のシフトレジスタＳＲ
ｎからシフトされた垂直スタート信号ＳＴＶが、検査用
シフトレジスタＳＲｔに取り込まれ、垂直クロック信号
ＣＫＶの周期に同期して、検査用出力ラインＧｔにシリ
アルアウト信号ＹＴＳとして出力される。走査線駆動回
路１０４を構成するシフトレジスタＳＲ１，ＳＲ２，…
ＳＲｎの回路動作が正常であればシリアルアウト信号Ｙ
ＴＳが出力されるが、異常があればシリアルアウト信号
ＹＴＳは出力されないため、走査線駆動回路１０４が正
常に動作しているかどうか検査することができる。
【００２４】本実施形態によれば、p-chとn-chの２つの
トランジスタで構成されるインバータを用いることなし
に、シフトレジスタの最終段出力としてシリアルアウト
信号ＹＴＳを取り出すことができる。この場合、検査用
シフトレジスタＳＲｔは画素部１０３と接続されていな
いため、画素につながる走査線Ｇの負荷が増えることが
ない。また、画素部１０３の画素スイッチ素子１１と各
シフトレジスタを構成するスイッチ素子を同一のプロセ
スで作成することができる。このように、本実施形態の
回路構成においては、画素部１０３に配置される画素ス
イッチ素子１１と同一導電型のトランジスタ（この場合
はp-ch）を用いて、シリアルアウト信号の出力段を含め
て走査線駆動回路１０４のすべてのシフトレジスタを作
成することができるため、さらなる低コスト化を図るこ
とが可能となる。
トランジスタで構成されるインバータを用いることなし
に、シフトレジスタの最終段出力としてシリアルアウト
信号ＹＴＳを取り出すことができる。この場合、検査用
シフトレジスタＳＲｔは画素部１０３と接続されていな
いため、画素につながる走査線Ｇの負荷が増えることが
ない。また、画素部１０３の画素スイッチ素子１１と各
シフトレジスタを構成するスイッチ素子を同一のプロセ
スで作成することができる。このように、本実施形態の
回路構成においては、画素部１０３に配置される画素ス
イッチ素子１１と同一導電型のトランジスタ（この場合
はp-ch）を用いて、シリアルアウト信号の出力段を含め
て走査線駆動回路１０４のすべてのシフトレジスタを作
成することができるため、さらなる低コスト化を図るこ
とが可能となる。
【００２５】次に、図１に示すシフトレジスタＳＲ１，
ＳＲ２，…ＳＲｎ及び検査用シフトレジスタＳＲｔの具
体的な回路構成について説明する。
ＳＲ２，…ＳＲｎ及び検査用シフトレジスタＳＲｔの具
体的な回路構成について説明する。
【００２６】図４は、走査線駆動回路１０４で使用され
る３位相シフトレジスタの概略構成を示す回路図であ
る。３位相シフトレジスタは、直列に接続された複数の
シフトレジスタＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４，…Ｓ
Ｒｎ（以下、総称ＳＲ）から成り、各シフトレジスタＳ
Ｒが第１ステージ，第２ステージ，〜第ｎステージを構
成している。なお、検査用シフトレジスタＳＲｔの構成
は前記各シフトレジスタと同じであるため、ここでは図
示と説明を省略する。
る３位相シフトレジスタの概略構成を示す回路図であ
る。３位相シフトレジスタは、直列に接続された複数の
シフトレジスタＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４，…Ｓ
Ｒｎ（以下、総称ＳＲ）から成り、各シフトレジスタＳ
Ｒが第１ステージ，第２ステージ，〜第ｎステージを構
成している。なお、検査用シフトレジスタＳＲｔの構成
は前記各シフトレジスタと同じであるため、ここでは図
示と説明を省略する。
【００２７】各シフトレジスタＳＲには、クロック信号
Ｃ１，Ｃ２，Ｃ３（図１のＣＫＶ）のうちの２つのクロ
ック信号が供給されている。第１ステージのシフトレジ
スタＳＲ１には入力信号となる垂直スタート信号ＳＴＶ
が入力され、第２〜第ｎステージのシフトレジスタＳＲ
には、前段ステージからの出力信号が入力信号として入
力される。第１〜第ｎステージでは、２つのクロック信
号に同期して、前段ステージからの出力信号を後段にシ
フトしながら、各ステージ毎に出力信号を出力する。こ
の出力信号は、走査信号として画素部１０３の走査線Ｇ
に出力される。
Ｃ１，Ｃ２，Ｃ３（図１のＣＫＶ）のうちの２つのクロ
ック信号が供給されている。第１ステージのシフトレジ
スタＳＲ１には入力信号となる垂直スタート信号ＳＴＶ
が入力され、第２〜第ｎステージのシフトレジスタＳＲ
には、前段ステージからの出力信号が入力信号として入
力される。第１〜第ｎステージでは、２つのクロック信
号に同期して、前段ステージからの出力信号を後段にシ
フトしながら、各ステージ毎に出力信号を出力する。こ
の出力信号は、走査信号として画素部１０３の走査線Ｇ
に出力される。
【００２８】図５は、図４に示すシフトレジスタＳＲの
１ステージ分の構成を示す回路図である。ちなみに、図
５に示すような同一導電型のトランジスタによるシフト
レジスタの構成は、例えばUSA5,222,082に開示されてい
る。また、p-ch又はn-chのいずれか一方の導電型をもつ
トランジスタで形成されたシフトレジスタに関連する特
許、文献としては、例えば先に挙げたUSA5,222,082（ト
ムソン）、特開2000-155550（ＬＧ電子）、SID 00 DIGE
ST P1116（ＬＧ電子）、EURO DISPLAY 99 LATE-NEWS PA
PER p105（ＬＧ電子）などが挙げられる。
１ステージ分の構成を示す回路図である。ちなみに、図
５に示すような同一導電型のトランジスタによるシフト
レジスタの構成は、例えばUSA5,222,082に開示されてい
る。また、p-ch又はn-chのいずれか一方の導電型をもつ
トランジスタで形成されたシフトレジスタに関連する特
許、文献としては、例えば先に挙げたUSA5,222,082（ト
ムソン）、特開2000-155550（ＬＧ電子）、SID 00 DIGE
ST P1116（ＬＧ電子）、EURO DISPLAY 99 LATE-NEWS PA
PER p105（ＬＧ電子）などが挙げられる。
【００２９】また、図６は図５の各ノードｎ１，ｎ２と
入出力信号との関係を示すタイミングチャートである。
ここでは、第１ステージのシフトレジスタＳＲ１を例と
して説明するが、図５のクロック入力ラインＡ，Ｂは、
図４に示すクロック入力ラインＡ，Ｂに対応している。
従って、例えば第２ステージのシフトレジスタＳＲ２で
は、クロック入力ラインＡにクロック信号Ｃ３が、また
クロック入力ラインＢにはクロック信号Ｃ２がそれぞれ
入力される。同様にして、他のステージのシフトレジス
タＳＲについても、クロック入力ラインＡ，Ｂに対応し
た２つのクロック信号が入力される。いずれのステージ
のシフトレジスタＳＲも、図６のタイミングチャートに
従って動作する。
入出力信号との関係を示すタイミングチャートである。
ここでは、第１ステージのシフトレジスタＳＲ１を例と
して説明するが、図５のクロック入力ラインＡ，Ｂは、
図４に示すクロック入力ラインＡ，Ｂに対応している。
従って、例えば第２ステージのシフトレジスタＳＲ２で
は、クロック入力ラインＡにクロック信号Ｃ３が、また
クロック入力ラインＢにはクロック信号Ｃ２がそれぞれ
入力される。同様にして、他のステージのシフトレジス
タＳＲについても、クロック入力ラインＡ，Ｂに対応し
た２つのクロック信号が入力される。いずれのステージ
のシフトレジスタＳＲも、図６のタイミングチャートに
従って動作する。
【００３０】シフトレジスタＳＲ１は、p-chの第１トラ
ンジスタＴ１〜第６トランジスタＴ６で構成されてい
る。このうち、第１トランジスタＴ１は出力ラインＯＵ
Ｔにクロック信号Ｃ１の信号レベルを供給し、また第２
のトランジスタＴ２は出力ラインＯＵＴにＨｉｇｈレベ
ルの電源電圧ＶＤＤを供給する。
ンジスタＴ１〜第６トランジスタＴ６で構成されてい
る。このうち、第１トランジスタＴ１は出力ラインＯＵ
Ｔにクロック信号Ｃ１の信号レベルを供給し、また第２
のトランジスタＴ２は出力ラインＯＵＴにＨｉｇｈレベ
ルの電源電圧ＶＤＤを供給する。
【００３１】次に、図５に示すシフトレジスタＳＲ１の
動作を、図６のタイミングチャートを参照しながら説明
する。なお、第１ステージへは入力信号として垂直スタ
ート信号ＳＴＶが入力されるが、以降のステージでは前
段ステージからの出力信号が入力信号として入力され
る。
動作を、図６のタイミングチャートを参照しながら説明
する。なお、第１ステージへは入力信号として垂直スタ
ート信号ＳＴＶが入力されるが、以降のステージでは前
段ステージからの出力信号が入力信号として入力され
る。
【００３２】時刻ｔ１において、Ｌｏｗレベルの入力信
号が入力ラインＩＮに入力されると、第３トランジスタ
Ｔ３及び第４トランジスタＴ４がＯＮする。このうち第
４トランジスタＴ４からはＨｉｇｈレベルの電源電圧Ｖ
ＤＤが供給されてノードｎ２はＨｉｇｈレベルになり、
第２トランジスタＴ２及び第６トランジスタＴ６はＯＦ
Ｆする。この時、第３トランジスタＴ３から供給される
Ｌｏｗレベルの入力信号によりノードｎ１はＬｏｗレベ
ルとなるため、出力ラインＯＵＴには、第１トランジス
タＴ１からクロック信号Ｃ１のＨｉｇｈレベルの信号電
位が供給される。
号が入力ラインＩＮに入力されると、第３トランジスタ
Ｔ３及び第４トランジスタＴ４がＯＮする。このうち第
４トランジスタＴ４からはＨｉｇｈレベルの電源電圧Ｖ
ＤＤが供給されてノードｎ２はＨｉｇｈレベルになり、
第２トランジスタＴ２及び第６トランジスタＴ６はＯＦ
Ｆする。この時、第３トランジスタＴ３から供給される
Ｌｏｗレベルの入力信号によりノードｎ１はＬｏｗレベ
ルとなるため、出力ラインＯＵＴには、第１トランジス
タＴ１からクロック信号Ｃ１のＨｉｇｈレベルの信号電
位が供給される。
【００３３】時刻ｔ２において、入力信号がＨｉｇｈレ
ベル、クロック信号Ｃ１がＬｏｗレベルになると、第３
トランジスタＴ３及び第４トランジスタＴ４がＯＦＦす
る。このとき、ノードｎ１はブートストラップノードと
なるため、Ｌｏｗレベルよりもさらに低電圧になる。こ
の結果、第１トランジスタＴ１のゲートにはしきい値以
上の低い電圧が印加され、出力ラインＯＵＴには、第１
トランジスタＴ１からクロック信号Ｃ１のＬｏｗレベル
の信号電位が供給される。
ベル、クロック信号Ｃ１がＬｏｗレベルになると、第３
トランジスタＴ３及び第４トランジスタＴ４がＯＦＦす
る。このとき、ノードｎ１はブートストラップノードと
なるため、Ｌｏｗレベルよりもさらに低電圧になる。こ
の結果、第１トランジスタＴ１のゲートにはしきい値以
上の低い電圧が印加され、出力ラインＯＵＴには、第１
トランジスタＴ１からクロック信号Ｃ１のＬｏｗレベル
の信号電位が供給される。
【００３４】ブートストラップノードとは、そのノード
の電位がフローティング状態にあり、且つそのノードに
は寄生容量（ここでは、トランジスタのゲート〜ソース
・ドレイン容量）があり、その寄生容量先のノードの電
位変動に伴い電位変動するようなノードをいう。また、
フローティング状態とは、そのノードの電位レベルが容
易に変動するような状態にあることをいう。
の電位がフローティング状態にあり、且つそのノードに
は寄生容量（ここでは、トランジスタのゲート〜ソース
・ドレイン容量）があり、その寄生容量先のノードの電
位変動に伴い電位変動するようなノードをいう。また、
フローティング状態とは、そのノードの電位レベルが容
易に変動するような状態にあることをいう。
【００３５】時刻ｔ３において、クロック信号Ｃ１がＨ
ｉｇｈレベル、クロック信号Ｃ３がＬｏｗレベルになる
と、第５トランジスタＴ５がＯＮするため、ノードｎ２
はＬｏｗレベルとなる。この結果、第２トランジスタＴ
２及び第６トランジスタＴ６もＯＮし、第１トランジス
タＴ１のゲートには第６トランジスタＴ６から供給され
るＨｉｇｈレベルの電源電圧ＶＤＤによりＯＦＦする。
この時、出力ラインＯＵＴには、第２トランジスタＴ２
からＨｉｇｈレベルの電源電圧ＶＤＤが供給される。
ｉｇｈレベル、クロック信号Ｃ３がＬｏｗレベルになる
と、第５トランジスタＴ５がＯＮするため、ノードｎ２
はＬｏｗレベルとなる。この結果、第２トランジスタＴ
２及び第６トランジスタＴ６もＯＮし、第１トランジス
タＴ１のゲートには第６トランジスタＴ６から供給され
るＨｉｇｈレベルの電源電圧ＶＤＤによりＯＦＦする。
この時、出力ラインＯＵＴには、第２トランジスタＴ２
からＨｉｇｈレベルの電源電圧ＶＤＤが供給される。
【００３６】時刻ｔ３以降は、入力信号はＨｉｇｈレベ
ルに、ノードｎ１はＨｉｇｈレベルに、またノードｎ２
は第５トランジスタＴ５がダイオード接続されているた
めＬｏｗレベルに、出力ラインＯＵＴはＨｉｇｈレベル
に、それぞれ固定される。これによって、時刻ｔ１で与
えられたＬｏｗレベルの入力信号が、時刻ｔ２で出力ラ
インＯＵＴから出力信号として出力するシフト動作が完
了したことになる。
ルに、ノードｎ１はＨｉｇｈレベルに、またノードｎ２
は第５トランジスタＴ５がダイオード接続されているた
めＬｏｗレベルに、出力ラインＯＵＴはＨｉｇｈレベル
に、それぞれ固定される。これによって、時刻ｔ１で与
えられたＬｏｗレベルの入力信号が、時刻ｔ２で出力ラ
インＯＵＴから出力信号として出力するシフト動作が完
了したことになる。
【００３７】ここまでは、本発明を走査線駆動回路１０
４に適用した実施形態について説明したが、本発明は、
図７に示すように図２の信号線駆動回路１０５に適用す
ることもできる。図７に示す信号線駆動回路１０５で
は、画素部１０３とつながる信号線Ｓ１，Ｓ２，…Ｓｎ
にアナログスイッチＡＳＷ１，ＡＳＷ２，…ＡＳＷｎを
介して接続されたシフトレジスタＳＲ１，ＳＲ２，…Ｓ
Ｒｎと、画素部１０３と接続されていない検査用シフト
レジスタＳＲｔとが配置されている。これらシフトレジ
スタは、画素スイッチ素子１１及び走査線駆動回路１０
４のシフトレジスタと同じくp-chトランジスタで構成さ
れている。
４に適用した実施形態について説明したが、本発明は、
図７に示すように図２の信号線駆動回路１０５に適用す
ることもできる。図７に示す信号線駆動回路１０５で
は、画素部１０３とつながる信号線Ｓ１，Ｓ２，…Ｓｎ
にアナログスイッチＡＳＷ１，ＡＳＷ２，…ＡＳＷｎを
介して接続されたシフトレジスタＳＲ１，ＳＲ２，…Ｓ
Ｒｎと、画素部１０３と接続されていない検査用シフト
レジスタＳＲｔとが配置されている。これらシフトレジ
スタは、画素スイッチ素子１１及び走査線駆動回路１０
４のシフトレジスタと同じくp-chトランジスタで構成さ
れている。
【００３８】各シフトレジスタには、動作のタイミング
信号となる水平クロック信号ＣＫＨが供給されている。
上記各シフトレジスタのうち、シフトレジスタＳＲ１，
ＳＲ２，…ＳＲｎは、このクロック周期に同期して、初
段のシフトレジスタＳＲ１に与えられた水平スタート信
号ＳＴＨを１段づつ次段にシフトしながら、各段毎に対
応するアナログスイッチＡＳＷ１，ＡＳＷ２，…ＡＳＷ
ｎに制御信号として出力する。この制御信号によりビデ
オバス１０６と信号線Ｓ１，Ｓ２，…Ｓｎとの間が導通
し、ビデオバス１０６に供給されたデータ信号は対応す
る信号線Ｓ１，Ｓ２，…Ｓｎにサンプリングされる。一
方、検査用シフトレジスタＳＲｔは、水平クロック信号
ＣＫＨの周期に同期して、最終段のシフトレジスタＳＲ
ｎからシフトされた水平スタート信号ＳＴＨを、検査用
出力ラインＳｔにシリアルアウト信号ＸＴＳとして出力
する。したがって、信号線駆動回路１０５を構成するシ
フトレジスタＳＲ１，ＳＲ２，…ＳＲｎの回路動作が正
常であればシリアルアウト信号ＸＴＳが出力されるが、
異常があればシリアルアウト信号ＸＴＳは出力されない
ため、信号線駆動回路１０５が正常に動作しているかど
うか検査することができる。
信号となる水平クロック信号ＣＫＨが供給されている。
上記各シフトレジスタのうち、シフトレジスタＳＲ１，
ＳＲ２，…ＳＲｎは、このクロック周期に同期して、初
段のシフトレジスタＳＲ１に与えられた水平スタート信
号ＳＴＨを１段づつ次段にシフトしながら、各段毎に対
応するアナログスイッチＡＳＷ１，ＡＳＷ２，…ＡＳＷ
ｎに制御信号として出力する。この制御信号によりビデ
オバス１０６と信号線Ｓ１，Ｓ２，…Ｓｎとの間が導通
し、ビデオバス１０６に供給されたデータ信号は対応す
る信号線Ｓ１，Ｓ２，…Ｓｎにサンプリングされる。一
方、検査用シフトレジスタＳＲｔは、水平クロック信号
ＣＫＨの周期に同期して、最終段のシフトレジスタＳＲ
ｎからシフトされた水平スタート信号ＳＴＨを、検査用
出力ラインＳｔにシリアルアウト信号ＸＴＳとして出力
する。したがって、信号線駆動回路１０５を構成するシ
フトレジスタＳＲ１，ＳＲ２，…ＳＲｎの回路動作が正
常であればシリアルアウト信号ＸＴＳが出力されるが、
異常があればシリアルアウト信号ＸＴＳは出力されない
ため、信号線駆動回路１０５が正常に動作しているかど
うか検査することができる。
【００３９】本実施形態によれば、p-chとn-chの２つの
トランジスタで構成されるインバータを用いることなし
に、シフトレジスタの最終段出力としてシリアルアウト
信号ＸＴＳを取り出すことができる。この場合、検査用
シフトレジスタＳＲｔは画素部１０３と接続されていな
いため、画素につながる信号線Ｓの負荷が増えることが
ない。また、画素部１０３の画素スイッチ素子１１と各
シフトレジスタを構成するスイッチ素子を同一のプロセ
スで作成することができる。
トランジスタで構成されるインバータを用いることなし
に、シフトレジスタの最終段出力としてシリアルアウト
信号ＸＴＳを取り出すことができる。この場合、検査用
シフトレジスタＳＲｔは画素部１０３と接続されていな
いため、画素につながる信号線Ｓの負荷が増えることが
ない。また、画素部１０３の画素スイッチ素子１１と各
シフトレジスタを構成するスイッチ素子を同一のプロセ
スで作成することができる。
【００４０】すなわち、本実施形態の回路構成において
は、画素部１０３に配置される画素スイッチ素子１１と
同一導電型のトランジスタ（この場合はp-ch）を用い
て、シリアルアウト信号の出力段を含めて走査線駆動回
路１０４及び信号線駆動回路１０５のすべてのシフトレ
ジスタを作成することができるため、さらなる低コスト
化を図ることが可能となる。
は、画素部１０３に配置される画素スイッチ素子１１と
同一導電型のトランジスタ（この場合はp-ch）を用い
て、シリアルアウト信号の出力段を含めて走査線駆動回
路１０４及び信号線駆動回路１０５のすべてのシフトレ
ジスタを作成することができるため、さらなる低コスト
化を図ることが可能となる。
【００４１】上記実施形態に示す走査線駆動回路１０４
及び信号線駆動回路１０５では、シフトレジスタをp-ch
トランジスタで構成した例について示したが、シフトレ
ジスタをn-chトランジスタで構成した場合でも同様の効
果を得ることができる。また、アレイ基板１０１上に画
素部１０３と一体に形成されたものでなくてもよく、例
えば図２に示す外部制御回路１０２上にコントロールＩ
Ｃなどと共に配置されたものであってもよい。
及び信号線駆動回路１０５では、シフトレジスタをp-ch
トランジスタで構成した例について示したが、シフトレ
ジスタをn-chトランジスタで構成した場合でも同様の効
果を得ることができる。また、アレイ基板１０１上に画
素部１０３と一体に形成されたものでなくてもよく、例
えば図２に示す外部制御回路１０２上にコントロールＩ
Ｃなどと共に配置されたものであってもよい。
【００４２】また、各実施形態のシフトレジスタで構成
された駆動回路は、液晶表示装置又はその電極基板に適
用されるだけでなく、例えば、電極基板上に有機ＥＬを
形成した構造の平面表示装置、又は対向配置された２つ
の電極基板間に有機ＥＬを保持した構造の平面表示装置
にも適用することができる。
された駆動回路は、液晶表示装置又はその電極基板に適
用されるだけでなく、例えば、電極基板上に有機ＥＬを
形成した構造の平面表示装置、又は対向配置された２つ
の電極基板間に有機ＥＬを保持した構造の平面表示装置
にも適用することができる。
【００４３】さらに、本発明は、上記実施形態のような
液晶表示装置の駆動回路に限らず、シフトレジスタを含
む回路全般について回路動作の検査を行う場合に適用す
ることができる。
液晶表示装置の駆動回路に限らず、シフトレジスタを含
む回路全般について回路動作の検査を行う場合に適用す
ることができる。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
同一導電型のトランジスタで構成されたシフトレジスタ
から、回路動作の検査に必要なシリアルアウト信号を取
り出すことができるため、さらなる低コスト化を図るこ
とができる。
同一導電型のトランジスタで構成されたシフトレジスタ
から、回路動作の検査に必要なシリアルアウト信号を取
り出すことができるため、さらなる低コスト化を図るこ
とができる。
【図１】図２に示す走査線駆動回路の回路構成図。
【図２】実施形態に係わる液晶表示装置の回路構成図。
【図３】シフトレジスタから出力される走査信号とシリ
アルアウト信号の関係を示すタイミングチャート。
アルアウト信号の関係を示すタイミングチャート。
【図４】走査線駆動回路で使用される３位相シフトレジ
スタの概略構成を示す回路図。
スタの概略構成を示す回路図。
【図５】図４に示すシフトレジスタＳＲの１ステージ分
の構成を示す回路図。
の構成を示す回路図。
【図６】図４の各ノードｎ１，ｎ２と入出力信号との関
係を示すタイミングチャート。
係を示すタイミングチャート。
【図７】図２に示す信号線駆動回路の回路構成図。
１１…画素スイッチ素子、１２…画素電極、１００…液
晶表示装置、１０１…アレイ基板、１０２…外部制御回
路、１０３…画素部、１０４…走査線駆動回路、１０５
…信号線駆動回路、ＳＲ１，ＳＲ２，〜ＳＲｎ…シフト
レジスタ、ＳＲｔ…検査用シフトレジスタ、Ｇｔ，Ｓｔ
…検査用出力ライン、Ｇ１，Ｇ２，〜Ｇｎ…走査線、Ｓ
１，Ｓ２，〜Ｓｎ…信号線
晶表示装置、１０１…アレイ基板、１０２…外部制御回
路、１０３…画素部、１０４…走査線駆動回路、１０５
…信号線駆動回路、ＳＲ１，ＳＲ２，〜ＳＲｎ…シフト
レジスタ、ＳＲｔ…検査用シフトレジスタ、Ｇｔ，Ｓｔ
…検査用出力ライン、Ｇ１，Ｇ２，〜Ｇｎ…走査線、Ｓ
１，Ｓ２，〜Ｓｎ…信号線
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｈ
６２３Ｌ
６７０ ６７０Ｑ
６８０ ６８０Ｇ
Ｆターム(参考） 2H092 GA59 JA24 NA27 NA30 PA06
2H093 NA16 NC22 NC34 ND54 ND56
5C006 AA16 AF82 BB16 BC02 BC03
BC06 BC08 BC11 BC20 BF03
BF11 BF15 BF24 BF27 BF33
BF34 BF50 EB01 EB04 EB05
FA37 FA51
5C080 AA06 AA10 BB05 DD15 DD24
DD25 DD28 EE17 EE29 FF11
GG08 HH09 JJ02 JJ03 JJ04
KK04 KK07
Claims (5)
- 【請求項１】 同一導電型のトランジスタで構成された
シフトレジスタを複数段備え、各段のシフトレジスタに
供給されるクロック信号に同期して、初段のシフトレジ
スタに与えられたスタート信号を１段づつシフトしなが
ら、各段毎に対応する出力線に出力するように構成され
た駆動回路において、 最終段のシフトレジスタからシフトされたスタート信号
を取り込み、且つ特定の出力線と接続されていない検査
用シフトレジスタを設け、前記検査用シフトレジスタか
らの出力をシリアルアウト信号として取り出すことを特
徴とする駆動回路。 - 【請求項２】 前記駆動回路は、各段から出力されるス
タート信号に基づいて、対応する走査線に走査信号を出
力する走査線駆動回路であることを特徴とする請求項１
に記載の駆動回路。 - 【請求項３】 前記駆動回路は、各段から出力されるス
タート信号に基づいて、対応するアナログスイッチを導
通させることにより、前記アナログスイッチを介して信
号線にデータ信号を出力する信号線駆動回路であること
を特徴とする請求項１に記載の駆動回路。 - 【請求項４】 マトリクス状に配置された複数の走査線
及び複数の信号線と、このマトリクスの各格子毎に配置
された画素電極と、前記走査線に出力される走査信号に
より前記信号線と前記画素電極間を導通させて前記信号
線に出力されたデータ信号を前記画素電極に書き込む、
前記各格子毎に設けられた画素スイッチ素子と、前記画
素スイッチ素子を駆動して前記信号線に出力されたデー
タ信号を前記画素電極に書き込む請求項２及び３に記載
の駆動回路と、を備えたことを特徴とする電極基板。 - 【請求項５】 請求項４に記載の電極基板からなるアレ
イ基板と、前記画素電極と相対する共通の対向電極が形
成された対向基板と、これら２つの基板間に保持された
表示層とを備えることを特徴とする平面表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002017265A JP2003216126A (ja) | 2002-01-25 | 2002-01-25 | 駆動回路、電極基板及び平面表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002017265A JP2003216126A (ja) | 2002-01-25 | 2002-01-25 | 駆動回路、電極基板及び平面表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003216126A true JP2003216126A (ja) | 2003-07-30 |
Family
ID=27653018
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002017265A Pending JP2003216126A (ja) | 2002-01-25 | 2002-01-25 | 駆動回路、電極基板及び平面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003216126A (ja) |
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| WO2021203493A1 (zh) * | 2020-04-10 | 2021-10-14 | Tcl华星光电技术有限公司 | 显示装置以及电子设备 |
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2002
- 2002-01-25 JP JP2002017265A patent/JP2003216126A/ja active Pending
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